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JP2022141142A - 半導体装置および電力増幅器 - Google Patents

半導体装置および電力増幅器 Download PDF

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Sumitomo Electric Industries Ltd
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Abstract

【課題】トランジスタのドレインに接続される配線合成部を小さくすることで、出力信号の低減し、出力電力を増大する。【解決手段】半導体装置は、第１の方向に延伸されたゲート電極を有し、第１の方向に並ぶ第１および第２のトランジスタと、前記第１および第２のトランジスタのドレイン領域にそれぞれ接続された第１および第２のドレイン配線と、第１の方向に直交する第２の方向に延伸され、第１のドレイン配線の第２のトランジスタ側に一端が接続された第１の出力配線と、第２の方向に延伸され、第２のトランジスタのドレイン電極の第１のトランジスタ側に一端が接続された第２の出力配線と、第１の方向に延伸され、前記第１の出力配線の他端および前記第２の出力配線の他端を接続された第３の出力配線と、前記第３の出力配線の中央部を出力端子に接続する第４の出力配線と、を備えている。【選択図】図１

Description

本開示は、半導体装置および電力増幅器に関する。
ＧａＡｓ基板またはＳｉＣ基板等に形成される電界効果トランジスタは、いわゆるマルチフィンガー型またはフィッシュボーン型のゲート電極を形成することで、レイアウトサイズを増やすことなくゲート幅を大きくすることができる。この際、ゲートパッドからゲート電極まで配線されるゲート伝送線路と各ドレイン電極との間にシールド電極を配置することで、高周波領域での利得が向上する（例えば、特許文献１参照）。
また、トランジスタ領域の中央にゲートパッドを設け、ゲート電極をゲートパッドに直接接続することで、ゲート電極間での電気信号の遅れが防止される（例えば、特許文献２参照）。さらに、マルチフィンガー型のゲート電極を、ゲート電極の延在方向にずらして配置することで、ゲート電極の間隔を広げることなく放熱性が向上される（例えば、特許文献３参照）。
ここでフィッシュボーン型のゲート電極、もしくは、フィッシュボーン型のトランジスタの説明を行う。フィッシュボーンとは、魚の骨という意味である。魚は、頭と尾ひれを繋ぐ背骨があり、その背骨にほぼ垂直に背びれ側と腹びれ側に、それぞれ互いに逆向きに延伸するろっ骨などの細い骨がある。この背骨にあたるゲート配線を中心とし、細い骨にあたるゲート電極がゲート配線を挟み両側に配置されるゲート電極構造を言う。さらに、それぞれのゲート電極を挟むように両側にそれぞれのソース領域とドレイン領域が配置され、それぞれでトランジスタセルが形成される構造を言う。フィッシュボーン型のトランジスタのゲート幅は、ゲート配線に接続されたそれぞれのゲート電極の幅を合計した値となる。
特開平４－１２５９４１号公報 特開平６－５８４９号公報 国際公開第２０１８／０２０５４９号
例えば、ミリ波帯等の高い周波数で動作する電力増幅器では、利得よりも出力電力をいかに向上するかが求められている。出力電力を向上するためには、例えば、電力増幅器に搭載されるトランジスタにおいて、信号が出力されるドレインから出力端子への配線の引き回しを最小限にし、出力信号の損失を低減する必要がある。
そこで、本開示は、トランジスタの出力であるドレインに接続される配線合成部を小さくすることで、出力信号の損失を低減し、出力電力を増大することを目的とする。
本実施形態の一観点によれば、半導体装置は、第１の方向に延伸された少なくとも１つの第１のゲート電極と、前記第１のゲート電極を挟んで前記第１の方向に直交する第２の方向に沿って設けられた第１のソース領域および第１のドレイン領域とを含む第１のトランジスタと、前記第１の方向に延伸された少なくとも１つの第２のゲート電極と、前記第２のゲート電極を挟んで前記第２の方向に沿って設けられた第２のソース領域および第２のドレイン領域とを含み、前記第１のトランジスタと前記第１の方向に沿って並べて配置された第２のトランジスタと、入力端子を前記第１のゲート電極および前記第２のゲート電極に接続する配線分配部と、前記第１のドレイン領域上に配置され、前記第１のドレイン領域に接続された第１のドレイン配線と、前記第２のドレイン領域上に配置され、前記第２のドレイン領域に接続された第２のドレイン配線と、前記第１のドレイン配線および前記第２のドレイン配線を出力端子に接続する配線合成部と、を備え、前記配線分配部は、前記第１のゲート電極における前記第２のトランジスタと反対側の端に接続された第１の入力配線と、前記第２のゲート電極における前記第１のトランジスタと反対側の端に接続された第２の入力配線と、前記第１の入力配線および前記第２の入力配線を前記入力端子に接続する第３の入力配線と、を備え、前記配線合成部は、前記第２の方向に延伸され、前記第１のドレイン配線の前記第２のトランジスタ側に一端が接続された第１の出力配線と、前記第２の方向に延伸され、前記第２のドレイン配線の前記第１のトランジスタ側に一端が接続された第２の出力配線と、前記第１の方向に延伸され、前記第１の出力配線の他端および第２の出力配線の他端に接続された第３の出力配線と、前記第３の出力配線の中央部を前記出力端子に接続する第４の出力配線と、を備えている。
本開示によれば、トランジスタの出力であるドレインに接続される配線合成部を小さくすることで、出力信号の損失を低減し、出力電力を増大することができる。
図１は、第１の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。 図２は、図１の半導体装置のＡ－Ａ'線に沿う断面図である。 図３は、図１の半導体装置が搭載される電力増幅器と、電力増幅器を含む通信システムの一例を示すシステム構成図である。 図４は、他の半導体装置の回路構成の一例を示すレイアウト図（比較例）である。 図５は、第２の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。 図６は、第３の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。 図７は、他の半導体装置の回路構成の一例を示すレイアウト図（比較例）である。
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。
〔１〕本開示の一態様にかかる半導体装置は、第１の方向に延伸された少なくとも１つの第１のゲート電極と、前記第１のゲート電極を挟んで前記第１の方向に直交する第２の方向に沿って設けられた第１のソース領域および第１のドレイン領域とを含む第１のトランジスタと、前記第１の方向に延伸された少なくとも１つの第２のゲート電極と、前記第２のゲート電極を挟んで前記第２の方向に沿って設けられた第２のソース領域および第２のドレイン領域とを含み、前記第１のトランジスタと前記第１の方向に沿って並べて配置された第２のトランジスタと、入力端子を前記第１のゲート電極および前記第２のゲート電極に接続する配線分配部と、前記第１のドレイン領域上に配置され、前記第１のドレイン領域に接続された第１のドレイン配線と、前記第２のドレイン領域上に配置され、前記第２のドレイン領域に接続された第２のドレイン配線と、前記第１のドレイン配線および前記第２のドレイン配線を出力端子に接続する配線合成部と、を備え、前記配線分配部は、前記第１のゲート電極における前記第２のトランジスタと反対側の端に接続された第１の入力配線と、前記第２のゲート電極における前記第１のトランジスタと反対側の端に接続された第２の入力配線と、前記第１の入力配線および前記第２の入力配線を前記入力端子に接続する第３の入力配線と、を備え、前記配線合成部は、前記第２の方向に延伸され、前記第１のドレイン配線の前記第２のトランジスタ側に一端が接続された第１の出力配線と、前記第２の方向に延伸され、前記第２のドレイン配線の前記第１のトランジスタ側に一端が接続された第２の出力配線と、前記第１の方向に延伸され、前記第１の出力配線の他端および第２の出力配線の他端に接続された第３の出力配線と、前記第３の出力配線の中央部を前記出力端子に接続する第４の出力配線と、を備えている。
この半導体装置では、第１のドレイン配線を介して第１のドレイン領域に接続される第１の出力配線と、第２のドレイン配線を介して第２のドレイン領域に接続される第２の出力配線とを接続する第３の出力配線の電気長を短くすることができる。これにより、半導体装置からの出力信号の損失を低減することができ、半導体装置の出力電力を増大することができる。換言すれば、トランジスタの出力であるドレインに接続される配線合成部を小さくすることで、半導体装置からの出力信号の損失を低減し、出力電力を増大することができる。
〔２〕上記〔１〕において、前記第１のトランジスタは、前記第１の入力配線の前記第２のトランジスタと反対側に前記第１の方向に延伸された第３のゲート電極と、前記第３のゲート電極を挟んで前記第２の方向に沿って設けられた第３のソース領域および第３のドレイン領域とを含むフィッシュボーン型のトランジスタであり、前記第２のトランジスタは、前記第２の入力配線の前記第１のトランジスタと反対側に前記第１の方向に延伸された第４のゲート電極と、前記第４のゲート電極を挟んで前記第２の方向に沿って設けられた第４のソース領域および第４のドレイン領域とを含むフィッシュボーン型のトランジスタであり、前記第３のゲート電極および前記第４のゲート電極は、オープン状態に設定され、前記第３のドレイン領域および前記第４のドレイン領域は、接地されてもよい。これにより、既存のフィッシュボーン型のトランジスタのレイアウトデータを利用して、配線合成部の電気長が小さい半導体装置を設計および製造することができる。この結果、半導体装置の設計期間を短縮することができ、半導体装置コストを削減することができる。
〔３〕本開示の別の態様にかかる半導体装置は、第１の方向に延伸された少なくとも１つの第１のゲート電極と、前記第１のゲート電極を挟んで前記第１の方向に直交する第２の方向に沿って設けられた第１のソース領域および第１のドレイン領域とを含む第１のトランジスタと、前記第１の方向に延伸された少なくとも１つの第２のゲート電極と、前記第２のゲート電極を挟んで前記第２の方向に沿って設けられた第２のソース領域および第２のドレイン領域とを含み、前記第１の方向に沿って前記第１のトランジスタと並べて配置された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間に配置され、前記第１のトランジスタ側に延伸された少なくとも１つの第３のゲート電極と、前記第３のゲート電極を挟んで前記第２の方向に沿って設けられた第３のソース領域および第３のドレイン領域と、前記第２のトランジスタ側に延伸された少なくとも１つの第４のゲート電極と、前記第４のゲート電極を挟んで前記第２の方向に沿って設けられた第４のソース領域および第４のドレイン領域とを含むフィッシュボーン型の第３のトランジスタと、入力端子を前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極および前記第４のゲート電極に接続する配線分配部と、前記第１のドレイン領域上に配置され、前記第１のドレイン領域に接続された第１のドレイン配線と、前記第２のドレイン領域上に配置され、前記第２のドレイン領域に接続された第２のドレイン配線と、前記第３のドレイン領域上に配置され、前記第３のドレイン領域に接続された第３のドレイン配線と、前記第４のドレイン領域上に配置され、前記第４のドレイン領域に接続された第４のドレイン配線と、前記第１のドレイン配線、前記第２のドレイン配線、前記第３のドレイン配線および前記第４のドレイン配線を出力端子に接続する配線合成部と、を備え、前記第１のゲート電極は、前記配線分配部から前記第３のトランジスタ側に延伸され、前記第２のゲート電極は、前記配線分配部から前記第３のトランジスタ側に延伸されてもよい。
この半導体装置では、第１のドレイン配線を介して第１のドレイン領域に接続される第１の出力配線と、第３のドレイン配線を介して第３のドレイン領域に接続される第２の出力配線とを接続する第３の出力配線の電気長を短くすることができる。これにより、半導体装置からの出力信号の損失を低減することができ、半導体装置の出力電力を増大することができる。換言すれば、トランジスタの出力であるドレインに接続される配線合成部を小さくすることで、半導体装置からの出力信号の損失を低減し、出力電力を増大することができる。
〔４〕上記〔３〕において、前記配線分配部は、前記第１のゲート電極における前記第３のトランジスタと反対側の端に接続された第１の入力配線と、前記第２のゲート電極における前記第３のトランジスタと反対側の端に接続された第２の入力配線と、前記第３のドレイン領域と前記第４のドレイン領域の間に配置され、前記第３のゲート電極および前記第４のゲート電極に接続された第３の入力配線と、前記第１の方向に延伸され、前記第１の入力配線、前記第２の入力配線および前記第３の入力配線が接続される第４の入力配線と、前記第４の入力配線を入力端子に接続する第５の入力配線と、を備え、前記配線合成部は、前記第２の方向に延伸され、前記第１のドレイン配線における前記第３のトランジスタ側に一端が接続された第１の出力配線と、前記第２の方向に延伸され、前記第３のドレイン配線における前記第１のトランジスタ側に一端が接続された第２の出力配線と、前記第１の方向に延伸され、前記第１の出力配線の他端および第２の出力配線の他端に接続された第３の出力配線と、前記第３の出力配線の中央部に一端が接続された第４の出力配線と、前記第２の方向に延伸され、前記第２のドレイン配線における前記第３のトランジスタ側に一端が接続された第５の出力配線と、前記第２の方向に延伸され、前記第４のドレイン配線における前記第２のトランジスタ側に一端が接続された第６の出力配線と、前記第１の方向に延伸され、前記第５の出力配線の他端および第６の出力配線の他端に接続された第７の出力配線と、前記第７の出力配線の中央部に一端が接続された第８の出力配線と、前記第１の方向に延伸され、第４の出力配線の他端および第８の出力配線の他端に接続された第９の出力配線と、前記第９の出力配線の中央部を前記出力端子に接続する第１０の出力配線と、を備えてもよい。
これにより、第２のドレイン配線を介して第２のドレイン領域に接続される第５の出力配線と、第４のドレイン配線を介して第４のドレイン領域に接続される第６の出力配線とを接続する第７の出力配線の電気長を短くすることができる。これにより、半導体装置からの出力信号の損失を低減することができ、半導体装置の出力電力を増大することができる。換言すれば、トランジスタの出力であるドレインに接続される配線合成部を小さくすることで、半導体装置からの出力信号の損失を低減し、出力電力を増大することができる。
〔５〕上記〔４〕において、 前記第５の入力配線は、前記第４の入力配線において前記第１の入力配線の接続部と前記第３の入力配線の接続部の中央部に一端が接続され、前記第２の方向に延伸された第６の入力配線と、前記第４の入力配線において前記第２の入力配線の接続部と前記第３の入力配線の接続部の中央部に一端が接続され、前記第２の方向に延伸された第７の入力配線と、前記第１の方向に延伸され、前記第６の入力配線の他端および前記第７の入力配線の他端に接続された第８の入力配線と、前記第８の入力配線の中央部を前記入力端子に接続する第９の入力配線と、を備えてもよい。これにより、各トランジスタのゲート電極に供給される入力信号の位相ずれを最小限にすることができる。
〔６〕本開示の一態様にかかる電力増幅器は、上記〔１〕から〔５〕のいずれかの半導体装置が搭載される。電力増幅器に上記半導体装置のいずれかを搭載することで、例えば、電力増幅器が搭載される送信機から送信される無線信号の通信距離を長くすることができる。この結果、送信機と受信機との距離を長くすることができる。
［本開示の実施形態の詳細］
本開示の半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本実施形態は、以下の説明に限定されるものではない。例えば、１つのトランジスタ領域ＴＲＡに設けられるゲート電極Ｇは、少なくとも１本あればよく、各図に示す本数に限定されない。
〔第１の実施形態〕
〔半導体装置のレイアウト〕
図１は、第１の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。例えば、図１に示す半導体装置１００は、ミリ波帯（数十ＧＨｚから数百ＧＨｚ）の電力増幅器に搭載され、高周波信号の電力を増幅するために使用される。
半導体装置１００は、共通の入力端子ＩＮに供給される高周波の入力信号を増幅し、増幅した高周波の出力信号を共通の出力端子ＯＵＴから出力するトランジスタＴＲ１、ＴＲ２を有する。例えば、各トランジスタＴＲ１、ＴＲ２は、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の一種である窒化ガリウム高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ：Gallium Nitride High Electron Mobility Transistor）である。各トランジスタＴＲ１、ＴＲ２は、点線の矩形で示すトランジスタ領域ＴＲＡに形成される。特に、限定されないが、例えば、各トランジスタＴＲ１、ＴＲ２のゲート長は、１００ｎｍ（ナノメートル）であり、各トランジスタＴＲ１、ＴＲ２のゲート幅は、６０μｍ（ミクロン）である。
トランジスタＴＲ１は、方向ＤＩＲ１に延伸された２本のゲート電極Ｇ１と、各ゲート電極Ｇ１において、方向ＤＩＲ１に直交する方向ＤＩＲ２に沿って交互に設けられたソース領域Ｓ１およびドレイン領域Ｄ１とを含む。方向ＤＩＲ１は、第１の方向の一例であり、方向ＤＩＲ２は、第２の方向の一例である。ゲート電極Ｇ１は、第１金属配線層Ｍ１を使用して形成される。図１に示す例では、２本のゲート電極Ｇ１の間に共通のドレイン領域Ｄ１が形成され、各ゲート電極Ｇ１のドレイン領域Ｄ１と反対側にソース領域Ｓ１が形成される。
ドレイン領域Ｄ１は、トランジスタＴＲ１が形成されるトランジスタ領域ＴＲＡにおいて、２本のゲート電極Ｇ１の内側に位置する。ソース領域Ｓ１は、トランジスタＴＲ１のトランジスタ領域ＴＲＡにおいて、各ゲート電極Ｇ１の外側に位置する。ドレイン領域Ｄ１には、第１金属配線層Ｍ１を使用して形成されるドレイン配線（ドレイン電極）ＷＤ１が直接接続される。ソース領域Ｓ１には、第１金属配線層Ｍ１を使用して形成されるソース配線（ソース電極）ＷＳ１が直接接続される。第１金属配線層Ｍ１は、半導体装置１００が形成される半導体基板に最も近い金属配線層である。
トランジスタＴＲ１において方向ＤＩＲ２の両端側に位置するソース領域Ｓ１上に形成される２つのソース配線ＷＳ１は、第２金属配線層Ｍ２を使用して形成されるグランド配線ＧＮＤを介して相互に接続される。第２金属配線層Ｍ２は、半導体装置１００において、第１金属配線層Ｍ１の上に設けられる金属配線層である。第２金属配線層Ｍ２によるグランド配線ＧＮＤは、２箇所の中抜けがある破線の矩形で示される。
トランジスタＴＲ２は、方向ＤＩＲ１に延伸された２本のゲート電極Ｇ２と、各ゲート電極Ｇ２において、方向ＤＩＲ２に沿って交互に設けられたソース領域Ｓ２およびドレイン領域Ｄ２とを含む。ゲート電極Ｇ２は、第１金属配線層Ｍ１を使用して形成される。トランジスタＴＲ１と同様に、２本のゲート電極Ｇ２の間に共通のドレイン領域Ｄ２が形成され、各ゲート電極Ｇ２のドレイン領域Ｄ２と反対側にソース領域Ｓ２が形成される。
例えば、トランジスタＴＲ２は、方向ＤＩＲ１に沿ってトランジスタＴＲ１と並べて配置される。すなわち、トランジスタＴＲ１のゲート電極Ｇ１の延長線上に、トランジスタＴＲ２のゲート電極Ｇ２が形成される。
ドレイン領域Ｄ２は、トランジスタＴＲ２が形成されるトランジスタ領域ＴＲＡにおいて、２本のゲート電極Ｇ２の内側に形成される。ソース領域Ｓ２は、トランジスタＴＲ２のトランジスタ領域ＴＲＡにおいて、各ゲート電極Ｇ２の外側に形成される。ドレイン領域Ｄ２には、第１金属配線層Ｍ１を使用して形成されるドレイン配線（ドレイン電極）ＷＤ２が直接接続される。ソース領域Ｓ２には、第１金属配線層Ｍ１を使用して形成されるソース配線（ソース電極）ＷＳ２が直接接続される。
トランジスタＴＲ２において方向ＤＩＲ２の両端側に位置するソース領域Ｓ２上に形成される２つのソース配線ＷＳ２は、第２金属配線層Ｍ２を使用して形成されるグランド配線ＧＮＤ（２箇所の中抜けがある破線の矩形）を介して相互に接続される。
ゲート電極Ｇ１、Ｇ２は、配線分配部ＷＩＮを介して共通の入力端子ＩＮに電気的に接続される。配線分配部ＷＩＮは、入力配線ＷＩ１、ＷＩ２、ＷＩ３、ＷＩ４を有する。例えば、入力配線ＷＩ１、ＷＩ２、ＷＩ３、ＷＩ４は、第１金属配線層Ｍ１を使用して形成される。
入力配線ＷＩ１の一端は、ゲート電極Ｇ１におけるトランジスタＴＲ２と反対側の端に接続され、入力配線ＷＩ１の他端は、入力配線ＷＩ３の一端に接続される。入力配線ＷＩ２の一端は、ゲート電極Ｇ２におけるトランジスタＴＲ１と反対側の端に接続され、入力配線ＷＩ２の他端は、入力配線ＷＩ３の他端に接続される。
入力配線ＷＩ４の一端は、入力配線ＷＩ３の中央部に接続され、入力配線ＷＩ４の他端は、入力端子に電気的に接続される。入力配線ＷＩ１、ＷＩ２、ＷＩ３、ＷＩ４は、方向ＤＩＲ２に延伸する入力配線ＷＩ４の中心線を線対称にレイアウトされる。これにより、入力端子ＩＮで受ける高周波の入力信号の位相をずらすことなくゲート電極Ｇ１、Ｇ２に供給することができる。
ドレイン配線ＷＤ１、ＷＤ２は、配線合成部ＷＯＵＴを介して共通の出力端子ＯＵＴに接続される。配線合成部ＷＯＵＴは、出力配線ＷＯ１、ＷＯ２、ＷＯ３、ＷＯ４を有する。例えば、出力配線ＷＯ１、ＷＯ２、ＷＯ３、ＷＯ４は、第１金属配線層Ｍ１を使用して形成される。
出力配線ＷＯ１、ＷＯ２、ＷＯ４は、方向ＤＩＲ２に延伸され、出力配線ＷＯ３は、方向ＤＩＲ１に延伸される。出力配線ＷＯ１の一端は、ドレイン配線ＷＤ１のトランジスタＴＲ２側の一端に接続される。出力配線ＷＯ２の一端は、ドレイン配線ＷＤ２のトランジスタＴＲ１側の一端に接続される。出力配線ＷＯ３の両端は、それぞれ出力配線ＷＯ１の他端および出力配線ＷＯ２の他端に接続される。出力配線ＷＯ４の一端は、出力配線ＷＯ３の方向ＤＩＲ１の中央部に接続され、出力配線ＷＯ４の他端は、出力端子ＯＵＴに電気的に接続される。
図１に示すような２つのトランジスタＴＲ１、ＴＲ２を使用して半導体装置１００を形成する場合、通常、いわゆるフィッシュボーン型のトランジスタが使用される場合は、背骨部分に対応するゲート配線、入力配線ＷＩ１の両側にゲート電極Ｇ１、Ｇ２が直接接続される、あるいは入力配線ＷＩ２の両側にゲート電極Ｇ１、Ｇ２が直接接続される。しかしながら、この実施形態では、トランジスタＴＲ１として、入力配線ＷＩ１のトランジスタＴＲ２側にゲート電極Ｇ１が接続され、トランジスタＴＲ２として、入力配線ＷＩ２のトランジスタＴＲ１側にゲート電極Ｇ２が接続される。ドレイン配線ＷＤ１、ＷＤ２は、方向ＤＩＲ１においてドレイン配線ＷＤ１、ＷＤ２が互いに対向する部分で出力配線ＷＯ１、ＷＯ３にそれぞれ接続される。表現を変えて説明すると、ゲート電極Ｇ１、Ｇ２は、トランジスタＴＲ１、ＴＲ２のレイアウト領域における方向ＤＩＲ１の外側で入力配線ＷＩ１、ＷＩ２にそれぞれ接続される。
これにより、配線合成部ＷＯＵＴの配線長を短くすることができ、出力配線ＷＯ１、ＷＯ２に伝達される出力信号の位相ずれを小さくすることができる。特に、出力配線ＷＯ３の方向ＤＩＲ１の長さである電気長Ｌ１を短くすることができるため、半導体装置１００からの出力信号の損失を低減することができる。この結果、半導体装置１００の出力電力を増大することができる。
さらに、配線合成部ＷＯＵＴの配線長を短くでき、かつ、出力配線ＷＯ１、ＷＯ２、ＷＯ３を、方向ＤＩＲ２に延伸する出力配線ＷＯ４の中心線に線対称にレイアウトすることで、ドレイン領域Ｄ１、Ｄ２からそれぞれ出力される高周波の出力信号の位相のずれを最小限にすることができる。
〔半導体装置の断面構造〕
図２は、図１の半導体装置１００のＡ－Ａ'線に沿う断面図である。例えば、半導体装置１００は、シリコンカーバイド（ＳｉＣ）基板上に積層された窒化ガリウム（ＧａＮ）層および窒化アルミニウムガリウム（ＡｌＧａＮ）層を有する。シリコンカーバイド基板の裏面には、グランド層ＧＮＤとして金（Ａｕ）層が形成される。
最も上の窒化アルミニウムガリウム層の上には、第１金属配線層Ｍ１を使用してゲート電極Ｇ１、ソース配線ＷＳ１およびドレイン配線ＷＤ１が形成される。例えば、ゲート電極Ｇ１、ソース配線ＷＳ１およびドレイン配線ＷＤ１は、金（Ａｕ）で形成される。以下では、トランジスタ領域ＴＲＡ上のソース配線ＷＳ１は、ソース電極とも称され、トランジスタ領域ＴＲＡ上のドレイン配線ＷＤ１は、ドレイン電極とも称される。
ゲート電極Ｇ１は、窒化アルミニウムガリウム層とショットキー接続される。なお、ゲート電極Ｇ１は、リセス構造にされてもよい。ソース電極ＷＳ１およびドレイン電極ＷＤ１は、窒化アルミニウムガリウム層とオーミック接触される。物理的に離れたソース配線ＷＳ１は、第２金属配線層Ｍ２に形成されるグランド配線ＧＮＤにより相互に接続される。グランド配線ＧＮＤは、いわゆるエアブリッジ配線構造を有しており、グランド配線ＧＮＤとゲート電極Ｇ１およびドレイン配線ＷＤ１との間には、空気による間隙ＡＧＡＰが形成される。
〔半導体装置が搭載される通信システム〕
図３は、図１の半導体装置１００が搭載される電力増幅器と、電力増幅器を含む通信システムＳＹＳの一例を示すシステム構成図である。通信システムＳＹＳは、高周波信号を無線で送信する送信機１０と、送信機１０から送信される高周波信号を受信する受信機２０とを有する。例えば、送信機１０および受信機２０は、携帯電話の基地局に搭載される。
送信機１０は、可変利得増幅器１２、電力増幅器１４および送信アンテナ１６を有する。受信機２０は、受信アンテナ２２および図示しない受信回路を有する。可変利得増幅器は、例えば、制御電圧に応じて入力信号の利得を変化させて出力信号を生成し、生成した出力信号を電力増幅器１４に出力する。
電力増幅器１４は、可変利得増幅器１２から受信した信号の電力を増幅し、送信アンテナ１６に出力する。送信アンテナ１６は、電力増幅器１４から受信する電気信号を電波に変換し、受信機２０に向けて送信する。受信機２０は、送信機１０からの電波を受信アンテナ２２で受信して信号処理を実施する。
携帯電話の基地局では、送信機１０が送信する信号の出力電力が大きいほど、基地局間の通信距離を長くすることができる。通信距離を長くすることで、基地局の設置間隔を大きくできる。このため、半導体装置１００の出力電力を向上させることは重要である。
〔他の半導体装置のレイアウト例〕
図４は、他の半導体装置の回路構成の一例を示すレイアウト図（比較例）である。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図４に示す半導体装置２００は、図１と同じサイズのトランジスタＴＲ１、ＴＲ２を有する。但し、ゲート電極Ｇ１、Ｇ２は、半導体装置２００の方向ＤＩＲ１の中央部で入力配線ＷＩ１にそれぞれ接続される。また、ドレイン配線ＷＤ１、ＷＤ２は、半導体装置２００の方向ＤＩＲ１の両端側で出力配線ＷＯ１、ＷＯ２にそれぞれ接続される。そして、トランジスタＴＲ１、ＴＲ２によりフィッシュボーン型のトランジスタが構成されている。
このため、出力配線ＷＯ１、ＷＯ２を相互に接続する出力配線ＷＯ３の方向ＤＩＲ１の長さは、図１に比べて長くなり、その電気長Ｌ１は長くなる。したがって、半導体装置２００の配線合成部ＷＯＵＴは、半導体装置１００の配線合成部ＷＯＵＴに比べて大きくなり、出力信号の損失が増加し、出力電力は低下する。
換言すれば、図１に示した半導体装置１００は、半導体装置２００に比べて電気長Ｌ１を短くすることで、配線合成部ＷＯＵＴを小型化（低損失化）でき、電力増幅器１４（図３）の出力電力を向上することができる。例えば、半導体装置１００の配線合成部ＷＯＵＴは、半導体装置２００の配線合成部ＷＯＵＴに比べて、出力信号の位相のずれを２分の１程度に低減することができ、出力信号の損失を１ｄＢ程度向上することができる。
一方、半導体装置２００の配線分配部ＷＩＮは、半導体装置１００の配線分配部ＷＩＮに比べて小さいため、電力利得は、半導体装置１００に比べて向上する。しかし、半導体装置２００に対する半導体装置１００の電力利得の低下分は、図３に示した可変利得増幅器１２の利得の改善、または、送信アンテナ１６のアンテナ利得の改善により補うことができるため、通信システムＳＹＳの性能に影響しない。
以上、半導体装置１００による実施形態では、ドレイン配線ＷＤ１、ＷＤ２は、半導体装置１００の方向ＤＩＲ１の中央部で出力配線ＷＯ１、ＷＯ２にそれぞれ接続される。すなわち、ドレイン配線ＷＤ１、ＷＤ２は、トランジスタＴＲ１、ＴＲ２の対向部分から取り出される。これにより、出力信号の位相ずれを小さくすることができ、出力配線ＷＯ３の方向ＤＩＲ１の長さである電気長Ｌ１を短くすることができるため、半導体装置１００からの出力信号の損失を低減することができる。この結果、半導体装置１００の出力電力を増大することができる。
通信システムＳＹＳの送信機１０の電力増幅器１４に半導体装置１００を搭載することで、受信機２０までの通信距離を長くすることができる。例えば、送信機１０および受信機２０が携帯電話の基地局にそれぞれ搭載される場合、基地局間の通信距離を長くすることができる。この結果、基地局の設置間隔を大きくすることでき、通信システムＳＹＳの設備コストを削減することができる。
〔第２の実施形態〕
〔半導体装置のレイアウト〕
図５は、第２の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図５に示す半導体装置１０２では、トランジスタＴＲ１、ＴＲ２のそれぞれが、フィッシュボーン型のトランジスタのレイアウトデータを利用して設計および製造される。例えば、半導体装置１０２は、半導体装置１００の代わりに、図３の電力増幅器１４に搭載される。
トランジスタＴＲ１は、ゲート電極Ｇ１、ソース領域Ｓ１およびドレイン領域Ｄ１を含むトランジスタ領域ＴＲＡと共に、入力配線ＷＩ１に対しトランジスタＴＲ２と反対側に、ゲート電極Ｇ３、ソース領域Ｓ３およびドレイン領域Ｄ３を含むもう一つのトランジスタ領域ＴＲＡを有する。
ゲート電極Ｇ３、ソース領域Ｓ３およびドレイン領域Ｄ３を含むもう一つのトランジスタ領域ＴＲＡは、トランジスタＴＲ１の動作に寄与しないダミー領域である。このため、ドレイン配線ＷＤ３は、例えば、ソース配線ＷＳ１に接続されて接地される。ゲート電極Ｇ３は、例えば、入力配線ＷＩ１に接続されず、オープン状態に設定される。なお、図５では、説明を分かりやすくするため、ドレイン配線ＷＤ３がソース配線ＷＳ１に接続されるが、ドレイン配線ＷＤ３は、エアブリッジ配線構造のグランド配線ＧＮＤ（Ｍ２）に接続されてもよい。また、ゲート電極Ｇ３は、ソース配線ＷＳ１に接続されて接地されてもよい。また、ドレイン配線ＷＤ３がソース配線ＷＳ１に接続されて接地され、ゲート電極Ｇ３は入力配線ＷＩ１に接続されてもよい。
トランジスタＴＲ２は、ゲート電極Ｇ２、ソース領域Ｓ２およびドレイン領域Ｄ２を含むトランジスタ領域ＴＲＡと共に、入力配線ＷＩ２に対しトランジスタＴＲ１と反対側に、ゲート電極Ｇ４、ソース領域Ｓ４およびドレイン領域Ｄ４を含むもう一つのトランジスタ領域ＴＲＡを有する。
ゲート電極Ｇ４、ソース領域Ｓ４およびドレイン領域Ｄ４を含むもう一つのトランジスタ領域ＴＲＡは、トランジスタＴＲ２の動作に寄与しないダミー領域である。このため、ドレイン配線ＷＤ４は、例えば、ソース配線ＷＳ２に接続されて接地される。ゲート電極Ｇ４は、例えば、入力配線ＷＩ２に接続されず、オープン状態に設定される。なお、ドレイン配線ＷＤ４は、ソース配線ＷＳ１に接続されず、エアブリッジ配線構造のグランド配線ＧＮＤ（Ｍ２）に接続されてもよい。ゲート電極Ｇ４は、ソース配線ＷＳ２に接続されて接地されてもよい。また、ドレイン配線ＷＤ４がソース配線ＷＳ２に接続され接地され、ゲート電極Ｇ４は入力配線ＷＩ２に接続されてもよい。
配線分配部ＷＩＮおよび配線合成部ＷＯＵＴのレイアウトは、図１と同様である。このため、半導体装置１０２は、図１に示した半導体装置１００と同様に、出力配線ＷＯ３の方向ＤＩＲ１の電気長Ｌ１を短くすることができ、半導体装置１０２からの出力信号の損失を低減することができる。この結果、半導体装置１０２の出力電力を増大することができる。
図３に示した通信システムＳＹＳにおいて、送信機１０の電力増幅器１４に半導体装置１０２を搭載することで、受信機２０までの通信距離を長くすることができる。例えば、送信機１０および受信機２０が携帯電話の基地局にそれぞれ搭載される場合、基地局間の通信距離を長くすることができる。この結果、基地局の設置間隔を大きくすることでき、通信システムＳＹＳの設備コストを削減することができる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、既存のフィッシュボーン型のトランジスタのレイアウトデータを利用して、配線合成部ＷＯＵＴの電気長Ｌ１が小さい半導体装置１０２を設計および製造することができる。この結果、半導体装置１０２の設計期間を短縮することができ、半導体装置１０２のコストを削減することができる。
〔第３の実施形態〕
〔半導体装置のレイアウト〕
図６は第３の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。図１および図５と同様の要素については、同じ符号を付し、詳細な説明は省略する。図６に示す半導体装置１０４は、図１と同様の構成を有するトランジスタＴＲ１、ＴＲ２の間に、フィッシュボーン型のトランジスタＴＲ３が配置される。例えば、半導体装置１０４は、半導体装置１００の代わりに、図３の電力増幅器１４に搭載される。半導体装置１０４の総ゲート幅は、図１の半導体装置１００の総ゲート幅の２倍である。
トランジスタＴＲ３は、ゲート電極Ｇ３、Ｇ４、ソース領域Ｓ３、Ｓ４およびドレイン領域Ｄ３、Ｄ４を有する。ソース領域Ｓ３は、ソース配線ＷＳ３に接続され、ソース領域Ｓ４は、ソース配線ＷＳ４に接続される。ドレイン領域Ｄ３は、ドレイン配線ＷＤ３に接続され、ドレイン領域Ｄ４は、ドレイン配線ＷＤ４に接続される。
ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４は、配線分配部ＷＩＮを介して共通の入力端子ＩＮに電気的に接続される。配線分配部ＷＩＮは、入力配線ＷＩ１、ＷＩ２、ＷＩ３、ＷＩ４、ＷＩ６、ＷＩ７、ＷＩ８、ＷＩ９を有する。入力配線ＷＩ１の一端は、ゲート電極Ｇ１におけるトランジスタＴＲ３と反対側の端に接続され、入力配線ＷＩ１の他端は、入力配線ＷＩ４の一端に接続される。
入力配線ＷＩ２の一端は、ゲート電極Ｇ２におけるトランジスタＴＲ３と反対側の端に接続され、入力配線ＷＩ２の他端は、入力配線ＷＩ４の他端に接続される。入力配線ＷＩ３の一端は、ゲート電極Ｇ３、Ｇ４が対向する部分でゲート電極Ｇ３、Ｇ４に接続され、入力配線ＷＩ３の他端は、入力配線ＷＩ４の方向ＤＩＲ１の中央部分に接続される。
入力配線ＷＩ６の一端は、入力配線ＷＩ４において、入力配線ＷＩ１、ＷＩ３の接続部の中央部に接続される。入力配線ＷＩ７の一端は、入力配線ＷＩ４において、入力配線ＷＩ２、ＷＩ３の接続部の中央部に接続される。入力配線ＷＩ８は、入力配線ＷＩ６の他端および入力配線ＩＷ７の他端に接続される。入力配線ＷＩ９は、入力配線ＷＩ８の方向ＤＩＲ１の中央部を入力端子ＩＮに電気的に接続する。
トランジスタＴＲ１、ＴＲ２、ＴＲ３のそれぞれのゲート電極Ｇ１、Ｇ２、Ｇ３とＧ４に入力配線ＷＩ１、ＷＩ２、ＷＩ３を介して、３箇所から入力信号を供給する場合、配線分配部ＷＩＮを図６に示す配線レイアウトにすることで、ゲート電極Ｇ１、Ｇ２、Ｇ３とＧ４に供給される入力信号の位相ずれを最小限にすることができる。
ドレイン配線ＷＤ１、ＷＤ２、ＷＤ３、ＷＤ４は、配線合成部ＷＯＵＴを介して共通の出力端子ＯＵＴに電気的に接続される。配線合成部ＷＯＵＴは、出力配線ＷＯ１、ＷＯ２、ＷＯ３、ＷＯ４、ＷＯ５、ＷＯ６、ＷＯ７、ＷＯ８、ＷＯ９、ＷＯ１０を有する。
出力配線ＷＯ１の一端は、ドレイン配線ＷＤ１におけるトランジスタＴＲ３側の端に方向ＤＩＲ２に沿って接続される。出力配線ＷＯ２の一端は、ドレイン配線ＷＤ３におけるトランジスタＴＲ１側の端に方向ＤＩＲ２に沿って接続される。出力配線ＷＯ３は、出力配線ＷＯ１の他端および出力配線ＷＯ２の他端に方向ＤＩＲ１に沿って接続される。出力配線ＷＯ４は、出力配線ＷＯ３の方向ＤＩＲ１の中央部に一端が接続される。
出力配線ＷＯ５の一端は、ドレイン配線ＷＤ２におけるトランジスタＴＲ３側の端に方向ＤＩＲ２に沿って接続される。出力配線ＷＯ６の一端は、ドレイン配線ＷＤ４におけるトランジスタＴＲ２側の端に方向ＤＩＲ２に沿って接続される。出力配線ＷＯ７は、出力配線ＷＯ５の他端および出力配線ＷＯ６の他端に方向ＤＩＲ１に沿って接続される。出力配線ＷＯ８は、出力配線ＷＯ７の方向ＤＩＲ１の中央部に一端が接続される。出力配線ＷＯ９は、出力配線ＷＯ４の他端および出力配線ＷＯ８の他端に方向ＤＩＲ１に沿って接続される。出力配線ＷＯ１０は、出力配線ＷＯ９の方向ＤＩＲ１の中央部を出力端子ＯＵＴに電気的に接続する。
この実施形態では、図１と同様に、ドレイン配線ＷＤ１、ＷＤ３を、ドレイン配線ＷＤ１、ＷＤ３の対向部分で出力配線ＷＯ１、ＷＯ２にそれぞれ接続する。また、ドレイン配線ＷＤ２、ＷＤ４を、ドレイン配線ＷＤ２、ＷＤ４の対向部分で出力配線ＷＯ５、ＷＯ６にそれぞれ接続する。これにより、出力配線ＷＯ３、ＷＯ７の方向ＤＩＲ１の電気長Ｌ１をそれぞれ短くすることができる。この結果、図１の半導体装置１００と同様に、半導体装置１０４からの出力信号の損失を低減することができ、半導体装置１０４の出力電力を増大することができる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
〔他の半導体装置のレイアウト例〕
図７は、他の半導体装置の回路構成の一例を示すレイアウト図（比較例）である。図１、図４および図６と同様の要素については、同じ符号を付し、詳細な説明は省略する。図７に示す半導体装置２０２は、方向ＤＩＲ１に沿って配置されたフィッシュボーン型の２つのトランジスタＴＲ１、ＴＲ２を有する。トランジスタＴＲ１、ＴＲ２の構成は、図６に示したトランジスタＴＲ３の構成と同様である。半導体装置２０２の総ゲート幅は、図６の半導体装置１０４の総ゲート幅と同じである。
トランジスタＴＲ１のレイアウトと、トランジスタＴＲ１に接続される入力配線ＷＩ１および出力配線ＷＯ１、ＷＯ２、ＷＯ３、ＷＯ４のレイアウトは、図４に示した半導体装置２００のレイアウトと同様である。トランジスタＴＲ２のレイアウトと、トランジスタＴＲ２に接続される入力配線ＷＩ２および出力配線ＷＯ５、ＷＯ６、ＷＯ７、ＷＯ８のレイアウトは、図４に示した半導体装置２００のレイアウトと同様である。
入力配線ＷＩ１の一端は、ゲート電極Ｇ１、Ｇ２に接続され、入力配線ＷＩ１の他端は入力配線ＷＩ３の一端に接続される。入力配線ＷＩ２の一端は、ゲート電極Ｇ３、Ｇ４に接続され、入力配線ＷＩ２の他端は入力配線ＷＩ３の他端に接続される。入力配線ＷＩ３の方向ＤＩＲ１の中央部は、入力配線ＷＩ４を介して入力端子ＩＮに電気的に接続される。
出力配線ＷＯ１の一端は、半導体装置２０２の方向ＤＩＲ１の外側でドレイン配線ＷＤ１と接続され、出力配線ＷＯ１の他端は、出力配線ＷＯ３の一端に接続される。出力配線ＷＯ２の一端は、半導体装置２０２の方向ＤＩＲ１の中央部でドレイン配線ＷＤ２と接続され、出力配線ＷＯ２の他端は、出力配線ＷＯ３の他端に接続される。出力配線ＷＯ３の方向ＤＩＲ１の中央部は、出力配線ＷＯ４の一端に接続される。
出力配線ＷＯ５の一端は、半導体装置２０２の方向ＤＩＲ１の中央部でドレイン配線ＷＤ３と接続され、出力配線ＷＯ５の他端は、出力配線ＷＯ７の一端に接続される。出力配線ＷＯ６の一端は、半導体装置２０２の方向ＤＩＲ１の外側でドレイン配線ＷＤ３と接続され、出力配線ＷＯ６の他端は、出力配線ＷＯ７の他端に接続される。出力配線ＷＯ７の方向ＤＩＲ１の中央部は、出力配線ＷＯ８の一端に接続される。
出力配線ＷＯ４の他端は、出力配線ＷＯ９の一端に接続される。出力配線ＷＯ８の他端は、出力配線ＷＯ９の他端に接続される。出力配線ＷＯ９の方向ＤＩＲ１の中央部は、出力配線ＷＯ１０を介して出力端子ＯＵＴに電気的に接続される。
半導体装置２０２では、図６に比べて、出力配線ＷＯ３、ＷＯ７の方向ＤＩＲ１の長さは長くなり、方向ＤＩＲ１の電気長Ｌ１は長くなる。したがって、半導体装置２０２の配線合成部ＷＯＵＴは、図６の半導体装置１０４の配線合成部ＷＯＵＴに比べて大きくなり、出力信号の損失が増加するため、出力電力は低下する。
換言すれば、図６に示した半導体装置１０４は、半導体装置２０２に比べ、該当の方向ＤＩＲ１の電気長Ｌ１を短くすることで、配線合成部ＷＯＵＴを小型化（低損失化）できるため、出力電力を向上することができる。例えば、半導体装置１０４の配線合成部ＷＯＵＴは、半導体装置２０２の配線合成部ＷＯＵＴに比べて、出力信号の位相のずれを２分の１程度にすることができ、損失を１ｄＢ程度向上することができる。
一方、半導体装置２０２の配線分配部ＷＩＮは、半導体装置１０４の配線分配部ＷＩＮに比べて小さくできるため、電力利得は、半導体装置１０４に比べて向上する。しかし、半導体装置２０２に対する半導体装置１０４の電力利得の低下分は、図３に示した可変利得増幅器１２の利得の改善、または、送信アンテナ１６のアンテナ利得の改善により補うことができるため、通信システムＳＹＳの性能に影響しない。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
以上、本開示の実施形態などについて説明したが、本開示は上記実施形態などに限定されない。特許請求の範囲に記載された範囲内において、各種の変更、修正、置換、付加、削除、および組み合わせが可能である。それらについても当然に本開示の技術的範囲に属する。
１０ 送信機
１２ 可変利得増幅器
１４ 電力増幅器
１６ 送信アンテナ
２０ 受信機
２２ アンテナ
１００、１０２、１０４ 半導体装置
２００、２０２ 半導体装置
ＡＧＡＰ 間隙
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ドレイン領域
ＤＩＲ１、ＤＩＲ２ 方向
Ｇ１、Ｇ２、Ｇ３、Ｇ４ ゲート電極
ＧＮＤ グランド配線
ＩＮ 入力端子
Ｌ１ 電気長
Ｍ１ 第１金属配線層
Ｍ２ 第２金属配線層
ＯＵＴ 出力端子
Ｓ１、Ｓ２、Ｓ３、Ｓ４ ソース領域
ＳＹＳ 通信システム
ＴＲ１、ＴＲ２、ＴＲ３ トランジスタ
ＴＲＡ トランジスタ領域
ＷＤ１、ＷＤ２、ＷＤ３、ＷＤ４ ドレイン配線
ＷＩ１、ＷＩ２、ＷＩ３、ＷＩ４ 入力配線
ＷＩ６、ＷＩ７、ＷＩ８、ＷＩ９ 入力配線
ＷＩＮ 配線分配部
ＷＯ１、ＷＯ２、ＷＯ３、ＷＯ４、ＷＯ５ 出力配線
ＷＯ６、ＷＯ７、ＷＯ８、ＷＯ９、ＷＯ１０ 出力配線
ＷＯＵＴ 配線合成部
ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４ ソース配線

Claims (6)

  1. 第１の方向に延伸された少なくとも１つの第１のゲート電極と、前記第１のゲート電極を挟んで前記第１の方向に直交する第２の方向に沿って設けられた第１のソース領域および第１のドレイン領域とを含む第１のトランジスタと、
    前記第１の方向に延伸された少なくとも１つの第２のゲート電極と、前記第２のゲート電極を挟んで前記第２の方向に沿って設けられた第２のソース領域および第２のドレイン領域とを含み、前記第１のトランジスタと前記第１の方向に沿って並べて配置された第２のトランジスタと、
    入力端子を前記第１のゲート電極および前記第２のゲート電極に接続する配線分配部と、
    前記第１のドレイン領域上に配置され、前記第１のドレイン領域に接続された第１のドレイン配線と、
    前記第２のドレイン領域上に配置され、前記第２のドレイン領域に接続された第２のドレイン配線と、
    前記第１のドレイン配線および前記第２のドレイン配線を出力端子に接続する配線合成部と、
    を備え、
    前記配線分配部は、
    前記第１のゲート電極における前記第２のトランジスタと反対側の端に接続された第１の入力配線と、
    前記第２のゲート電極における前記第１のトランジスタと反対側の端に接続された第２の入力配線と、
    前記第１の入力配線および前記第２の入力配線を前記入力端子に接続する第３の入力配線と、
    を備え、
    前記配線合成部は、
    前記第２の方向に延伸され、前記第１のドレイン配線の前記第２のトランジスタ側に一端が接続された第１の出力配線と、
    前記第２の方向に延伸され、前記第２のドレイン配線の前記第１のトランジスタ側に一端が接続された第２の出力配線と、
    前記第１の方向に延伸され、前記第１の出力配線の他端および第２の出力配線の他端に接続された第３の出力配線と、
    前記第３の出力配線の中央部を前記出力端子に接続する第４の出力配線と、
    を備えた半導体装置。
  2. 前記第１のトランジスタは、前記第１の入力配線の前記第２のトランジスタと反対側に前記第１の方向に延伸された第３のゲート電極と、前記第３のゲート電極を挟んで前記第２の方向に沿って設けられた第３のソース領域および第３のドレイン領域とを含むフィッシュボーン型のトランジスタであり、
    前記第２のトランジスタは、前記第２の入力配線の前記第１のトランジスタと反対側に前記第１の方向に延伸された第４のゲート電極と、前記第４のゲート電極を挟んで前記第２の方向に沿って設けられた第４のソース領域および第４のドレイン領域とを含むフィッシュボーン型のトランジスタであり、
    前記第３のゲート電極および前記第４のゲート電極は、オープン状態に設定され、
    前記第３のドレイン領域および前記第４のドレイン領域は、接地されている
    請求項１に記載の半導体装置。
  3. 第１の方向に延伸された少なくとも１つの第１のゲート電極と、前記第１のゲート電極を挟んで前記第１の方向に直交する第２の方向に沿って設けられた第１のソース領域および第１のドレイン領域とを含む第１のトランジスタと、
    前記第１の方向に延伸された少なくとも１つの第２のゲート電極と、前記第２のゲート電極を挟んで前記第２の方向に沿って設けられた第２のソース領域および第２のドレイン領域とを含み、前記第１の方向に沿って前記第１のトランジスタと並べて配置された第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタとの間に配置され、前記第１のトランジスタ側に延伸された少なくとも１つの第３のゲート電極と、前記第３のゲート電極を挟んで前記第２の方向に沿って設けられた第３のソース領域および第３のドレイン領域と、前記第２のトランジスタ側に延伸された少なくとも１つの第４のゲート電極と、前記第４のゲート電極を挟んで前記第２の方向に沿って設けられた第４のソース領域および第４のドレイン領域とを含むフィッシュボーン型の第３のトランジスタと、
    入力端子を前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極および前記第４のゲート電極に接続する配線分配部と、
    前記第１のドレイン領域上に配置され、前記第１のドレイン領域に接続された第１のドレイン配線と、
    前記第２のドレイン領域上に配置され、前記第２のドレイン領域に接続された第２のドレイン配線と、
    前記第３のドレイン領域上に配置され、前記第３のドレイン領域に接続された第３のドレイン配線と、
    前記第４のドレイン領域上に配置され、前記第４のドレイン領域に接続された第４のドレイン配線と、
    前記第１のドレイン配線、前記第２のドレイン配線、前記第３のドレイン配線および前記第４のドレイン配線を出力端子に接続する配線合成部と、
    を備え、
    前記第１のゲート電極は、前記配線分配部から前記第３のトランジスタ側に延伸され、
    前記第２のゲート電極は、前記配線分配部から前記第３のトランジスタ側に延伸される、
    半導体装置。
  4. 前記配線分配部は、
    前記第１のゲート電極における前記第３のトランジスタと反対側の端に接続された第１の入力配線と、
    前記第２のゲート電極における前記第３のトランジスタと反対側の端に接続された第２の入力配線と、
    前記第３のドレイン領域と前記第４のドレイン領域の間に配置され、前記第３のゲート電極および前記第４のゲート電極に接続された第３の入力配線と、
    前記第１の方向に延伸され、前記第１の入力配線、前記第２の入力配線および前記第３の入力配線が接続される第４の入力配線と、
    前記第４の入力配線を入力端子に接続する第５の入力配線と、
    を備え、
    前記配線合成部は、
    前記第２の方向に延伸され、前記第１のドレイン配線における前記第３のトランジスタ側に一端が接続された第１の出力配線と、
    前記第２の方向に延伸され、前記第３のドレイン配線における前記第１のトランジスタ側に一端が接続された第２の出力配線と、
    前記第１の方向に延伸され、前記第１の出力配線の他端および第２の出力配線の他端に接続された第３の出力配線と、
    前記第３の出力配線の中央部に一端が接続された第４の出力配線と、
    前記第２の方向に延伸され、前記第２のドレイン配線における前記第３のトランジスタ側に一端が接続された第５の出力配線と、
    前記第２の方向に延伸され、前記第４のドレイン配線における前記第２のトランジスタ側に一端が接続された第６の出力配線と、
    前記第１の方向に延伸され、前記第５の出力配線の他端および第６の出力配線の他端に接続された第７の出力配線と、
    前記第７の出力配線の中央部に一端が接続された第８の出力配線と、
    前記第１の方向に延伸され、第４の出力配線の他端および第８の出力配線の他端に接続された第９の出力配線と、
    前記第９の出力配線の中央部を前記出力端子に接続する第１０の出力配線と、
    を備えた請求項３に記載の半導体装置。
  5. 前記第５の入力配線は、
    前記第４の入力配線において前記第１の入力配線の接続部と前記第３の入力配線の接続部の中央部に一端が接続され、前記第２の方向に延伸された第６の入力配線と、
    前記第４の入力配線において前記第２の入力配線の接続部と前記第３の入力配線の接続部の中央部に一端が接続され、前記第２の方向に延伸された第７の入力配線と、
    前記第１の方向に延伸され、前記第６の入力配線の他端および前記第７の入力配線の他端に接続された第８の入力配線と、
    前記第８の入力配線の中央部を前記入力端子に接続する第９の入力配線と、
    を備えた請求項４に記載の半導体装置。
  6. 請求項１から請求項５のいずれか一項に記載の半導体装置が搭載された電力増幅器。
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