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JP2022100741A - 積層セラミック電子部品 - Google Patents

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Abstract

【課題】比較的薄型化されることで平坦度の向上した積層セラミック電子部品であっても、積層セラミック電子部品の外観を正確に確認しうる積層セラミック電子部品を提供する。【解決手段】この発明に係る積層セラミック電子部品としての積層セラミックコンデンサ１０は、積層された複数のセラミック層１６と複数の内部電極層１８とを有する積層体１２と、積層体１２の側面１２ｃ、１２ｄ、１２ｅ、１２ｆに配置され、複数の内部電極層１８に接続される外部電極１４、１５とを備える。積層セラミックコンデンサ１０の両主面のうちのいずれか一方側に位置する外部電極１４、１５の表面に凹部３０が配置されている。【選択図】図１

Description

この発明は、積層セラミック電子部品に関する。
近年、携帯電話機や携帯音楽プレイヤーなどの電子機器の小型化や薄型化が進んでいる。電子機器には、多数の積層セラミック電子部品が搭載されているが、電子機器の小型化に伴って、基板に内蔵されたり、基板表面に実装されたりして電子機器に搭載される積層セラミック電子部品についても小型化や薄型化が進んできている。このような積層セラミックコンデンサの薄型化に伴い、積層セラミックコンデンサの強度の確保が課題となってきている。
そこで、チップの強度を向上させた積層セラミック電子部品として、特許文献１に記載されるような積層セラミックコンデンサが提案されている。この積層セラミックコンデンサは、外部の配線についてビアホールを介して連結するための一定の長さ以上の外部電極のバンド面を形成し、かつ外部電極の厚さを小さくすることにより、チップ全体におけるセラミック本体の厚さを向上させ、割れ等の破損発生を防止することができる基板内蔵用積層セラミックコンデンサである。
特開２０１５－６５３９４号公報
しかしながら、特許文献１に記載されているような基板内蔵用積層セラミックコンデンサは、薄型化するとともに外部電極の平坦性が向上するため、基板内蔵用積層セラミックコンデンサの表面の段差が小さくなる。
これにより、基板内蔵用積層セラミックコンデンサを実装するにあたり、実装機のイメージセンサーなどで外観の確認を行う際、基板内蔵用積層セラミックコンデンサ表面の反射光の輝度が高くなりハレーションが発生し、正確に認識することができない場合が生じることがあった。
なお、上記の問題は特許文献１のような基板内蔵用の積層セラミックコンデンサに限らず、薄型化することで外部電極の平坦性が向上した表面実装型の積層セラミックコンデンサ全般において生じる問題である。
それゆえに、この発明の主たる目的は、比較的薄型化されることで平坦度の向上した積層セラミック電子部品であっても、積層セラミック電子部品の外観を正確に確認しうる積層セラミック電子部品を提供することである。
この発明にかかる積層セラミック電子部品は、複数の積層されたセラミック層と複数の内部電極層とを含み、高さ方向に相対する第１の主面および第２の主面と、前記高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、前記高さ方向および前記幅方向に直交する長さ方向に相対する第３の側面および第４の側面を有する積層体と、積層体の前記側面に配置される、複数の外部電極と、を有する積層セラミック電子部品であって、複数の内部電極層は、複数の第１の内部電極層と複数の第２の内部電極層とを有し、かつセラミック層を介して複数の第１の内部電極層と複数の第２の内部電極層とが交互に積層され、第１の内部電極層は、第１の側面、第２の側面、第３の側面および第４の側面のうちの少なくとも１つの側面に引き出される第１の引出部と、第１の引出部が引き出された側面以外の少なくとも１つの側面に引き出される第２の引出部とを有し、第２の内部電極層は、第１の側面、第２の側面、第３の側面および第４の側面のうちの少なくとも１つの側面に引き出される第３の引出部と、第３の引出部が引き出された側面以外の少なくとも１つの側面に引き出される第４の引出部とを有し、複数の外部電極は、第１の引出部に接続され、第１の主面の一部、第２の主面の一部、第１の側面の一部および第３の側面の一部を覆うように配置される第１の外部電極と、第２の引出部に接続され、第１の主面の一部、第２の主面の一部、第２の側面の一部および第４の側面の一部を覆うように配置される第２の外部電極と、第３の引出部に接続され、第１の主面の一部、第２の主面の一部、第１の側面の一部および第４の側面の一部を覆うように配置される第３の外部電極と、第４の引出部に接続され、第１の主面の一部、第２の主面の一部、第２の側面の一部および第３の側面の一部を覆うように配置される第４の外部電極と、を有し、第１の主面もしくは第２の主面のいずれか一方側に位置する第１の外部電極ないし第４の外部電極の少なくとも２つ以上の外部電極の表面に凹部が配置されている、積層セラミック電子部品である。
この発明にかかる積層セラミック電子部品では、第１の主面もしくは第２の主面のいずれか一方側に位置する第１の外部電極ないし第４の外部電極の少なくとも２つ以上の外部電極の表面に凹部が配置されているので、外部電極表面の平坦度が低減することになるため、積層セラミック電子部品を実装するにあたり、実装機のイメージセンサーなどで外観の確認を行う際、積層セラミック電子部品の表面の反射光の輝度を抑えることが可能となる。その結果、ハレーションを抑制することができ、積層セラミック電子部品の外観を正確に認識することができる。
この発明によれば、比較的薄型化されることで平坦度の向上した積層セラミック電子部品であっても、積層セラミック電子部品の外観を正確に確認しうる積層セラミック電子部品を得ることができる。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明にかかる積層セラミック電子部品としての第１の実施の形態の積層セラミックコンデンサを示す外観斜視図である。 図１に示す積層セラミックコンデンサの上面図である。 図１に示す積層セラミックコンデンサの下面図である。 図１に示す積層セラミックコンデンサの線ＩＶ－ＩＶにおける断面図である。 図１に示す積層セラミックコンデンサの線Ｖ－Ｖにおける断面図である。 図１に示す積層セラミックコンデンサの線ＶＩ－ＶＩにおける断面図である。 図１ないし図６に示す積層体の分解斜視図である。 図１に示す積層セラミックコンデンサの内部電極層のパターンを示し、（ａ）は第１の内部電極層のパターンを示し、（ｂ）第２の内部電極層のパターンを示す。 この発明にかかる第１の実施の形態の変形例にかかる積層セラミックコンデンサであって、（ａ）はその外観斜視図であり、（ｂ）はその下面図である。 図１の積層セラミックコンデンサの積層体の外観斜視図である。 図１０に示す積層体に下地電極層を形成した外観斜視図である。 図１１に示す下地電極層が形成された積層体に第１のめっき層を形成した外観斜視図である。 この発明にかかる積層セラミック電子部品としての第２の実施の形態の積層セラミックコンデンサを示す外観斜視図である。 図１３に示す積層セラミックコンデンサの線ＸＩＶ－ＸＩＶにおける断面図である。 図１３に示す積層セラミックコンデンサの線ＸＶ－ＸＶにおける断面図である。 図１３に示す積層セラミックコンデンサの線ＸＶＩ－ＸＶＩにおける断面図である。 図１３ないし図１６に示す積層体の分解斜視図である。 図１３に示す積層セラミックコンデンサの内部電極層のパターンを示し、（ａ）は第１の内部電極層のパターンを示し、（ｂ）は第２の内部電極層のパターンを示す。 図１３の積層セラミックコンデンサの積層体の外観斜視図である。 図１９に示す積層体に下地電極層を形成した外観斜視図である。 図２０に示す下地電極層が形成された積層体に第１のめっき層を形成した外観斜視図である。
１．第１の実施の形態
（１）積層セラミック電子部品
この発明の積層セラミック電子部品の例として、第１の実施の形態にかかる積層セラミックコンデンサについて説明する。
図１は、の発明にかかる積層セラミック電子部品としての第１の実施の形態の積層セラミックコンデンサを示す外観斜視図である。図２は、図１に示す積層セラミックコンデンサの上面図である。図３は、図１に示す積層セラミックコンデンサの下面図である。図４は、図１に示す積層セラミックコンデンサの線ＩＶ－ＩＶにおける断面図である。図５は、図１に示す積層セラミックコンデンサの線Ｖ－Ｖにおける断面図である。図６は、図１に示す積層セラミックコンデンサの線ＶＩ－ＶＩにおける断面図である。図７は、図１ないし図６に示す積層体の分解斜視図である。図８は、図１に示す積層セラミックコンデンサの内部電極層のパターンを示し、図８（ａ）は第１の内部電極層のパターンを示し、図８（ｂ）第２の内部電極層のパターンを示す。
積層セラミックコンデンサ１０は、直方体状の積層体１２と、外部電極１４、１５とを含む。
積層体１２は、複数のセラミック層１６および複数の内部電極層１８を含む。積層体１２は、高さ方向ｘに互いに対向する第１の主面１２ａと第２の主面１２ｂと、高さ方向ｘに直交する長さ方向ｙに対向し互いに対向する第１の側面１２ｃおよび第２の側面１２ｄと、高さ方向ｘおよび長さ方向ｙに直交する幅方向ｚに互いに対向する第３の側面１２ｅおよび第４の側面１２ｆとを有する。第１の主面１２ａおよび第２の主面１２ｂは、それぞれ、長さ方向ｙおよび幅方向ｚに沿って延在する。第１の側面１２ｃおよび第２の側面１２ｄは、それぞれ、高さ方向ｘおよび幅方向ｚに沿って延在する。第３の側面１２ｅおよび第４の側面１２ｆは、それぞれ、高さ方向ｘおよび長さ方向ｙに沿って延在する。したがって、高さ方向ｘとは、第１の主面１２ａと第２の主面１２ｂとを結んだ方向であり、長さ方向ｙとは、第１の側面１２ｃと第２の側面１２ｄとを結んだ方向であり、幅方向ｚとは、第３の側面１２ｅと第４の側面１２ｆとを結んだ方向である。
また、積層体１２は、角部および稜線部に丸みがつけられていることが好ましい。ここで、角部は、積層体１２の３面が交わる部分であり、稜線部は、積層体１２の２面が交わる部分である。また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃ、第２の側面１２ｄ、第３の側面１２ｅおよび第４の側面１２ｆの一部または全部に凹凸などが形成されていてもよい。
セラミック層１６の枚数は、外層も含み、１０枚以上７００枚以下であることが好ましい。
積層体１２は、単数もしくは複数枚のセラミック層１６とそれらの上に配置される複数枚の内部電極層１８から構成される内層部２０を有する。内層部２０では、複数枚の内部電極層１８が対向している。
積層体１２は、第１の主面１２ａ側に位置し、第１の主面１２ａと第１の主面１２ａ側の内層部２０の最表面とその最表面の一直線上との間に位置する複数のセラミック層１６から形成される第１の主面側外層部２２ａを有する。
同様に、積層体１２は、第２の主面１２ｂ側に位置し、第２の主面１２ｂと第２の主面１２ｂ側の内層部２０の最表面とその最表面の一直線上との間に位置する複数のセラミック層１６から形成される第２の主面側外層部２２ｂを有する。
積層体１２は、第１の側面１２ｃ側に位置し、第１の側面１２ｃと第１の側面１２ｃ側の内層部２０の最表面との間に位置する複数のセラミック層１６から形成される第１の側面側外層部２３ａを有する。
同様に、積層体１２は、第２の側面１２ｄ側に位置し、第２の側面１２ｄと第２の側面１２ｄ側の内層部２０の最表面との間に位置する複数のセラミック層１６から形成される第２の側面側外層部２３ｂを有する。
積層体１２は、第３の側面側１２ｅ側に位置し、第３の側面１２ｅと第３の側面１２ｅ側の内層部２０の最表面との間に位置する複数のセラミック層１６から形成される第３の側面側外層部２３ｃを有する。
同様に、積層体１２は、第４の側面１２ｆ側に位置し、第４の側面１２ｆと第４の側面１２ｆ側の内層部２０の最表面との間に位置する複数のセラミック層１６から形成される第４の側面側外層部２３ｄを有する。
第１の主面側外層部２２ａは、積層体１２の第１の主面１２ａ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１８との間に位置する複数枚のセラミック層１６との間に位置する複数枚のセラミック層１６との集合体である。
第２の主面側外層部２２ｂは、積層体１２の第２の主面１２ｂ側に位置し、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１８との間に位置する複数枚のセラミック層１６との間に位置する複数枚のセラミック層１６との集合体である。
ここで、図１０に示すように、積層体１２の長さ方向ｙの寸法を寸法ｌとしたとき、寸法ｌは、０．４３ｍｍ以上０．７３ｍｍ以下であり、幅方向ｚの寸法を寸法ｗとしたとき、寸法ｗと寸法ｌとの関係は、０．８５≦ｗ／ｌ≦１．０であり、高さ方向ｘの寸法をｔ寸法としたとき、ｔ寸法は、５０μｍ以上９０μｍ以下であることが好ましい。
セラミック層１６は、たとえば、セラミック材料として、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層体１２の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
なお、積層体１２に、圧電体セラミックを用いた場合、積層セラミック電子部品は、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
また、積層体１２に、半導体セラミックを用いた場合、積層セラミック電子部品は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体１２に、磁性体セラミックを用いた場合、積層セラミック電子部品は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層１８は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
内部電極層１８に挟まれたセラミック層１６の平均厚みは０．４μｍ以上５μｍ以下であることが好ましい。
積層セラミックコンデンサ１０では、図４ないし図６に示すように、積層体１２内において、内部電極層１８が、セラミック層１６を介して交互に積層されている。
積層体１２は、複数の内部電極層１８として、複数の第１の内部電極層１８ａおよび複数の第２の内部電極層１８ｂを有する。第１の内部電極層１８ａと第２の内部電極層１８ｂは、セラミック層１６を介して交互に積層される。
第１の内部電極層１８ａは、セラミック層１６の表面に配置される。また、第１の内部電極層１８ａは、第１の主面１２ａおよび第２の主面１２ｂに対向する第１の対向部２４ａを有し、第１の主面１２ａと第２の主面１２ｂとを結ぶ方向に積層されている。
また、第２の内部電極層１８ｂは、第１の内部電極層１８ａが配置されるセラミック層１６と異なるセラミック層１６の表面に配置される。第２の内部電極層１８ｂは、第１の主面１２ａおよび第２の主面１２ｂに対向する第２の対向部２４ｂを有し、第１の主面１２ａと第２の主面１２ｂとを結ぶ方向に積層されている。
第１の内部電極層１８ａは、第１の引出部２６ａによって積層体１２の第１の側面１２ｃおよび第３の側面１２ｅに引き出され、第２の引出部２６ｂによって積層体１２の第２の側面１２ｄおよび第４の側面１２ｆに引き出される。第１の引出部２６ａが第１の側面１２ｃに引き出される幅は、第３の側面１２ｅに引き出される幅とほぼ等しくてもよく、第２の引出部２６ｂが第２の側面１２ｄに引き出される幅は、第４の側面１２ｆに引き出される幅とほぼ等しくてもよい。
すなわち、第１の引出部２６ａは、積層体１２の第３の側面１２ｅ側に引き出され、第２の引出部２６ｂは、積層体１２の第４の側面１２ｆ側に引き出される。
第２の内部電極層１８ｂは、第３の引出部２８ａによって積層体１２の第１の側面１２ｃおよび第４の側面１２ｆに引き出され、第４の引出部２８ｂによって積層体１２の第２の側面１２ｄおよび第３の側面１２ｅに引き出される。第３の引出部２８ａが第１の側面１２ｃに引き出される幅は、第４の側面１２ｆに引き出される幅とほぼ等しくてもよく、第４の引出部２８ｂが第２の側面１２ｄに引き出される幅は、第３の側面１２ｅに引き出される幅とほぼ等しくてもよい。
すなわち、第３の引出部２８ａは、積層体１２の第４の側面１２ｆ側に引き出され、第４の引出部２８ｂは、積層体１２の第３の側面１２ｅ側に引き出される。
第１の内部電極層１８ａの第１の対向部２４ａの形状は、特に限定されないが矩形状であることが好ましい。もっとも、コーナー部を丸められていたり、コーナー部を斜めに斜形成してよい。
第２の内部電極層１８ｂの第２の対向部２４ｂの形状は、特に限定されないが矩形状であることが好ましい。もっとも、コーナー部を丸められていたり、コーナー部を斜めに斜形成してよい。
第１の内部電極層１８ａの第１の引出部２６ａの形状は、特に限定されないが矩形状であることが好ましい。もっとも、コーナー部を丸められていたり、コーナー部を斜めに形成してよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついているテーパー状であってもよい。
第１の内部電極層１８ａの第２の引出部２６ｂの形状は、特に限定されないが矩形状であることが好ましい。もっとも、コーナー部を丸められていたり、コーナー部を斜めに形成してよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついているテーパー状であってもよい。
第２の内部電極層１８ｂの第３の引出部２８ａの形状は、特に限定されないが矩形状であることが好ましい。もっとも、コーナー部を丸められていたり、コーナー部を斜めに形成してよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついているテーパー状であってもよい。
第２の内部電極層１８ｂの第４の引出部２８ｂの形状は、特に限定されないが矩形状であることが好ましい。もっとも、コーナー部を丸められていたり、コーナー部を斜めに形成してよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついているテーパー状であってもよい。
第１の内部電極層１８ａの第１の対向部２４ａの幅と、第１の内部電極層１８ａの第１の引出部２６ａの幅とでは、第１の引出部２６ａの幅の方が小さい。
第１の内部電極層１８ａの第１の対向部２４ａの幅と、第１の内部電極層１８ａの第２の引出部２６ｂの幅とでは、第２の引出部２６ｂの幅の方が小さい。
第２の内部電極層１８ｂの第２の対向部２４ｂの幅と、第２の内部電極層１８ｂの第３の引出部２８ａの幅とでは、第３の引出部２８ａの幅の方が小さい。
第２の内部電極層１８ｂの第２の対向部２４ｂの幅と、第２の内部電極層１８ｂの第４の引出部２８ｂの幅とでは、第４の引出部２８ｂの幅の方が小さい。
内部電極層１８の材料としては、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の一種を含むたとえばＡｇ－Ｐｄ合金などの合金により構成することができる。内部電極層１８の積層枚数は、１０枚以上７００枚以下であることが好ましい。内部電極層１８の平均厚みは、０．２μｍ以上２．０μｍ以下であることが好ましい。
積層体１２の第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃないし第４の側面１２ｆには、複数の外部電極１４、１５が形成される。
外部電極１４は、第１の内部電極層１８ａの第１の引出部２６ａに電気的に接続されるようにして形成される第１の外部電極１４ａと、第２の引出部２６ｂに電気的に接続されるようにして形成される第２の外部電極１４ｂとを有する。
第１の外部電極１４ａは、第１の側面１２ｃおよび第３の側面１２ｅにおいて第１の引出部２６ａを覆うように配置され、さらに、第１の主面１２ａおよび第２の主面１２ｂの一部を覆うように配置されている。また、第２の外部電極１４ｂは、第２の側面１２ｄおよび第４の側面１２ｆにおいて第２の引出部２６ｂを覆うように配置され、さらに、第１の主面１２ａおよび第２の主面１２ｂの一部を覆うように配置されている。
外部電極１５は、第２の内部電極層１８ｂの第３の引出部２８ａに電気的に接続されるようにして形成される第３の外部電極１５ａと、第４の引出部２８ｂに電気的に接続されるようにして形成される第４の外部電極１５ｂとを有する。
第３の外部電極１５ａは、第１の側面１２ｃおよび第４の側面１２ｆにおいて第３の引出部２８ａを覆うように配置され、さらに、第１の主面１２ａおよび第２の主面１２ｂの一部を覆うように配置されている。また、第４の外部電極１５ｂは、第２の側面１２ｄおよび第３の側面１２ｅにおいて第４の引出部２８ｂを覆うように配置され、さらに、第１の主面１２ａおよび第２の主面１２ｂの一部を覆うように配置されている。
積層体１２内においては、第１の対向部２４ａと第２の対向部２４ｂとがセラミック層１６を介して対向することにより、電気特性（たとえば、静電容量）が発生する。そのため、第１の内部電極層１８ａが接続された第１の外部電極１４ａおよび第２の外部電極１４ｂと第２の内部電極層１８ｂが接続された第３の外部電極１５ａおよび第４の外部電極１５ｂとの間に、静電容量を得ることができる。したがって、このような構造の積層セラミックコンデンサ１０は、コンデンサとして機能する。
第１の主面１２ａもしくは第２の主面１２ｂのいずれか一方側に位置する第１の外部電極１４ａ、第２の外部電極１４ｂ、第３の外部電極１５ａおよび第４の外部電極１５ｂの少なくとも２つ以上の外部電極１４、１５の表面には、凹部３０が配置されている。これにより、外部電極表面の平坦度が低減することとなるため、積層セラミックコンデンサ１０を実装するにあたり、実装機のイメージセンサーなどで外観の確認を行う際、積層セラミックコンデンサ１０の表面の反射光の輝度を抑えることが可能となる。その結果、ハレーションを抑制することができ、積層セラミックコンデンサ１０の外観を正確に認識することができる。
凹部３０の大きさ（面積）は、凹部３０が配置される第１の主面１２ａもしくは第２の主面１２ｂ上の外部電極１４、１５の面積の１．１％以上３４．９％以下であることが好ましい。これにより、外部電極表面の平坦度が低減し、反射光の輝度を抑えることができるため、より効果的にハレーションを抑制することができる。その結果、積層セラミックコンデンサ１０の外観をより正確に認識することができる。
凹部３０の大きさが、凹部３０が配置される第１の主面１２ａもしくは第２の主面１２ｂ上の外部電極１４、１５の面積の１．１％よりも小さくなった場合、外部電極表面の反射光の輝度抑制にはつながらず、実装時に外部電極１４、１５においてハレーションが発生し、積層セラミックコンデンサ１０の外観をより正確に認識することができず、外観チップ検出不具合が生じる場合がある。また、凹部３０の大きさが、凹部３０が配置される第１の主面１２ａもしくは第２の主面１２ｂ上の外部電極１４、１５の面積の３４．９％よりも大きくなった場合、外部電極表面の外観不良となり、半田実装性等の不具合が生じる場合がある。
凹部３０の大きさ（面積）の算出方法は、以下のようにして算出される。
すなわち、外部電極表面の凹部３０の面積の算出方法としては、まず、積層セラミックコンデンサ１０のＬＷ面において、外部電極１４、１５に凹部３０がある面を上面として、レーザー変位計によって積層セラミックコンデンサ１０全体の高さ方向のプロファイルを測定する。
その後、凹部３０の部分の長さ方向ｙと幅方向ｚの最大長を測定し、それらを乗算することによって、凹部３０の大きさ（面積）を算出する。なお、凹部３０の部分は、プロファイル上高さが連続的に薄くなる部分を起点とし、その他平面部の高さに戻る部分を終点とする。
凹部３０の深さは、後述する第３のめっき層４８の厚みに対して２．５％以上４０％以下であることが好ましい。言い換えると、凹部３０は第３のめっき層４８を貫通しない程度に設けられている。これにより、外部電極表面の平坦度が低減し、反射光の輝度を抑えることができ、ハレーション抑制の効果を得ることができる。
凹部３０の深さは、後述する第３のめっき層４８の厚みに対して２．５％よりも小さくなった場合、外部電極表面の反射光の輝度抑制にはつながらず、実装時にハレーションによるチップ検出の不具合が生じる場合がある。また、凹部３０の深さは、第３のめっき層４８の厚みに対して４０％よりも大きくなった場合、外部電極表面の外観不良となり、半田実装性等の不具合が生じたり、積層体１２にダメージが伝わり、構造欠陥が生じたりする場合がある。
なお、凹部３０の形状は特に限定されない。
第３のめっき層４８の厚みと凹部３０の深さの算出方法は、以下のようにして算出される。
すなわち、まず、第３のめっき層４８の厚みの算出方法としては、積層セラミックコンデンサ１０を第１の側面１２ｃないし第４の側面１２ｆのいずれかの面から、研磨する側面とほぼ平行になるように研磨を行い、図４に示すような断面（ＬＴ断面）を露出させる。露出させた断面において、第３のめっき層４８の第１の主面１２ａと第２の主面１２ｂを結ぶ高さ方向に沿った厚みは、マイクロスコープを用いて測定することができる。
次に、凹部３０の深さの算出方法としては、上記の露出された断面において、外部電極１４、１５の最表面の基準線から凹部３０の最下点までの垂線の長さをマイクロスコープを用いて測定することができる。なお、上記の露出された断面は、凹部３０の部分の長さ方向ｙまたは幅方向ｚの長さの１／２となる位置の断面（ＬＴ断面）を露出させる。
そして、上記で算出した第３のめっき層４８の厚みと凹部３０の深さから凹部３０の第３のめっき層４８に対する比率を算出することができる。
凹部３０の直径は、２０μｍ以上１５０μｍ以下であることが好ましい。
なお、凹部３０の直径は、以下の方法により測定される。
すなわち、まず、積層セラミックコンデンサ１０のＬＷ面において、外部電極１４、１５に打痕がある面を上面として、レーザー変位計によって積層セラミックコンデンサ１０全体の高さ方向のプロファイルを測定する。
その後、凹部３０の部分の長さ方向ｙと幅方向ｚの最大長を測定し、それらの平均値を凹部３０の直径とする。なお、凹部３０の部分は、プロファイル上高さが連続的に薄くなる部分を起点とし、その他平面部の高さに戻る部分を終点とする。
凹部３０を設ける位置は特に限定されないが、外部電極中央部に設けることが好ましい。
凹部３０は、複数個配置されていてもよいが、各外部電極１４、１５表面に対して少なくとも１つの凹部３０が配置されていることが好ましい。
外部電極１４、１５は、積層体１２側から順に、下地電極層４０およびめっき層４２を有する。
下地電極層４０は、Ｎｉ、Ｃｒ、Ｃｕ、Ｔｉから選ばれる少なくとも１つを含む薄膜電極であることが好ましい。なお、薄膜電極はスパッタリング法または蒸着法等の薄膜形成法により形成されていることが好ましい。
下地電極層４０は、第１の主面の一部、第２の主面上の一部を覆うように形成される。
下地電極層４０の厚みは、５０ｎｍ以上４００ｎｍ以下であることが好ましく、５０ｎｍ以上１３０ｎｍ以下であることがさらに好ましい。
めっき層４２は、下地電極層４０上かつ第１の側面１２ｃないし第４の側面１２ｄ上に配置される第１のめっき層４４と、第１のめっき層４４上に配置される第２のめっき層４６と、第２のめっき層４６上に配置される第３のめっき層４８とを有していることが好ましい。これにより、外部電極１４、１５における信頼性を確保することができる。
第１のめっき層４４は、Ｃｕめっき層からなることが好ましい。これにより、めっき液等の水分浸入を抑制することができる。
第１のめっき層４４は、下地電極層４０上と第１の側面１２ｃの一部および第２の側面１２ｂの一部、第３の側面１２ｅの一部、第４の側面１２ｆの一部を覆うように形成される。
第１のめっき層４４の厚みは、２μｍ以上８μｍ以下程度であることが好ましい。
第２のめっき層４６は、Ｎｉめっき層からなることが好ましい。これにより、下層めっき層が積層セラミックコンデンサ１０を実装する際のはんだによって侵食されることを防止することができる。
第２のめっき層４６は、第１のめっき層４４を覆うように配置される。
第２のめっき層４６の厚みは、２μｍ以上４μｍ以下程度であることが好ましい。
第３のめっき層４８は、Ｓｎめっき層であることが好ましい。これにより、積層セラミックコンデンサ１０を実装する際のはんだの濡れ性を向上させ、積層セラミックコンデンサ１０を容易に実装することができる。
第３のめっき層４８は、第２のめっき層４６を覆うように配置される。
第３のめっき層４８の厚みは、２μｍ以上４μｍ以下程度であることが好ましい。
なお、積層セラミックコンデンサ１０の長さ方向ｙの寸法をＬ寸法とし、積層体１２、外部電極１４、１５を含む積層セラミックコンデンサ１０の高さ方向ｘの寸法をＴ寸法とし、積層体１２、外部電極１４、１５を含む積層セラミックコンデンサ１０の幅方向ｚの寸法をＷ寸法とする。
積層セラミックコンデンサ１０の長さ方向ｙのＬ寸法は、０．４５ｍｍ以上０．７５ｍｍ以下であることが好ましい。
積層セラミックコンデンサ１０の高さ方向ｘのＴ寸法は、７０μｍ以上１１０μｍ以下であることが好ましい。
積層セラミックコンデンサ１０の幅方向ｚのＷ寸法は０．８５≦Ｗ／Ｌ≦１．０を満たすＷ寸法であることが好ましい。５．０ｍｍ以下、高さ方向ｘのＴ寸法が０．０４ｍｍ以上０．３ｍｍ以下である。
また、積層セラミックコンデンサ１０の寸法は、マイクロスコープにより測定することができる。
図１に示す積層セラミックコンデンサ１０によれば、第１の主面１２ａもしくは第２の主面１２ｂのいずれか一方側に位置する第１の外部電極１４ａ、第２の外部電極１４ｂ、第３の外部電極１５ａおよび第４の外部電極１５ｂの表面に凹部３０が配置されているので、外部電極表面の平坦度が低減することになるため、積層セラミックコンデンサ１０を実装するにあたり、実装機のイメージセンサーなどで外観の確認を行う際、積層セラミックコンデンサ１０の表面の反射光の輝度を抑えることが可能となる。その結果、ハレーションを抑制することができ、積層セラミックコンデンサ１０の外観を正確に認識することができる。
また、図１に示す積層セラミックコンデンサ１０では、凹部３０の面積と外部電極表面の面積との比が１．１％以上３４．９％であると、積層セラミックコンデンサ１０の表面の反射光の輝度をより抑えることが可能となる。その結果、ハレーションを抑制することができ、積層セラミックコンデンサ１０の外観をより正確に認識することができる。
さらに、図１に示す積層セラミックコンデンサ１０では、凹部３０の深さと第３のめっき層４８の厚みとの比が２．５％以上４０％以下であると、積層セラミックコンデンサ１０の表面の反射光の輝度をより抑えることが可能となる。その結果、ハレーションを抑制することができ、積層セラミックコンデンサ１０の外観をより正確に認識することができる。
次に、この発明にかかる第１の実施の形態の変形例にかかる積層セラミックコンデンサについて説明する。図９は、この発明にかかる第１の実施の形態の変形例にかかる積層セラミックコンデンサであって、図９（ａ）はその外観斜視図であり、図９（ｂ）はその下面図である。図９に示す積層セラミックコンデンサ１０’において、図１ないし図５に示した積層セラミックコンデンサ１０および図１ないし図８に示した積層セラミックコンデンサ１０と同一の部分には、同一の符号を付し、その説明を省略する。
第１の実施の形態の変形例にかかる積層セラミックコンデンサ１０’は、外部電極が積層体１２の第２の主面１２ｂには配置されていない点で、積層セラミックコンデンサ１０とは異なる。
積層セラミックコンデンサ１０’は、直方体状の積層体１２と、外部電極１４’、１５’とを含む。
外部電極１４’は、第１の内部電極層１８ａの第１の引出部２６ａに電気的に接続されるようにして形成される第１の外部電極１４ａ’と、第２の引出部２６ｂに電気的に接続されるようにして形成される第２の外部電極１４ｂ’とを有する。
第１の外部電極１４ａ’は、第１の側面１２ｃおよび第３の側面１２ｅにおいて第１の引出部２６ａを覆うように配置され、さらに、第１の主面１２ａの一部を覆うように配置されている。また、第２の外部電極１４ｂ’は、第２の側面１２ｄおよび第４の側面１２ｆにおいて第２の引出部２６ｂを覆うように配置され、さらに、第１の主面１２ａの一部を覆うように配置されている。
外部電極１５’は、第２の内部電極層１８ｂの第３の引出部２８ａに電気的に接続されるようにして形成される第３の外部電極１５ａ’と、第４の引出部２８ｂに電気的に接続されるようにして形成される第４の外部電極１５ｂ’とを有する。
第３の外部電極１５ａ’は、第１の側面１２ｃおよび第４の側面１２ｆにおいて第３の引出部２８ａを覆うように配置され、さらに、第１の主面１２ａの一部を覆うように配置されている。また、第４の外部電極１５ｂ’は、第２の側面１２ｄおよび第３の側面１２ｅにおいて第４の引出部２８ｂを覆うように配置され、さらに、第１の主面１２ａの一部を覆うように配置されている。
第１の主面１２ａに位置する第１の外部電極１４ａ’、第２の外部電極１４ｂ’、第３の外部電極１５ａ’および第４の外部電極１５ｂ’の少なくとも２つ以上の外部電極１４’、１５’の表面に凹部３０が配置されている。これにより、外部電極表面の平坦度が低減することとなるため、積層セラミックコンデンサ１０’を実装するにあたり、実装機のイメージセンサーなどで外観の確認を行う際、積層セラミックコンデンサ１０’の表面の反射光の輝度を抑えることが可能となる。その結果、ハレーションを抑制することができ、積層セラミックコンデンサ１０’の外観を正確に認識することができる。
外部電極１４’、１５’は、積層体１２側から順に、下地電極層４０およびめっき層４２を有することが好ましい。
図９に示す積層セラミックコンデンサ１０’では、上述の積層セラミックコンデンサ１０と同様の効果を奏するとともに、以下の効果を奏する。
すなわち、第２の主面１２ｂの表面に、外部電極１４’、１５’が形成されていないので、その厚みがない分、積層体１２の厚みを厚くすることができ、積層セラミックコンデンサ１０’の強度の向上、および体積当りの静電容量の向上が可能となる。また、実装時に、半田が積層セラミックコンデンサ１０’の上面（第２の主面１２ｂ）に濡れ上がることを抑制することができるため、その分、さらに、積層体１２の厚みを厚くすることができる。
また、積層セラミックコンデンサ１０’の高さ方向ｘのＴ寸法を小さくすることができ、その結果、より薄型化した積層セラミックコンデンサ１０’を得られうる。
（２）積層セラミックコンデンサの製造方法
次に、積層セラミック電子部品としての積層セラミックコンデンサ１０、１０’の製造方法について説明する。
まず、セラミックグリーンシートと、内部電極用の導電性ペーストとを準備する。セラミックグリーンシートや内部電極用の導電性ペーストは、バインダ（たとえば、公知の有機バインダなど）および溶剤（たとえば、有機溶剤など）を含む。
次に、セラミックグリーンシート上に、たとえば、グラビア印刷などによって、所定のパターンで導電性ペーストを印刷し、図８に示すような内部電極パターンが形成される。具体的には、セラミックグリーンシート上に、導電性材料からなるペーストをグラビア法などの方法で塗布することにより、導電性ペースト層が形成される。導電性材料からなるペーストは、たとえば、金属粉末に有機バインダおよび有機溶剤が加えられたものである。また、内部電極パターンが印刷されていない外層用のセラミックグリーンシートも作製する。
そして、これらの内部電極パターンが形成されたセラミックグリーンシートを用いて、積層シートが作製される。すなわち、内部電極パターンが形成されていないセラミックグリーンシートを積層し、その上に図８（ａ）に示すような第１の内部電極層１８ａに対応する内部電極パターンが形成されたセラミックグリーンシートと図８（ｂ）に示すような第２の内部電極層１８ｂに対応する内部電極パターンが形成されたセラミックグリーンシートとを交互に積層し、さらに内部電極パターンが形成されていないセラミッククグリーンシートを積層することによって、積層シートが作製される。続いて、この積層体シートは、静水圧プレスなどの手段により積層方向に圧着させて、積層体ブロックを作製する。
さらに、積層シートを静水圧プレスなどの手段により積層方向にプレスし、積層ブロックを作製する。
つづいて、積層ブロックを所定のサイズにカットすることにより積層チップを作製する。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みが形成されてもよい。
次に、積層チップを焼成することにより、図１０に示すような、積層体１２を作製する。焼成温度は、セラミックや内部電極の材料にもよるが、９００℃以上１３００℃以下であることが好ましい。
このとき、図１０に示すように、積層体１２の第１の側面１２ｃおよび第３の側面１２ｅからは、第１の内部電極層１８ａの第１の引出部２６ａが露出し、積層体１２の第１の側面１２ｃおよび第４の側面１２ｆからは、第２の内部電極層１８ｂの第３の引出部２８ａが露出している。また、積層体１２の第２の側面１２ｄおよび第４の側面１２ｆからは、第１の内部電極層１８ａの第２の引出部２６ｂが露出し、積層体１２の第２の側面１２ｄおよび第３の側面１２ｅからは、第２の内部電極層１８ｂの第４の引出部２８ｂが露出している。
つづいて、積層体１２に外部電極１４、１５が形成される。
すなわち、図１１に示すように、第１の内部電極層１８ａの第１の引出部２６ａを覆うための第１のめっき層４４を形成するために、第１の主面１２ａおよび第２の主面１２ｂの表面に、Ｎｉ／Ｃｕ合金を主成分とする下地電極層４０がスパッタにより形成される。また、下地電極層４０として、第２の内部電極層１８ｂの第３の引出部２８ａを覆うための下地電極層４０を形成するために、第１の主面１２ａおよび第２の主面１２ｂの表面に、Ｎｉ／Ｃｕ合金を主成分とする下地電極層４０がスパッタにより形成される。このとき、側面への回り込みはほとんどない。
同様に、第１の内部電極層１８ａの第２の引出部２６ｂを覆うための第１のめっき層４４を形成するために、第１の主面１２ａおよび第２の主面１２ｂの表面に、Ｎｉ／Ｃｕ合金を主成分とする下地電極層４０がスパッタにより形成される。また、第２の内部電極層１８ｂの第４の引出部２８ｂを覆うための第１のめっき層４４を形成するために、第１の主面１２ａおよび第２の主面１２ｂの表面に、Ｎｉ／Ｃｕ合金を主成分とする下地電極層４０がスパッタにより形成される。このとき、側面への回り込みはほとんどない。
つづいて、図１２に示すように、積層体１２の第１の側面１２ｃおよび第３の側面１２ｅから露出している第１の内部電極層１８ａの第１の引出部２６ａおよび下地電極層４０を覆うようにして、第１の側面１２ｃおよび第３の側面１２ｅの一部の表面、ならびに第１の主面１２ａおよび第２の主面１２ｂの一部の表面に連続してＣｕめっきにより第１のめっき層４４が形成される。また、積層体１２の第１の側面１２ｃおよび第４の側面１２ｆから露出している第２の内部電極層１８ｂの第３の引出部２８ａを覆うようにして、第１の側面１２ｃおよび第４の側面１２ｆの一部の表面、ならびに第１の主面１２ａおよび第２の主面１２ｂの一部の表面に連続してＣｕめっきにより第１のめっき層４４が形成される。
同様に、積層体１２の第２の側面１２ｄおよび第４の側面１２ｆから露出している第１の内部電極層１８ａの第２の引出部２６ｂを覆うようにして、第２の側面１２ｄおよび第４の側面１２ｆの一部の表面、ならびに第１の主面１２ａおよび第２の主面１２ｂの一部の表面に連続してＣｕめっきにより第１のめっき層４４が形成される。また、積層体１２の第２の側面１２ｄおよび第３の側面１２ｅから露出している第２の内部電極層１８ｂの第４の引出部２８ｂを覆うようにして、第２の側面１２ｄおよび第３の側面１２ｅの一部の表面、ならびに第１の主面１２ａおよび第２の主面１２ｂの一部の表面に連続してＣｕめっきにより第１のめっき層４４が形成される。
なお、積層セラミックコンデンサ１０’のように、第２の主面１２ｂに外部電極が配置されないような外部電極１４’、１５’を形成する場合は、第２の主面１２ｂに下地電極層４０は形成されない。
そして、それぞれの第１のめっき層４４の表面を覆うように、第２のめっき層４６が形成される。このとき、第２のめっき層４６は、たとえば、Ｎｉめっき層が形成される。
さらに、第２のめっき層４６の表面を覆うように、第３のめっき層４８が形成される。このとき、第３のめっき層４８は、たとえば、Ｓｎめっき層で形成される。
続いて、第１の主面１２ａあるいは第２の主面１２ｂ上に位置する外部電極１４、１５の表面に凹部３０を形成する。
凹部３０の形成方法は、外部電極１４、１５の表面において凹部３０を形成したい部分に対して、切削可能な金属製の棒を押し当てることにより凹部３０を形成する。この際、金属製の棒の径の大きさや押し込み量を変更することによって、凹部３０の深さ、直径および面積を調整するように変えることができる。
以上のようにして、図１に示すような積層セラミックコンデンサ１０あるいは図９に示すような積層セラミックコンデンサ１０’が製造される。
２．第２の実施の形態
（１）積層セラミック電子部品
この発明の積層セラミック電子部品として、第２の実施の形態にかかる積層セラミックコンデンサについて説明する。
図１３は、この発明にかかる積層セラミック電子部品としての第２の実施の形態の積層セラミックコンデンサを示す外観斜視図である。図１４は、図１３に示す積層セラミックコンデンサの線ＸＩＶ－ＸＩＶにおける断面図である。図１５は、図１３に示す積層セラミックコンデンサの線ＸＶ－ＸＶにおける断面図である。図１６は、図１３に示す積層セラミックコンデンサの線ＸＶＩ－ＸＶＩにおける断面図である。図１７は、図１３ないし図１６に示す積層体の分解斜視図である。図１８は、図１３に示す積層セラミックコンデンサの内部電極層のパターンを示し、図１３（ａ）は第１の内部電極層のパターンを示し、図１３（ｂ）は第２の内部電極層のパターンを示す。なお、図１３ないし図１８に示す積層セラミックコンデンサ１１０において、図１ないし図５に示した積層セラミックコンデンサ１０と同一の部分には、同一の符号を付し、その説明を省略する。
積層セラミックコンデンサ１１０は、直方体状の積層体１２と、外部電極１１４、１１５とを含む。
積層体１２は、複数のセラミック層１６および複数の内部電極層１１８を含む。
積層セラミックコンデンサ１０では、図１４ないし図１６に示すように、積層体１２内において、内部電極層１１８が、セラミック層１６を介して交互に積層されている。
積層体１２は、複数の内部電極層１１８として、複数の第１の内部電極層１１８ａおよび複数の第２の内部電極層１１８ｂを有する。第１の内部電極層１１８ａと第２の内部電極層１１８ｂは、セラミック層１６を介して交互に積層される。
第１の内部電極層１１８ａは、セラミック層１６の表面に配置される。また、第１の内部電極層１１８ａは、第１の主面１２ａおよび第２の主面１２ｂに対向する第１の対向部２４ａを有し、第１の主面１２ａと第２の主面１２ｂとを結ぶ方向に積層されている。
また、第２の内部電極層１１８ｂは、第１の内部電極層１１８ａが配置されるセラミック層１６と異なるセラミック層１６の表面に配置される。第２の内部電極層１１８ｂは、第１の主面１２ａおよび第２の主面１２ｂに対向する第２の対向部２４ｂを有し、第１の主面１２ａと第２の主面１２ｂとを結ぶ方向に積層されている。
第１の内部電極層１１８ａは、第１の引出部２６ａによって積層体１２の第１の側面１２ｃに引き出され、第２の引出部２６ｂによって積層体１２の第２の側面１２ｄに引き出される。第１の引出部２６ａは、積層体１２の第３の側面１２ｅ側に引き出され、第２の引出部２６ｂは、積層体１２の第４の側面１２ｆ側に引き出される。
第２の内部電極層１１８ｂは、第３の引出部２８ａによって積層体１２の第１の側面１２ｃに引き出され、第４の引出部２８ｂによって積層体１２の第２の側面１２ｄに引き出される。第３の引出部２８ａは、積層体１２の第４の側面１２ｆ側に引き出され、第４の引出部２８ｂは、積層体１２の第３の側面１２ｃ側に引き出される。
第１の内部電極層１１８ａおよび第２の内部電極層１１８ｂは、積層体１２の第３の側面１２ｅおよび第４の側面１２ｆには露出していない。
なお、第１の内部電極層１１８ａの第１の引出部２６ａは、第１の側面１２ｃ、第２の側面１２ｄ、第３の側面ｅおよび第４の側面１２ｆのうちの１つの側面に引き出されてもよく、その場合、第１の内部電極層１１８ａの第２の引出部２６ｂは、第１の引出部２６ａが引き出された側面以外の１つの側面に引き出されてもよい。
また、第２の内部電極層１１８ｂの第３の引出部２８ａは、第１の側面１２ｃ、第２の側面１２ｄ、第３の側面１２ｅおよび第４の側面１２ｆのうちの１つの側面に引き出されてもよく、第２の内部電極層１１８ｂの第４の引出部２８ｂは、第３の引出部２８ａが引き出された側面以外の１つの側面に引き出されてもよい。
また、積層セラミックコンデンサ１１０を高さ方向ｘから見たとき、第１の内部電極層１１８ａの第１の引出部２６ａと第２の引出部２６ｂとを結ぶ直線と、第２の内部電極層１１８ｂの第３の引出部２８ａと第４の引出部２８ｂとを結ぶ直線は、交差するのが好ましい。
さらに、積層体１２の側面１２ｃ、１２ｄ、１２ｅ、１２ｆにおいて、第１の内部電極層１１８ａの第１の引出部２６ａと第２の内部電極層１１８ｂの第４の引出部２８ｂとは対向する位置に引き出され、第１の内部電極層１１８ａの第２の引出部２６ｂと第２の内部電極層１１８ｂの第３の引出部２８ａとは対向する位置に引き出されるのが好ましい。
積層体１２の第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄには、外部電極１１４、１１５が形成される。
外部電極１１４は、第１の内部電極層１１８ａの第１の引出部２６ａに電気的に接続されるようにして形成される第１の外部電極１１４ａと、第２の引出部２６ｂに電気的に接続されるようにして形成される第２の外部電極１１４ｂとを有する。
第１の外部電極１１４ａは、第１の側面１２ｃにおいて第１の引出部２６ａを覆うように配置され、第１の主面１２ａ、第２の主面１２ｂおよび第３の側面１２ｅの一部を覆うように配置されている。また、第２の外部電極１１４ｂは、第２の側面１２ｄにおいて第２の引出部２６ｂを覆うように配置され、第１の主面１２ａ、第２の主面１２ｂおよび第４の側面１２ｆの一部を覆うように配置されている。
外部電極１１５は、第２の内部電極層１１８ｂの第３の引出部２８ａに電気的に接続されるようにして形成される第３の外部電極１１５ａと、第４の引出部２８ｂに電気的に接続されるようにして形成される第４の外部電極１１５ｂとを有する。
第３の外部電極１１５ａは、第１の側面１２ｃにおいて第３の引出部２８ａを覆うように配置され、第１の主面１２ａ、第２の主面１２ｂおよび第４の側面１２ｆの一部を覆うように配置されている。また、第４の外部電極１１５ｂは、第２の側面１２ｄにおいて第４の引出部２８ｂを覆うように配置され、第１の主面１２ａ、第２の主面１２ｂおよび第３の側面１２ｅの一部を覆うように配置されている。
さらに、図１３に示すように、内部電極層１１８が引き出されていない第３の側面１２ｅまたは第４の側面１２ｆに配置される外部電極１１４、１１５は、内部電極層１１８が引き出されていない側面のいずれか一方の短辺とその短辺の端部から両長辺の中間部までの部分とをコの字状に覆うことが好ましい。
積層体１２内においては、第１の対向部２４ａと第２の対向部２４ｂとがセラミック層１６を介して対向することにより、電気特性（たとえば、静電容量）が発生する。そのため、第１の内部電極層１１８ａが接続された第１の外部電極１１４ａおよび第２の外部電極１１４ｂと第２の内部電極層１１８ｂが接続された第３の外部電極１１５ａおよび第４の外部電極１１５ｂとの間に、静電容量を得ることができる。したがって、このような構造の積層セラミックコンデンサ１１０は、コンデンサとして機能する。
第１の主面１２ａもしくは第２の主面１２ｂのいずれか一方側に位置する第１の外部電極１１４ａ、第２の外部電極１１４ｂ、第３の外部電極１１５ａおよび第４の外部電極１１５ｂの少なくとも２つ以上の外部電極１１４、１１５の表面に凹部３０が配置されている。これにより、外部電極表面の平坦度が低減することとなるため、積層セラミックコンデンサ１１０を実装するにあたり、実装機のイメージセンサーなどで外観の確認を行う際、積層セラミックコンデンサ１１０の表面の反射光の輝度を抑えることが可能となる。その結果、ハレーションを抑制することができ、積層セラミックコンデンサ１１０の外観を正確に認識することができる。
外部電極１１４、１１５は、積層体１２側から順に、下地電極層４０およびめっき層４２を有することが好ましい。
図１３に示す積層セラミックコンデンサ１１０では、第１の実施の形態にかかる積層セラミックコンデンサ１０と同様の効果を奏する。
（２）積層セラミック電子部品の製造方法
次に、積層セラミック電子部品としての積層セラミックコンデンサ１１０の製造方法について説明する。
まず、セラミックグリーンシートと、内部電極用の導電性ペーストとを準備する。セラミックグリーンシートや内部電極用の導電性ペーストは、バインダ（たとえば、公知の有機バインダなど）および溶剤（たとえば、有機溶剤など）を含む。
次に、セラミックグリーンシート上に、たとえば、グラビア印刷などによって、所定のパターンで導電性ペーストを印刷し、図１８に示すような内部電極パターンが形成される。具体的には、セラミックグリーンシート上に、導電性材料からなるペーストをグラビア印刷法などの方法で塗布することにより、導電性ペースト層が形成される。導電性材料からなるペーストは、たとえば、金属粉末に有機バインダおよび有機溶剤が加えられたものである。また、内部電極パターンが印刷されていない外層用のセラミックグリーンシートも作製する。
そして、これらの内部電極パターンが形成されたセラミックグリーンシートを用いて、積層シートが作製される。すなわち、内部電極パターンが形成されていないセラミックグリーンシートを積層し、その上に図１８（ａ）に示すような第１の内部電極層１１８ａに対応する内部電極パターンが形成されたセラミックグリーンシートと図１８（ｂ）に示すような第２の内部電極層１１８ｂに対応する内部電極パターンが形成されたセラミックグリーンシートとを交互に積層し、さらに内部電極パターンが形成されていないセラミッククグリーンシートを積層することによって、積層シートが作製される。続いて、この積層体シートは、静水圧プレスなどの手段により積層方向に圧着させて、積層体ブロックを作製する。
さらに、積層シートを静水圧プレスなどの手段により積層方向にプレスし、積層ブロックを作製する。
つづいて、積層ブロックを所定のサイズにカットすることにより積層チップを作製する。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みが形成されてもよい。
次に、積層チップを焼成することにより、図１９に示すような、積層体１２を作製する。焼成温度は、セラミックや内部電極の材料にもよるが、９００℃以上１３００℃以下であることが好ましい。
このとき、図２０に示すように、積層体１２の第１の側面１２ｃからは、第１の内部電極層１１８ａの第１の引出部２６ａおよび第２の内部電極層１１８ｂの第３の引出部２８ａが露出している。また、積層体１２の第２の側面１２ｄからは、第１の内部電極層１１８ａの第２の引出部２６ｂおよび第２の内部電極層１１８ｂの第４の引出部２８ｂが露出している。
つづいて、積層体１２に外部電極１１４、１１５が形成される。
すなわち、第１の内部電極層１１８ａの第１の引出部２６ａを覆うための第１のめっき層４４を形成するために、第１の主面１２ａおよび第２の主面１２ｂの表面に、Ｎｉ／Ｃｕ合金を主成分とする下地電極層４０がスパッタにより形成される。また、第２の内部電極層１１８ｂの第３の引出部２８ａを覆うための第１のめっき層４４を形成するために、第１の主面１２ａおよび第２の主面１２ｂの表面に、Ｎｉ／Ｃｕ合金を主成分とする下地電極層４０がスパッタにより形成される。このとき、側面への回り込みはほとんどない。
同様に、第１の内部電極層１１８ａの第２の引出部２６ｂを覆うための第１のめっき層４４を形成するために、第１の主面１２ａおよび第２の主面１２ｂの表面に、Ｎｉ／Ｃｕ合金を主成分とする下地電極層４０がスパッタにより形成される。また、第２の内部電極層１１８ｂの第４の引出部２８ｂを覆うための第１のめっき層４４を形成するために、第１の主面１２ａおよび第２の主面１２ｂの表面に、Ｎｉ／Ｃｕ合金を主成分とする下地電極層４０がスパッタにより形成される。このとき、側面への回り込みはほとんどない。
つづいて、積層体１２の第１の側面１２ｃから露出している第１の内部電極層１１８ａの第１の引出部２６ａおよび下地電極層４０を覆うようにして、第１の側面１２ｃの一部の表面、ならびに第１の主面１２ａの一部および第２の主面１２ｂの一部の表面に連続してＣｕめっきにより第１のめっき層４４が形成される。
また、積層体１２の第２の側面１２ｄから露出している第１の内部電極層１１８ａの第２の引出部２６ｂを覆うようにして、第２の側面１２ｄの一部の表面、ならびに第１の主面１２ａの一部および第２の主面１２ｂの一部の表面に連続してＣｕめっきにより第１のめっき層４４が形成される。
同様に、積層体１２の第１の側面１２ｃから露出している第２の内部電極層１１８ｂの第３の引出部２８ａを覆うようにして、第１の側面１２ｃの一部の表面、ならびに第１の主面１２ａの一部および第２の主面１２ｂの一部の表面に連続してＣｕめっきにより第１のめっき層４４が形成される。
また、積層体１２の第２の側面１２ｄから露出している第２の内部電極層１１８ｂの第４の引出部２８ｂを覆うようにして、第２の側面１２ｄの一部の表面、ならびに第１の主面１２ａの一部および第２の主面１２ｂの一部の表面に連続してＣｕめっきにより第１のめっき層４４が形成される。
そして、第１のめっき層４４の表面を覆うように第２のめっき層４６が形成される。このとき、第２のめっき層４６は、Ｎｉめっき層で形成される。
さらに、第２のめっき層４６の表面を覆うように第３のめっき層４８が形成される。このとき、第３のめっき層４８は、Ｓｎめっき層で形成される。
そして、めっき層４２により、内部電極層１１８が引き出されていない側面に配置される外部電極１１４、１１５は、内部電極層１１８が引き出されていない側面の両短辺と両短辺の端部から両長辺の中間部までの部分とを覆うようにコの字状に形成される。
その後、第１の実施の形態における積層セラミックコンデンサ１０と同様の方法により、外部電極１１４、１１５の表面に凹部３０が形成される。
以上のようにして、図１３に示すような積層セラミックコンデンサ１１０が製造される。
３．実験例
以上のようにして得られた積層セラミックコンデンサの効果は、次の実験例からも明らかになるであろう。
上述した本発明にかかる積層セラミック電子部品として、上記の製造方法に従って図１ないし図６に示す構造を有する積層セラミックコンデンサを作製し、実装機におけるハレーションの発生の有無の確認と、外観検査による凹部の状態を確認とを行った。
（１）実施例の仕様
実施例として、上述した第１の実施の形態において説明した積層セラミックコンデンサの製造方法にしたがって、以下に記載するような仕様を有する実施例１ないし実施例２１の積層セラミックコンデンサのサンプルを作製した。
各実施例における積層セラミックコンデンサの共通の仕様は、以下のとおりである。
・試料の仕様
・積層セラミックコンデンサの寸法：表１および表２を参照
・セラミック層の材料：ＢａＴｉＯ3
・容量：２２０ｎＦ
・定格電圧：４Ｖ
・内部電極層
・内部電極層のパターン：図８を参照
・内部電極の材料：Ｎｉ
・外部電極の構造
・下地電極層
・下地電極層と、第１のめっき層、第２のめっき層および第３のめっき層により構成
・下地電極層：スパッタリング法で形成した薄膜電極（スパッタ電極）
・下地電極層の材料：Ｎｉ、Ｃｒ、Ｃｕを含む合金
・下地電極層の厚み：２００ｎｍ
・めっき層
・第１のめっき層の材料：Ｃｕ
・第１のめっき層の厚み：５μｍ
・第２のめっき層の材料：Ｎｉ
・第２のめっき層の厚み：３μｍ
・第３のめっき層の材料：Ｓｎ
・第３のめっき層の厚み：３μｍ
・凹部の構造
・凹部の形成位置：外部電極の中央部に形成
・凹部の面積：表１および表２を参照
・凹部の深さ：表１および表２を参照
（２）比較例の仕様
また、比較例として、外部電極に凹部を形成していない積層セラミックコンデンサの試料を作製した。
比較例における積層セラミックコンデンサは、第１の実施の形態において説明した積層セラミックコンデンサの製造方法にしたがって作製した。その他、セラミック層の材料や内部電極の材料等は、実施例と共通である。
比較例の積層セラミックコンデンサの仕様は、表１に示す。
（３）各寸法の測定・算出方法
（ａ）外部電極表面の長さ方向の寸法の測定方法
各試料における外部電極表面の長さ方向の寸法の測定方法は、第１の主面または第２の主面に形成される第１の外部電極ないし第４の外部電極のいずれかの長さ方向の寸法を、マイクロスコープを用いて測定した。
（ｂ）外部電極表面の幅方向の寸法の測定方法
各試料における外部電極の幅方向の寸法の測定方法は、第１の主面または第２の主面に形成される第１の外部電極ないし第４の外部電極のいずれかの幅方向の寸法を、マイクロスコープを用いて測定した。
（ｃ）外部電極表面の面積の算出方法
外部電極表面の面積は、上述した方法により測定された外部電極表面の長さ方向の寸法と外部電極表面の幅方向の寸法とから算出した。
（ｄ）凹部の直径の算出方法
外部電極表面の凹部の直径は、以下の方法により測定した。
すなわち、まず、積層セラミックコンデンサのＬＷ面において、外部電極に打痕がある面を上面として、レーザー変位計によって積層セラミックコンデンサ全体の高さ方向のプロファイルを測定した。
その後、凹部の部分の長さ方向ｙと幅方向ｚの最大長を測定し、それらの平均値を凹部の直径とした。なお、凹部の部分は、プロファイル上高さが連続的に薄くなる部分を起点とし、その他平面部の高さに戻る部分を終点とした。
（ｅ）凹部の面積の算出方法
外部電極表面の凹部の面積の算出方法は、試料である積層セラミックコンデンサのＬＷ面において、外部電極に凹部がある面を上面として、レーザー変位計によって積層セラミックコンデンサ全体の高さ方向のプロファイルを測定した。
その後、凹部部分の長さ方向ｙと幅方向ｚの最大長さを測定し、それらを乗算することによって、凹部の面積を算出した。なお、凹部の部分は、プロファイル上高さが連続的に薄くなる部分を起点とし、その他平面部の高さに戻る部分を終点とした。
（ｆ）凹部の面積と外部電極表面の面積との比の算出方法
凹部の面積と外部電極表面の面積との比は、上述した方法により算出された凹部の面積と外部電極表面の面積とから算出した。具体的には、凹部の面積と外部電極表面の面積との比＝（凹部の面積）／（外部電極表面の面積）により算出した。
（ｇ）第３のめっき層の厚み、および凹部の深さの測定方法
第３のめっき層の厚みの測定方法は、試料である積層セラミックコンデンサを第１の側面ないし第４の側面のいずれかの面から研磨する側面とほぼ平行になるように研磨を行い、たとえば、図４に示すような断面（ＬＴ断面）を露出させた。そして、露出させた断面において、第３のめっき層の第１の主面と第２の主面とを結ぶ高さ方向に沿った厚みをマイクロスコープを用いて測定した値を、第３のめっき層の厚みとした。
また、凹部の深さの測定方法は、上述した方法により露出されたＬＴ断面において、外部電極の最表面の基準線から凹部の最下点までの垂線の長さをマイクロスコープを用いて測定した値を、凹部の深さとした。なお、上記の露出された断面は、凹部３０の部分の長さ方向ｙまたは幅方向ｚの長さの１／２となる位置の断面（ＬＴ断面）を露出させた。
（ｈ）凹部の深さと第３のめっき層の厚みとの比の算出方法
凹部の深さと第３のめっき層の厚みとの比は、上述した方法により測定された凹部の深さの値と第３のめっき層の厚みの値とから算出した。具体的には、第３のめっき層の厚みと凹部の深さとの比＝（凹部の深さの値）／（第３のめっき層の厚みの値）により算出した。
（４）実装機におけるハレーションの発生の有無の確認方法
試料である積層セラミックコンデンサをテーピングしたリールを準備し、リールから積層セラミックコンデンサを実装機を用いて取り出す際の試料の認識エラーが生じた場合、ハレーションが発生したとみなし、ハレーションの発生数としてカウントした。各実施例および比較例のそれぞれの試料数は、１０００個とした。
（５）外観検査による凹部の状態を確認方法
試料である積層セラミックコンデンサの外部電極表面に凹部が存在する面を上面とし、上面を顕微鏡の２０倍で観察し、外部電極表面の凹部がほとんどみられない状態であることと、外部電極表面のおよそ３割を超えるような状態である場合を外観不良と判定した。各実施例および比較例のそれぞれの試料数は、１０００個とした。
以上の、各実施例および比較例のそれぞれに対する実験結果を表１および表２に示す。
Figure 2022100741000002
Figure 2022100741000003
表１および表２より、実施例１ないし実施例２１の試料である積層セラミックコンデンサでは、外部電極の表面に凹部が形成されていることから、ハレーションの発生が比較的少なく、また、外部電極表面に形成される凹部の状態も比較的良好であった。
なお、実施例８および実施例９は、凹部の面積と外部電極表面の面積との比が１．１％以下であるので、実施例８で１０００個中５７個、実施例９で１０００個中１８０個のハレーションが発生した。
一方、実施例１１および実施例１２では、凹部の面積と外部電極表面の面積との比が３４．９％以上であるので、実施例１１で１０００個中１０個、実施例１２で１０００個中４５個の外観不良が生じた。
また、実施例１８および実施例１９は、凹部の深さと第３のめっき層の厚みとの比が２．５％以下であるので、実施例１８で１０００個中１６０個、実施例１９で１０００個中２９０個のハレーションが発生した。
一方、実施例２１は、凹部の深さと第３のめっき層の厚みとの比が４０％以上であるので、１０００個中１２０個の外観不良が生じた。
以上の結果から、実施例１ないし実施例７、実施例１０、実施例１３ないし実施例１７、および実施例２０では、凹部の面積と外部電極表面の面積との比が１．１％以上３４．９％であるので、ハレーションの発生の０個か比較的少なく、外観不良も０個か比較的少なかった。
また、実施例１ないし実施例７、実施例１０、実施例１３ないし実施例１７、および実施例２０では、凹部の深さと第３のめっき層の厚みとの比が２．５％以上４０％以下であるので、ハレーションの発生の０個か比較的少なく、外観不良も０個か比較的少なかった。
一方、比較例では、外部電極表面に凹部が形成されていないため、１０００個中７５２個のハレーションの発生が生じた。
以上の結果から、積層セラミックコンデンサの外部電極の表面に凹部が配置されるとする構成とすることにより、外部電極表面の平坦度が低減することになるため、積層セラミックコンデンサを実装するにあたり、実装機のイメージセンサーなどで外観の確認を行う際、積層セラミックコンデンサの表面の反射光の輝度を抑えることが可能となる。その結果、ハレーションを抑制することができ、積層セラミックコンデンサの外観を正確に認識することができることが明らかとなった。
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
１０、１０’１１０ 積層セラミックコンデンサ
１２ 積層体
１４、１５、１４’、１５’、１１４、１１５ 外部電極
１４ａ、１４ａ’、１１４ａ 第１の外部電極
１４ｂ、１４ｂ’、１１４ｂ 第２の外部電極
１５ａ、１５ａ’、１１５ａ 第３の外部電極
１５ｂ、１５ｂ’、１１５ｂ 第４の外部電極
１６ セラミック層
１８、１１８ 内部電極層
１８ａ、１１８ａ 第１の内部電極層
１８ｂ、１１８ｂ 第２の内部電極層
２０ 内層部
２２ａ 第１の主面側外層部
２２ｂ 第２の主面側外層部
２３ａ 第１の側面側外層部
２３ｂ 第２の側面側外層部
２３ｃ 第３の側面側外層部
２３ｄ 第４の側面側外層部
２４ａ 第１の対向部
２４ｂ 第２の対向部
２６ａ 第１の引出部
２６ｂ 第２の引出部
２８ａ 第３の引出部
２８ｂ 第４の引出部
３０ 凹部
４０ 下地電極層
４２ めっき層
４４ 第１のめっき層
４６ 第２のめっき層
４８ 第３のめっき層

Claims (5)

  1. 複数の積層されたセラミック層と複数の内部電極層とを含み、高さ方向に相対する第１の主面および第２の主面と、前記高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、前記高さ方向および前記幅方向に直交する長さ方向に相対する第３の側面および第４の側面を有する積層体と、
    前記積層体の前記側面に配置される、複数の外部電極と、
    を有する積層セラミック電子部品であって、
    前記複数の内部電極層は、
    複数の第１の内部電極層と複数の第２の内部電極層とを有し、かつ前記セラミック層を介して複数の前記第１の内部電極層と複数の前記第２の内部電極層とが交互に積層され、
    前記第１の内部電極層は、前記第１の側面、前記第２の側面、前記第３の側面および前記第４の側面のうちの少なくとも１つの側面に引き出される第１の引出部と、前記第１の引出部が引き出された側面以外の少なくとも１つの側面に引き出される第２の引出部とを有し、
    前記第２の内部電極層は、前記第１の側面、前記第２の側面、前記第３の側面および前記第４の側面のうちの少なくとも１つの側面に引き出される第３の引出部と、前記第３の引出部が引き出された側面以外の少なくとも１つの側面に引き出される第４の引出部とを有し、
    前記複数の外部電極は、
    前記第１の引出部に接続され、前記第１の主面の一部、前記第２の主面の一部、前記第１の側面の一部および前記第３の側面の一部を覆うように配置される第１の外部電極と、
    前記第２の引出部に接続され、前記第１の主面の一部、前記第２の主面の一部、前記第２の側面の一部および前記第４の側面の一部を覆うように配置される第２の外部電極と、
    前記第３の引出部に接続され、前記第１の主面の一部、前記第２の主面の一部、前記第１の側面の一部および前記第４の側面の一部を覆うように配置される第３の外部電極と、
    前記第４の引出部に接続され、前記第１の主面の一部、前記第２の主面の一部、前記第２の側面の一部および前記第３の側面の一部を覆うように配置される第４の外部電極と、を有し、
    前記第１の主面もしくは前記第２の主面のいずれか一方側に位置する前記第１の外部電極ないし第４の外部電極の少なくとも２つ以上の外部電極の表面に凹部が配置されている、積層セラミック電子部品。
  2. 前記第１の外部電極、前記第２の外部電極、前記第３の外部電極および前記第４の外部電極は、下地電極層と、前記下地電極層上かつ前記第１の側面、前記第２の側面、前記第３の側面および前記第４の側面上に配置される第１のめっき層と、前記第１のめっき層上に配置される第２のめっき層と、前記第２のめっき層上に配置される第３のめっき層と、を有している、請求項１に記載の積層セラミック電子部品。
  3. 前記凹部の大きさは、前記凹部が配置される前記第１の主面もしくは前記第２の主面上の外部電極の面積の１．１％以上３４．９％以下である、請求項１または請求項２に記載の積層セラミック電子部品。
  4. 前記凹部の深さは、前記第３のめっき層の厚みに対して、２．５％以上４０％以下である、請求項２または請求項３に記載の積層セラミック電子部品。
  5. 前記下地電極層は、Ｎｉ、Ｃｒ、Ｃｕ、Ｔｉから選ばれる少なくとも１つを含む薄膜電極であり、
    前記第１のめっき層は、Ｃｕめっき層からなり、
    前記第２のめっき層は、Ｎｉめっき層からなり、
    前記第３のめっき層は、Ｓｎめっき層である、請求項２ないし請求項４に記載の積層セラミック電子部品。
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