JP2022049553A - 半導体装置および方法 - Google Patents

Abstract

【課題】ホストと複数のメモリチップとの間のデータ転送の効率を向上させること。【解決手段】一つの実施形態によれば、半導体装置は、第１チップと、複数の第２チップと、複数の第１信号線と、を備える。第１チップは、ホストから第１信号が入力される端子群が電気的に接続されている。第２チップは、第１チップが電気的に接続され、それぞれはレディービジー信号を出力することができる。前記複数の第１信号線は、前記レディービジー信号を転送することができる。前記複数の第２チップは、前記複数の第１信号線のいずれかによって個別に第１チップに接続されている。【選択図】図１４

Description

本実施形態は、半導体装置および方法に関する。

ホストに接続される外部端子と複数のメモリチップとの間にブリッジチップを配した半導体装置がある。この半導体装置では、ホストから複数のメモリチップへのアクセスがブリッジチップを介して行われる。ホストと複数のメモリチップとの間のデータ転送の効率を向上させることが望まれる。

特開２０１５－１４４００６号公報 特開２０１８－１０１１８５号公報 特開２０１２－４３０２４号公報 特開２０１５－１１１４５８号公報 特許第６３２１６８２号公報 特開２０１９－４９９７６号公報

一つの実施形態は、ホストと複数のメモリチップとの間のデータ転送の効率を向上させた半導体装置およびホストと複数のメモリチップとの間のデータ転送の効率を向上させる方法を提供することを目的とする。

一つの実施形態によれば、半導体装置は、第１チップと、複数の第２チップと、複数の第１信号線と、を備える。第１チップは、ホストから第１信号が入力される端子群が電気的に接続されている。第２チップは、第１チップが電気的に接続され、それぞれはレディービジー信号を出力することができる。前記複数の第１信号線は、前記レディービジー信号を転送することができる。前記複数の第２チップは、前記複数の第１信号線のいずれかによって個別に第１チップに接続されている。

図１は、第１の実施形態にかかる半導体装置が適用されるストレージシステムの構成の一例を示す模式的な図である。 図２は、第１の実施形態にかかる半導体装置の構成の一例を示す模式的な図である。 図３は、ホストがブリッジチップにメモリチップに宛てたコマンドを送信するときの第１の実施形態にかかる半導体装置の動作を説明するためのタイミングチャートである。 図４は、ホストがブリッジチップに宛てたコマンドを送信するときの第１の実施形態にかかる半導体装置の動作を説明するためのタイミングチャートである。 図５は、ホストがブリッジチップに宛てたコマンドを送信するときの変形例１にかかる半導体装置の動作を説明するためのタイミングチャートである。 図６は、第２の実施形態にかかる半導体装置の構成の一例を示す模式的な図である。 図７は、第２の実施形態にかかる半導体装置の動作を説明するためのタイミングチャートである。 図８は、第２の実施形態にかかるＳ４０６の動作の詳細を示すフローチャートである。 図９は、変形例２にかかる半導体装置の動作を説明するためのタイミングチャートである。 図１０は、第３の実施形態にかかる半導体装置の構成の一例を示す模式的な図である。 図１１は、メモリチップからブリッジチップを介してホストにデータが転送されるときの第３の実施形態にかかる半導体装置の動作を説明するためのタイミングチャートである。 図１２は、第３の実施形態にかかるブリッジチップが進捗情報を通知する動作（Ｓ７０５の動作）の詳細を示すフローチャートである。 図１３は、第４の実施形態にかかる半導体装置の構成の一例を示す模式的な図である。 図１４は、第４の実施形態にかかるＲ／Ｂｎ管理回路の詳細な構成の一例を示す模式的な図である。 図１５は、第４の実施形態にかかる半導体装置がＲ／Ｂｎ情報をホストに供給する動作を示すフローチャートである。 図１６は、第５の実施形態にかかる半導体装置の構成の一例を示す模式的な図である。 図１７は、第５の実施形態にかかるマルチリードコマンドの構成の一例を示す模式的な図である。 図１８は、第５の実施形態にかかる複数のリードコマンド対の生成の動作を説明するためのフローチャートである。 図１９は、第５の実施形態にかかるリードコマンド対のコマンドシーケンスの一例を示す模式的な図である。 図２０は、第５の実施形態にかかるリードコマンド対の送信タイミングの一例を説明するためのタイミングチャートである。 図２１は、第６の実施形態にかかる半導体装置の構成の一例を示す模式的な図である。 図２２は、第６の実施形態にかかるアドレステーブルのデータ構造の一例を示す図である。 図２３は、第６の実施形態にかかるアドレステーブルの書き込み方法を説明するためのタイミングチャートである。 図２４は、第６の実施形態にかかる複数のリードコマンド対の生成の動作を説明するためのフローチャートである。

以下に添付図面を参照して、実施形態にかかる半導体装置および方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
実施形態にかかる半導体装置は、ホストが接続可能な外部端子、第１チップであるブリッジチップ、及び第２チップであるメモリチップを備える。メモリチップは、ブリッジチップを介して外部端子に接続される。半導体装置の外部端子には、有線通信路を介してホストが接続される。この半導体装置では、ホストから有線通信路を介した複数のメモリチップへのアクセスがブリッジチップを介して行われる。各メモリチップは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。

半導体装置では、実装密度を向上させるために、搭載されるメモリチップ数は多くなりつつある。例えば、複数のメモリチップを積層することで実装密度を向上させる。このとき、各メモリチップとの接続にかかる負荷を減らし高速化を図るために、ＦＢＩ（Ｆｒｅｑｕｅｎｃｙ Ｂｏｏｓｔｉｎｇ Ｉｎｔｅｒｆａｃｅ）チップと呼ばれるブリッジチップを外部端子に接続し、ブリッジチップと複数のメモリチップ間を複数のチャネルで接続する構成が取られることがある。各チャネルには、複数のメモリチップが接続され得る。

ホストからブリッジチップを介してメモリチップにアクセスする時に、ブリッジが無かった時に比べて転送性能をより向上させたい要望がある。しかしデータ通信規格のプロトコルを其のまま使うのではこの要望は達成できない。当該要望に対する１つの解決策としては、ブリッジチップの動作を制御するための独自コマンドを用意することが考えられる。

ホストと半導体装置とのデータ通信の規格では、全てのコマンド値に対して、実際の動作が定義されている訳ではない。動作が未定義のコマンド値をベンダーが任意の制御にアサインすることができ、ベンダースペシフィックと呼ばれている。このようなコマンド値を、ブリッジチップの動作を制御するコマンドにアサインすることが可能である。

しかしながら、ベンダースペシフィックなコマンド値は、様々な用途に使用され得るため、ブリッジチップの制御にアサイン可能なコマンド値がほとんど残されていない。

ベンダースペシフィックなコマンド値を使用しない場合、ステータスリードコマンドや、セット／ゲットフィーチャコマンドなど、規格によって用意されたレジスタアクセス用の既存のコマンドを用いることで、ブリッジチップに設けられた動作制御用のレジスタに情報を書き込んだりレジスタ内の情報を参照したりすることが考えられる。

しかしながら、このような既存のコマンドは、ブリッジチップによって受信されるだけでなく、ブリッジチップを通過してメモリチップにも転送される。メモリチップは、当該レジスタアクセス用のコマンドを受信すると、そのコマンドが自身に宛てたものでなくても、規格で定められたなんらかの処理を実行する場合がある。そして、ブリッジチップがレジスタアクセス用のコマンドに応じた処理を終了したとしても、メモリチップにおいて規格で定められた処理の実行に、ブリッジチップでの処理よりも長い時間がかかる場合がある。そのような場合、ホストは、次のコマンドの送信を、メモリチップでの処理が完了するまで待たなければならない。このような無駄な待ち時間が生じる結果、ホストと複数のメモリチップとの間のデータ転送の速度が低下する。

第１の実施形態では、ブリッジチップは、ホストから独自の（specific）信号を受信できるように構成されている。そして、ブリッジチップは、独自の信号を受信すると、後続して受信する信号（コマンドを含む）を自身宛の信号として解釈する。また、ブリッジチップは、独自の信号に後続して受信する信号を、何れのメモリチップにも転送しない。よって、メモリチップは、ブリッジチップ宛ての信号に起因した処理を開始しない。これによって、メモリチップがブリッジチップ宛ての信号に応じて意図せぬ処理を実行してしまうことを防止する。

下記に、第１の実施形態にかかる半導体装置を説明する。なお、第１の実施形態は、後述される第２～第６の実施形態およびそれらの変形例の何れとも併用され得る。

図１は、第１の実施形態にかかる半導体装置１が適用されるストレージシステムＳＹＳの構成の一例を示す模式的な図である。

ストレージシステムＳＹＳは、ホストＨＡ及び半導体装置１を含む。半導体装置１は、ブリッジチップＢＣ及び複数のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を備える。半導体装置１は、メモリチップＣＰ１－１～ＣＰ１－４及びメモリチップＣＰ２－１～ＣＰ２－４それぞれが積層されたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）として実装され得る。半導体装置１がＭＣＰとして実装される場合、半導体装置１では、ブリッジチップＢＣ及び複数のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４の周囲が、モールド樹脂で封止されていてもよい。図１では、チャネルＣＨ１を介してブリッジチップＢＣに４つのメモリチップＣＰ１－１～ＣＰ１－４が接続され、チャネルＣＨ２を介してブリッジチップＢＣに４つのメモリチップＣＰ２－１～ＣＰ２－４が接続される構成が例示されている。すなわち、半導体装置１は、複数の（ここでは８）メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を含むマルチメモリチップモジュールとして構成され得る。各メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４は、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。

ホストＨＡは、コントローラなどのデバイスであってもよいし、コンピュータまたは携帯端末などの電子機器に備えられ半導体装置１を制御するプロセッサであってもよい。半導体装置１は、有線通信路（例えば、シリアルバスなど）ＣＨ０を介してホストＨＡに接続可能である。半導体装置１とホストＨＡとは、所定の規格に基づき構成された有線通信路ＣＨ０を介して接続される。各メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。例えば、有線通信路ＣＨ０はトグルＤＤＲインタフェースとして機能する。

ブリッジチップＢＣは、外部端子群１０と複数の（ここでは２）チャネルＣＨ１，ＣＨ２との間に電気的に接続されている。外部端子群１０は、有線通信路ＣＨ０を介してホストＨＡに電気的に接続可能である。複数のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４は、複数のチャネルＣＨ１，ＣＨ２を介してブリッジチップＢＣに接続されている。メモリチップＣＰ１－１～ＣＰ１－４は、所定の規格に基づき構成されたチャネルＣＨ１に接続されている。メモリチップＣＰ２－１～ＣＰ２－４は、所定の規格に基づき構成されたチャネルＣＨ２に接続されている。各メモリチップ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。

図２は、第１の実施形態にかかる半導体装置１の構成の一例を示す模式的な図である。なお、本図では、図示の簡略化のため、メモリチップＣＰ１－１～ＣＰ１－４を表す１つのメモリチップＣＰ１と、メモリチップＣＰ２－１～ＣＰ２－４を表す１つのメモリチップＣＰ２と、が図示されている。なお、以降、メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を総称して、メモリチップＣＰと表記する場合がある。

チャネルＣＨ０は、独自信号であるブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを転送する信号線、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、データ信号ＤＱ［７：０］を転送する信号線、およびレディービジー信号Ｒ／Ｂｎを転送する信号線、を含む。外部端子群１０は、チャネルＣＨ０を構成する信号線毎に端子を備え、当該端子によって信号線を受信する。なお、信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。なお、レディービジー信号Ｒ／Ｂｎに関しては、ここでは一例としてＨレベルがレディー状態を示し、Ｌレベルがビジー状態を示すこととする。

チップイネーブル信号ＣＥｎは、アクセスの対象となるメモリチップＣＰをイネーブル状態とするための信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］で送信されるデータを相手装置に取り込むように指示する信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳｎとによって構成される差動信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ［７：０］がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ［７：０］がアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、データ信号ＤＱ［７：０］で送信されるコマンドまたはアドレスを取り込むように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、データ信号ＤＱ［７：０］を出力するように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎによって構成される差動信号である。リードイネーブル信号ＲＥ／ＲＥｎを受信した相手装置は、当該リードイネーブル信号ＲＥ／ＲＥｎを遅延させることによってデータストローブ信号ＤＱＳ／ＤＱＳｎを生成することができる。レディービジー信号Ｒ／Ｂｎは、コマンドの受信を待機している状態であるレディー状態（Ｒ）であるかコマンドを受信しても実行できない状態であるビジー状態（Ｂｎ）であるかを示す信号である。ここでは一例として、チャネルＣＨ０は、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎであるレディービジー信号Ｒ／Ｂｎ＿１を転送する信号線と、チャネルＣＨ２にかかるレディービジー信号Ｒ／Ｂｎであるレディービジー信号Ｒ／Ｂｎ＿２を転送する信号線と、を含んでいる。なお、チャネルＣＨ０が含むレディービジー信号Ｒ／Ｂｎを転送する信号線の構成は上記された例に限定されない。例えば、チャネルＣＨ０は、レディービジー信号Ｒ／Ｂｎに関しては、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、からワイヤー接続などによって生成された一つのレディービジー信号Ｒ／Ｂｎを転送するための１つの信号線を備えていてもよい。

ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎは、ブリッジチップＢＣを制御するためのコマンドが送信される際にアクティブ化される信号である。ブリッジチップＢＣは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間においては、当該期間に受信した情報（コマンド、またはコマンドに伴うデータ、等）を、自身に宛てた情報として解釈する。さらに、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間においては、ホストＨＡから受信した信号を何れのメモリチップＣＰにも転送しない。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態にある期間においては、ホストＨＡから受信した情報をアクセス対象のメモリチップＣＰに転送する。

以降、ホストＨＡから受信した信号のメモリチップＣＰへの転送が遮断され、ブリッジチップＢＣは、ホストＨＡから受信した信号をブリッジチップＢＣに対する信号として解釈する期間を、ブリッジ制御期間と表記する。ブリッジ制御期間以外の期間（非ブリッジ制御期間と表記する）でのブリッジチップＢＣの動作モード、つまりブリッジチップＢＣはホストＨＡから受信した信号をメモリチップＣＰへ転送する動作モード、は第１モードの一例である。ブリッジ制御期間での動作モード、つまりブリッジチップＢＣはホストＨＡから受信した信号をメモリチップＣＰへ転送せずに実行する動作モードは、第２モードの一例である。

チャネルＣＨ１，ＣＨ２のそれぞれは、ホストＨＡとブリッジチップＢＣとの間で送受信される信号群のうちの、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを除く信号群と同種の信号群を送受信できる。即ち、チャネルＣＨ１，ＣＨ２のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、データ信号ＤＱ［７：０］を転送する信号線群、およびレディービジー信号Ｒ／Ｂｎを転送する信号線、を備えている。

メモリチップＣＰ１－１～ＣＰ１－４は、チャネルＣＨ１に共通接続されている。また、メモリチップＣＰ２－１～ＣＰ２－４は、チャネルＣＨ２に共通接続されている。なお、チャネルＣＨ１，ＣＨ２を構成する信号線のうちの一部は、複数のメモリチップに共通接続されていなくてもよい。例えば、メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線でコントローラ１０１と一対一に接続されていてもよい。

ブリッジチップＢＣは、コントローラ１０１、バッファメモリ１０２、及びチャネルインタフェース回路１０３を備える。

バッファメモリ１０２は、ホストＨＡとメモリチップＣＰとの間の転送データが一時的に格納（バッファ）されるメモリである。バッファメモリ１０２は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）によって構成されてもよいし、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）によって構成されてもよい。なお、バッファメモリ１０２を構成するメモリのタイプはこれらに限定されない。

チャネルインタフェース１０３は、チャネルＣＨ１，ＣＨ２を介したメモリチップＣＰとの間の情報の通信を行う。チャネルインタフェース１０３は、コントローラ１０１から供給されたコマンド、アドレス、またはデータ、などをチャネルＣＨ１，ＣＨ２経由でメモリチップＣＰへ転送したり、メモリチップＣＰから供給されたデータなどをバッファメモリ１０２へ格納したりコントローラ１０１へ供給したりする。

例えば、チャネルインタフェース１０３は、外部端子群１０に入力されたチップイネーブル信号ＣＥｎ、コマンドラッチ信号ＣＬＥ、アドレスラッチ信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、およびデータ信号ＤＱ［７：０］をチャネルＣＨ１，ＣＨ２を介してメモリチップＣＰに供給することができる。

また、メモリチップＣＰにデータを出力させるときには、チャネルインタフェース１０３は、リードイネーブル信号ＲＥ／ＲＥｎをチャネルを介してデータ出力元のメモリチップＣＰに供給する。そして、チャネルインタフェース１０３は、データ出力元のメモリチップＣＰがデータ信号ＤＱ［７：０］として出力したデータを、データ出力元のメモリチップＣＰがリードイネーブル信号ＲＥ／ＲＥｎに基づいて生成したデータストローブ信号ＤＱＳ／ＤＱＳｎに基づくタイミングで取り込むことができる。

チャネルインタフェース１０３が取り込んだデータは、バッファメモリ１０２に格納される。そして、ホストＨＡからのリードイネーブル信号ＲＥ／ＲＥｎに応じたタイミングで、バッファメモリ１０２からホストＨＡにデータ信号ＤＱ［７：０］として出力される。その際に、コントローラ１０１は、ホストＨＡからのリードイネーブル信号ＲＥ／ＲＥｎに応じてデータストローブ信号ＤＱＳ／ＤＱＳｎを発生して、ホストＨＡに供給する。

コントローラ１０１は、外部端子群１０とチャネルインタフェース１０３との間に配されている。コントローラ１０１は、バッファメモリ１０２を使って、外部端子群１０とチャネルインタフェース１０３との間の情報の授受を制御する。

コントローラ１０１は、コマンドデコーダ１１１、マスク回路１１２、及びレジスタ１１３を有する。

コマンドデコーダ１１１は、ホストＨＡから外部端子群１０を介して受けたコマンドを解析する。コマンドデコーダ１１１は、解析結果に応じて、メモリチップＣＰに対するコマンドを発行することができる。

マスク回路１１２は、メモリチップＣＰへの信号の供給をブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎに応じて遮断することができる回路である。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間、即ちブリッジ制御期間、には、マスク回路１１２は、メモリチップＣＰへの信号の供給を遮断する。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態にある期間、即ち非ブリッジ制御期間、には、マスク回路１１２は、メモリチップＣＰへの信号を透過する。マスク回路１１２は、例えばアンド回路によって構成される。なお、マスク回路１１２の構成はこれに限定されない。つまり、マスク回路１１２は、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎに基づき、第１モードと第２モードとの間の切り替えを実現する。

レジスタ１１３は、ブリッジチップＢＣの動作を制御するための各種情報（動作制御情報と表記する）が書き込まれるメモリである。

動作制御情報は、特定の情報に限定されない。例えば、動作制御情報は、ブリッジチップＢＣの制御に使用される設定情報であってもよい。設定情報は、ホストＨＡから送られてきて、ブリッジチップＢＣに格納される。コントローラ１０１は、設定情報に従った動作を実行する。設定情報は、例えば、転送データのサイズ情報である。転送データのサイズ情報については、第２の実施形態において説明する。設定情報は、出力対象のデータの位置を示すアドレス値のリストであってもよい。出力対象のデータの位置を示すアドレス値のリストについては第６の実施形態において説明する。

動作制御情報は、ブリッジチップＢＣのステータス情報であってもよい。ブリッジチップＢＣは、ホストＨＡから指示された動作（例えばリードなど）が所定のポイントまで進んだとき、その旨を示す進捗情報をステータス情報としてレジスタ１１３に書き込む。ホストＨＡは、レジスタ１１３内のステータス情報を参照することによって、指示した動作の進捗状況を把握して、次の動作を複数のメモリチップＣＰに指示するタイミングを判断することができる。進捗情報の例は、第３の実施形態において説明する。

ホストＨＡは、レジスタ１１３に動作制御情報を書き込む場合には、メモリチップに対する既存のレジスタ書き込み用のコマンド、例えばセットフィーチャコマンド、を使用することができる。また、ホストＨＡは、レジスタ１１３内の動作制御情報を読み出す場合には、メモリチップに対する既存のレジスタ読み出し用のコマンド、例えばゲットフィーチャコマンド、を使用することができる。ホストＨＡは、レジスタ１１３内のステータス情報を読み出す場合には、メモリチップからステータス情報を読み出すための既存のコマンド、例えばステータスリードコマンド、を使用してもよい。

ホストＨＡは、レジスタ１１３にアクセスする際には、予めブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎをアクティブ状態にしておく。これによって、レジスタ１１３にアクセスするためのコマンドの何れもメモリチップＣＰに供給されないようにする。

各メモリチップＣＰは、メモリセルアレイ２０１、周辺回路２０２、およびページバッファ２０３を備える。

メモリセルアレイ２０１は、複数のブロックを備える。各ブロックは、不揮発性のメモリセルトランジスタの集合体である。各メモリセルトランジスタは、ロウおよびカラムに対応付けられており、データを記憶することができる。１つのブロックに格納された全データは、一括にイレースされ得る。

メモリセルアレイ２０１に対するリード動作またはライト動作の際には、ロウを共有するメモリセルトランジスタの群が一括に選択され、選択されたメモリセルトランジスタの群に対してリード動作およびライト動作が一括に実行される。メモリセルアレイ２０１に対するリード動作およびライト動作の最小単位は、ページと称される。各メモリセルトランジスタが１ビットのデータを格納可能である場合には、ロウを共有するメモリセルトランジスタの群は、１ページ分の記憶容量を有する。各メモリセルトランジスタが２ビット以上のデータを格納可能である場合には、ロウを共有するメモリセルトランジスタの群は、２ページ以上の分の記憶容量を有する。

メモリセルアレイ２０１は、ページバッファ２０３を介して周辺回路２０２に接続されている。

周辺回路２０２は、ロウデコーダ、カラムデコーダ、センスアンプ、シーケンサ、コマンドレジスタ、アドレスレジスタ、ステータスレジスタ、フィーチャレジスタ、などを含む。周辺回路２０２は、メモリセルアレイ２０１の周辺に配され、チャネルに電気的に接続されている。周辺回路２０２は、チャネルを介してブリッジチップＢＣから受けたコマンドに応じて、ページバッファ２０３を利用して、メモリセルアレイ２０１の各メモリセルへのアクセス動作（例えば、リード動作、ライト動作）を制御する。

ページバッファ２０３は、チャネルとメモリセルアレイ２０１との間のデータ転送のためのバッファメモリである。周辺回路２０２は、ブリッジチップＢＣから受けたデータリードコマンドに応じて、メモリセルアレイ２０１からデータを読み出してページバッファ２０３へ一時的に格納する。そのため、ページバッファ２０３は、メモリセルアレイ２０１に対するリード動作の最小単位、つまり１ページ分の記憶容量を有する。なお、メモリセルアレイ２０１からデータを読み出してページバッファ２０３へ格納する動作は、センス動作と称される。

周辺回路２０２は、ブリッジチップＢＣから受けたデータアウトプットコマンドに応じて、ページバッファ２０３に格納されているデータをブリッジチップＢＣへ供給する。

続いて、第１の実施形態にかかる半導体装置１の動作を説明する。
図３は、ホストＨＡがブリッジチップＢＣにメモリチップＣＰに宛てたコマンドを送信するときの第１の実施形態にかかる半導体装置１の動作を説明するためのタイミングチャートである。ここではメモリチップＣＰに宛てたコマンドの一例として、セットフィーチャコマンドを挙げる。また、あて先はチャネルＣＨ１に接続された或るメモリチップＣＰ１であることとする。

ホストＨＡは、メモリチップＣＰに宛てたコマンド（換言するとブリッジチップＢＣに宛てたコマンドでないコマンド）を送信する際には、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ状態（Ｈレベル）に維持する。図３に示される例では、セットフィーチャコマンドのあて先はメモリチップＣＰ１であるので、ホストＨＡは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ状態（Ｈレベル）に維持する。

そして、ホストＨＡは、チャネルＣＨ０のチップイネーブル信号ＣＥをアクティブ状態（Ｌレベル）に遷移させる（Ｓ１０１）。

その後、ホストＨＡは、セットフィーチャコマンドを送信する（Ｓ１０２）。具体的には、ホストＨＡは、セットフィーチャコマンドを表すコマンド値Ｃ１、アクセス先の位置を表すアドレス値ＡＤＤ１００、および書き込み対象のデータＤ１００、をこの順番で送信する。コマンド値Ｃ１の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。アドレス値ＡＤＤ１００の送信の際には、ホストＨＡは、アドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。データＤ１００の送信の際には、ホストＨＡは、データストローブ信号ＤＱＳ／ＤＱＳｎのトグルを行う。

ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態（Ｈレベル）に維持されているので、ブリッジチップＢＣのマスク回路１１２は、ホストＨＡからの信号をメモリチップＣＰ群に転送する。よって、Ｓ１０２においてホストＨＡからブリッジチップＢＣに供給されたセットフィーチャコマンドは、ブリッジチップＢＣによってそのままチャネルＣＨ１に転送される（Ｓ１０３）。

あて先のメモリチップＣＰ１では、周辺回路２０２は、コマンド値Ｃ１、アドレス値ＡＤＤ１００、およびデータＤ１００からなるセットフィーチャコマンドをチャネルＣＨ１を介して受信する。すると、周辺回路２０２は、受信したセットフィーチャコマンドに応じた処理を実行する。つまり、周辺回路２０２は、自身が有するフィーチャレジスタのうちのアドレス値ＡＤＤ１００が示す位置に、受信したデータＤ１００を書き込む。周辺回路２０２がセットフィーチャコマンドに応じた処理を開始する際に、周辺回路２０２は、チャネルＣＨ１のレディービジー信号Ｒ／Ｂｎをビジー状態（Ｌレベル）に遷移させる（Ｓ１０４）。そして、周辺回路２０２は、セットフィーチャコマンドに応じた処理を完了した際に、チャネルＣＨ１のレディービジー信号Ｒ／Ｂｎをレディー状態に戻す（Ｓ１０５）。このチャネルＣＨ１のレディービジー信号Ｒ／Ｂｎは、そのままブリッジチップＢＣを介してチャネルＣＨ０のレディービジー信号Ｒ／Ｂｎ＿１としてホストＨＡに転送される。

ホストＨＡは、レディービジー信号Ｒ／Ｂｎ＿１がビジー状態からレディー状態に戻ったことを以て、セットフィーチャコマンドの実行が完了したことを認識し、チャネルＣＨ０のチップイネーブル信号ＣＥを非アクティブ状態（Ｈレベル）に遷移させる（Ｓ１０６）。

このように、ホストＨＡは、何れかのメモリチップＣＰにコマンドを送信する際には、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ状態に維持する。ブリッジチップＢＣは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態である場合には、ホストＨＡからのコマンドをチャネルＣＨ１，ＣＨ２に透過する。よって、あて先のメモリチップＣＰは、自身に宛てたコマンドを受信することができる。

図４は、ホストＨＡがブリッジチップＢＣに宛てたコマンドを送信するときの第１の実施形態にかかる半導体装置１の動作を説明するためのタイミングチャートである。ここではブリッジチップＢＣに宛てたコマンドの一例として、セットフィーチャコマンドを挙げる。

ホストＨＡは、ブリッジチップＢＣに宛てたコマンドを送信する際には、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）に維持する。この例は、セットフィーチャコマンドのあて先はブリッジチップＢＣであるので、ホストＨＡは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）に遷移させる（Ｓ２０１）。これによって、ブリッジ制御期間が開始する。

続いて、ホストＨＡは、セットフィーチャコマンドを送信する（Ｓ２０２）。なお、この例では、ホストＨＡは、セットフィーチャコマンドを送信する前にチップイネーブル信号ＣＥｎをアクティブ状態（Ｌレベル）に遷移させている。ホストＨＡは、チップイネーブル信号ＣＥｎの制御を行わなくてもよい。

セットフィーチャコマンドの送信の手順は、メモリチップＣＰに宛てたコマンドを送信する際と同様である。具体的には、ホストＨＡは、セットフィーチャコマンドを表すコマンド値Ｃ１、アクセス先の位置を表すアドレス値ＡＤＤ１０１、および書き込み対象のデータＤ１０１、をこの順番で送信する。コマンド値Ｃ１の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。アドレス値ＡＤＤ１０１の送信の際には、ホストＨＡは、アドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。データＤ１０１の送信の際には、ホストＨＡは、データストローブ信号ＤＱＳ／ＤＱＳｎのトグルを行う。

ブリッジ制御期間では、ブリッジチップＢＣのマスク回路１１２は、ホストＨＡからの信号のメモリチップＣＰへの転送を実行しない。

また、ブリッジ制御期間では、ブリッジチップＢＣのコマンドデコーダ１１１は、コマンド値Ｃ１、アドレス値ＡＤＤ１０１、およびデータＤ１０１は自身に宛てたセットフィーチャコマンドであると解釈する。そして、コントローラ１０１は、Ｓ２０２によって供給されたセットフィーチャコマンドを実行する。つまり、コントローラ１０１は、自身が備えるレジスタ１１３のうちのアドレス値ＡＤＤ１０１が示す位置に、データＤ１０１を書き込む。

ホストＨＡは、セットフィーチャコマンドの送信を完了すると、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ状態（Ｈレベル）に遷移させる（Ｓ２０３）。これによって、ブリッジ制御期間が終了する。

このように、ホストＨＡは、ブリッジチップＢＣに宛てたコマンドを送信する際には、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎをアクティブ状態に維持する。ブリッジチップＢＣは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態である場合には、ホストＨＡからのコマンドをチャネルＣＨ１，ＣＨ２に転送しない。よって、何れのメモリチップＣＰも、ブリッジチップＢＣに宛てたコマンドを受信することができない。

仮に、ブリッジチップＢＣに宛てたセットフィーチャコマンドを或るメモリチップＣＰが受信した場合、そのメモリチップＣＰは、たとえそのセットフィーチャコマンドは自身が実行できるものでなかったとしても、規格で定められたなんらかの処理を実行することがある。つまり、そのメモリチップＣＰは、誤動作を実行してしまうことがある。そのメモリチップＣＰは、規格で定められた処理を実行している期間には、たとえその処理が誤動作であっても、レディービジー信号Ｒ／Ｂｎをビジー状態に維持し、そのレディービジー信号Ｒ／ＢｎはチャネルＣＨ０を介してホストＨＡに送られる。ホストＨＡは、チャネルＣＨ０のレディービジー信号Ｒ／Ｂｎがビジー状態である期間には、次のコマンドをチャネルＣＨ０を介して送信することができない。

第１の実施形態によれば、ブリッジチップＢＣは、ホストから受信したコマンドをメモリチップＣＰに転送する第１モード（換言すると非ブリッジ制御期間での動作モード）と、ホストから受信したコマンドをメモリチップＣＰに転送せずに当該コマンドに応じた動作を実行する第２モード（換言するとブリッジ制御期間での動作モード）と、の切り替えをブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎに応じて実行することができるように構成されている。

ホストＨＡは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを用いることによって、ブリッジチップＢＣに宛てたコマンドがメモリチップＣＰに到達することを防止することができる。よって、ブリッジチップＢＣに宛てたコマンドによってメモリチップＣＰが誤動作を行うことが防止でき、ホストＨＡが誤動作の完了を待つ時間の発生が防止される。ホストＨＡは、ブリッジチップＢＣ宛てのコマンドを送信した後、速やかにメモリチップＣＰに次のコマンドを送信することが可能であるため、ホストＨＡと複数のメモリチップＣＰとの間のデータ転送の速度を高速化することが可能である。

なお、第１の実施形態では、外部端子群１０は、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを受信するための専用の端子を含んでいる。

（変形例１）
上記第１の実施形態では、ブリッジ制御期間を制御するための独自の信号として、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが使用された。ブリッジ制御期間を制御するための独自の信号はこれに限定させない。

例えば、ブリッジ制御期間を制御するための独自の信号として、ベンダースペシフィックなコマンド値のうちの１つを利用することができる。変形例１では、ベンダースペシフィックなコマンド値のうちの１つがブリッジ制御コマンドにアサインされる。即ち、変形例１では、ブリッジ制御コマンドがブリッジ制御期間を制御するための独自の信号に相当する。そして、変形例１では、チャネルＣＨ０は、第１の実施形態のチャネルＣＨ０からブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを省略した構成を有している。

また、コントローラ１０１は、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎの信号線を備えている。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎは、マスク回路１１２に対して、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎと同様の作用を行う。例えば、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎは、例えばレジスタ１１３に格納されている。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎは、信号線によってマスク回路１１２に入力される。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）にある期間には、マスク回路１１２は、メモリチップＣＰへの信号の供給を遮断する。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎが非アクティブ状態（Ｈレベル）にある期間には、マスク回路１１２は、メモリチップＣＰへの信号を透過する。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）である期間が、ブリッジ制御期間に相当する。

コマンドデコーダ１１１は、ホストＨＡから受信したコマンドがブリッジ制御コマンドであると解釈した場合には、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）に遷移させる。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）にある期間において、チャネルＣＨ０のチップイネーブル信号ＣＥｎがアクティブ状態（Ｌレベル）から非アクティブ状態（Ｈレベル）に遷移すると、コントローラ１０１は、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）から非アクティブ状態（Ｈレベル）に遷移させる。

図５は、ホストＨＡがブリッジチップＢＣに宛てたコマンドを送信するときの変形例１にかかる半導体装置１の動作を説明するためのタイミングチャートである。ここではブリッジチップＢＣに宛てたコマンドの一例として、セットフィーチャコマンドを挙げる。

変形例１によれば、ホストＨＡは、あて先がブリッジチップＢＣであるかメモリチップＣＰであるかに関わらず、チップイネーブル信号ＣＥｎをアクティブ状態（Ｌレベル）に遷移させる（Ｓ３０１）。

そして、ホストＨＡは、ブリッジチップＢＣにブリッジ制御期間を開始させるために、ブリッジ制御コマンドを送信する（Ｓ３０２）。Ｓ３０２では、ホストＨＡは、ブリッジ制御コマンドを表すコマンド値Ｃ２をデータ信号ＤＱ［７：０］として送信する。コマンド値Ｃ２の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。

ブリッジチップＢＣは、コマンド値Ｃ２を受信すると、コマンドデコーダ１１１は、当該コマンド値Ｃ２がブリッジ制御コマンドを表すことを解釈する。すると、コントローラ１０１は、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）に遷移させる（Ｓ３０４）。マスク回路１１２は、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）に遷移したことに応じて、ホストＨＡからの信号のメモリチップＣＰへの供給の遮断を開始する。これによって、ブリッジ制御期間が開始する。

ブリッジ制御期間が開始するまでの期間では、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎは非アクティブ状態（Ｈレベル）にあった。よって、ブリッジチップＢＣは、ホストＨＡから受信したブリッジ制御コマンドを、チャネルＣＨ０，ＣＨ１を介してメモリチップＣＰに転送する（Ｓ３０３）。つまり、メモリチップＣＰは、ブリッジ制御コマンドを受信する。コマンド値Ｃ２は、メモリチップＣＰのベンダースペシフィックなコマンドとして定義されていない未定義な値の中から選択された値であり、メモリチップＣＰは解釈することができない。よって、メモリチップＣＰは、コマンド値Ｃ２を受信したとしても、何の処理も開始しない。

ブリッジ制御期間が開始すると、図４に示された第１の実施形態の動作と同様に、ホストＨＡは、セットフィーチャコマンドを送信する（Ｓ３０５）。具体的には、ホストＨＡは、セットフィーチャコマンドを表すコマンド値Ｃ１、アクセス先の位置を表すアドレス値ＡＤＤ１０３、および書き込み対象のデータＤ１０３をこの順番で送信する。

ブリッジ制御期間においては、ブリッジチップＢＣのコントローラ１０１は、ホストＨＡから供給されたコマンド（この場合はセットフィーチャコマンド）は自身に宛てたコマンドであると解釈する。そして、コマンドデコーダ１１１は、受信したコマンドはセットフィーチャコマンドであると解釈する。そして、コントローラ１０１は、セットフィーチャコマンドに応じた処理を実行する。つまり、コントローラ１０１は、自身が備えるレジスタ１１３のうちのアドレス値ＡＤＤ１０３が示す位置に、データＤ１０３を書き込む。

また、ブリッジ制御期間においては、ホストＨＡが送信したセットフィーチャコマンドは、メモリチップＣＰには到達しない。よって、メモリチップＣＰは、ブリッジチップＢＣに宛てたセットフィーチャコマンドに応じた動作を実行することはない。

ホストＨＡは、セットフィーチャコマンドの送信を完了すると、チップイネーブル信号ＣＥを非アクティブ状態（Ｈレベル）に遷移させるＳ３０６。すると、ブリッジチップＢＣのコントローラ１０１は、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎを非アクティブ状態（Ｈレベル）に遷移させる（Ｓ３０６）。これによって、ブリッジ制御期間が終了する。ブリッジ制御期間が終了したことで、ブリッジチップＢＣは、ホストＨＡからのコマンドをメモリチップＣＰに転送することが可能になる。

ホストＨＡがブリッジチップＢＣにメモリチップＣＰに宛てたコマンドを送信するときの変形例１にかかる半導体装置１の動作は、図３に示された第１の実施形態にかかるタイミングチャートにおいて、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎに読み替えた動作と等しい。よって、ホストＨＡがブリッジチップＢＣにメモリチップＣＰに宛てたコマンドを送信するときの変形例１にかかる半導体装置１の動作の説明は省略される。

このように、変形例１によれば、ブリッジチップＢＣにブリッジ制御期間を開始させるための独自のコマンドであるブリッジ制御コマンドが用意されている。ベンダースペシフィックなコマンド値のうちの１つだけをブリッジ制御コマンドにアサインするだけで、ブリッジ制御期間の制御が可能である。

第１の実施形態および変形例１では、ホストＨＡはブリッジ制御期間において使用されるコマンドの一例として、セットフィーチャコマンドを挙げた。ブリッジチップＢＣは、ブリッジ制御期間において、セットフィーチャコマンドに限らず、レジスタアクセス用の任意のコマンドを実行可能に構成され得る。例えば、ブリッジチップＢＣは、ブリッジ制御期間においてゲットフィーチャコマンドを受信すると、レジスタ１１３の内容をホストＨＡに供給することができる。また、ブリッジチップＢＣは、ブリッジ制御期間においてステータスリードコマンドを受信すると、レジスタ１１３に格納されているステータス情報をホストＨＡに供給することができる。

ブリッジチップＢＣがブリッジ制御期間において実行可能なコマンドは、セット／ゲットフィーチャコマンドおよびステータスリードコマンドに限定されない。ブリッジチップＢＣは、ブリッジ制御期間において、任意のコマンドを実行可能に構成され得る。

また、ブリッジチップＢＣがブリッジ制御期間において実行できるコマンドは、特定の規格に縛られることなく、任意に定義され得る。例えば、ブリッジチップＢＣは、ブリッジ制御期間においては独自に定義されたコマンドが使用可能に構成されてもよい。ブリッジ制御期間においてレジスタ１１３にアクセスするためのコマンドは、規格によって用意された上述のコマンド（セット／ゲットフィーチャコマンド、またはステータスリードコマンドなど）に限られず、独自に定義されてもよい。また、ブリッジ制御期間においてレジスタ１１３にアクセスするためのコマンドは、規格によって用意された任意のコマンドを流用したものであってもよい。

また、ブリッジ制御期間においては、メモリチップＣＰには如何なるコマンドも到達しない。よって、ブリッジ制御期間において半導体装置１がホストＨＡに提供するアドレス空間（第１のアドレス空間と表記する）は、ブリッジ制御期間と異なる期間、つまりブリッジチップＢＣがコマンドを透過する期間、において半導体装置１がホストＨＡに提供するアドレス空間（第２のアドレス空間と表記する）と異なっていてもよい。

例えば、第１のアドレス空間には、ブリッジチップＢＣが備えるバッファメモリ１０２が提供する記憶領域と、ブリッジチップＢＣが備えるレジスタ１１３が提供する記憶領域と、がマッピングされている。第１のアドレス空間には、メモリチップＣＰが提供する記憶領域はマッピングされていなくてもよい。第２のアドレス空間には、メモリチップＣＰが提供する記憶領域がマッピングされている。第２のアドレス空間には、ブリッジチップＢＣが提供する記憶領域はマッピングされていなくてもよい。

また、第１の実施形態によれば、ベンダースペシフィックなコマンド値は必要とされない。変形例１によれば、ベンダースペシフィックなコマンド値を１つだけブリッジ制御期間の制御にアサインされるだけでよい。

つまり、第１の実施形態および変形例１によれば、ベンダースペシフィックなコマンド値をほとんど使用せずに、ブリッジチップＢＣを制御するコマンドに関して高い設計自由度を得ることができる。

また、前述されたように、第１の実施形態および変形例１によれば、ブリッジ制御期間においては何れのコマンドもメモリチップＣＰに到達しない。よって、ブリッジチップＢＣを制御するためのコマンドに起因したメモリチップＣＰの誤作動を防止でき、メモリチップＣＰの誤作動による無駄な待ち時間の発生が抑制される。その結果、ホストＨＡと複数のメモリチップＣＰとの間のデータ転送の速度を向上させることができる。

（第２の実施形態）
トグルＤＤＲ規格によれば、メモリチップＣＰにデータを出力させるためのコマンドとして、データアウトプットコマンドが用意されている。データアウトプットコマンドは、出力対象のデータのサイズの指定を含んでいない。出力対象のデータのサイズは、データアウトプットコマンドの後に送信されるリードイネーブル信号ＲＥ／ＲＥｎのトグル数によって指定される。

半導体装置に具備されるブリッジチップは、ホストからデータアウトプットコマンドを受信すると、ホストからリードイネーブル信号ＲＥ／ＲＥｎの供給をうける前に、データ出力元のメモリチップに自発的にリードイネーブル信号ＲＥ／ＲＥｎを供給する。これによって、ブリッジチップは、出力対象のデータを、自身が備えるバッファメモリに予め取得する。その後、ブリッジチップは、ホストからリードイネーブル信号ＲＥ／ＲＥｎの入力を受けると、バッファメモリに予め取得された出力対象のデータをホストに供給する。

つまり、ブリッジチップは、メモリチップへのリードイネーブル信号ＲＥ／ＲＥｎをドライブして、メモリチップが出力したデータを受け取る。よって、ブリッジチップが複数のチャネル（例えばチャネルＣＨ１，ＣＨ２）のうちのあるチャネルを介してメモリチップとの間でリードイネーブル信号ＲＥ／ＲＥｎおよびデータの送受信を行っている期間、チャネルＣＨ０および複数のチャネルのうちの別のチャネルが空いている。つまり、その期間に、ホストは、ブリッジチップへのアクセス（コマンドまたはデータの転送など）を実行したり、当該別のチャネルに接続された別のメモリチップへのブリッジチップを介したアクセス（コマンドまたはデータの転送など）を実行したりすることができる。また、上記期間に、ブリッジチップは、当該別のチャネルに接続された別のメモリチップとの間でリードイネーブル信号ＲＥ／ＲＥｎおよびデータの送受信を行うこともできる。

ここで、出力対象のデータのサイズがブリッジチップに知らされていない時点でブリッジチップが出力対象のデータを不足なく取得するためには、ブリッジチップは、データ出力元のメモリチップのページバッファメモリに格納されている全てのデータを取得する必要がある。しかしながら、ページバッファに格納されているデータのうちの一部のみが出力対象のデータである場合、出力対象のデータ以外の不要なデータを取得することになる。当該不要なデータを取得する時間は余分であり、データ転送の効率が低下する。

第２の実施形態では、半導体装置は、データアウトプットコマンドなどのデータ転送に関するコマンドが入力される前に転送対象のデータのサイズを指定できるように構成されている。以下に、第２の実施形態の半導体装置について説明する。

第２の実施形態にかかる半導体装置を半導体装置１ａと表記する。また、半導体装置１ａに具備されるブリッジチップＢＣを、ブリッジチップＢＣａと表記する。第１の実施形態と同じ構成要素には第１の実施形態と同じ符号を付す。また、第１の実施形態と同じ構成要素については簡略的に説明するか、または説明を省略する。

なお、第２の実施形態は、第１の実施形態または第１の実施形態の変形例である変形例１とともに適用される。ここでは一例として、第２の実施形態が第１の実施形態とともに適用される場合について説明する。

図６は、第２の実施形態にかかる半導体装置１ａの構成の一例を示す模式的な図である。半導体装置１ａは、ブリッジチップＢＣａおよびメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を備える。ここでは図２と同様に、メモリチップＣＰ１－１～ＣＰ１－４の代表として１つのメモリチップＣＰ１と、メモリチップＣＰ２－１～ＣＰ２－４の代表として１つのメモリチップＣＰ２とが描画されている。

各メモリチップＣＰは、メモリセルアレイ２０１、周辺回路２０２、およびページバッファ２０３を備える。

ブリッジチップＢＣａは、コントローラ１０１ａ、バッファメモリ１０２、及びチャネルインタフェース１０３を備える。コントローラ１０１ａは、コマンドデコーダ１１１、マスク回路１１２、レジスタ１１３、およびＲＥ／ＲＥｎ発生回路１１４を備える。

レジスタ１１３には、ホストＨＡから受信したサイズ情報１２１が格納され得る。レジスタ１１３へのサイズ情報１２１の格納は、ブリッジ制御期間において実行される。ホストＨＡは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）に維持した状態で、所定のコマンド（例えば、セットフィーチャコマンド、または独自に定義されたレジスタ書き込み用のコマンド）を用いてサイズ情報１２１のレジスタ１１３への書き込みをブリッジチップＢＣａに指示する。ブリッジチップＢＣａでは、コマンドデコーダ１１１がホストＨＡから受信した上記コマンドがサイズ情報１２１をレジスタ１１３に書き込むコマンドであることを解釈すると、コントローラ１０１ａは、サイズ情報１２１をレジスタ１１３に格納する。以降にデータアウトプットコマンドをホストＨＡから受信したとき、コマンドデコーダ１１１は、サイズ情報１２１として設定されたサイズを、当該データアウトプットコマンドによって出力対象とされたデータのサイズとして解釈する。

ＲＥ／ＲＥｎ発生回路１１４は、ホストＨＡから受信したコマンドがデータアウトプットコマンドである場合、自律的にリードイネーブル信号ＲＥ／ＲＥｎを発生する。このとき、ＲＥ／ＲＥｎ発生回路１１４は、レジスタ１１３に格納されたサイズ情報１２１に対応した数だけリードイネーブル信号ＲＥ／ＲＥｎをトグルする。発生されたリードイネーブル信号ＲＥ／ＲＥｎは、チャネルインタフェース１０３からチャネルＣＨ１，ＣＨ２の何れかを介してデータ出力元のメモリチップＣＰに供給される。

メモリチップＣＰには、出力対象のデータの先頭位置が、データアウトプットコマンドに含められてブリッジチップＢＣａから供給される。また、ブリッジチップＢＣａからメモリチップＣＰに供給されるリードイネーブル信号ＲＥ／ＲＥｎのトグル数は、出力対象のデータのサイズに対応する。よって、データ出力元のメモリチップＣＰは、ページバッファ２０３に予め格納されたデータのうちの出力対象のデータを特定でき、出力対象のデータのみをブリッジチップＢＣａに供給することができる。

ブリッジチップＢＣａは、データ出力元のメモリチップＣＰが出力したデータをバッファメモリ１０２に格納する。ホストＨＡがブリッジチップＢＣａにリードイネーブル信号ＲＥ／ＲＥｎを供給すると、コントローラ１０１ａは、ホストＨＡから供給されたリードイネーブル信号ＲＥ／ＲＥｎに応じてバッファメモリ１０２内のデータをデータ信号ＤＱ［７：０］としてホストＨＡに供給する。

図７は、第２の実施形態にかかる半導体装置１ａの動作を説明するためのタイミングチャートである。ここでは、データ出力元のメモリチップＣＰは、データリードコマンドを既に受信しており、データリードコマンドに応じて、出力対象のデータを含む読み出し単位のデータ（即ちページ）がページバッファ２０３に格納されていることとする。

まず、ホストＨＡは、ブリッジチップＢＣａに宛ててサイズ情報１２１を送信するために、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）に遷移させる（Ｓ４０１）。これによって、ブリッジ制御期間が開始する。

続いて、ホストＨＡは、ブリッジチップＢＣａのレジスタ１１３にサイズ情報１２１を書き込むために、セットフィーチャコマンドを送信する（Ｓ４０２）。セットフィーチャコマンドの送信の手順は、第１の実施形態および変形例１で説明された手順と同じである。即ち、Ｓ４０２では、ホストＨＡは、セットフィーチャコマンドを表すコマンド値Ｃ１、アクセス先の位置を表すアドレス値ＡＤＤ１０４、および書き込み対象のデータＤ１０４、をこの順番で送信する。Ｓ４０２では、書き込み対象のデータＤ１０４としてサイズ情報１２１が送信される。

Ｓ１０４のセットフィーチャコマンドの送信の際にはブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）に維持されているので、ブリッジチップＢＣａでは、コントローラ１０１ａは、受信したコマンドは自身に宛てたものであると解釈する。また、コマンドデコーダ１１１は、受信したコマンドはセットフィーチャコマンドであると解釈する。すると、コントローラ１０１ａは、セットフィーチャコマンドに応じて、サイズ情報１２１をレジスタ１１３に格納する。

ホストＨＡは、セットフィーチャコマンドの送信が完了すると、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ状態（Ｈレベル）に遷移させる（Ｓ４０３）。これによって、ブリッジ制御期間が終了する。

続いて、ホストＨＡは、データアウトプットコマンドを送信する（Ｓ４０４）。Ｓ４０４では、ホストＨＡは、データアウトプットコマンドを表すコマンド値Ｃ３，Ｃ４の対のうちのコマンド値Ｃ３、ページバッファ２０３に格納されたデータのうちの出力対象のデータの先頭の位置を表すアドレス値ＡＤＤ１０５、およびコマンド値Ｃ４、をこの順番で送信する。コマンド値Ｃ３，Ｃ４の送信際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともにライトイネーブル信号ＷＥｎをトグルする。アドレス値ＡＤＤ１０５の送信の際には、ホストＨＡは、アドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈレベル）に維持するとともにライトイネーブル信号ＷＥｎをトグルする。

Ｓ４０４は、ブリッジ制御期間が終わった後に実行されているので、Ｓ４０４においてホストＨＡからブリッジチップＢＣａに送信されるデータアウトプットコマンドは、そのままブリッジチップＢＣａからデータ出力元のメモリチップＣＰに供給される（Ｓ４０５）。

データアウトプットコマンドのあて先のメモリチップＣＰ、つまりデータ出力元のメモリチップＣＰは、データアウトプットコマンドを受信すると、ページバッファ２０３に格納されたデータのうちのアドレス値ＡＤＤ１０５によって指定された位置のデータの出力の準備を行う。

その後、ブリッジチップＢＣａのＲＥ／ＲＥｎ発生回路１１４は、リードイネーブル信号ＲＥ／ＲＥｎを発生する。そのリードイネーブル信号ＲＥ／ＲＥｎは、チャネルインタフェース１０３からデータ出力元のメモリチップＣＰに供給される（Ｓ４０６）。

図８は、第２の実施形態にかかるＳ４０６の動作の詳細を示すフローチャートである。まず、ＲＥ／ＲＥｎ発生回路１１４は、レジスタ１１３に格納されたサイズ情報１２１を参照する（Ｓ５０１）。そして、ＲＥ／ＲＥｎ発生回路１１４は、サイズ情報１２１に対応した数だけトグルされたリードイネーブル信号ＲＥ／ＲＥｎを発生する（Ｓ５０２）。そして、チャネルインタフェース１０３は、発生されたリードイネーブル信号ＲＥ／ＲＥｎをデータ出力元のメモリチップＣＰに供給する（Ｓ５０３）。そして動作が終了する。

図７に説明を戻す。
ブリッジチップＢＣａによるリードイネーブル信号ＲＥ／ＲＥｎの供給が開始すると、データ出力元のメモリチップＣＰでは、周辺回路２０２は、ページバッファ２０３に格納されたデータを、アドレス値ＡＤＤ１０５によって指定された位置のデータから順番にデータ信号ＤＱ［７：０］として出力する（Ｓ４０７）。Ｓ４０７では、周辺回路２０２は、リードイネーブル信号ＲＥ／ＲＥｎのトグルに同期して、８ビットずつ順番にデータを出力する。

周辺回路２０２は、８ビットずつデータを出力する際に、データストローブ信号ＤＱＳ／ＤＱＳｎをトグルする（Ｓ４０８）。なお、周辺回路２０２は、ブリッジチップＢＣａから供給されたリードイネーブル信号ＲＥ／ＲＥｎを遅延させることによって、データストローブ信号ＤＱＳ／ＤＱＳｎを発生する。

ブリッジチップＢＣａは、データ出力元のメモリチップＣＰから供給されたデータをデータストローブ信号ＤＱＳ／ＤＱＳｎのトグルのタイミングで順次取り込み、取り込んだデータをバッファメモリ１０２に格納する。これによって、出力対象のデータがバッファメモリ１０２に格納される。その後、ホストＨＡは、ブリッジチップＢＣａにリードイネーブル信号ＲＥ／ＲＥｎを供給すると、ブリッジチップＢＣａにバッファメモリ１０２に格納された出力対象のデータをホストＨＡへ出力させることができる。

なお、以上では、サイズ情報１２１が出力対象のデータのサイズ（より詳しくはページバッファ２０３から出力するデータのサイズ）の設定値を表す例について説明した。サイズ情報１２１は、入力対象のデータのサイズ（より詳しくはページバッファ２０３に入力するデータのサイズ）の設定値を表すものであってもよい。

また、サイズ情報１２１は、アクセス先のメモリチップＣＰ毎またはアクセス先のメモリチップＣＰが接続されたチャネル毎、など個別に設定が可能であってもよい。

このように、第２の実施形態によれば、ブリッジチップＢＣａは、ページバッファ２０３に入出力するデータのサイズの設定値である。

よって、ブリッジチップＢＣａは、出力対象のデータのみをメモリチップＣＰから取得することが可能である。ブリッジチップＢＣａは、出力対象のデータ以外の不要なデータを取得しないことが可能であるので、不要なデータの取得に要する時間を削減でき、これによってデータ転送の効率の低下を抑制することができる。

（変形例２）
第２の実施形態の変形例として、変形例２を説明する。変形例２にかかるブリッジチップＢＣａは、独自に定義されたコマンドによってサイズ情報１２１のレジスタ１１３への書き込みが可能なように構成されている。サイズ情報１２１を書き込むための独自に定義されたコマンドを、サイズ設定コマンド、と表記する。サイズ設定コマンドは、ブリッジ制御期間において使用可能である。

図９は、変形例２にかかる半導体装置１ａの動作を説明するためのタイミングチャートである。ここでは、データ出力元のメモリチップＣＰは、データリードコマンドを既に受信しており、データリードコマンドに応じて、出力対象のデータを含む読み出し単位のデータ（即ちページ）がページバッファ２０３に格納されていることとする。

まず、ホストＨＡは、ブリッジチップＢＣａに宛ててサイズ情報１２１を送信するために、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）に遷移させる（Ｓ６０１）。これによって、ブリッジ制御期間が開始する。

続いて、ホストＨＡは、ブリッジチップＢＣａのレジスタ１１３にサイズ情報１２１を書き込むために、サイズ設定コマンドを送信する（Ｓ６０２）。Ｓ６０２では、ホストＨＡは、サイズ設定コマンドを表すコマンド値Ｃ５、およびアドレス値ＡＤＤ１０６をこの順番で送信する。コマンド値Ｃ５の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎをトグルする。アドレス値ＡＤＤ１０６の送信の際には、ホストＨＡは、アドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈレベル）に維持するとおもに、ライトイネーブル信号ＷＥｎをトグルする。

ここで、サイズ設定コマンドは、サイズ情報１２１をアドレス値として送信できるように構成されている。即ち、アドレス値ＡＤＤ１０６は、サイズ情報１２１を表す。サイズ情報１２１の内容である生の数値情報がアドレス値として送信されてもよい。または、複数の数値情報が予め用意されており、アドレス値によって複数の数値情報のうちの１つをサイズ情報１２１として選択できるよう、サイズ設定コマンドが構成されていてもよい。

Ｓ６０２では、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）に維持されているので、ブリッジチップＢＣａのコントローラ１０１ａは、受信したコマンドは自身に宛てたものであると解釈する。また、コマンドデコーダ１１１は、受信したコマンドはサイズ設定コマンドであると解釈する。すると、コントローラ１０１ａは、サイズ設定コマンドに応じて、サイズ情報１２１をレジスタ１１３に格納する。

ホストＨＡは、サイズ設定コマンドの送信が完了すると、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ状態（Ｈレベル）に遷移させる（Ｓ６０３）。これによって、ブリッジ制御期間が終了する。

Ｓ６０３によって、サイズ情報１２１の書き込みが完了する。Ｓ６０３の以降は、第２の実施形態にかかる半導体装置１ａと同様に、データアウトプットコマンドの送信などの処理（例えば図７のＳ４０４～Ｓ４０８の処理）が実行され得る。

このように、サイズ情報１２１の書き込みのために、独自のコマンド（ここではサイズ設定コマンド）が用意されていてもよい。

第２の実施形態および変形例２では、サイズ情報１２１の書き込みのためのコマンドは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎによってブリッジ制御期間が開始された後に送信された。ブリッジ制御期間の開始の方法はブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを用いた方法に限定されない。ブリッジ制御コマンドによってブリッジ制御期間が開始されるよう、ブリッジチップＢＣａが構成されてもよい。

また、サイズ情報１２１の書き込みのタイミングは、データアウトプットコマンドの直前のタイミングだけに限定されない。サイズ情報１２１の書き込みは、任意のタイミングで実行され得る。例えば、パワーオンシーケンスの途中でデータアウトプットコマンドとは関係のないタイミングで実施してもよい。

サイズ情報１２１は、使用可能な回数が決められていてもよい。例えば、サイズ情報１２１は１回だけ使用できるように構成された場合、ブリッジチップＢＣａのコントローラ１０１は、サイズ情報１２１を使用すると、そのサイズ情報１２１を削除または無効化してもよい。または、サイズ情報１２１は、ホストＨＡからの指示によって更新（または削除）されるまで、何度でも使用可能に構成されてもよい。ホストＨＡは、ブリッジ制御期間において所定のコマンド（例えば、セットフィーチャコマンド、または独自に定義されたレジスタ書き込み用のコマンド）を使用することによって、サイズ情報１２１を更新（または削除）することができる。

また、サイズ情報１２１がレジスタ１１３内に存在しない場合や、レジスタ１１３内のサイズ情報１２１が無効化されている場合、ブリッジチップＢＣａは、出力対象のデータのサイズはページサイズであると解釈してもよい。なお、サイズ情報１２１がレジスタ１１３内に存在しない場合や、レジスタ１１３内のサイズ情報１２１が無効化されている場合の動作はこれに限定されない。

（第３の実施形態）
前述されたように、データアウトプットコマンドによって出力対象とされたデータは、メモリチップからブリッジチップのバッファに取得され、そしてブリッジチップのバッファからホストに取得される。ホストは、ブリッジチップが出力対象のデータの全てを取得することを待ってから当該データをブリッジチップから取得する場合、待ち時間が多く、これによってデータ転送の効率が低下する。

第３の実施形態では、ブリッジチップは、出力対象のデータの一部を取得すると、当該データのホストへの供給を開始できるように構成されている。

第３の実施形態にかかる半導体装置を半導体装置１ｂと表記する。第３の実施形態にかかるブリッジチップをブリッジチップＢＣｂと表記する。第１または第２の実施形態と同じ構成要素には第１または第２の実施形態と同じ符号を付す。また、第１または第２の実施形態と同じ構成要素については簡略的に説明するか、または説明を省略する。

なお、第３の実施形態は、第１の実施形態または第１の実施形態の変形例である変形例１、および第２の実施形態または第２の実施形態の変形例である変形例２とともに適用される。ここでは一例として、第３の実施形態は、第１の実施形態および第２の実施形態ともに適用される場合について説明する。

図１０は、第３の実施形態にかかる半導体装置１ｂの構成の一例を示す模式的な図である。半導体装置１ｂは、ブリッジチップＢＣｂおよびメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を備える。ここでは図２と同様に、メモリチップＣＰ１－１～ＣＰ１－４の代表として１つのメモリチップＣＰ１と、メモリチップＣＰ２－１～ＣＰ２－４の代表として１つのメモリチップＣＰ２とが描画されている。

第３の実施形態では、ホストＨＡとブリッジチップＢＣｂとを接続するチャネルであるチャネルＣＨ０は、ブリッジチップＢＣｂと複数のメモリチップＣＰとを接続するチャネルであるチャネルＣＨ１，ＣＨ２よりも高い周波数でデータ転送が可能に構成され得る。以下の説明では一例として、チャネルＣＨ０は、チャネルＣＨ１，ＣＨ２のそれぞれの２倍の周波数でデータ転送が可能であることとする。つまり、チャネルＣＨ０は、チャネルＣＨ１，ＣＨ２のそれぞれの２倍の速度でデータ転送を実行することができる。

各メモリチップＣＰは、メモリセルアレイ２０１、周辺回路２０２、およびページバッファ２０３を備える。

ブリッジチップＢＣｂは、コントローラ１０１ｂ、バッファメモリ１０２、及びチャネルインタフェース１０３を備える。コントローラ１０１ｂは、コマンドデコーダ１１１、マスク回路１１２、レジスタ１１３、およびＲＥ／ＲＥｎ発生回路１１４を備える。レジスタ１１３には、ホストＨＡから受信したサイズ情報１２１が格納され得る。

ＲＥ／ＲＥｎ発生回路１１４は、自律的にリードイネーブル信号ＲＥ／ＲＥｎを発生することができる。ＲＥ／ＲＥｎ発生回路１１４は、レジスタ１１３に格納されたサイズ情報１２１に対応した数だけリードイネーブル信号ＲＥ／ＲＥｎをトグルする。発生されたリードイネーブル信号ＲＥ／ＲＥｎは、チャネルインタフェース１０３からチャネルＣＨ１，ＣＨ２の何れかを介してデータ出力元のメモリチップＣＰに供給される。

コントローラ１０１ｂは、出力対象のデータのうちの既にバッファメモリ１０２に取得（バッファ）されたデータの量がしきい値に達したことに応じて、ホストＨＡに所定の情報（進捗情報と表記する）を通知する。また、ブリッジチップＢＣｂのレジスタ内に、データの量がしきい値に達したことを示す値を格納するようにし、それをホストＨＡが定期的に確認（ポーリング）するようにしてもよい。

進捗情報の通知方法は、特定の方法に限定されない。ここでは一例として、コントローラ１０１ｂは、レジスタ１１３を介して進捗情報をホストＨＡに通知することとする。具体的には、コントローラ１０１ｂは、ステータス情報の１つとして進捗情報１２２をレジスタ１１３に格納することができる。ホストＨＡは、データアウトプットコマンドを送信した後、レジスタ１１３内のステータス情報を読み出すための所定のコマンド（例えば、ゲットフィーチャコマンド、ステータスリードコマンド、または独自に定義されたレジスタ読み出し用のコマンド）をブリッジチップＢＣｂに供給する。そのとき、ホストＨＡは、ブリッジ制御期間を開始することによって、レジスタ１１３内のステータス情報を読み出すためのコマンドがメモリチップＣＰに到達しないようにする。ホストＨＡは、ステータス情報の読み出しを繰り返し試みて、進捗情報１２２が格納されていれば、進捗情報１２２の取得に成功する。これによって、コントローラ１０１ｂからホストＨＡへの進捗情報１２２の通知が完了する。

なお、コントローラ１０１ｂは、外部端子群１０を構成する複数の端子のうちのいずれかを用いて進捗情報を通知してもよい。

コントローラ１０１ｂは、さらに、サイズ情報１２１と、チャネルＣＨ０，ＣＨ１，ＣＨ２におけるデータ転送の速度と、に基づいてしきい値を設定する。

例えば、チャネルＣＨ０でのデータ転送の速度が、チャネルＣＨ１，ＣＨ２のそれぞれでのデータ転送の速度のＮ倍である場合を考える。そのような場合、コントローラ１０１ｂは、サイズ情報１２１が示す出力対象のデータのサイズに（１－１／Ｎ）を乗じて得られるサイズを、しきい値として設定する。

仮に、サイズ情報１２１が示す出力対象のデータのサイズに（１－１／Ｎ）を乗じて得られるサイズより小さいサイズがしきい値として設定された場合、バッファメモリ１０２内のデータの枯渇が発生する。バッファメモリ１０２内のデータが枯渇すると、バッファメモリ１０２内に十分なデータが溜まるまで、ホストＨＡはデータの取得を中断しなくてはならなくなる。つまり、ブリッジチップＢＣｂからホストＨＡへのデータ転送のためにチャネルＣＨ０を占有する時間が長くなり、チャネルＣＨ０の利用効率が低下し、これによって、メモリチップＣＰとホストＨＡとのデータ転送の速度が低下する。

また、仮に、サイズ情報１２１が示す出力対象のデータのサイズに（１－１／Ｎ）を乗じて得られるサイズより大幅に大きいサイズがしきい値として設定された場合、ホストＨＡが出力対象のデータの取得が開始できるまでの待ち時間が長くなる。これによって、メモリチップＣＰとホストＨＡとのデータ転送の速度が低下する。

第３の実施形態では、サイズ情報１２１が示す出力対象のデータのサイズに（１－１／Ｎ）を乗じて得られるサイズがしきい値として設定されるため、ホストＨＡが出力対象のデータの取得を開始した後はバッファメモリ１０２内のデータの枯渇の発生が防止される。また、ホストＨＡが出力対象のデータの取得が開始できるまでの待ち時間を抑制することができる。

続いて、第３の実施形態にかかる半導体装置１ｂの動作を説明する。
図１１は、メモリチップＣＰからブリッジチップＢＣｂを介してホストＨＡにデータが転送されるときの第３の実施形態にかかる半導体装置１ｂの動作を説明するためのタイミングチャートである。なお、ここでは一例として、データ出力元のメモリチップＣＰはチャネルＣＨ１に接続されていることとしている。本図には、ホストＨＡとブリッジチップＢＣｂとの間の信号の送受信の動作と、ブリッジチップＢＣｂとチャネルＣＨ１に接続されたデータ出力元のメモリチップＣＰとの間の信号の送受信の動作と、が図示されている。

まず、ホストＨＡは、データアウトプットコマンドを送信する（Ｓ７０１）。データアウトプットコマンドの送信の手順は、第２の実施形態または変形例２と同様である。ホストＨＡからブリッジチップＢＣｂに送信されたデータアウトプットコマンドは、そのままブリッジチップＢＣｂからデータ出力元のメモリチップＣＰ１に供給される。

続いて、ブリッジチップＢＣｂのＲＥ／ＲＥｎ発生回路１１４は、リードイネーブル信号ＲＥ／ＲＥｎを発生する。そのリードイネーブル信号ＲＥ／ＲＥｎは、チャネルインタフェース１０３からデータ出力元のメモリチップＣＰ１に供給される（Ｓ７０２）。なお、Ｓ７０２の処理は、第２の実施形態で述べたＳ４０６と同様である。つまり、ブリッジチップＢＣｂからデータ出力元のメモリチップＣＰ１に供給されるリードイネーブル信号ＲＥ／ＲＥｎは、サイズ情報１２１に対応した数だけトグルされる。

ブリッジチップＢＣｂによるリードイネーブル信号ＲＥ／ＲＥｎの供給が開始すると、データ出力元のメモリチップＣＰ１では、周辺回路２０２は、ページバッファ２０３に格納されたデータを、データアウトプットコマンドに含まれたアドレス値によって指定された位置のデータから順番にデータ信号ＤＱ［７：０］として出力する（Ｓ７０３）。Ｓ７０３では、周辺回路２０２は、リードイネーブル信号ＲＥ／ＲＥｎのトグルに同期して、８ビットずつ順番にデータを出力する。

また、周辺回路２０２は、８ビットずつデータを出力する際に、データストローブ信号ＤＱＳ／ＤＱＳｎをトグルする（Ｓ７０４）。なお、周辺回路２０２は、ブリッジチップＢＣａから供給されたリードイネーブル信号ＲＥ／ＲＥｎを遅延させることによって、データストローブ信号ＤＱＳ／ＤＱＳｎを発生する。

ブリッジチップＢＣｂでは、データ出力元のメモリチップＣＰから供給されたデータをデータストローブ信号ＤＱＳ／ＤＱＳｎのトグルのタイミングで順次取り込み、取り込んだデータをバッファメモリ１０２に格納（バッファ）する。そして、バッファメモリ１０２に格納されたデータの量がしきい値に到達したとき、ブリッジチップＢＣｂのコントローラ１０１ｂは、ホストＨＡに進捗情報１２２を通知する（Ｓ７０５）。

図１２は、第３の実施形態にかかるブリッジチップＢＣｂが進捗情報１２２を通知する動作（つまり図１１のＳ７０５の動作）の詳細を示すフローチャートである。まず、コントローラ１０１ｂは、レジスタ１１３に格納されたサイズ情報１２１を参照する（Ｓ８０１）。そして、コントローラ１０１ｂは、サイズ情報１２１が示す出力対象のデータのサイズに（１－１／Ｎ）を乗じて得られるサイズを、しきい値として設定する（Ｓ８０２）。Ｎは、チャネルＣＨ０でのデータ転送の速度を各チャネルＣＨ１，ＣＨ２でのデータ転送の速度で除算して得られる値である。ここでは、Ｎは「２」であることとしているので、コントローラ１０１ｂは、サイズ情報１２１が示す出力対象のデータのサイズに１／２を乗じて得られるサイズをしきい値として設定する。

そして、コントローラ１０１ｂは、Ｓ７０３の処理によってデータ出力元のメモリチップＣＰからのデータのバッファメモリ１０２への取得が開始すると、出力対象のデータのうちのバッファメモリ１０２にバッファされたデータの量がしきい値に到達したか否かを判定する（Ｓ８０３）。

出力対象のデータのうちのバッファメモリ１０２にバッファされたデータの量がしきい値に到達していない場合（Ｓ８０３：Ｎｏ）、コントローラ１０１ｂは、Ｓ８０３の判定を再び実行する。出力対象のデータのうちのバッファメモリ１０２にバッファされたデータの量がしきい値に到達した場合（Ｓ８０３：Ｙｅｓ）、コントローラ１０１ｂは、進捗情報１２２をレジスタ１１３に格納する（Ｓ８０４）。これによって、ブリッジチップＢＣｂが進捗情報１２２を通知する動作が完了する。

ホストＨＡは、ステータス情報の読み出しを繰り返し試みて、進捗情報１２２が格納されていれば、進捗情報１２２の取得に成功する。これによって、コントローラ１０１ｂからホストＨＡへ進捗情報１２２が通知される。

図１１に説明を戻す。
進捗情報１２２の通知を取得したホストＨＡは、ブリッジチップＢＣｂから出力対象のデータを取得するために、まず、チップイネーブル信号ＣＥｎをアクティブ状態（Ｌレベル）に遷移させ（Ｓ７０６）、バッファメモリ１０２からデータを引き出すためのコマンドを送信する（Ｓ７０７）。

なお、バッファメモリ１０２からデータを引き出すためのコマンドは、独自に定義されたコマンドであってもよい。または、バッファメモリ１０２からデータを引き出すためのコマンドは、既存の任意のコマンドを流用したものであってもよい。また、Ｓ７０７は、ブリッジ制御期間において実行される。Ｓ７０７では、ホストＨＡは、独自に定義されたコマンド値Ｃ６を送信する。

続いて、ホストＨＡは、リードイネーブル信号ＲＥ／ＲＥｎのブリッジチップＢＣｂへの供給を開始する（Ｓ７０８）。Ｓ７０８においてホストＨＡがブリッジチップＢＣｂに供給するリードイネーブル信号ＲＥ／ＲＥｎのトグル周波数は、ブリッジチップＢＣｂがメモリチップＣＰに供給するリードイネーブル信号ＲＥ／ＲＥｎのトグル周波数の２倍である。また、Ｓ７０８においては、ホストＨＡは、出力対象のデータのサイズに応じた回数だけリードイネーブル信号ＲＥ／ＲＥｎをトグルする。Ｓ７０８においてホストＨＡがブリッジチップＢＣｂに供給するリードイネーブル信号ＲＥ／ＲＥｎのトグルの回数は、Ｓ７０２においてブリッジチップＢＣｂがデータ出力元のメモリチップＣＰに供給するリードイネーブル信号ＲＥ／ＲＥｎのトグルの回数と等しい。

ホストＨＡによるリードイネーブル信号ＲＥ／ＲＥｎの供給が開始すると、ブリッジチップＢＣｂでは、コントローラ１０１ｂは、バッファメモリ１０２にバッファされたデータを順番にデータ信号ＤＱ［７：０］としてホストＨＡに出力する（Ｓ７０９）。Ｓ７０９では、コントローラ１０１ｂは、リードイネーブル信号ＲＥ／ＲＥｎのトグルに同期して、８ビットずつ順番にデータを出力する。つまり、ブリッジチップＢＣｂは、データ出力元のメモリチップＣＰからブリッジチップＢＣｂへのデータ転送の速度の２倍の速度で、データをホストＨＡに転送する。

また、コントローラ１０１ｂは、８ビットずつデータを出力する際に、データストローブ信号ＤＱＳ／ＤＱＳｎをトグルする（Ｓ７１０）。コントローラ１０１ｂは、ホストＨＡから供給されたリードイネーブル信号ＲＥ／ＲＥｎを遅延させることによって、データストローブ信号ＤＱＳ／ＤＱＳｎを発生する。つまり、ブリッジチップＢＣｂは、データ出力元のメモリチップＣＰからブリッジチップＢＣｂへ供給されるデータストローブ信号ＤＱＳ／ＤＱＳｎのトグル周波数の２倍のトグル周波数で、ホストＨＡに供給するデータストローブ信号ＤＱＳ／ＤＱＳｎをトグルする。

続いて、データ出力元のメモリチップＣＰ１からブリッジチップＢＣｂへの出力対象のデータの転送が完了する（Ｓ７１１）。Ｓ７１１とほぼ時期を同じくして、ブリッジチップＢＣｂからホストＨＡへの出力対象のデータの転送が完了する（Ｓ７１２）。

なお、Ｓ７１２の時期は、Ｓ７１１の時期よりも若干あとになるように調整される。Ｓ７１２の時期の調整は、例えば、バッファメモリ１０２にバッファされたデータの量がしきい値に達した（図１２のＳ８０３：Ｙｅｓ）タイミングから、進捗情報１２２の通知の処理（図１２のＳ８０４）までの間に若干の遅延を介在させることで実現される。なお、Ｓ７１２の時期の調整の方法はこれに限定されない。

このように、第３の実施形態によれば、ブリッジチップＢＣｂは、メモリチップＣＰが出力したデータをバッファメモリ１０２にバッファし、バッファメモリ１０２にバッファされたデータの量がサイズ情報１２１に基づいて定められたしきい値に達するに応じてホストＨＡに進捗情報１２２を通知する。

よって、ブリッジチップが出力対象のデータの全てを取得することを待ってからホストが当該データをブリッジチップから取得する場合に比べてホストの待ち時間を少なくすることができるので、データ転送の速度の低下が抑制される。

なお、ブリッジチップＢＣｂは、進捗情報１２２の通知の後、バッファメモリ１０２内のデータのホストＨＡへの供給を開始する。

また、ホストＨＡとブリッジチップＢＣｂとの間のデータ転送の速度が、ブリッジチップＢＣｂとメモリチップＣＰとの間のデータ転送の速度のＮ倍である場合、しきい値は、サイズ情報１２１が示すサイズに（１－１／Ｎ）を乗算することによって算出される。

これによって、メモリチップＣＰからブリッジチップＢＣｂへのデータ転送の完了のタイミングと、ブリッジチップＢＣｂからホストＨＡへのデータ転送の完了のタイミングと、をほぼ同時期にすることができる。ブリッジチップＢＣｂからホストＨＡへのデータ転送の開始のタイミングを可及的に早めることができるとともに、ブリッジチップＢＣｂからホストＨＡへのデータ転送の途中にバッファメモリ１０２内のデータが枯渇することがない。つまり、ブリッジチップＢＣｂからホストＨＡへのデータ転送の時間がいたずらに長くなることがない。ブリッジチップＢＣｂからホストＨＡへのデータ転送のためにチャネルＣＨ０を占有する時間を短くすることができるので、チャネルＣＨ０の利用効率が向上する。つまり、ホストＨＡが別のメモリチップＣＰにアクセスなどに使用できる時間が多くなる。これによって、メモリチップＣＰとホストＨＡとのデータ転送の速度が向上する。

（第４の実施形態）
複数のメモリチップが出力するレディービジー信号Ｒ／Ｂｎの信号線群が結線されて１つの信号線にまとめられる場合がある。そのような場合、複数のメモリチップの何れかがビジー状態にあるとき、ホストは、複数のメモリチップのうちのビジー状態であるメモリチップを、レディービジー信号Ｒ／Ｂｎに基づいて特定することができない。ホストは、ステータスリードコマンドを複数のメモリチップのそれぞれに個別に供給することによって、ステータス情報を複数のメモリチップのそれぞれから取得し、ステータス情報に基づいてビジー状態のメモリチップを特定することができる。なお、メモリチップＣＰがビジー状態であるとは、当該メモリチップＣＰがコマンドを受信しても実行できない状態であるビジー状態をいう。また、メモリチップＣＰがレディー状態であるとは、コマンドの受信を待機している状態をいう。

しかしながら、トグルＤＤＲ規格によれば、メモリチップは、ステータスリードコマンドを受信すると、トグルＤＤＲ規格によって定められた時間の経過後に、ステータス情報を出力する。また、複数のメモリチップは１つのチャネルに共通接続されている場合、ホストは、各メモリチップから出力されるステータス情報をシリアルに取得する必要がある。従って、ビジー状態であるメモリチップの特定には多くの時間を要する。

第４の実施形態では、ブリッジチップは、複数のメモリチップから個別にレディービジー信号Ｒ／Ｂｎを受信して、これらのレディービジー信号Ｒ／Ｂｎに基づき、複数のメモリチップのそれぞれがレディー状態であるかビジー状態であるかを示すレディービジー情報に記憶する。レディービジー情報は、ブリッジチップのレジスタにステータス情報の１つとして格納される。ホストは、レジスタからレディービジー情報を読み出すことによって、複数のメモリチップのそれぞれがレディー状態であるかビジー状態であるかを一括に確認することができる。これによって、複数のメモリチップの個別の状態の確認に要する時間を短縮する。

第４の実施形態にかかる半導体装置を半導体装置１ｃと表記する。第４の実施形態にかかるブリッジチップをブリッジチップＢＣｃと表記する。第１、第２、または第３の実施形態と同じ構成要素には第１、第２、または第３の実施形態と同じ符号を付す。また、第１、第２、または第３の実施形態と同じ構成要素については簡略的に説明するか、または説明を省略する。

なお、第４の実施形態は、第１の実施形態、第１の実施形態の変形例である変形例１、第２の実施形態、第２の実施形態の変形例である変形例２、または第３の実施形態とともに適用され得る。ここでは一例として、第４の実施形態は、第１の実施形態、第２の実施形態、および第３の実施形態とともに適用される場合について説明する。

図１３は、第４の実施形態にかかる半導体装置１ｃの構成の一例を示す模式的な図である。半導体装置１ｃは、ブリッジチップＢＣｃおよびメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を備える。ここでは図２と同様に、メモリチップＣＰ１－１～ＣＰ１－４の代表として１つのメモリチップＣＰ１と、メモリチップＣＰ２－１～ＣＰ２－４の代表として１つのメモリチップＣＰ２とが描画されている。

各メモリチップＣＰは、メモリセルアレイ２０１、周辺回路２０２、およびページバッファ２０３を備える。

ブリッジチップＢＣｃは、コントローラ１０１ｃ、バッファメモリ１０２、及びチャネルインタフェース１０３を備える。コントローラ１０１ｃは、コマンドデコーダ１１１、マスク回路１１２、レジスタ１１３、ＲＥ／ＲＥｎ発生回路１１４ｂ、およびＲ／Ｂｎ管理回路１１５を備える。レジスタ１１３には、サイズ情報１２１、進捗情報１２２、およびＲ／Ｂｎ情報１２３が格納され得る。Ｒ／Ｂｎ情報１２３は、メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４がレディー状態であるかビジー状態であるかをメモリチップＣＰ毎に示すＲ／Ｂｎ情報１２３が格納される。

図１４は、第４の実施形態にかかるＲ／Ｂｎ管理回路１１５の詳細な構成の一例を示す模式的な図である。Ｒ／Ｂｎ管理回路１１５は、第１アンド回路１１６－１、第１アンド回路１１６－２、第２アンド回路１１７－１、第２アンド回路１１７－２、を備える。第１アンド回路１１６－１および第２アンド回路１１７－１は、チャネルＣＨ１に対応する。第１アンド回路１１６－２および第２アンド回路１１７－２は、チャネルＣＨ２に対応する。

第１アンド回路１１６－１は、４個の入力端子を備えている。第１アンド回路１１６－１は、４個の入力端子によって、チャネルＣＨ１に接続された４個のメモリチップＣＰ１－１～ＣＰ１－４からのレディービジー信号Ｒ／Ｂｎの個別の入力を受け付ける。つまり、第１アンド回路１１６－１は、４個の入力端子によって、４個のメモリチップＣＰ１－１～ＣＰ１－４のそれぞれと個別に接続されている。第１アンド回路１１６－１は、メモリチップＣＰ１－１～ＣＰ１－４からのレディービジー信号Ｒ／Ｂｎの論理積を出力する。

第２アンド回路１１７－１は、２個の入力端子を備えている。第２アンド回路１１７－１が備える２個の入力端子のうちの一方には、第１アンド回路１１６－１からの出力信号が入力される。第２アンド回路１１７－１が備える２個の入力端子のうちの他方には、ブリッジチップＢＣｃ自身がレディー状態であるかビジー状態であるかを示すブリッジレディービジー信号ＢＲＧ＿Ｒ／Ｂｎが入力される。ブリッジレディービジー信号ＢＲＧ＿Ｒ／Ｂｎは、例えばコントローラ１０１ｃが発生する。第２アンド回路１１７－１は、第１アンド回路１１６－１からの出力信号と、ブリッジレディービジー信号ＢＲＧ＿Ｒ／Ｂｎと、の論理積を出力する。

第２アンド回路１１７－１の出力信号は、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎ＿１としてホストＨＡに供給される。

よって、ホストＨＡは、レディービジー信号Ｒ／Ｂｎ＿１を参照することによって、ブリッジチップＢＣｃおよび４個のメモリチップＣＰ１－１～ＣＰ１－４の全てがレディー状態であるか、またはブリッジチップＢＣｃおよび４個のメモリチップＣＰ１－１～ＣＰ１－４のうちの何れかがビジー状態であるか、を確認することができる。

第１アンド回路１１６－１の４個の入力端子と４個のメモリチップＣＰ１－１～ＣＰ１－４とを接続するレディービジー信号Ｒ／Ｂｎ用の４本の信号線のそれぞれは、分岐して、レジスタ１１３に接続されている。そして、４本のレディービジー信号Ｒ／Ｂｎを転送する信号線の内容は、レジスタ１１３内のＲ／Ｂｎ情報１２３のうちの一部分（Ｒ／Ｂｎ情報１２３－１と表記する）にリアルタイムに記憶される。加えて、Ｒ／Ｂｎ情報１２３－１には、ブリッジレディービジー信号ＢＲＧ＿Ｒ／Ｂｎの内容もリアルタイムに記憶される。

第１アンド回路１１６－２は、４個の入力端子を備えている。第１アンド回路１１６－２は、４個の入力端子によって、チャネルＣＨ２に接続された４個のメモリチップＣＰ２－１～ＣＰ２－４からのレディービジー信号Ｒ／Ｂｎの個別の入力を受け付ける。つまり、第１アンド回路１１６－２は、４個の入力端子によって、４個のメモリチップＣＰ２－１～ＣＰ２－４のそれぞれと１対１に接続されている。第１アンド回路１１６－２は、メモリチップＣＰ２－１～ＣＰ２－４からのレディービジー信号Ｒ／Ｂｎの論理積を出力する。

第２アンド回路１１７－２は、２個の入力端子を備えている。第２アンド回路１１７－２が備える２個の入力端子のうちの一方には、第１アンド回路１１６－２からの出力信号が入力される。第２アンド回路１１７－２が備える２個の入力端子のうちの他方には、ブリッジレディービジー信号ＢＲＧ＿Ｒ／Ｂｎが入力される。第２アンド回路１１７－２は、第１アンド回路１１６－２からの出力信号と、ブリッジレディービジー信号ＢＲＧ＿Ｒ／Ｂｎと、の論理積を出力する。

第２アンド回路１１７－２の出力信号は、チャネルＣＨ２にかかるレディービジー信号Ｒ／Ｂｎ＿２としてホストＨＡに供給される。

なお、ブリッジチップＢＣｃは、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎ＿１と、チャネルＣＨ２にかかるレディービジー信号Ｒ／Ｂｎ＿２と、からアンド回路などによって１つのレディービジー信号Ｒ／Ｂｎを生成し、当該レディービジー信号Ｒ／ＢｎをホストＨＡに供給してもよい。

第１アンド回路１１６－２の４個の入力端子と４個のメモリチップＣＰ２－１～ＣＰ２－４とを接続するレディービジー信号Ｒ／Ｂｎ用の４本の信号線のそれぞれは、分岐して、レジスタ１１３に接続されている。そして、４本のレディービジー信号Ｒ／Ｂｎを転送する信号線の内容は、レジスタ１１３内のＲ／Ｂｎ情報１２３の他の一部分（Ｒ／Ｂｎ情報１２３－２と表記する）にリアルタイムに記憶される。加えて、Ｒ／Ｂｎ情報１２３－２には、ブリッジレディービジー信号ＢＲＧ＿Ｒ／Ｂｎの内容もリアルタイムに記憶される。

よって、ホストＨＡは、レディービジー信号Ｒ／Ｂｎ＿２を参照することによって、ブリッジチップＢＣｃおよび４個のメモリチップＣＰ２－１～ＣＰ２－４の全てがレディー状態であるか、またはブリッジチップＢＣｃおよび４個のメモリチップＣＰ２－１～ＣＰ２－４のうちの何れかがビジー状態であるか、を確認することができる。

また、ホストＨＡは、Ｒ／Ｂｎ情報１２３を読み出すことによって、ブリッジチップＢＣｃおよび８個のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４のそれぞれについてレディー状態であるかビジー状態であるかを一括に確認することができる。

図１５は、第４の実施形態にかかる半導体装置１ｃがＲ／Ｂｎ情報１２３をホストＨＡに供給する動作を示すフローチャートである。

まず、ホストＨＡによってブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）に遷移せしめされて（Ｓ９０１）、ブリッジ制御期間が開始する（Ｓ９０２）。ホストＨＡは、ブリッジ制御期間において、所定のレジスタ読み出し用のコマンド（例えば、ステータスリードコマンド、ゲットフィーチャコマンド、または独自に定義されたレジスタ読み出し用のコマンド）をブリッジチップＢＣｃに供給する。

ブリッジチップＢＣｃは、レジスタ読み出し用のコマンドを受信すると（Ｓ９０３）、コントローラ１０１ｃは、Ｒ／Ｂｎ情報１２３をレジスタ１１３から読み出して、データ信号ＤＱ［７：０］によってホストＨＡに供給する（Ｓ９０４）。

なお、レジスタ読み出し用のコマンドは、Ｒ／Ｂｎ情報１２３－１，１２３－２のうちの何れか１つを指定可能に構成されてもよい。そのような場合、Ｓ９０４では、ブリッジチップＢＣｃは、Ｒ／Ｂｎ情報１２３－１，１２３－２のうちの指定されたほうをレジスタ１１３から読み出してホストＨＡに供給し得る。

Ｓ９０４に続いて、ホストＨＡによってブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態（Ｈレベル）に遷移せしめされて（Ｓ９０５）、これによってブリッジチップＢＣｃでは、ブリッジ制御期間が終了する（Ｓ９０６）。そして、半導体装置１ｃがＲ／Ｂｎ情報１２３をホストＨＡに供給する動作が終了する。

このように、第４の実施形態によれば、ブリッジチップＢＣｃは、複数のメモリチップＣＰとレディービジー信号Ｒ／Ｂｎを転送する複数の信号線の１つによって１対１に接続されている。そして、ブリッジチップＢＣｃでは、複数の信号線によって供給された複数のメモリチップＣＰからのレディービジー信号Ｒ／Ｂｎの内容をメモリチップＣＰ毎に個別にレジスタ１１３内のＲ／Ｂｎ情報１２３に記憶する。そして、ブリッジチップＢＣｃは、Ｒ／Ｂｎ情報１２３をホストＨＡに出力する。

よって、ホストＨＡは、複数のメモリチップＣＰのそれぞれがレディー状態であるかビジー状態であるかを一括に確認することが可能となる。ホストＨＡは、複数のメモリチップＣＰのそれぞれに個別にステータスリードコマンドを供給する場合に比べて少ない時間で各メモリチップＣＰの状態を取得できる。メモリチップＣＰの状態を取得するための要する時間が抑制されるので、他の用途（例えばメモリチップＣＰに対するデータ転送）に使用可能な時間が多くなる。よって、ホストＨＡと複数のメモリチップＣＰとの間のデータ転送の速度を向上させることが可能である。

また、第４の実施形態によれば、Ｒ／Ｂｎ管理回路１１５は、複数のメモリチップＣＰからのレディービジー信号Ｒ／Ｂｎに対して論理積を含む演算を実行し、得られた出力信号をレディービジー信号Ｒ／Ｂｎ＿１またはレディービジー信号Ｒ／Ｂｎ＿２としてホストＨＡに出力する。

前述されたように、従来、複数のメモリチップＣＰが出力するレディービジー信号Ｒ／Ｂｎの信号線群が、結線されて１つの信号線にまとめられてホストに接続される場合がある。第４の実施形態では、上記の構成により、ホストＨＡは、従来のレディービジー信号Ｒ／Ｂｎと同等のレディービジー信号Ｒ／Ｂｎを取得することが可能となる。

また、第４の実施形態によれば、Ｒ／Ｂｎ管理回路１１５は、ブリッジチップＢＣｃ自身にかかるレディービジー信号であるブリッジレディービジー信号ＢＲＧ＿Ｒ／Ｂｎを生成する。そして、Ｒ／Ｂｎ管理回路１１５は、複数のメモリチップＣＰからのレディービジー信号Ｒ／Ｂｎとブリッジレディービジー信号ＢＲＧ＿Ｒ／Ｂｎとの論理積を演算する。

なお、Ｒ／Ｂｎ管理回路１１５は、必ずしも複数のメモリチップＣＰからのレディービジー信号Ｒ／Ｂｎとブリッジレディービジー信号ＢＲＧ＿Ｒ／Ｂｎとの論理積を演算しなくてもよい。

また、第４の実施形態によれば、Ｒ／Ｂｎ管理回路１１５は、ブリッジレディービジー信号ＢＲＧ＿Ｒ／ＢｎをＲ／Ｂｎ情報１２３に記憶する。

よって、ホストＨＡは、複数のメモリチップＣＰのそれぞれに加えてブリッジチップＢＣｃがレディー状態であるかビジー状態であるかを一括に確認することが可能となる。

なお、ブリッジチップＢＣｃは、レジスタ読み出し用のコマンド（例えば、ステータスリードコマンド、ゲットフィーチャコマンド、または独自に定義されたレジスタ読み出し用のコマンド）に応じてＲ／Ｂｎ情報１２３をホストＨＡに出力する。

そして、ブリッジチップＢＣｃは、Ｒ／Ｂｎ情報１２３を読み出すためのコマンドをブリッジ制御期間において受信することができる。

よって、Ｒ／Ｂｎ情報１２３を読み出すためのコマンドがメモリチップＣＰに転送されない。その結果、メモリチップＣＰがＲ／Ｂｎ情報１２３を読み出すためのコマンドによって誤動作を行うことを抑制でき、これによって無駄な待ち時間の発生を抑制できる。その結果、ホストＨＡと複数のメモリチップＣＰとの間のデータ転送の速度が向上する。

なお、ブリッジチップＢＣｃは、Ｒ／Ｂｎ情報１２３を読み出すためのコマンドを非ブリッジ制御期間においても受信できるように構成されてもよい。

（第５の実施形態）
通常、ホストは、複数のメモリチップに対してリードを行う場合、データリードコマンドとデータアウトコマンドとの対を送信する必要がある。データリードコマンドとデータアウトコマンドとの対を、リードコマンド対、と表記する。各メモリチップは、データアウトコマンドに応じて最大で１ページ分のデータを出力できる。よって、ホストは、複数ページ分のデータを読み出したい場合には、複数のリードコマンド対を送信する必要がある。

出力対象のデータを保持しているメモリチップが複数存在する場合には、出力対象のデータを保持している複数のメモリチップを並列に動作させることによって、ブリッジチップは、当該複数のメモリチップから出力対象のデータの群を途切れなく取得することができる。

ブリッジチップに途切れなく取得された出力対象のデータの群を、ホストがブリッジチップから途切れなく取得できれば、ホストとブリッジチップとの間のデータ転送の効率を向上させることができる。しかしながら、前述されたように、ホストは、少なくともページ毎にリードコマンド対を送信する必要がある。リードコマンド対を送信している最中には、ホストとブリッジチップとの間のチャネルがリードコマンド対の転送のために占有されるため、ホストはブリッジチップからのデータの取得を停止しなくてはならない。つまり、ホストが複数のリードコマンド対を送信することに起因して、ホストと複数のメモリチップとの間のデータ転送の速度が低下する。

第５の実施形態では、独自のコマンドとしてマルチリードコマンドが定義されている。ブリッジチップは、ホストから１つのマルチリードコマンドを受信すると、当該マルチリードコマンドに応じて、リードコマンド対を複数、自律的に発生する。そして、ブリッジチップは、発生された複数のリードコマンド対のそれぞれをあて先のメモリチップに自律的に送信することができる。ブリッジチップは、複数のリードコマンド対に応じて出力された出力対象のデータの群を、途切れなく取得する。ホストは、リードコマンド対を送信する必要がないので、マルチリードコマンドの送信後は、ブリッジチップに途切れなく取得された出力対象のデータの群を、ブリッジチップから途切れなく取得することができる。

以下に、第５の実施形態について説明する。第５の実施形態は、第１の実施形態、第１の実施形態の変形例である変形例１、第２の実施形態、第２の実施形態の変形例である変形例２、第３の実施形態、または第４の実施形態とともに適用され得る。ここでは一例として、第１の実施形態、第２の実施形態、第３の実施形態、および第４の実施形態とともに第５の実施形態が適用される場合について説明する。

第５の実施形態にかかる半導体装置を半導体装置１ｄと表記する。第５の実施形態にかかるブリッジチップをブリッジチップＢＣｄと表記する。第１、第２、第３、または第４の実施形態と同じ構成要素には第１、第２、第３、または第４の実施形態と同じ符号を付す。また、第１、第２、第３、または第４の実施形態と同じ構成要素については簡略的に説明するか、または説明を省略する。

図１６は、第５の実施形態にかかる半導体装置１ｄの構成の一例を示す模式的な図である。半導体装置１ｄは、ブリッジチップＢＣｄおよびメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を備える。ここでは図２と同様に、メモリチップＣＰ１－１～ＣＰ１－４の代表として１つのメモリチップＣＰ１と、メモリチップＣＰ２－１～ＣＰ２－４の代表として１つのメモリチップＣＰ２とが描画されている。

各メモリチップＣＰは、メモリセルアレイ２０１、周辺回路２０２、およびページバッファ２０３を備える。

ブリッジチップＢＣｄは、コントローラ１０１ｄ、バッファメモリ１０２、及びチャネルインタフェース１０３を備える。コントローラ１０１ｄは、コマンドデコーダ１１１、マスク回路１１２、レジスタ１１３、ＲＥ／ＲＥｎ発生回路１１４ｂ、Ｒ／Ｂｎ管理回路１１５、およびコマンド発生回路１１８を備える。レジスタ１１３には、サイズ情報１２１、進捗情報１２２、およびＲ／Ｂｎ情報１２３が格納され得る。

なお、第５の実施形態では、バッファメモリ１０２は、２ページ以上の容量を有している。つまり、ブリッジチップＢＣｄは、メモリチップＣＰからリードされたデータを２ページ分以上、バッファすることが可能である。そして、ホストＨＡとブリッジチップＢＣｄとの間のデータ転送の速度は、ブリッジチップＢＣｄとメモリチップＣＰとの間のデータ転送の速度の２倍であることとする。

コマンド発生回路１１８は、ホストＨＡから受信したコマンドがマルチリードコマンドであるとコマンドデコーダ１１１が解釈した場合、マルチリードコマンドに従って、２以上のリードコマンド対を生成する。

図１７は、第５の実施形態にかかるマルチリードコマンドの構成の一例を示す模式的な図である。マルチリードコマンドは、本図に示されるように、マルチリードコマンドを表すコマンド値、アドレス初期値、間隔設定値、およびリード回数設定値を含む。

コマンド発生回路１１８は、アドレス初期値が示す位置に格納されているデータを読み出すためのリードコマンド対を初回に発生する。

間隔設定値は、リード位置の間隔を示す。コマンド発生回路１１８は、初回以降にリードコマンド対を発生する場合には、前回のリードコマンド対において出力対象のデータの位置の指定に使用されたアドレス値に対し、間隔設定値として与えられた値だけインクリメントすることによって、次のリードコマンド対において出力対象のデータの位置の指定に使用するアドレス値を算出する。

なお、フルのアドレス値、即ちメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４の範囲内の位置を一意に特定するためのアドレス値は、２つのチャネルＣＨ１，ＣＨ２のうちの１つを指定する第１ビット列と、１つのチャネルに接続された４個のメモリチップＣＰのうちの１つを指定する第２ビット列と、１つのメモリチップＣＰ内の１つのページを指定する第３ビット列と、１つのページ内の位置を指定する第４ビット列と、を含んでいる。

フルのアドレス値のうちの、第１ビット列、第２ビット列、および第３ビット列のそれぞれについて、間隔設定値が指定され得る。第１ビット列の間隔設定値がｘであり、第２ビット列の間隔設定値がｙであり、第３ビット列の間隔設定値がｚである場合に、これらの間隔設定値をまとめて、（ｘ，ｙ，ｚ）と表記することとする。

間隔設定値が（０，０，１）である場合、メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４のうちの、アドレス初期値の第１ビット列および第２ビット列の組み合わせによって特定されるメモリチップＣＰのみが、リードコマンド対の送信先とされる。リードコマンド対の送信先を、対象のメモリチップＣＰと表記する。コマンド発生回路１１８は、対象のメモリチップＣＰのアドレス初期値の第３ビット列が示すページを、リード位置とした初回のリードコマンド対を発生する。以降、コマンド発生回路１１８は、リード位置を１ページずつ進めながら、リードコマンド対を順次、発生する。

間隔設定値が（０，１，１）である場合、メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４のうちの、アドレス初期値の第１ビット列によって特定されるチャネルに接続された４個のメモリチップＣＰの全てが、リードコマンド対の送信先とされる。コマンド発生回路１１８は、アドレス初期値の第１ビット列および第２ビット列の組み合わせによって特定されるメモリチップＣＰの、アドレス初期値の第３ビット列が示すページを、リード位置とした初回のリードコマンド対を生成する。続いて、コマンド発生回路１１８は、第３ビット列を変更せずに第２ビット列を１ずつインクリメントしながら、３回分のリードコマンド対を順次、発生する。これによって、リードコマンド対の送信先とされた４個のメモリチップＣＰの全てに対し、同じ第３ビット列によって特定されるページをリード位置としたリードコマンド対が発生される。続いて、コマンド発生回路１１８は、第３ビット列を１だけインクリメントすることによって、リード位置を１ページだけ進める。そして、コマンド発生回路１１８は、第２ビット列を１ずつインクリメントしながら、４回分のリードコマンド対を順次、発生する。以降、コマンド発生回路１１８は、同様の動作を繰り返す。これによって、アドレス初期値の第１ビット列によって特定されるチャネルに接続された４個のメモリチップＣＰの全てから順次、ブリッジチップＢＣｄにデータを取得する動作が実現する。

間隔設定値が（１，１，１）である場合、メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４の全てが、リードコマンド対の送信先とされる。コマンド発生回路１１８は、アドレス初期値の第１ビット列および第２ビット列の組み合わせによって特定されるメモリチップＣＰの、アドレス初期値の第３ビット列が示すページを、リード位置とした初回のリードコマンド対を生成する。続いて、コマンド発生回路１１８は、第３ビット列を変更せずに第２ビット列を１ずつインクリメントしながら、３回分のリードコマンド対を順次、発生する。そして、コマンド発生回路１１８は、第１ビット列を１だけインクリメントし、その後、コマンド発生回路１１８は、第２ビット列を１ずつインクリメントしながら、４回分のリードコマンド対を順次、発生する。これによって、リードコマンド対の送信先とされた全てのメモリチップＣＰに対し、同じ第３ビット列によって特定されるページをリード位置としたリードコマンド対が発生される。続いて、コマンド発生回路１１８は、第３ビット列を１だけインクリメントすることによって、リード位置を１ページだけ進める。そして、コマンド発生回路１１８は、第１ビット列と第２ビット列とを１ずつインクリメントしながら、８回分のリードコマンド対を順次、発生する。コマンド発生回路１１８は、このような動作を繰り返し実行する。以降、コマンド発生回路１１８は、同様の動作を繰り返す。これによって、８個のメモリチップＣＰの全てから順次、ブリッジチップＢＣｄにデータを取得する動作が実現する。

リード回数設定値は、発生されるリードコマンド対の数の上限数である。コマンド発生回路１１８は、マルチリードコマンドを受信してから発生したリードコマンド対の数をカウントする。発生したリードコマンド対の数がリード回数設定値によって指定された数に到達すると、コマンド発生回路１１８は、リードコマンド対の発生を終了し、カウント値をリセットする。

なお、間隔設定値は必ずしも明示的にマルチリードコマンドに含まれていなくてもよい。例えば、マルチリードコマンドを表すコマンド値が複数用意されており、コマンド値によって間隔設定値が（０，０，１）、間隔設定値が（０，１，１）、および間隔設定値が（１，１，１）の何れかが指定できるように、マルチリードコマンドが構成されてもよい。

また、間隔設定値として設定される値は「１」に限定されない。例えば、第３ビット列にかかる間隔設定値として「２」が設定されることによって、リード位置が１ページ飛ばしに進められてもよい。

また、間隔設定値は設定可能でなくてもよい。例えば、マルチリードコマンドから間隔設定値が省略され、ブリッジチップＢＣｄは、マルチリードコマンドを受信した場合、決められた動作（例えば間隔設定値が（１，１，１）である場合の動作）のみ実行するように構成されてもよい。

なお、マルチリードコマンドに応じた動作では、ブリッジチップＢＣは各メモリチップＣＰからページ単位でデータを取得することとする。

図１８は、第５の実施形態にかかる複数のリードコマンド対の生成の動作を説明するためのフローチャートである。

まず、ホストＨＡによってブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）に遷移せしめされて（Ｓ１００１）、ブリッジ制御期間が開始する（Ｓ１００２）。ホストＨＡは、ブリッジ制御期間において、マルチリードコマンドをブリッジチップＢＣｄに供給することができる。

ブリッジチップＢＣｄは、マルチリードコマンドを受信する（Ｓ１００３）。そして、ホストＨＡによってブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態（Ｈレベル）に遷移せしめされる（Ｓ１００４）、これによってブリッジチップＢＣｄでは、ブリッジ制御期間が終了する（Ｓ１００５）。

続いて、ブリッジチップＢＣｄは、マルチリードコマンドに応じた動作を開始する。まず、コマンド発生回路１１８は、アドレス初期値が示すページを出力対象のデータとするリードコマンド対を発生する（Ｓ１００６）。

そして、コマンド発生回路１１８は、発生したリードコマンド対の数がリード回数設定値に達したか否かを判定する（Ｓ１００７）。発生したリードコマンド対の数がリード回数設定値に達していない場合（Ｓ１００７：Ｎｏ）、コマンド発生回路１１８は、アドレス値に対してインクリメントを行い（Ｓ１００８）、インクリメント後のアドレス値が示すページを出力対象のデータとするリードコマンド対を発生する（Ｓ１００９）。そして、制御がＳ１００７に移行する。

発生したリードコマンド対の数がリード回数設定値に達した場合（Ｓ１００７：Ｙｅｓ）、複数のリードコマンド対の生成の動作が終了する。

コマンド発生回路１１８によって生成された複数のリードコマンド対のそれぞれは、チャネルインタフェース１０３によってあて先のメモリチップＣＰに供給される。チャネルインタフェース１０３は、あて先のメモリチップＣＰがレディー状態でかつあて先のメモリチップＣＰが接続されたチャネルが空いていることを各メモリチップＣＰからのレディービジー信号Ｒ／ＢｎまたはＲ／Ｂｎ情報１２３に基づいて確認して、あて先のメモリチップＣＰへのリードコマンド対の送信を行う。

図１９は、第５の実施形態にかかるリードコマンド対のコマンドシーケンスの一例を示す模式的な図である。

なお、本図では、各メモリセルトランジスタは２ビット以上のデータを記憶することができることとする。つまり、ロウを共有するメモリセルトランジスタの群は、２以上のページのデータが格納され得る。

まず、メモリチップＣＰに対し、リードコマンド対のうちのデータリードコマンドの送信が実行される（Ｓ１１０１）。Ｓ１１０１では、ページ識別子ＩＰ、データリードコマンドを表すコマンド値Ｃ８、リード位置を表すアドレス値ＡＤＤ１０７、およびコマンド値Ｃ８と対を成すコマンド値Ｃ９が送信される。

アドレス値ＡＤＤ１０７は、カラムの位置を示すカラムアドレス値ＡＤＤ１０７－１と、ロウの位置を示すロウアドレス値ＡＤＤ１０７－２とを含んでいる。ページ識別子ＩＰは、ロウアドレス値ＡＤＤ１０７－２がロウを共有するメモリセルトランジスタの群に格納される複数ページの分のデータのうちの１つのページを指定する情報である。ページ識別子ＩＰと、ロウアドレス値ＡＤＤ１０７－２と、の組み合わせによって、１つのページが特定される。

カラムアドレス値ＡＤＤ１０７－１は、ページ内の位置を示す。つまり、カラムアドレス値ＡＤＤ１０７－１は、前述した第４ビット列に相当する。

データリードコマンドのあて先のメモリチップＣＰは、当該データリードコマンドを受信すると、周辺回路２０２は、センス動作を実行する。つまり、周辺回路２０２は、指定されたページをメモリセルアレイ２０１からページバッファ２０３に読み出す。センス動作が完了すると、メモリチップＣＰは、データアウトプットコマンドに応じたデータの出力が可能になる。

センス動作が開始すると、周辺回路２０２は、レディービジー信号Ｒ／Ｂｎをビジー状態に遷移させる（Ｓ１１０２）。センス動作が完了すると、周辺回路２０２は、レディービジー信号Ｒ／Ｂｎをビジー状態からレディー状態に遷移させる（Ｓ１１０３）。つまり、メモリチップＣＰがセンス動作を完了したか否かは、レディービジー信号Ｒ／Ｂｎに基づいて判断することが可能である。

センス動作が完了した後に、メモリチップＣＰに対し、データアウトプットコマンドの送信が実行される（Ｓ１１０４）。Ｓ１１０４で送信されるデータアウトプットコマンドの構成は、第２の実施形態において説明されたデータアウトプットコマンドと同様である。具体的には、データアウトプットコマンドは、データアウトプットコマンドを表すコマンド値Ｃ３，Ｃ４と、アドレス値ＡＤＤ１０８と、によって構成されている。

アドレス値ＡＤＤ１０８は、カラムの位置を示すカラムアドレス値ＡＤＤ１０８－１と、ロウの位置を示すロウアドレス値ＡＤＤ１０８－２とを含んでいる。データアウトプットコマンドに含まれるアドレス値１０８は、ページバッファ２０３に格納されたデータのうちの出力対象のデータの先頭の位置を表してさえいればよい。よって、アドレス値１０８にロウアドレス値１０８－２は不要である。しかしながら、慣用的に、ロウアドレス値ＡＤＤ１０８－２は、データリードコマンドに含まれるロウアドレス値１０７－２と等しい値が使用される。

データアウトプットコマンドに含まれるカラムアドレス値ＡＤＤ１０８－１は、データリードコマンドに含まれるカラムアドレス値１０７－１と異なる値が使用され得る。

なお、第５の実施形態では、マルチリードコマンドに応じて各メモリチップＣＰからページ単位でデータが取得されることとしている。よって、マルチリードコマンドに応じて発生されたリードコマンド対の場合、カラムアドレス値ＡＤＤ１０７－１およびカラムアドレス値ＡＤＤ１０８－１のそれぞれは、ページの先頭を表す。

データアウトプットコマンドを受信したメモリチップＣＰは、データの出力を開始する（Ｓ１１０５）。この手順は、第２の実施形態で説明された手順と同様である。

チャネルインタフェース１０３は、複数のメモリチップＣＰに複数のリードコマンド対を送信する際には、複数のメモリチップＣＰがインターリーブ方式で動作するよう、複数のリードコマンド対の送信タイミングを調整する。

図２０は、第５の実施形態にかかるリードコマンド対の送信タイミングの一例を説明するためのタイミングチャートである。本図に示される例では、半導体装置１は１６個のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４，ＣＰ３－１～ＣＰ３－４，ＣＰ４－１～ＣＰ４－４を備えていることとする。そして、メモリチップＣＰ１－１～ＣＰ１－４はチャネルＣＨ１を介してブリッジチップＢＣｄに接続され、メモリチップＣＰ２－１～ＣＰ２－４はチャネルＣＨ２を介してブリッジチップＢＣｄに接続され、メモリチップＣＰ３－１～ＣＰ３－４はチャネルＣＨ３を介してブリッジチップＢＣｄに接続され、メモリチップＣＰ４－１～ＣＰ４－４はチャネルＣＨ４を介してブリッジチップＢＣｄに接続されていることとする。また、ここでは一例として、間隔設定値は（１，１，１）である場合について説明する。

図２０において、斜線でハッチングされた矩形は、データリードコマンドの送信期間を表す。黒塗りの矩形は、センス動作の実行期間を表す。ドットでハッチングされた矩形は、データアウトプットコマンドの送信期間を表す。データ名ＤＸ（Ｘは整数）が記された白抜きの矩形は、出力対象のデータＤＸの転送期間を表す。

ホストＨＡからブリッジチップＢＣｄにマルチリードコマンドが供給されると（Ｓ１，時刻ｔ０）、コマンド発生回路１１８が、マルチリードコマンドに応じて、複数のリードコマンド対を生成する。そして、チャネルインタフェース１０３は、生成された複数のリードコマンド対の供給を開始する（時刻ｔ１）。

具体的には、チャネルインタフェース１０３は、まず、それぞれ異なるチャネルに接続された４個のメモリチップＣＰ１－１，ＣＰ２－１，ＣＰ３－１，ＣＰ４－１に並列にデータリードコマンドを送信する。次に、４個のメモリチップＣＰ１－２，ＣＰ２－２，ＣＰ３－２，ＣＰ４－２に並列にデータリードコマンドを送信する。次に、４個のメモリチップＣＰ１－３，ＣＰ２－３，ＣＰ３－３，ＣＰ４－３に並列にデータリードコマンドを送信する。次に、４個のメモリチップＣＰ１－４，ＣＰ２－４，ＣＰ３－４，ＣＰ４－４に並列にデータリードコマンドを送信する。これによって、１６個のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４，ＣＰ３－１～ＣＰ３－４，ＣＰ４－１～ＣＰ４－４の全てに１つずつデータリードコマンドが供給される。

１６個のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４，ＣＰ３－１～ＣＰ３－４，ＣＰ４－１～ＣＰ４－４のそれぞれは、データリードコマンドに応じてセンス動作を実行する。そして、４個のメモリチップＣＰ１－１，ＣＰ２－１，ＣＰ３－１，ＣＰ４－１がセンス動作を完了する（時刻ｔ２）。すると、チャネルインタフェース１０３は、４個のメモリチップＣＰ１－１，ＣＰ２－１，ＣＰ３－１，ＣＰ４－１にデータアウトコマンドを供給する。

ここで、チャネルインタフェース１０３は、１つのメモリチップＣＰからページの半分を取得したタイミングで次のメモリチップＣＰからページの取得が開始されるように、４個のメモリチップＣＰ１－１，ＣＰ２－１，ＣＰ３－１，ＣＰ４－１に時間間隔をあけて順番にデータアウトコマンドを供給する。

具体的には、メモリチップＣＰ１－１から１ページ分のデータＤ１の半分の取得が完了すると、メモリチップＣＰ２－１から１ページ分のデータＤ２の取得が開始されるように、メモリチップＣＰ２－１に対してデータアウトプットコマンドを供給する。メモリチップＣＰ２－１から１ページ分のデータＤ２の半分の取得が完了すると、メモリチップＣＰ３－１から１ページ分のデータＤ３の取得が開始されるように、メモリチップＣＰ３－１に対してデータアウトプットコマンドを供給する。メモリチップＣＰ３－１から１ページ分のデータＤ３の半分の取得が完了すると、メモリチップＣＰ４－１から１ページ分のデータＤ４の取得が開始されるように、メモリチップＣＰ４－１に対してデータアウトプットコマンドを供給する。

データＤ１の取得が完了すると、チャネルインタフェース１０３は、データＤ１７をリードするためのデータリードコマンドをメモリチップＣＰ１－１に送信する。データＤ２の取得が完了すると、チャネルＣＨ２が空くので、チャネルインタフェース１０３は、データＤ１８をリードするためのデータリードコマンドをメモリチップＣＰ２－１に送信する。データＤ３の取得が完了すると、チャネルＣＨ３が空くので、チャネルインタフェース１０３は、データＤ１９をリードするためのデータリードコマンドをメモリチップＣＰ３－１に送信する。データＤ４の取得が完了すると、チャネルＣＨ４が空くので、チャネルインタフェース１０３は、データＤ２０をリードするためのデータリードコマンドをメモリチップＣＰ４－１に送信する。

４個のメモリチップＣＰ１－１，ＣＰ２－１，ＣＰ３－１，ＣＰ４－１のそれぞれは、データリードコマンドに応じてセンス動作を開始する。

各チャネルは、４個のメモリチップＣＰ１－１，ＣＰ２－１，ＣＰ３－１，ＣＰ４－１のうちの自身に接続されているメモリチップＣＰにデータリードコマンドが供給された後、利用可能になる。よって、チャネルインタフェース１０３は、次の４個のメモリチップＣＰ１－２，ＣＰ２－２，ＣＰ３－２，ＣＰ４－２へのデータアウトコマンドの供給を行う。

チャネルインタフェース１０３は、４個のメモリチップＣＰ１－２，ＣＰ２－２，ＣＰ３－２，ＣＰ４－２へのデータアウトコマンドの供給を行う際にも、１つのメモリチップＣＰからページの半分を取得したタイミングで次のメモリチップＣＰからページの取得が開始されるように、４個のメモリチップＣＰ１－２，ＣＰ２－２，ＣＰ３－２，ＣＰ４－２に時間間隔をあけて順番にデータアウトコマンドを供給する。

さらに、メモリチップＣＰ１－２からのデータＤ５の取得が完了すると、チャネルインタフェース１０３は、データＤ２１をリードするためのデータリードコマンドをメモリチップＣＰ１－２に送信する。メモリチップＣＰ２－２からのデータＤ６の取得が完了すると、チャネルＣＨ２が空くので、チャネルインタフェース１０３は、データＤ２２をリードするためのデータリードコマンドをメモリチップＣＰ２－２に送信する。メモリチップＣＰ３－２からのデータＤ７の取得が完了すると、チャネルＣＨ３が空くので、チャネルインタフェース１０３は、データＤ２３をリードするためのデータリードコマンドをメモリチップＣＰ３－３に送信する。メモリチップＣＰ４－２からのデータＤ８の取得が完了すると、チャネルＣＨ４が空くので、チャネルインタフェース１０３は、データＤ２４をリードするためのデータリードコマンドをメモリチップＣＰ４－２に送信する。

４個のメモリチップＣＰ１－２，ＣＰ２－２，ＣＰ３－２，ＣＰ４－２のそれぞれは、データリードコマンドに応じてセンス動作を実行する。

チャネルインタフェース１０３、次の４個のメモリチップＣＰ１－３，ＣＰ２－３，ＣＰ３－３，ＣＰ４－３へのデータアウトコマンドの供給を行う。

このように、チャネルインタフェース１０３は、各チャネルにおいて、１つのメモリチップＣＰがセンス動作を実行している時に次のメモリチップＣＰにチャネルを介してアクセス（コマンドの送信およびデータの取得）を実行する、という動作を、４チャネルで並列に実行する。これによって、ブリッジチップＢＣｄは、複数のメモリチップＣＰからデータを途切れなく取得することができる。

ブリッジチップＢＣｄのコントローラ１０１ｄは、第３の実施形態で述べたように、各データＤＸのうちの半分を取得したタイミングでホストＨＡに進捗情報１２２を通知する（図２０には不図示）。ホストＨＡは、進捗情報１２２に応じてデータＤＸの取得を開始する。ホストＨＡとブリッジチップＢＣｄとの間のデータ転送の速度は、ブリッジチップＢＣｄとメモリチップＣＰとの間のデータ転送の速度の２倍である。よって、ホストＨＡは、メモリチップＣＰからブリッジチップＢＣに各データＤＸが取得されたときに要した時間の半分の時間で各データＤＸを取得することができる。

また、バッファメモリ１０２は、２ページ以上の容量を有している。よって、ブリッジチップＢＣｄは、１つのデータＤＸがバッファメモリ１０２に格納されている状態で、次のデータＤＸを取得することができる。図２０に示された例では、１つのメモリチップＣＰからページの半分を取得したタイミングで次のメモリチップＣＰからページの取得が開始されるようにデータアウトプットコマンドの供給タイミングが制御されている。また、ホストＨＡは、データリードコマンドおよびデータアウトプットコマンドの何れもデータＤＸ毎に送信する必要がない。チャネルＣＨ０は、マルチリードコマンドの送信後はコマンド送信に占有されることがない。よって、ホストＨＡは、データＤＸの取得を完了すると、すぐに次のデータＤＸの取得を開始することができる。つまり、バッファメモリ１０２に途切れなく取得される複数のデータＤＸを、ホストＨＡは、途切れなく取得することができる。

このように、第５の実施形態によれば、ブリッジチップＢＣｄは、マルチリードコマンドに応じて複数のリードコマンド対を発生する。そして、ブリッジチップＢＣｄは、発生した複数のリードコマンド対のそれぞれをあて先のメモリチップＣＰに順次送信する。ブリッジチップＢＣｄは、複数のメモリチップＣＰから順次出力されるデータをバッファメモリ１０２に順次バッファする。そして、ブリッジチップＢＣｄは、バッファメモリ１０２にバッファされたデータをホストＨＡに出力する。

ホストＨＡは、複数のリードコマンド対の送信にチャネルＣＨ０を使用する必要がなく、ブリッジチップＢＣｄからデータを取得することができる。よって、ホストＨＡと複数のメモリチップＣＰとの間のデータ転送の速度が向上する。

なお、ブリッジチップＢＣｄは、複数のリードコマンド対のそれぞれにかかるリード位置を示すアドレス値を、インクリメントによって順次取得する。

（第６の実施形態）
第５の実施形態では、ブリッジチップＢＣｄは、アドレス値に対するインクリメントによって複数のリード位置を取得し、複数のリード位置からデータを取得するための複数のリードコマンド対を自律的に発行した。

これに対し、第６の実施形態では、ブリッジチップは、予めホストがから供給されたアドレス値のリストからリード位置を取得する。

以下に、第６の実施形態について説明する。第６の実施形態は、第１の実施形態、第１の実施形態の変形例である変形例１、第２の実施形態、第２の実施形態の変形例である変形例２、第３の実施形態、または第４の実施形態とともに適用され得る。ここでは一例として、第１の実施形態、第２の実施形態、第３の実施形態、または第４の実施形態とともに第６の実施形態が適用される場合について説明する。

第６の実施形態にかかる半導体装置を半導体装置１ｅと表記する。第６の実施形態にかかるブリッジチップをブリッジチップＢＣｅと表記する。第１～第５の実施形態のいずれかと同じ構成要素には第１～第５の実施形態のいずれかと同じ符号を付す。また、第１～第５の実施形態の何れかと同じ構成要素については簡略的に説明するか、または説明を省略する。

図２１は、第６の実施形態にかかる半導体装置１ｅの構成の一例を示す模式的な図である。半導体装置１ｅは、ブリッジチップＢＣｅおよびメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を備える。ここでは図２と同様に、メモリチップＣＰ１－１～ＣＰ１－４の代表として１つのメモリチップＣＰ１と、メモリチップＣＰ２－１～ＣＰ２－４の代表として１つのメモリチップＣＰ２とが描画されている。

各メモリチップＣＰは、メモリセルアレイ２０１、周辺回路２０２、およびページバッファ２０３を備える。

ブリッジチップＢＣｅは、コントローラ１０１ｅ、バッファメモリ１０２、及びチャネルインタフェース１０３を備える。コントローラ１０１ｅは、コマンドデコーダ１１１、マスク回路１１２、レジスタ１１３、ＲＥ／ＲＥｎ発生回路１１４ｂ、Ｒ／Ｂｎ管理回路１１５、およびコマンド発生回路１１８ｅを備える。レジスタ１１３には、サイズ情報１２１、進捗情報１２２、Ｒ／Ｂｎ情報１２３、およびアドレステーブル１２４が格納され得る。

コマンド発生回路１１８ｅは、ホストＨＡから受信したコマンドがマルチリードコマンドであるとコマンドデコーダ１１１が解釈した場合、アドレステーブル１２４に従って２以上のリードコマンド対を生成する。

図２２は、第６の実施形態にかかるアドレステーブル１２４のデータ構造の一例を示す図である。本図に示されるように、アドレステーブル１２４は、２以上のアドレス値が記憶されたリストである。アドレステーブル１２４に記憶された各アドレス値は、チャネルを指定する第１ビット列、メモリチップＣＰを指定する第２ビット列、ページを指定する第３ビット列、およびページ内の位置を指定する第４ビット列を含む、フルのアドレス値である。アドレステーブル１２４に記憶された各アドレス値は、リード位置を示す。

コマンド発生回路１１８ｅは、アドレステーブル１２４に記憶された各アドレス値について１つのリードコマンド対を生成する。コマンド発生回路１１８ｅは、アドレステーブル１２４の先頭位置から順番にアドレス値を取得して、取得されたアドレス値をリード位置とするリードコマンド対を発生する。なお、アドレステーブル１２４からのアドレス値の取得の順番はこれに限定されない。

また、アドレステーブル１２４は、チャネル毎に個別に用意されていてもよい。また、アドレステーブル１２４は、チップ毎に個別に用意されていてもよい。

図２３は、第６の実施形態にかかるアドレステーブル１２４の書き込み方法を説明するためのタイミングチャートである。

まず、ホストＨＡは、ブリッジチップＢＣｅに宛ててアドレステーブル１２４を送信するために、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）に遷移させる（Ｓ１２０１）。これによって、ブリッジ制御期間が開始する。

続いて、ホストＨＡは、ブリッジチップＢＣｅのレジスタ１１３にアドレステーブル１２４を書き込むために、アドレステーブル設定コマンドを送信する（Ｓ１２０２）。Ｓ１２０２では、ホストＨＡは、アドレステーブル設定コマンドを表すコマンド値Ｃ１０、およびレジスタ１１３におけるアドレステーブル１２４の書き込み位置を示すアドレス値ＡＤＤ１０９をこの順番で送信する。

Ｓ１２０２のアドレステーブル設定コマンドの送信はブリッジ制御期間において実行されるので、ブリッジチップＢＣｅでは、コントローラ１０１ｅは、受信したコマンドは自身に宛てたものであると解釈する。また、コマンドデコーダ１１１は、受信したコマンドはアドレステーブル設定コマンドであると解釈する。

続いて、ホストＨＡは、データＤ１１０を送信することができる（Ｓ１２０３）。Ｄ１１０は、アドレステーブル１２４の内容である。Ｓ１２０３では、ホストＨＡは、アドレステーブル１２４の内容、即ちアドレステーブル１２４に格納された全てのアドレス値およびエンドコード、をデータ信号［７：０］としてバーストでブリッジチップＢＣｅに供給する。なお、アドレステーブル１２４の供給方法は、かならずしもバーストでの供給に限定されない。ホストＨＡは、アドレステーブル１２４の内容を複数に分割して、分割された内容毎にアドレステーブル設定コマンドとともにアドレステーブル１２４を供給してもよい。

コントローラ１０１ｅは、受信したアドレステーブル１２４を、レジスタ１１３のアドレス値ＡＤＤ１０９が示す位置に格納する。

ホストＨＡは、データＤ１１０の送信が完了すると、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ状態（Ｈレベル）に遷移させる（Ｓ１２０４）。これによって、ブリッジ制御期間が終了する。そして、アドレステーブル１２４の書き込みにかかる動作が完了する。

図２４は、第６の実施形態にかかる複数のリードコマンド対の生成の動作を説明するためのフローチャートである。

まず、ホストＨＡによって、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）に遷移される（Ｓ１３０１）。これによって、ブリッジ制御期間が開始する（Ｓ１３０２）。

続いて、ホストＨＡからブリッジチップＢＣｅにマルチリードコマンドを受信する（Ｓ１３０３）。

第６の実施形態では、マルチリードコマンドは、マルチリードコマンドを表すコマンド値を少なくとも含む。マルチリードコマンドは、アドレス初期値または間隔設定値を含まなくてもよい。マルチリードコマンドは、アドレステーブル１２４が格納されている位置を示すアドレス値を含んでいてもよい。また、アドレステーブル１２４は、リード回数設定値を含んでいてもよい。ここでは、マルチリードコマンドはリード回数設定値を含むこととする。

Ｓ１３０３に続いて、ホストＨＡによって、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態（Ｈレベル）に遷移される（Ｓ１３０４）。これによって、ブリッジ制御期間が終了する（Ｓ１３０５）。

ブリッジチップＢＣｅがマルチリードコマンドを受信した際には、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）に維持されているので、コントローラ１０１ｅは、受信したコマンドは自身に宛てたものであると解釈する。また、コマンドデコーダ１１１は、受信したコマンドはマルチリードコマンドであると解釈する。そして、コマンド発生回路１１８ｅは、マルチリードコマンドに応じた動作を開始する。

まず、コマンド発生回路１１８ｅは、アドレステーブル１２４から１つのレコードを取得する（Ｓ１３０６）。初回は、コマンド発生回路１１８ｅは、アドレステーブル１２４の先頭から１つのレコードを取得する。

続いて、コマンド発生回路１１８ｅは、取得されたレコードがエンドコードであるか否かを判定する（Ｓ１３０７）。取得されたレコードがエンドコードでない場合（Ｓ１３０７：Ｎｏ）、つまり取得されたレコードがアドレス値である場合、コマンド発生回路１１８ｅは、取得されたアドレス値をリード位置とするリードコマンド対を発生する（Ｓ１３０８）。

そして、コマンド発生回路１１８ｅは、発生したリードコマンド対の数がリード回数設定値に達したか否かを判定する（Ｓ１３０９）。発生したリードコマンド対の数がリード回数設定値に達していない場合（Ｓ１３０９：Ｎｏ）、制御がＳ１３０６に移行して、後続するレコードの取得が実行される。

取得されたレコードがエンドコードである場合（Ｓ１３０７：Ｙｅｓ）、または発生したリードコマンド対の数がリード回数設定値に達した場合（Ｓ１３０９：Ｙｅｓ）、複数のリードコマンド対の生成の動作が終了する。

図２１に説明を戻す。
コマンド発生回路１１８ｅによって生成された複数のリードコマンド対のそれぞれは、チャネルインタフェース１０３によってあて先のメモリチップＣＰに供給される。チャネルインタフェース１０３は、あて先のメモリチップＣＰがレディー状態でかつあて先のメモリチップＣＰが接続されたチャネルが空いていることを各メモリチップＣＰからのレディービジー信号Ｒ／ＢｎまたはＲ／Ｂｎ情報１２３に基づいて確認して、あて先のメモリチップＣＰへのリードコマンド対の送信を行う。

また、チャネルインタフェース１０３は、アドレステーブル１２４によって示された第５の実施形態と同様に、各チャネルにおいて、１つのメモリチップＣＰがセンス動作を実行している時に次のメモリチップＣＰへのアクセス（コマンドの送信およびデータの取得）を実行する。また、チャネルインタフェース１０３は、１つのメモリチップＣＰがセンス動作を実行している時に次のメモリチップＣＰへのアクセス（コマンドの送信およびデータの取得）を実行するという動作を、複数のチャネルで並列に実行することができる。これによって、ブリッジチップＢＣeは、複数のメモリチップＣＰからデータを途切れなく取得することができる。

また、チャネルインタフェース１０３は、第５の実施形態と同様に、１つのメモリチップＣＰから半ページ分のデータを取得したタイミングで次のメモリチップＣＰからデータの取得が開始されるようにデータアウトプットコマンドの供給タイミングを制御することができる。

ブリッジチップＢＣｅのコントローラ１０１ｅは、半ページ分のデータを取得したタイミングでホストＨＡに進捗情報１２２を通知する。ホストＨＡは、進捗情報１２２に応じてそのデータの取得を開始する。ホストＨＡとブリッジチップＢＣｅとの間のデータ転送の速度は、ブリッジチップＢＣｅとメモリチップＣＰとの間のデータ転送の速度の２倍である。よって、ホストＨＡは、メモリチップＣＰからブリッジチップＢＣに各データＤＸが取得されたときに要した時間の半分の時間で各データＤＸを取得することができる。

よって、第６の実施形態によれば、アドレステーブル１２４の構成次第によって、図２０に示された動作が可能である。よって、バッファメモリ１０２に途切れなく取得された複数のデータＤＸを、ホストＨＡは、途切れなく取得することができる。

このように、第６の実施形態によれば、ブリッジチップＢＣｅは、ホストＨＡから読み出し対象のデータの位置を示すアドレス値の一覧であるアドレステーブル１２４を受信して、受信したアドレステーブル１２４をレジスタ１１３に格納する。そして、ブリッジチップＢＣｅは、アドレステーブル１２４に基づいて複数のリードコマンド対を発生する。

ホストＨＡは、複数のリードコマンド対の送信にチャネルＣＨ０を使用する必要がなく、ブリッジチップＢＣｄからデータを取得することができる。よって、ホストＨＡと複数のメモリチップＣＰとの間のデータ転送の速度が向上する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ 半導体装置、ＨＡ ホスト、ＣＰ メモリチップ、ＳＹＳ ストレージシステム、ＢＣ，ＢＣａ，ＢＣｂ，ＢＣｃ，ＢＣｄ，ＢＣｅ ブリッジチップ、２ 外部端子群、１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０１ｅ コントローラ、１０２ バッファメモリ、１０３ チャネルインタフェース、１１１ コマンドデコーダ、１１２ マスク回路、１１３ レジスタ、１１４，１１４ｂ ＲＥ／ＲＥｎ発生回路、１１５ Ｒ／Ｂｎ管理回路、１１８，１１８ｅ コマンド発生回路、１２１ サイズ情報、１２２ 進捗情報、１２３ Ｒ／Ｂｎ情報、１２４ アドレステーブル、２０１ メモリセルアレイ、２０２ 周辺回路、２０３ ページバッファ。

Claims (10)

1. ホストから第１信号が入力される端子群が電気的に接続された第１チップと、
   前記第１チップが電気的に接続され、それぞれはレディービジー信号を出力することができる複数の第２チップと、
   前記レディービジー信号を転送する複数の第１信号線と、
   を備え、
   前記複数の第２チップは、前記複数の第１信号線のいずれかによって個別に第１チップに接続されている、
   半導体装置。
2. 前記第１チップは、第１メモリを備え、
   前記複数の第１信号線を介して供給された前記複数の第２チップからのレディービジー信号の内容を第２チップ毎に個別に記憶した第１情報を前記第１メモリに格納する、
   請求項１に記載の半導体装置。
3. 前記端子群は、前記ホストから第２信号が入力され、
   前記第１チップは、前記第２信号に応じて前記第１情報を前記ホストに出力する、
   請求項２に記載の半導体装置。
4. 前記ホストと前記第１チップとは、第２信号線で接続され、
   前記第１チップは、前記複数の第２チップからのレディービジー信号に対して論理積を含む演算を実行する回路を備え、前記回路からの出力信号を前記第２信号線を介して前記ホストに出力する、
   請求項１から３の何れか一項に記載の半導体装置。
5. 前記第１チップは、前記第１チップに関するレディービジー信号を生成し、
   前記回路は、前記複数の第２チップからのレディービジー信号と前記第１チップに関するレディービジー信号との論理積を演算する、
   請求項４に記載の半導体装置。
6. 前記端子群は、前記ホストから第３信号が入力され、
   前記第１チップは、
   前記第１信号を前記複数の第２チップに転送する第１モードと、前記第１信号を前記第２チップに転送せずに前記第１信号に応じた動作を実行する第２モードと、で動作可能に構成され、
   前記第３信号に応じて前記第１モードと前記第２モードとの間の切り替えを実行するように構成され、
   前記第２モードにおいて前記第２信号を受信する、
   請求項３に記載の半導体装置。
7. 前記複数の第２チップのそれぞれは、第２メモリを備え、
   前記端子群は、前記ホストから第１コマンドが入力され、
   前記第１チップは、
   第３メモリをさらに備え、
   前記第１コマンドに応じて複数の第２コマンドを発生し、前記複数の第２コマンドのそれぞれは、前記複数の第２チップのいずれか１つが備える前記第２メモリ内のデータを読み出すコマンドであり、
   発生された前記複数の第２コマンドのそれぞれを前記複数の第２チップのうちのあて先の第２チップに送信し、
   前記複数の第２チップが前記第２コマンドに応じて出力するデータを順次、前記第３メモリにバッファし、
   前記第３メモリにバッファされた前記データを前記ホストに出力する、
   請求項１から６の何れか一項に記載の半導体装置。
8. 前記第１チップは、前記複数の第２コマンドにかかる前記第２メモリ内における読み出し対象のデータの位置を、アドレス値に対するインクリメントによって順次取得する、
   請求項７に記載の半導体装置。
9. 前記第１チップは、
   第１メモリを備え、
   前記ホストから読み出し対象のデータの位置を示すアドレス値の一覧を受信して、受信した前記一覧を前記第１メモリに格納し、
   前記一覧に基づいて前記複数の第２コマンドを発生する、
   請求項７に記載の半導体装置。
10. 第１チップを制御する方法であって、前記第１チップは、ホストから第１信号が入力される端子群が電気的に接続され、それぞれはレディービジー信号を出力することができる複数の第２チップが電気的に接続され、
    前記方法は、
    前記複数の第２チップが出力するレディービジー信号を個別に受信すること、
    を含む。

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