JP2022030805A - 磁気センサ及びその製造方法 - Google Patents

Abstract

【課題】アセンブリ時の作業効率を高めつつ、センサチップの素子形成面と集磁体の隙間をできるだけ小さくするとともに、製品間におけるばらつきが一定の範囲内に収まるよう、隙間の大きさをコントロールする。
【解決手段】磁気センサ１０は、素子形成面２０ａが基板２の表面に対して垂直となるよう基板に搭載されたセンサチップ２０と、表面３１が素子形成面２０ａと向かい合うよう基板に搭載された集磁体３０とを備える。集磁体３０は表面３１の反対側に位置する表面３２を有し、表面３１，３２の両方が平坦化されている。これにより、素子形成面２０ａと集磁体３０の隙間が縮小されるとともに、製品間におけるばらつきが低減する。しかも、表面３２も平坦化されていることから、基板２に集磁体３０を搭載する際にセンサチップに対する方向性がなくなり、アセンブリ時の作業効率も高められる。
【選択図】図２

Description

本発明は磁気センサ及びその製造方法に関し、特に、基板の表面に搭載されたセンサチップ及び集磁体からなる磁気センサ及びその製造方法に関する。

磁気センサは、電流計や磁気エンコーダなどに広く用いられている。磁気センサには、検出感度を高めることを目的として、センサチップに磁束を集めるための集磁体が設けられることがある。例えば、特許文献１には、素子形成面が基板に対して垂直となるよう基板に搭載されたセンサチップと、端部が素子形成面と向かい合うよう基板に搭載された集磁体とを備える磁気センサが開示されている。

特許文献１に記載された磁気センサは、素子形成面が基板に対して垂直となるよう、センサチップを９０°寝かせて基板に搭載していることから、長さの長い集磁体を用いた場合であっても、集磁体を基板上に安定的に保持できるという利点を有している。

特開２０１７－０９０１９２号公報

しかしながら、集磁体の加工精度が低いと、センサチップの素子形成面と集磁体が完全に密着せず、両者間に僅かな隙間が生じることがある。この隙間は、磁界の検出感度に大きな影響を与えることから、できるだけ小さいことが望ましく、且つ、製品間におけるばらつきが一定の範囲内に収まるよう、隙間の大きさをコントロールすることが望ましい。

ここで、センサチップの素子形成面と集磁体の隙間をできるだけ小さくするとともに、製品間におけるばらつきが一定の範囲内に収まるよう、隙間の大きさをコントロールするためには、素子形成面と向かい合う集磁体の表面を研削又は研磨することによって平坦化する方法が考えられる。

しかしながら、集磁体が略直方体形状である場合、素子形成面と向かい合う表面のみを平坦化すると、基板に集磁体を搭載する際に集磁体の向きを確認する作業が必要となり、作業効率が低下するという問題があった。

したがって、本発明は、アセンブリ時の作業効率を高めつつ、センサチップの素子形成面と集磁体の隙間をできるだけ小さくするとともに、製品間におけるばらつきが一定の範囲内に収まるよう、隙間の大きさをコントロール可能な磁気センサ及びその製造方法を提供することを目的とする。

本発明による磁気センサは、基板と、感磁素子が形成された素子形成面を有し、素子形成面が基板の表面に対して垂直となるよう、基板の表面に搭載されたセンサチップと、第１の表面がセンサチップの素子形成面と向かい合うよう、基板の表面に搭載された集磁体とを備え、集磁体は第１の表面の反対側に位置する第２の表面を有し、第１及び第２の表面が平坦化されていることを特徴とする。

本発明によれば、集磁体の第１の表面の平坦性が高められていることから、センサチップの素子形成面と集磁体の隙間をできるだけ小さくするとともに、製品間におけるばらつきが一定の範囲内に収まるよう、隙間の大きさをコントロールすることが可能となる。しかも、第１の表面の反対側に位置する第２の表面も平坦化されていることから、基板に集磁体を搭載する際に、センサチップに対する方向性がなくなる。これにより、アセンブリ時の作業効率も高められる。

本発明において、集磁体は基板の表面と向かい合う第３の表面を有し、第３の表面が平坦化されていても構わない。これによれば、集磁体の第３の表面が基板にほぼ隙間なく密着することから、基板と集磁体の間の隙間のばらつきに起因するセンサチップの素子形成面と集磁体の隙間のばらつきを低減することができる。しかも、集磁体の第３の表面と基板との摩擦が低減することから、アセンブリ時に集磁体を基板上で滑らせるようにしてセンサチップに当接させる作業が行いやすくなる。

本発明において、集磁体は第３の表面の反対側に位置する第４の表面を有し、第３及び第４の表面が平坦化されていても構わない。これによれば、基板に集磁体を搭載する際に、基板に対する方向性もなくなることから、アセンブリ時の作業効率がより高められる。

本発明において、集磁体は第１乃至第４の表面と直交する第５及び第６の表面を有し、第５及び第６の表面が平坦化されていても構わない。これによれば、例えば第５又は第６の表面が基板と向き合うよう集磁体を搭載する仕様の製品に流用した場合であっても、アセンブリ時の作業効率が高められる。

本発明において、第１乃至第４の表面の平坦性が第５及び第６の表面の平坦性よりも高くても構わない。これによれば、第５及び第６の表面を平坦化する工程を簡素化することができる。

本発明において、第１及び第２の表面の算術平均うねりＷａは、０．１μｍ以下であっても構わない。これによれば、素子形成面と集磁体の隙間に起因する検出感度の低下を大幅に低減することができるとともに、製品間における検出感度のばらつきを大幅に抑えることが可能となる。

本発明において、集磁体はフェライト材料からなるものであっても構わない。フェライト材料は、切断加工したままの状態では平坦性が低いものの、研削又は研磨によって第１及び第２の表面を平坦化することが可能となる。

本発明による磁気センサの製造方法は、磁性材料からなるブロックから集磁体を切り出す第１の工程と、集磁体の互いに反対側に位置する第１及び第２の表面を研削又は研磨することによって、第１及び第２の表面の平坦化する第２の工程と、感磁素子が形成された素子形成面が基板の表面に対して垂直となるよう、センサチップを基板の表面に搭載する第３の工程と、第１の表面がセンサチップの素子形成面と向かい合うよう、基板の表面に集磁体を搭載する第４の工程とを備えることを特徴とする。

本発明によれば、集磁体の第１の表面の平坦性が高められていることから、センサチップの素子形成面と集磁体の隙間をできるだけ小さくするとともに、製品間におけるばらつきが一定の範囲内に収まるよう、隙間の大きさをコントロールすることが可能となる。しかも、第１の表面の反対側に位置する第２の表面も平坦化されていることから、基板に集磁体を搭載する際に、センサチップに対する方向性がなくなる。これにより、アセンブリ時の作業効率も高められる。

第２の工程においては、第１及び第２の表面と直交する第３の表面を研削又は研磨することによって第３表面をさらに平坦化し、第４の工程においては、第３の表面が基板の表面と向かい合うよう、基板の表面に集磁体を搭載しても構わない。これによれば、集磁体の第３の表面が基板にほぼ隙間なく密着することから、基板の集磁体の間の隙間のばらつきに起因するセンサチップの素子形成面と集磁体の隙間のばらつきを低減することができる。しかも、集磁体の第３の表面と基板との摩擦が低減することから、集磁体の第１の表面がセンサチップの素子形成面に押し当てられるよう、集磁体を付勢しながら第４の工程を行う場合に、集磁体が基板上で滑りやすくなる。

このように、本発明によれば、アセンブリ時の作業効率を高めつつ、センサチップの素子形成面と集磁体の隙間をできるだけ小さくするとともに、製品間におけるばらつきが一定の範囲内に収まるよう、隙間の大きさをコントロールすることが可能となる。

図１は、本発明の好ましい実施形態による磁気センサ１０の外観を示す模式的な斜視図である。 図２は、センサチップ２０の素子形成面２０ａの構造を説明するための模式的な斜視図である。 図３は、感磁素子Ｒ１～Ｒ４の接続関係を説明するための回路図である。 図４は、集磁体３０の構造を説明するための略斜視図である。 図５（ａ）～（ｃ）は、接着剤７１～７３の塗布位置を説明するための模式図である。 図６は、集磁体３０の表面３１の算術平均うねりＷａと、素子形成面２０ａと集磁体３０の間に生じる隙間Ｇとの関係を示すグラフである。 図７は、隙間Ｇと磁気センサ１０の感度との関係を示すグラフである。 図８は、磁気センサ１０の製造工程を説明するためのフローチャートである。 図９は、集磁体３０を付勢しながら接着剤７１の供給及び硬化を行う方法を説明するための模式図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい実施形態による磁気センサ１０の外観を示す模式的な斜視図である。

図１に示すように、本実施形態による磁気センサ１０は、表面がｘｚ面を構成する基板２と、基板２の表面上に載置されたセンサチップ２０及び集磁体３０，４１，４２を備えている。センサチップ２０は、ｘｙ面を構成する素子形成面２０ａを有しており、集磁体３０のｚ方向における一端と素子形成面２０ａが向かい合っている。集磁体４１，４２は、センサチップ２０の裏面側に設けられている。集磁体３０，４１，４２は、フェライトなど透磁率の高い軟磁性材料からなるブロックである。

図１に示すように、本実施形態においては、センサチップ２０の素子形成面２０ａが基板２の表面に対して垂直となるよう、センサチップ２０が搭載されている。つまり、基板２に対して９０°寝かせた状態でセンサチップ２０が搭載されている。このため、集磁体３０のｚ方向における長さが長い場合であっても、集磁体３０を基板２に安定して固定することが可能である。

図２は、センサチップ２０の素子形成面２０ａの構造を説明するための模式的な斜視図である。

図２に示すように、センサチップ２０は略直方体形状を有し、ｘｙ平面を構成する素子形成面２０ａには４つの感磁素子Ｒ１～Ｒ４が形成されている。感磁素子Ｒ１～Ｒ４は、磁界の向き又は強度に応じて特性が変化する素子であれば特に限定されず、例えば、磁気抵抗素子を用いることができる。以下の説明においては、感磁素子Ｒ１～Ｒ４が磁気抵抗素子であり、互いに同一の磁化固定方向を有している場合を例に説明する。ここで、感磁素子Ｒ１，Ｒ３のｘ方向における位置は同じであり、感磁素子Ｒ２，Ｒ４のｘ方向における位置は同じである。また、感磁素子Ｒ１，Ｒ４のｙ方向における位置は同じであり、感磁素子Ｒ２，Ｒ３のｙ方向における位置は同じである。

センサチップ２０の素子形成面２０ａ上には、磁性体層２１～２３が形成されている。磁性体層２１は、平面視で素子形成面２０ａ上の略中央に位置し、そのｘ方向における両側に磁性体層２２，２３が配置される。特に限定されるものではないが、磁性体層２１～２３としては、樹脂材料に磁性フィラーが分散された複合磁性材料からなる膜であっても構わないし、ニッケル又はパーマロイなどの軟磁性材料からなる薄膜もしくは箔であっても構わないし、フェライトなどからなる薄膜又はバルクシートであっても構わない。そして、感磁素子Ｒ１，Ｒ３は、磁性体層２１と磁性体層２２によって形成されるギャップに配置され、感磁素子Ｒ２，Ｒ４は、磁性体層２１と磁性体層２３によって形成されるギャップに配置される。

集磁体３０は、平面視で、つまりｚ方向から見て、感磁素子Ｒ１，Ｒ３と感磁素子Ｒ２，Ｒ４との間に配置されており、ｚ方向を長手方向とする直方体形状を有している。集磁体３０はｚ方向の磁束を集め、これを素子形成面２０ａ上でｘ方向における両側にスプリットさせる役割を果たす。集磁体３０のｚ方向における高さについては特に限定されないが、ｚ方向における高さをより高くすることによって、ｚ方向の磁束の選択性を高めることができる。本実施形態においては、集磁体３０のｙ方向における幅がセンサチップ２０のｙ方向における幅と略一致しているが、本発明がこれに限定されるものではない。

センサチップ２０の一方の側面及び裏面の半分は、集磁体４１によって覆われている。同様に、センサチップ２０の他方の側面及び裏面の残り半分は、集磁体４２によって覆われている。本発明において集磁体４１，４２を設けることは必須ではないが、集磁体４１，４２を設けることによってｚ方向の磁束に対する選択性をより高めることが可能となる。集磁体４１，４２は、ｚ方向における位置が素子形成面２０ａを超えるようｚ方向に延長され、さらにこの延長された部分から素子形成面２０ａ側に折り曲げられたオーバーハング部分ＯＨ１，ＯＨ２をそれぞれ有している。

かかる構成により、ｚ方向から見て、感磁素子Ｒ１，Ｒ３は集磁体３０と集磁体４１のオーバーハング部分ＯＨ１との間に位置し、感磁素子Ｒ２，Ｒ４は集磁体３０と集磁体４２のオーバーハング部分ＯＨ２との間に位置する。このため、集磁体３０によって集められた磁束は、ｘ方向における両側にほぼ均等に分配された後、オーバーハング部分ＯＨ１，ＯＨ２を介して集磁体４１，４２に吸い込まれる。この時、磁束の一部が感磁素子Ｒ１～Ｒ４を通過するため、感磁素子Ｒ１，Ｒ３と感磁素子Ｒ２，Ｒ４には、互いに逆方向の磁束が与えられることになる。

図３は、感磁素子Ｒ１～Ｒ４の接続関係を説明するための回路図である。

図３に示すように、感磁素子Ｒ１は端子電極５３，５６間に接続され、感磁素子Ｒ２は端子電極５４，５５間に接続され、感磁素子Ｒ３は端子電極５３，５４間に接続され、感磁素子Ｒ４は端子電極５５，５６間に接続される。ここで、端子電極５６には電源電位Ｖｃｃが与えられ、端子電極５４には接地電位ＧＮＤが与えられる。そして、感磁素子Ｒ１～Ｒ４は全て同一の磁化固定方向を有しており、集磁体３０からみて一方側に位置する感磁素子Ｒ１，Ｒ３の抵抗変化量と、集磁体３０からみて他方側に位置する感磁素子Ｒ２，Ｒ４の抵抗変化量との間には差が生じる。これにより、感磁素子Ｒ１～Ｒ４は差動ブリッジ回路を構成し、磁束密度に応じた感磁素子Ｒ１～Ｒ４の電気抵抗の変化が端子電極５３，５５に現れることになる。

端子電極５３，５５から出力される差動信号は、基板２又はその外部に設けられた差動アンプ６１に入力される。差動アンプ６１の出力信号は、端子電極５２にフィードバックされる。図３に示すように、端子電極５１と端子電極５２との間には補償コイルＣが接続されており、これにより、補償コイルＣは差動アンプ６１の出力信号に応じた磁界を発生させる。補償コイルＣは、センサチップ２０に集積することが可能である。かかる構成により、磁束密度に応じた感磁素子Ｒ１～Ｒ４の電気抵抗の変化が端子電極５３，５５に現れると、磁束密度に応じた電流が補償コイルＣに流れ、逆方向の磁束を発生させる。これにより、外部磁束が打ち消される。そして、差動アンプ６１から出力される電流を検出回路６２によって電流電圧変換すれば、外部磁束の強さを検出することが可能となる。

図４は、集磁体３０の構造を説明するための略斜視図である。

図４に示すように、集磁体３０は６つの表面３１～３６を有する略直方体である。このうち、表面３１はｘｙ面を構成する面であり、実装されると、センサチップ２０の素子形成面２０ａと向かい合う。表面３３はｘｚ面を構成する面であり、実装されると、基板２の表面と向かい合う。表面３２は、表面３１の反対側に位置するｘｙ面である。表面３４は、表面３３の反対側に位置するｘｚ面である。表面３５，３６は、互いに反対側に位置するｙｚ面である。

そして、本実施形態においては、少なくとも集磁体３０の表面３１，３２が平坦化されている。これは、後述するように、集磁体３０の表面３１，３２に対して研削又は研磨を行った結果である。これにより、集磁体３０を基板２に搭載すると、表面３１がセンサチップ２０の素子形成面２０ａにほぼ隙間なく密着することから、素子形成面２０ａと集磁体３０の隙間に起因する検出感度の低下を抑えることができるとともに、製品間における検出感度のばらつきを小さくすることができる。具体的には、表面３１，３２の算術平均うねりＷａ（ＪＩＳ Ｂ ０６０１：２０１３に定義されたもの）を０．１μｍ以下とすることが好ましい。表面３１の算術平均うねりＷａが０．１μｍ以下であれば、素子形成面２０ａと集磁体３０の隙間に起因する検出感度の低下を大幅に低減することができるとともに、製品間における検出感度のばらつきを大幅に抑えることが可能となる。反対側に位置する表面３２については、その表面性が特性に影響することはないが、表面３１の代わりに表面３２が素子形成面２０ａと向かい合うよう、基板２に集磁体３０を搭載することが可能となる。つまり、集磁体３０にｚ方向の方向性がなくなることから、アセンブリ時の作業効率が高められる。

また、集磁体３０の表面３１，３２だけでなく、表面３３についても平坦化されていることが好ましい。表面３３が平坦化されている場合、集磁体３０を基板２に搭載すると、表面３３が基板２の表面にほぼ隙間なく密着する。これにより、表面３１と表面３３の成す角度が９０°に近づくことから、センサチップ２０の素子形成面２０ａと集磁体３０の隙間のばらつきを低減することができる。しかも、集磁体３０の表面３３と基板２との摩擦が低減することから、アセンブリ時に集磁体３０を基板２上で滑らせるようにしてセンサチップ２０に当接させる作業が行いやすくなる。表面３３の算術平均うねりＷａについては、表面３１，３２と同じであっても構わないし、表面３１，３２よりも大きくても構わない。

さらに、集磁体３０の表面３１～３３だけでなく、表面３４についても平坦化されていることが好ましい。表面３４については、その表面性が特性に影響することはないが、表面３３，３４の両方を平坦化することにより、表面３３の代わりに表面３４が基板２と向かい合うよう、基板２に集磁体３０を搭載することが可能となる。つまり、集磁体３０にｙ方向の方向性がなくなることから、アセンブリ時の作業効率が高められる。

さらに、集磁体３０の表面３１～３４だけでなく、表面３５，３６についても平坦化されていることが好ましい。表面３５，３６については、その表面性が特性に影響することはないが、表面３５，３６が基板２と向き合うよう集磁体３０を搭載する仕様の製品に流用した場合であっても、アセンブリ時の作業効率が高められる。表面３５，３６の算術平均うねりＷａについては、表面３１～３４と同じであっても構わないし、表面３１～３４よりも大きくても構わない。後者の場合、表面３５，３６を平坦化する作業を簡素化することが可能となる。

図５に示すように、集磁体３０の固定には接着剤７１～７３を用いることができる。図５（ａ）に示す例では、集磁体３０の表面３４とセンサチップ２０の上面（ｘｚ面）２０ｂに亘って接着剤７１が塗布されており、これによって、センサチップ２０と集磁体３０の相対的な位置関係が固定されている。集磁体３０の表面３４は、表面３１，３２よりも粗面であっても構わない。これによれば、集磁体３０の表面３４が表面３１，３２と同等の平坦性を有している場合と比べ、接着剤７１による接着強度を高めることができる。また、接着剤７１が集磁体３０の表面３１と素子形成面２０ａの間に滲入すると、両者の隙間が広がる可能性があるが、本実施形態においては、集磁体３０の表面３１の平坦性が高められていることから、表面張力に起因する接着剤７１の滲入は起こりにくい。

また、図５（ｂ）に示す例では、集磁体３０の表面３２と基板２の表面に亘って接着剤７２が塗布されており、これによって、基板２と集磁体３０の相対的な位置関係が固定されている。

また、図５（ｃ）に示す例では、集磁体３０の表面３５，３６と基板２の表面に亘って接着剤７３が塗布されており、これによって、基板２と集磁体３０の相対的な位置関係が固定されている。集磁体３０の表面３５，３６は、表面３１，３２よりも粗面であっても構わない。これによれば、集磁体３０の表面３５，３６が表面３１，３２と同等の平坦性を有している場合と比べ、接着剤７３による接着強度を高めることができる。

但し、本発明において、接着剤７１～７３を全て使用することは必須でなく、一部の接着剤、例えば接着剤７３については省略しても構わない。

図６は、集磁体３０の表面３１の算術平均うねりＷａと、素子形成面２０ａと集磁体３０の間に生じる隙間Ｇとの関係を示すグラフである。

図６に示すように、表面３１の算術平均うねりＷａが０．５μｍである複数のサンプルでは、隙間Ｇの実測値が約２０μｍ～約１００μｍの間で大きくばらつく。隙間Ｇの値及びそのばらつきは、表面３１の算術平均うねりＷａが小さいほど低減し、Ｗａが０．３μｍである複数のサンプルでは隙間Ｇの実測値が約１０μｍ～約４０μｍ（ばらつき約３０μｍ）となり、Ｗａが０．２μｍである複数のサンプルでは隙間Ｇの実測値が約０μｍ～約３０μｍ（ばらつき約３０μｍ）となり、Ｗａが０．１μｍである複数のサンプルでは隙間Ｇの実測値が約０μｍ～約１０μｍ（ばらつき約１０μｍ）となる。このように、Ｗａが０．１μｍであれば、隙間Ｇの絶対値が低減されるだけでなく、隙間Ｇのばらつきを大幅に抑制することが可能となる。表面３１の算術平均うねりＷａは、小さければ小さいほど良好な特性が得られる。しかしながら、集磁体３０の材料特性や研磨方法にも依るが、算術平均うねりＷａを０．０１μｍ未満に低減することは現実的には困難である。この点を考慮すれば、現実的なＷａの値は、０．０１μｍ以上、０．１μｍ以下であり、好ましくは０．０３μｍ以上、０．０５μｍ以下である。

図７は、隙間Ｇと磁気センサ１０の感度との関係を示すグラフである。

図７に示すように、磁気センサ１０の感度は隙間Ｇによって一義的には決まらないものの、隙間Ｇが狭くなるにつれて感度が向上する傾向を明確に確認することができる。つまり、表面３１の算術平均うねりＷａが小さいほど、磁気センサ１０の感度が向上する。そして、算術平均うねりＷａが０．１μｍ以下となるよう表面３１を平坦化すれば、高い感度を得ることができるとともに、感度のばらつきを大幅に抑制することが可能となる。

次に、本実施形態による磁気センサ１０の製造方法について説明する。

図８は、本実施形態による磁気センサ１０の製造工程を説明するためのフローチャートである。

まず、フェライトなどの磁性材料からなるブロックから略直方体形状の集磁体３０を切り出した後（ステップＳ１１）、少なくとも集磁体３０の表面３１，３２を研削又は研磨することによって、表面３１，３２の平坦性を高める（ステップＳ１２）。集磁体３０を切り出した直後においては、各表面３１～３６の平坦性が低い状態である。しかしながら、集磁体３０の表面３１，３２に対して研削又は研磨を行えば、表面３１，３２の平坦性が高められる。ステップＳ１２においては、表面３３，３４についても研削又は研磨による平坦化を行っても構わないし、全ての表面３１～３６について研削又は研磨による平坦化を行っても構わない。表面３３を平坦化すれば、表面３１と表面３３の成す角度が限りなく９０°に近づく。

一方、集磁体３０の加工と並行して、素子形成面２０ａが基板２に対して垂直となるよう、センサチップ２０を搭載する（ステップＳ２１）。その後、加工された集磁体３０を基板２の表面に搭載する（ステップＳ２２）。集磁体３０の搭載は、表面３３が基板２の表面と向かい合い、表面３１がセンサチップ２０の素子形成面２０ａと向かい合うように行う。上述の通り、集磁体３０の表面３１は平坦性が高いことから、集磁体３０の表面３１をほぼ隙間なくセンサチップ２０の素子形成面２０ａに密着させることができる。集磁体３０を搭載する際には、集磁体３０のｚ方向における方向を確認する作業は不要であり、表面３１の代わり表面３２を素子形成面２０ａに密着させても構わない。

次に、接着剤７１～７３を供給及び硬化させることによって、集磁体３０を固定する（ステップＳ２３）。この時、集磁体３０の表面３１がセンサチップ２０の素子形成面２０ａに正しく押し当てられた状態で固定されるよう、集磁体３０を付勢しながら接着剤の供給及び硬化を行うことが好ましい。例えば、図９に示すように、基板２に集磁体３０を載置した後、付勢治具８１によって表面３２側から集磁体３０を－ｚ方向に付勢した状態で、ディスペンサ７０から接着剤７１を供給することが好ましい。この時、センサチップ２０が－ｚ方向に移動又は倒れないよう、センサチップ２０の裏面側を固定治具８２によって支持することが好ましい。このような治具８１，８２を用いて接着剤７１を供給し、硬化させれば、集磁体３０の表面３１がセンサチップ２０の素子形成面２０ａに正しく押し当てられた状態が保たれるとともに、集磁体３０の表面３１とセンサチップ２０の素子形成面２０ａの間への接着剤７１の滲入を防止することができる。ここで、集磁体３０の表面３３についても平坦化されていれば、集磁体３０と基板２との摩擦が低減することから、集磁体３０を基板２上で滑らせるようにしてセンサチップ２０に当接させる作業が行いやすくなる。

接着剤７２，７３の供給及び硬化についても同様であり、治具８１，８２を用いて固定した状態で行えば良い。

以上説明したように、本実施形態による磁気センサ１０は、集磁体３０の表面３１，３２の平坦性が高められていることから、集磁体３０の表面３１をほぼ隙間なくセンサチップ２０の素子形成面２０ａに密着させることができる。また、集磁体３０の表面３２とセンサチップ２０の素子形成面２０ａの間における接着剤７１の滲入も生じにくい。さらに、集磁体３０がｚ方向の方向性を持たないことから、集磁体３０のｚ方向における方向を確認する作業が不要となり、作業効率も高められる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

２ 基板
１０ 磁気センサ
２０ センサチップ
２０ａ 素子形成面
２０ｂ センサチップの上面
２１～２３ 磁性体層
３０，４１，４２ 集磁体
３１～３６ 集磁体の表面
５１～５６ 端子電極
６１ 差動アンプ
６２ 検出回路
７０ ディスペンサ
７１～７３ 接着剤
８１ 付勢治具
８２ 固定治具
Ｃ 補償コイル
ＯＨ１，ＯＨ２ オーバーハング部分
Ｒ１～Ｒ４ 感磁素子

Claims (10)

1. 基板と、
   感磁素子が形成された素子形成面を有し、前記素子形成面が前記基板の表面に対して垂直となるよう、前記基板の前記表面に搭載されたセンサチップと、
   第１の表面が前記センサチップの前記素子形成面と向かい合うよう、前記基板の前記表面に搭載された集磁体と、を備え、
   前記集磁体は、前記第１の表面の反対側に位置する第２の表面を有し、前記第１及び第２の表面が平坦化されていることを特徴とする磁気センサ。
2. 前記集磁体は、前記基板の前記表面と向かい合う第３の表面を有し、前記第３の表面が平坦化されていることを特徴とする請求項１に記載の磁気センサ。
3. 前記集磁体は、前記第３の表面の反対側に位置する第４の表面を有し、前記第３及び第４の表面が平坦化されていることを特徴とする請求項２に記載の磁気センサ。
4. 前記集磁体は、前記第１乃至第４の表面と直交する第５及び第６の表面を有し、前記第５及び第６の表面が平坦化されていることを特徴とする請求項３に記載の磁気センサ。
5. 前記第１乃至第４の表面の平坦性が前記第５及び第６の表面の平坦性よりも高いことを特徴とする請求項４に記載の磁気センサ。
6. 前記第１及び第２の表面の算術平均うねりＷａが０．１μｍ以下であることを特徴とする請求項１乃至５のいずれか一項に記載の磁気センサ。
7. 前記集磁体がフェライト材料からなることを特徴とする請求項１乃至６のいずれか一項に記載の磁気センサ。
8. 磁性材料からなるブロックから集磁体を切り出す第１の工程と、
   前記集磁体の互いに反対側に位置する第１及び第２の表面を研削又は研磨することによって、前記第１及び第２の表面の平坦化する第２の工程と、
   感磁素子が形成された素子形成面が基板の表面に対して垂直となるよう、センサチップを前記基板の前記表面に搭載する第３の工程と、
   前記第１の表面が前記センサチップの前記素子形成面と向かい合うよう、前記基板の前記表面に前記集磁体を搭載する第４の工程と、を備えることを特徴とする磁気センサの製造方法。
9. 前記第２の工程においては、前記第１及び第２の表面と直交する第３の表面を研削又は研磨することによって前記第３表面をさらに平坦化し、
   前記第４の工程においては、前記第３の表面が前記基板の前記表面と向かい合うよう、前記基板の前記表面に前記集磁体を搭載することを特徴とする請求項８に記載の磁気センサの製造方法。
10. 前記第４の工程は、前記集磁体の前記第１の表面が前記センサチップの前記素子形成面に押し当てられるよう、前記集磁体を付勢しながら行うことを特徴とする請求項９に記載の磁気センサの製造方法。

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