JP2022014963A - キャッシュ制御装置及びキャッシュシステムの制御方法 - Google Patents

Abstract

【課題】先行ストア命令と後続ストア命令との間での実行タイミングの調整による処理効率の低下を軽減したキャッシュ制御装置を提供する。【解決手段】キャッシュ制御装置において、インデッグス毎にデータを格納するデータ部と、インデックス毎に、タグと、データが訂正不可エラーを有するか否かを示すフラグと、を格納するタグ部と、タグ部に読み出しアクセスしてタグヒットを検出する際に、フラグを参照することによりタグヒットに対応するデータに訂正不可エラーが存在するか否かを判定する制御部とを含み、制御部は、タグ部への読み出しアクセスとタグ部への他のアクセス動作とを同時に実行するように処理をスケジューリングする。【選択図】図３

Description

本願開示は、キャッシュ制御装置及びキャッシュシステムの制御方法に関する。

キャッシュシステムでは、命令制御部からＬ１キャッシュに対してストア命令が発行されると、Ｌ１キャッシュ内のタグ部にアクセスして、ストア命令の書き込み先と一致するアドレスがタグ部に存在するか否かの検索を行う。タグ部において一致するアドレスが存在する即ちタグヒットしていると判定した場合は、Ｌ１キャッシュ内のデータ部へアクセスを行い、データの書き込み（ストア）を行う。この際、エラーが存在するアドレスへの書き込みを避けるために、最初に、データ部における書き込み対象のアドレスからデータを読み出して、読み出しデータのエラー訂正コードを計算することにより訂正不可エラーが存在するか否かを判定することが考えられる。訂正不可エラーが存在しないことを確認できると、データ部における当該書き込み対象アドレスに対してデータ書き込みを実行することができる。

近年のプロセッサのアーキテクチャの１つとしてスーパースカラ方式がある。これは各パイプラインにおける各処理が他のタイプラインとは異なるように複数のパイプラインで処理をずらして同時実行することにより、処理速度の高速化を実現する方式である。しかしながら一般的なプロセッサにおけるＬ１キャッシュのデータ部はＲＡＭで実現されており、２つのパイプラインにおけるデータ部に対する２つのアクセス動作を同時に実行することはできない。

例えば、一方のパイプラインにおいてあるストア命令に対してデータ部への書き込み処理を実行している最中に、他方のパイプラインにおいて後続ストア命令に対して上述の訂正不可エラー判定のためのデータ部からの読み出し処理を実行することができない。そのため、後続ストア命令と先行ストア命令との間で処理が衝突しないように実行タイミングを調整することが必要になり、パイプラインの処理効率が低下してしまう。このような処理効率の低下は、連続するストア命令の数が多いほど顕著になり、プロセッサ全体の性能に大きな影響をもたらす場合がある。

特開２００８－０６５３７０号公報 特開２０１４－１９７４０２号公報 特開２００８－１６５４４９号公報

以上を鑑みると、先行ストア命令と後続ストア命令との間での実行タイミングの調整による処理効率の低下を軽減したキャッシュ制御装置を提供することが望まれる。

キャッシュ制御装置において、インデッグス毎にデータを格納するデータ部と、前記インデックス毎に、タグと、前記データが訂正不可エラーを有するか否かを示すフラグと、を格納するタグ部と、前記タグ部に読み出しアクセスしてタグヒットを検出する際に、前記フラグを参照することにより前記タグヒットに対応する前記データに訂正不可エラーが存在するか否かを判定する制御部とを含み、前記制御部は、前記タグ部への前記読み出しアクセスと前記タグ部への他のアクセス動作とを同時に実行するように処理をスケジューリングする。

少なくとも１つの実施例によれば、先行ストア命令と後続ストア命令との間での実行タイミングの調整による処理効率の低下を軽減したキャッシュ制御装置を提供することができる。

従来のキャッシュメモリにおいてストア命令を実行する動作手順の一例を示す図である。 図１の手順によりストア命令を実行する場合における各パイプラインの処理の一例を示す図である。 実施例によるキャッシュシステムの構成の一例を示す図である。 図３に示すキャッシュメモリにおいてストア命令を実行する動作手順の一例を示す図である。 図４の手順によりストア命令を実行する場合における各パイプラインの処理の一例を示す図である。 変形例のキャッシュメモリにおいてストア命令を実行する動作手順の一例を示す図である。 図６の手順によりストア命令を実行する場合における各パイプラインの処理の一例を示す図である。

まず、本願開示の技術に対する理解を容易にするために、先行ストア命令と後続ストア命令との間で実行タイミングの調整が必要になる状況について説明する。

図１は、従来のキャッシュメモリにおいてストア命令を実行する動作手順の一例を示す図である。図１に示される手順の各段階は、Ｌ１キャッシュに設けられた制御部により実行される。

ステップＳ１０１において、命令制御部からＬ１キャッシュに対してストア命令が発行されると、制御部は、Ｌ１キャッシュ内のタグ部へのアクセス動作（ＴＡＧ－ＡＣＣ）を実行してタグ部の内容を読み出す。ステップＳ１０２において、制御部は、ストア命令の書き込み先と一致するアドレスがタグ部に存在するか否か、即ちタグヒットしているか否かを判定する。

タグヒットしていない（タグミス）と判定した場合（ステップＳ１０２でＮＯの場合）、ステップＳ１０３において、制御部は、Ｌ２キャッシュに対してデータのリクエストを発行する。タグヒットしていると判定した場合（ステップＳ１０２でＹＥＳの場合）、ステップＳ１０４において、制御部は、データ部へのアクセス動作（Ｍｅｍ－ＡＣＣ）を実行してデータ部のデータを読み出す。

ステップＳ１０５において、制御部は、読み出しデータに訂正不可エラー（uncorrectable error：ｕｅ）が存在するか否かを判定する。この際、制御部は、読み出しデータにｕｅが存在するか否かの判定を行うために、読み出しデータのエラー訂正コードを計算する。ここでデータ部のデータは、複数のウェイが存在する場合には複数のウェイにそれぞれ対応する１２８バイトのデータを含み、主記憶装置からＬ１キャッシュへの情報のコピーは１２８バイト単位で実行される。即ち、データ部へは１２８バイト単位でデータが登録される。ステップＳ１０５においてｕｅの有無を判定する際には、１２８バイトのデータ全体をひとまとまりとして、ｕｅが存在するか否かが判定される。

ｕｅが存在しないと判定した場合（ステップＳ１０５においてＮＯの場合）、処理はステップＳ１２１に進む。ｕｅが存在すると判定した場合（ステップＳ１０５においてＹＥＳの場合）、処理はステップＳ１０６に進む。ステップＳ１０６において、制御部は、ｕｅが存在する旨を命令制御部に通知し、その後処理を終了する。ｕｅが存在する旨を通知された命令制御部での制御には様々な実施態様が考えられるが、例えば、データのコヒーレンシーを確保するために、ｕｅが存在すると判定されたデータを主記憶装置に掃き出すようにキャッシュに指示すること等が考えられる。その後命令制御部は、同一のストア命令を再度発行してよい。

以上のステップＳ１０１からステップＳ１０６に至る一連の動作を、以降の説明においてストア処理ｓｔ０と呼ぶ。

Ｌ２キャッシュに対するデータのリクエストを発行した後、ステップＳ１１１において、制御部は、Ｌ１キャッシュ内のタグ部へのアクセス動作（ＴＡＧ－ＡＣＣ）を実行してタグ部の内容を読み出す。ステップＳ１１２において、制御部は、ストア命令の書き込み先と一致するアドレスがタグ部に存在するか否か、即ちタグヒットしているか否かを判定する。

タグヒットしていない（タグミス）と判定した場合（ステップＳ１１２でＮＯの場合）、ストア命令により上書きされるデータがＬ１キャッシュにまだ到着しておらずデータ待ちの状態であることになる。この場合はステップＳ１１３において、制御部は、Ｌ２キャッシュに対してデータのリクエストを発行し、その後処理はステップＳ１１１に戻る。

タグヒットしていると判定した場合（ステップＳ１１２でＹＥＳの場合）、ステップＳ１１４において、制御部は、データ部へのアクセス動作（Ｍｅｍ－ＡＣＣ）を実行してデータ部のデータを読み出す。

ステップＳ１１５において、制御部は、読み出しデータにｕｅが存在するか否かを判定する。この際、制御部は、読み出しデータにｕｅが存在するか否かの判定を行うために、読み出しデータのエラー訂正コードを計算する。この際、読み出しデータ中の１２８個の各バイトについて、エラー訂正コードを計算する。即ち、エラー訂正コードの計算はバイト単位（８ビット単位）で行われる。このステップＳ１１５においてｕｅの有無を判定する際には、ストア命令による書き込み対象であるバイト（例えば１２８バイトのうちの上位６４バイト等）において、ｕｅが存在するか否かを判定する。当該書き込み対象であるバイト以外のバイトにおいてｕｅが存在するか否かは、ステップＳ１１５における判定結果には影響しない。

ｕｅが存在しないと判定した場合（ステップＳ１１５においてＮＯの場合）、処理はステップＳ１２１に進む。ｕｅが存在すると判定した場合（ステップＳ１１５においてＹＥＳの場合）、処理はステップＳ１１６に進む。ステップＳ１１６において、制御部は、ｕｅが存在するためにストア命令により上書きされるデータを使用することができない、即ちストア命令による書き込み動作を実行できないので、ストア不可能を示すディスストア情報（DIS STORE）を設定する。

以上のステップＳ１１１からステップＳ１１６に至る一連の動作を、以降の説明においてストア処理ｓｔ１と呼ぶ。

その後ステップＳ１２１において、制御部は、Ｌ１キャッシュ内のタグ部へのアクセス動作（ＴＡＧ－ＡＣＣ）を実行してタグ部への書き込みを行う。具体的には、タグ部に格納されている状態情報（例えば変更、排他、共有、及び無効からなる４状態のうちのいずれの状態であるかを示す情報）を書き換える動作を実行する。

ステップＳ１２２において、制御部は、ディスストア情報が設定されているか否か（DIS STOREが存在するか否か）を判定する。ディスストア情報が設定されていない場合、処理はステップＳ１２３に進む。ディスストア情報が設定されている場合はストア命令を実行することができないため処理を終了する。

ステップＳ１２３において、制御部は、データ部へのアクセス動作（Ｍｅｍ－ＡＣＣ）を実行してデータ部へストア対象のデータを書き込む。以上で処理を終了する。

以上のステップＳ１２１からステップＳ１２３に至る一連の動作を、以降の説明においてストア処理ｓｔ２と呼ぶ。

図２は、図１の手順によりストア命令を実行する場合における各パイプラインの処理の一例を示す図である。図２に示す例では、（ａ）に示すＬ１登録専用パイプライン（Ｒｅｇ－ｐｉｐｅ）、（ｂ）に示す読み出し専用パイプライン（Ｒ－ｐｉｐｅ）、及び（ｃ）に示す書き込み専用パイプライン（Ｗ－ｐｉｐｅ）により、パイプライン処理が実行される様子を示している。

図２において「ｓｔ０（Ｘ）」はＸ番目のストア命令（或いは記号Ｘで特定するストア命令）を実行する際のストア処理ｓｔ０のことである。「ｓｔ１（Ｘ）」はＸ番目のストア命令（或いは記号Ｘで特定するストア命令）を実行する際のストア処理ｓｔ１のことである。「ｓｔ２（Ｘ）」はＸ番目のストア命令（或いは記号Ｘで特定するストア命令）を実行する際のストア処理ｓｔ２のことである。

また更にＬ２キャッシュからのデータをＬ１キャッシュのタグ部及びデータ部に登録する処理をストア処理ｓｔ３と定義する。図２において「ｓｔ３（Ｘ）」はＸ番目のストア命令（或いは記号Ｘで特定するストア命令）を実行する際のストア処理ｓｔ０のことである。

例えばｓｔ２（Ａ）は第1のストア命令（ストア命令Ａ）のストア処理ｓｔ２のことであり、ｓｔ０（Ｂ）は第２のストア命令（ストア命令Ｂ）のストア処理ｓｔ０のことである。またｓｔ３（Ｃ）は第３のストア命令（ストア命令Ｃ）のストア処理ｓｔ３のことであり、ｓｔ１（Ｅ）は第５のストア命令（ストア命令Ｅ）のストア処理ｓｔ１のことである。

Ｌ１登録専用パイプラインにおいては、ストア処理ｓｔ３を順次実行する。また読み出し専用パイプラインにおいては、タグ部に対する読み出しアクセスとデータ部に対する読み出しアクセスとを各々が実行するストア処理ｓｔ０及びストア処理ｓｔ１を順次実行する。また書き込み専用パイプラインにおいては、タグ部に対する書き込みアクセスとデータ部に対する書き込みアクセスとを実行するストア処理ｓｔ２を順次実行する。

例えばタイミングＴ３及びＴ４において、ストア命令Ｃに対してストア処理ｓｔ３（Ｃ）が実行されて、タグ部及びデータ部にＬ２キャッシュからのデータが登録されて書き込まれる。その後タイミングＴ８及びＴ９において、当該ストア命令Ｃに対してストア処理ｓｔ１（Ｃ）が実行されて、ヒット・ミス判定のためのタグ部からの読み出し処理とｕｅ判定のためのデータ部からの読み出し処理とが実行される。

前述のようにＲＡＭであるデータ部に対して、あるタイミングにおけるアクセス動作（Ｍｅｍ－ＡＣＣ）は１つのみが実行可能である。従って、ストア処理ｓｔ０、ｓｔ１、ｓｔ２、及びｓｔ３の各々におけるアクセス動作（Ｍｅｍ－ＡＣＣ）が同一タイミングに重ならないように、各パイプラインにおけるストア処理を図２に示されるようにずらす必要があった。

４個のストア処理ｓｔ０、ｓｔ１、ｓｔ２、及びｓｔ３は、１つのストア命令に対して実行される異なるフェーズにおける処理であるので、パイプラインを効率よく実行するためには、４個のストア処理のうちの少なくとも幾つかは同時実行できることが好ましい。以下に説明する本願開示の技術においては、４個のストア処理のうちの少なくとも幾つかを同時実行できる構成を提供する。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図３は、実施例によるキャッシュシステムの構成の一例を示す図である。図３において、各ボックスで示される各回路又は機能ブロックと他の回路又は機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路又は機能ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。

図３に示すキャッシュシステムは、命令制御部１０、Ｌ１キャッシュ１１、及びＬ２キャッシュ１２を含む。命令制御部１０及びＬ１キャッシュ１１はキャッシュ制御装置として実現されてよく、当該キャッシュ制御装置には、命令を実行することによりデータに対する演算を実行する演算器（図示せず）が接続されてよい。またＬ２キャッシュも当該キャッシュ制御装置に含まれてもよい。Ｌ２キャッシュは更に主記憶装置（図示せず）に接続されていてよい。

命令制御部１０は、ロード命令やストア命令等のアクセスリクエストをＬ１キャッシュ１１に発行し、Ｌ１キャッシュ１１に対するデータのロードやデータのストアを実行する。ストア命令により書き込むデータは演算器からＬ１キャッシュ１１に供給され、ロード命令により読み出すデータはＬ１キャッシュ１１から演算器に供給される。

Ｌ１キャッシュ１１とＬ２キャッシュ１２と主記憶装置とは、メモリの階層構造を形成している。Ｌ１キャッシュ１１においてアクセスがヒットしない場合、Ｌ２キャッシュ１２へのアクセスが実行される。更にＬ２キャッシュ１２へのアクセスがヒットしない場合、主記憶装置へのアクセスが実行される。このようにして、キャッシュミスの場合には下位層のメモリにアクセスし、下位層のメモリに格納されているアクセスの対象であるデータを、Ｌ１キャッシュ１１に転送する。

Ｌ１キャッシュ１１は、タグ部２１、制御部２２、データ部２３、及びエラーチェック部２４を含む。アクセス先アドレスを示す全ビットのうちで、所定数の下位ビットがインデックスとなり、それより上位に位置する残りのビットがタグとなる。タグ部２１が、これらのインデックスに対応するタグを格納している。例えばウェイが４つ存在する４ウェイ構成の場合であれば、各インデックスに対して、４つのウェイに対応する４つのタグが格納される。

なおタグ部２１は、ラッチ群（フリップフロップ群）により実現され、複数のアクセス（例えば２つのアクセス）を同時に実行することが可能な構成となっている。より具体的には、少なくとも１つの読み出しアクセスと１つの書き込みアクセスとを同時に実行することができる。それに対してデータ部２３は、ＲＡＭにより実現され、同時に複数のアクセスを実行することができない。

ストア命令やロード命令等のアクセスリクエストが命令制御部１０から供給されると、制御部２２が、アクセスリクエスト中のアクセス先を示すアドレスをタグ部２１に供給する。タグ部２１は、アドレス中のインデックス部分を用いて、タグ部２１中の対応するインデックスのタグを出力する。例えば４つのウェイが存在する場合、４つのタグが出力される。

制御部２２は、タグ部２１が出力する例えば４つのタグとアクセス先アドレスのタグ部分とを比較し、これらのタグのビットパターンが一致するか否かを判断する。何れかのタグが一致する場合には、当該アクセスはタグヒットとなる。タグ部２１が出力する何れのタグについても一致しない場合には、当該アクセスはタグミスとなる。

データ部２３は、インデッグス毎にデータを格納するＲＡＭであり、例えば４つのウェイが存在する場合であれば、４つのウェイに対応してそれぞれ設けられてよい。制御部２２は、ヒットしたウェイに対応するデータ部２３にアクセスして、アクセス先アドレスのインデックス部分に対応するメモリ領域に対してデータ読み出し又はデータ書き込みを実行する。データ部２３のデータは、複数のウェイが存在する場合には複数のウェイにそれぞれ対応してインデックス毎に格納された例えば１２８バイトのデータを含む。この場合、Ｌ２キャッシュ１２からＬ１キャッシュ１１への情報のコピーは１２８バイト単位で実行される。即ち、データ部２３へは１２８バイト単位でデータが登録される。以下において、データ部２３に格納されるデータのデータ長は１２８バイトである場合を例にとって説明する。

制御部２２は、タグミスを検出した場合、Ｌ２キャッシュ１２に対してデータリクエストを発行する。このデータリクエストに応答してＬ２キャッシュ１２から１２８バイトのデータが到着すると、当該データはまずエラーチェック部２４に供給される。エラーチェック部２４は、１２８バイトの全体に対してエラー訂正コードを計算することにより、１２８バイトのデータが訂正不可であるか否かを示すｕｅフラグを生成する。ｕｅフラグは例えば、値０の場合に訂正可能又はエラー無し状態を示し、値１の場合に訂正不可状態を示す１ビットデータであってよい。生成されたｕｅフラグは、エラーの有無を示す情報と共に制御部２２に供給される。

なお１２８バイトのデータである１２８バイトの情報ビットには、エラー訂正用の冗長ビットが付加されていてよい。エラーチェック部２４は、情報ビットに基づいて、冗長ビットと同じ長さの検査ビット（エラー訂正コード）を計算してよい。エラーチェック部２４は、計算した検査ビットと冗長ビットとのビット毎の比較結果に応じて、誤りの位置を特定することができる。特定された誤りの発生位置において情報ビットのビット値を反転することにより、エラーを訂正することができる。例えばハミング符号を用いてエラー訂正を実現する場合には、符号中に１ビットの誤りが発生した場合にエラー訂正が可能であり、２ビットの誤りが発生した場合には、エラー検出が可能であるがエラー訂正は不可である。

制御部２２は、Ｌ２キャッシュ１２からのデータをデータ部２３の対応インデックスの領域に格納すると共に、タグをタグ部２１の対応インデックスの領域に書き込むことにより、データ登録を実行する。制御部２２は更に、エラーチェック部２４から受け取った１ビットのｕｅフラグを、タグ部２１の当該インデックスに対応づけてタグ部２１のｕｅフラグ部２１Ａに格納する。本実施例においては、インデックス毎及びウェイ毎（即ち１２８バイトのデータ毎）に一個の１ビットのｕｅフラグがｕｅフラグ部２１Ａに格納されていてよい。

なお制御部２２は、Ｌ１キャッシュ１１にデータを登録する際には例外なく（データ登録処理が発生した状況にかかわらず）、生成したｕｅフラグをタグ部２１のｕｅフラグ部２１Ａに書き込んでよい。制御部２２は、エラーが発生していない場合であれば値が例えば０であるｕｅフラグをｕｅフラグ部２１Ａに書き込み、エラーが発生している場合であれば値が例えば１であるｕｅフラグをｕｅフラグ部２１Ａに書き込む。

上記のように、本実施例では、タグ部２１に設けられたｕｅフラグ部２１Ａにエラー訂正不可を示すｕｅフラグを格納してある。即ち、タグ部２１は、インデックス毎（及びウェイ毎）に、タグと、当該タグに対応するデータが訂正不可エラーを有するか否かを示すフラグと、を格納している。これにより、制御部２２は、タグ部２１に読み出しアクセスしてタグヒットを検出する際に、ｕｅフラグを参照することによりタグヒットに対応するデータに訂正不可エラーが存在するか否かを判定することができる。即ち制御部２２は、タグ部２１を読み出しアクセスしてタグヒット又はタグミスを判定する際にｕｅフラグを読み出し、タグヒット時にはｕｅフラグを確認し、アクセス対象の１２８バイトのデータが訂正不可（壊れている）か否かを判定することができる。この場合、制御部２２は、アクセス対象の１２８バイトのデータが訂正不可であるか否かを判断するために、図１に示される従来技術のようにデータ部２３に読み出しアクセスし、読み出しデータに基づいてエラー訂正コードを計算する必要がなくなる。

前述のようにデータ部２３は、ＲＡＭにより実現され、同時に複数のアクセスを実行することができない。それに対してタグ部２１は、複数のアクセス（例えば１つの読み出しアクセス及び１つの書き込みアクセス）を同時に実行することが可能である。従って制御部２２は、タグ部２１への上記読み出しアクセス（データ部へのアクセスが後続しない動作）とタグ部２１への他のアクセス動作（データ部へのアクセスが後続する動作）とを同時に実行するように処理をスケジューリングすることが可能になる。

図４は、図３に示すキャッシュメモリにおいてストア命令を実行する動作手順の一例を示す図である。図４に示される手順の各段階は、Ｌ１キャッシュに設けられた制御部２２により実行される。

なお図４及び以降の同様の図において、フローチャートに記載された各ステップの実行順序は一例にすぎず、本願の意図する技術範囲が、記載された実行順番に限定されるものではない。例えば、Ａステップの次にＢステップが実行されるように本願に説明されていたとしても、Ａステップの次にＢステップを実行することが可能なだけでなく、Ｂステップの次にＡステップを実行することが、物理的且つ論理的に可能である場合がある。この場合、どちらの順番でステップを実行しても、当該フローチャートの処理に影響する全ての結果が同一であるならば、本願に開示の技術の目的のためには、Ｂステップの次にＡステップが実行されてもよいことは自明である。Ａステップの次にＢステップが実行されるように本願に説明されていたとしても、上記のような自明な場合を本願の意図する技術範囲から除外することを意図するものではなく、そのような自明な場合は、当然に本願の意図する技術範囲内に属する。

ステップＳ５０１において、命令制御部１０からＬ１キャッシュ１１に対してストア命令が発行されると、制御部２２は、Ｌ１キャッシュ１１内のタグ部２１へのアクセス動作（ＴＡＧ－ＡＣＣ）を実行してタグ部２１の内容を読み出す。このとき制御部２２は、命令制御部１０から供給された書き込み先アドレスのインデックス部分に対応するタグをタグ部２１から読み出すと共に、当該インデックス部分に対応するｕｅフラグをｕｅフラグ部２１Ａから読み出す。ステップＳ５０２において、制御部２２は、ストア命令の書き込み先アドレスのタグ部分と一致するタグがタグ部２１に存在するか否か、即ちタグヒットしているか否かを判定する。

タグヒットしていない（タグミス）と判定した場合（ステップＳ５０２でＮＯの場合）、ステップＳ５０３において、制御部２２は、Ｌ２キャッシュ１２に対してデータのリクエストを発行する。タグヒットしていると判定した場合（ステップＳ５０２でＹＥＳの場合）、ステップＳ５０４において、制御部２２は、訂正不可を示すｕｅフラグが存在するか否か、即ちステップＳ５０１において読み出したｕｅフラグが訂正不可を示す値（例えば１）であるか否かを判定する。前述のようにデータ部２３のデータは、複数のウェイが存在する場合には複数のウェイにそれぞれ対応する１２８バイトのデータを含み、主記憶装置からＬ２キャッシュ１２を介してのＬ１キャッシュ１１への情報のコピーは１２８バイト単位で実行される。ステップＳ５０４においてｕｅの有無を判定する際には、１２８バイトのデータ全体をひとまとまりとして、ｕｅが存在するか否かが判定される。

ｕｅが存在しないと判定した場合（ステップＳ５０５においてＮＯの場合）、処理はステップＳ５２１に進む。ｕｅが存在すると判定した場合（ステップＳ５０５においてＹＥＳの場合）、処理はステップＳ５１１に進む。

以上のステップＳ５０１からステップＳ５０４に至る一連の動作を、以降の説明においてストア処理ｓｔ０と呼ぶ。

ステップＳ５１１において、制御部２２は、Ｌ１キャッシュ１１内のタグ部２１へのアクセス動作（ＴＡＧ－ＡＣＣ）を実行してタグ部２１の内容を読み出す。このとき制御部２２は、命令制御部１０から供給された書き込み先アドレスのインデックス部分に対応するタグをタグ部２１から読み出す。ステップＳ５１２において、制御部２２は、ストア命令の書き込み先アドレスのタグ部分と一致するタグがタグ部２１に存在するか否か、即ちタグヒットしているか否かを判定する。

タグヒットしていない（タグミス）と判定した場合（ステップＳ５１２でＮＯの場合）、ストア命令により上書きされるデータがＬ１キャッシュ１１にまだ到着しておらずデータ待ちの状態であることになる。この場合はステップＳ５１３において、制御部２２は、Ｌ２キャッシュ１２に対してデータのリクエストを発行し、その後処理はステップＳ５１１に戻る。

タグヒットしていると判定した場合（ステップＳ５１２でＹＥＳの場合）、ステップＳ５１４において、制御部２２は、データ部２３へのアクセス動作（Ｍｅｍ－ＡＣＣ）を実行してデータ部２３のデータを読み出す。

ステップＳ５１５において、制御部２２は、読み出しデータにｕｅが存在するか否かを判定する。この際、制御部２２は、読み出しデータにｕｅが存在するか否かの判定を行うために、読み出しデータのエラー訂正コードをエラーチェック部２４に計算させる。この際、読み出しデータ中の１２８個の各バイトについて、エラー訂正コードを計算する。即ち、エラー訂正コードの計算はバイト単位（８ビット単位）で行われる。このステップＳ５１５においてｕｅの有無を判定する際には、ストア命令による書き込み対象であるバイト（例えば１２８バイトのうちの上位６４バイト等）において、ｕｅが存在するか否かを判定する。当該書き込み対象であるバイト以外のバイトにおいてｕｅが存在するか否かは、ステップＳ５１５における判定結果には影響しない。

ｕｅが存在しないと判定した場合（ステップＳ５１５においてＮＯの場合）、処理はステップＳ５２１に進む。ｕｅが存在すると判定した場合（ステップＳ５１５においてＹＥＳの場合）、処理はステップＳ５１６に進む。ステップＳ５１６において、制御部２２は、ｕｅが存在するためにストア命令により上書きされるデータを使用することができない、即ちストア命令による書き込み動作を実行できないので、ストア不可能を示すディスストア情報（DIS STORE）を設定する。

以上のステップＳ５１１からステップＳ５１６に至る一連の動作を、以降の説明においてストア処理ｓｔ１と呼ぶ。

その後ステップＳ５２１において、制御部２２は、Ｌ１キャッシュ１１内のタグ部２１へのアクセス動作（ＴＡＧ－ＡＣＣ）を実行してタグ部２１への書き込みを行う。具体的には、タグ部２１に格納されている状態情報（例えば変更、排他、共有、及び無効からなる４状態のうちのいずれの状態であるかを示す情報）を書き換える動作を実行する。

ステップＳ５２２において、制御部２２は、ディスストア情報が設定されているか否か（DIS STOREが存在するか否か）を判定する。ディスストア情報が設定されていない場合、処理はステップＳ５２３に進む。ディスストア情報が設定されている場合はストア命令を実行することができないため処理を終了する。

ステップＳ５２３において、制御部２２は、データ部２３へのアクセス動作（Ｍｅｍ－ＡＣＣ）を実行してデータ部２３へストア対象のデータを書き込む。以上で処理を終了する。

以上のステップＳ５２１からステップＳ５２３に至る一連の動作を、以降の説明においてストア処理ｓｔ２と呼ぶ。

図５は、図４の手順によりストア命令を実行する場合における各パイプラインの処理の一例を示す図である。図５に示す例では、（ａ）に示すＬ１登録専用パイプライン（Ｒｅｇ－ｐｉｐｅ）、（ｂ）に示す読み出し専用パイプライン（Ｒ－ｐｉｐｅ）、及び（ｃ）に示す書き込み専用パイプライン（Ｗ－ｐｉｐｅ）により、パイプライン処理が実行される様子を示している。図５において「ｓｔ０（・）」、「ｓｔ１（・）」、「ｓｔ２（・）」、及び「ｓｔ３（・）」の表記の意味は、図２の場合と同様である。

Ｌ１登録専用パイプラインにおいては、ストア処理ｓｔ３を順次実行する。また読み出し専用パイプラインにおいては、タグ部２１に対する読み出しアクセスを実行するストア処理ｓｔ０、及びタグ部２１に対する読み出しアクセスとデータ部２３に対する読み出しアクセスとを実行するストア処理ｓｔ１を順次実行する。また書き込み専用パイプラインにおいては、タグ部２１に対する書き込みアクセスとデータ部２３に対する書き込みアクセスとを実行するストア処理ｓｔ２を順次実行する。ここで本実施例によれば、ストア処理ｓｔ０においては、データ部２３に対するアクセスを実行していない。

前述のようにＲＡＭであるデータ部２３に対して、あるタイミングにおけるアクセス動作（Ｍｅｍ－ＡＣＣ）は１つのみが実行可能である。従って、ストア処理ｓｔ１、ｓｔ２、及びｓｔ３の各々におけるメモリアクセス動作（Ｍｅｍ－ＡＣＣ）が同一タイミングに重ならないように、各パイプラインにおけるストア処理をずらす必要がある。しかしながらストア処理ｓｔ０については、メモリアクセス動作（Ｍｅｍ－ＡＣＣ）が発生しないので、他のストア処理ｓｔ１、ｓｔ２、及びｓｔ３とのメモリアクセス衝突を考慮することなくパイプラインをスケジューリングすることができる。即ち、ストア処理ｓｔ０と同時にストア処理ｓｔ１、ｓｔ２、及びｓｔ３を実行することが可能となり、図５に示されるように図２の場合と比較してストア処理における処理効率が向上する。

上記のように本願実施例では、制御部２２は、ストア処理ｓｔ０におけるタグ部２１への読み出しアクセスと、他のストア処理におけるタグ部２１へのアクセス動作とを同時に実行するように処理をスケジューリングすることが可能になる。その結果、４個のストア処理ｓｔ０、ｓｔ１、ｓｔ２、及びｓｔ３間での衝突を避けるようにスケジューリングする従来技術の場合と比較して、本実施例では、パイプラインのスケジューリングに関する制限が少なくなる。これにより、本実施例では、先行ストア命令と後続ストア命令との間での実行タイミングの調整による処理効率の低下を軽減し、ストア命令の処理効率を向上することができる。

以下に、上記実施例の変形例について説明する。上記実施例では、ｕｅフラグ部２１Ａには１２８バイトのデータ毎に１ビットのｕｅフラグが格納され、当該ｕｅフラグの値により、１２８バイトのデータ全体について訂正不可であるか否かを示す構成となっている。即ちタグ部２１は、データ部２３へのデータ登録単位分（１２８バイト）のデータ全体に対して１ビットのフラグを格納する。この構成では、ｕｅフラグ部２１Ａの回路規模を必要最小限とするという効果が得られる。しかしながら、ｕｅフラグ部２１Ａの構成はこれに限定されるものではない。

変形例において、タグ部２１は、データ部２３へのデータ登録単位分（例えば１２８バイト）のデータに含まれる複数の部分の各々に対して１ビットのフラグを格納するようにしてよい。例えば、ｕｅフラグ部２１Ａの構成としては、例えば１２８バイトのデータに含まれる各１バイト（８ビット）について、訂正不可であるか否かを示す１ビットのｕｅフラグが設けられてよい。即ち、各インデックスの各ウェイに対して、１２８ビット（１２８個）のｕｅフラグが設けられ、当該ｕｅフラグの値により、それぞれ対応する１２８個のバイトに対して訂正不可であるか否かを示す構成であってよい。なお１ビットのｕｅフラグを設ける対象となるバイト数は適宜変更してよく、例えば８バイト毎に１ビットのｕｅフラグを設ける等の構成としてもよい。

図６は、変形例のキャッシュメモリにおいてストア命令を実行する動作手順の一例を示す図である。以下において、図６に示される変形例の動作手順と図４に示される実施例の動作手順との相違点に重点をおいて説明する。

第１の相違点はストア処理ｓｔ０におけるｕｅフラグに関する判定動作である。図４に示される実施例の動作手順では、ストア処理ｓｔ０のステップＳ５０４において、ｕｅフラグ部２１Ａに格納される１ビットのｕｅフラグをチェックしている。それに対して図６に示される変形例の動作手順では、ストア処理ｓｔ０のステップＳ８０４において、ｕｅフラグ部２１Ａに格納される１２８ビットのｕｅフラグに基づいた判定動作を実行している。これにより、制御部２２は、ストア命令による書き込み対象であるバイト（例えば１２８バイトのうちの上位６４バイト等）において、ｕｅが存在するか否かを判定することができる。

ｕｅが存在しないと判定した場合（ステップＳ５０４においてＮＯの場合）、処理はステップＳ８２１に進む。ｕｅが存在すると判定した場合（ステップＳ５０４においてＹＥＳの場合）、処理はステップＳ８０５に進む。ステップＳ８０５において、制御部２２は、ｕｅが存在するためにストア命令により上書きされるデータを使用することができない、即ちストア命令による書き込み動作を実行できないので、ストア不可能を示すディスストア情報（DIS STORE）を設定する。その後処理はステップＳ８２１に進む。

第２の相違点はストア処理ｓｔ１におけるｕｅに関する判定動作である。図４に示される実施例の動作手順では、ストア処理ｓｔ１のステップＳ５１４において、データ部２３への読み出しメモリアクセスを実行している。一方、図６に示される変形例の動作手順では、ストア処理ｓｔ１において、データ部２３への読み出しメモリアクセスを実行するステップは存在しない。また図４に示される実施例の動作手順では、ストア処理ｓｔ１のステップＳ５１５において、データ部２３からの読み出しデータに対してエラー訂正コードを計算し、ストア命令による書き込み対象であるバイトにおいてｕｅが存在するか否かを判定している。一方、図６に示される変形例の動作手順では、ストア処理ｓｔ１のステップＳ８１５において、ｕｅフラグ部２１Ａに格納される１２８ビットのｕｅフラグに基づいた判定動作を実行している。これにより、制御部２２は、ストア命令による書き込み対象であるバイト（例えば１２８バイトのうちの上位６４バイト等）において、ｕｅが存在するか否かを判定することができる。

以上の第１の相違点及び第２の相違点以外のステップの動作は、実施例の動作手順と変形例の動作手順との間に相違点はない。この第１の相違点及び第２の相違点により、従来はデータ部２３への読み出しアクセスを実行することにより設定できていたディスストア情報を、タグ部２１（ｕｅフラグ部２１Ａ）への読み出しアクセスのみで設定することが可能となる。従って、ストア処理ｓｔ０のみでなく、ストア処理ｓｔ１についても、他のストア処理とのメモリアクセス衝突を考慮する必要のない自由なパイプラインスケジューリングが可能となる。

図７は、図６の手順によりストア命令を実行する場合における各パイプラインの処理の一例を示す図である。図５に示す例では、（ａ）に示すＬ１登録専用パイプライン（Ｒｅｇ－ｐｉｐｅ）、（ｂ）に示す読み出し専用パイプライン（Ｒ－ｐｉｐｅ）、及び（ｃ）に示す書き込み専用パイプライン（Ｗ－ｐｉｐｅ）により、パイプライン処理が実行される様子を示している。図５において「ｓｔ０（・）」、「ｓｔ１（・）」、「ｓｔ２（・）」、及び「ｓｔ３（・）」の表記の意味は、図２の場合と同様である。

Ｌ１登録専用パイプラインにおいては、ストア処理ｓｔ３を順次実行する。また読み出し専用パイプラインにおいては、タグ部２１に対する読み出しアクセスを各々が実行するストア処理ｓｔ０及びストア処理ｓｔ１を順次実行する。また書き込み専用パイプラインにおいては、タグ部２１に対する書き込みアクセスとデータ部２３に対する書き込みアクセスとを実行するストア処理ｓｔ２を順次実行する。ここで本実施例によれば、ストア処理ｓｔ０及びストア処理ｓｔ１においては、データ部２３に対するアクセスを実行していない。

前述のようにＲＡＭであるデータ部に対して、あるタイミングにおけるアクセス動作（Ｍｅｍ－ＡＣＣ）は１つのみが実行可能である。従って、ストア処理ｓｔ２及びｓｔ３の各々におけるメモリアクセス動作（Ｍｅｍ－ＡＣＣ）が同一タイミングに重ならないように、各パイプラインにおけるストア処理をずらす必要がある。しかしながらストア処理ｓｔ０及びストア処理ｓｔ１については、メモリアクセス動作（Ｍｅｍ－ＡＣＣ）が発生しないので、他のストア処理ｓｔ２及びｓｔ３とのメモリアクセス衝突を考慮することなくパイプラインをスケジューリングすることができる。即ち、ストア処理ｓｔ０又はストア処理ｓｔ１と同時にストア処理ｓｔ２及びｓｔ３を実行することが可能となり、図７に示されるように図２及び図５の場合と比較してストア処理における処理効率が向上する。また更に、読み出し専用パイプではメモリアクセス動作を行う処理が存在しないため、ストア処理ｓｔ０又はストア処理ｓｔ１を隙間無く連続して実行することができる。

このように、４個のストア処理ｓｔ０、ｓｔ１、ｓｔ２、及びｓｔ３間での衝突を避けるようにスケジューリングする従来技術の場合と比較して、本変形例では、パイプラインのスケジューリングに関する制限が少なくなる。また、３個のストア処理ｓｔ１、ｓｔ２、及びｓｔ３間での衝突を避けるようにスケジューリングする実施例の場合と比較して、本変形例では、パイプラインのスケジューリングに関する制限が更に少なくなる。これにより、本変形例では、先行ストア命令と後続ストア命令との間での実行タイミングの調整による処理効率の低下を更に軽減し、ストア命令の処理効率を更に向上することができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

例えば上記実施例及び変形例はストア命令の場合に関して説明したが、ストア命令以外の命令を実行する場合であっても同様にパイプラインにおけるメモリアクセス衝突が問題となる状況が存在する場合には、上記説明した構成を適用することが可能である。

１０ 命令制御部
１１ Ｌ１キャッシュ
１２ Ｌ２キャッシュ
２１ タグ部
２２ 制御部
２３ データ部
２４ エラーチェック部

Claims (4)

1. インデッグス毎にデータを格納するデータ部と、
   前記インデックス毎に、タグと、前記データが訂正不可エラーを有するか否かを示すフラグと、を格納するタグ部と、
   前記タグ部に読み出しアクセスしてタグヒットを検出する際に、前記フラグを参照することにより前記タグヒットに対応する前記データに訂正不可エラーが存在するか否かを判定する制御部と、
   を含み、前記制御部は、前記タグ部への前記読み出しアクセスと前記タグ部への他のアクセス動作とを同時に実行するように処理をスケジューリングする、キャッシュ制御装置。
2. 前記フラグは、前記データ部へのデータ登録単位分のデータ全体に対して１ビットのフラグである、請求項１記載のキャッシュ制御装置。
3. 前記フラグは、前記データ部へのデータ登録単位分のデータに含まれる複数の部分の各々に対して１ビットのフラグである、請求項１記載のキャッシュ制御装置。
4. インデッグス毎にデータを格納するデータ部と、前記インデックス毎に、タグと、前記データが訂正不可エラーを有するか否かを示すフラグと、を格納するタグ部とを有するキャッシュシステムにおいて、
   前記タグ部に読み出しアクセスしてタグヒットを検出する際に、前記フラグを参照することにより前記タグヒットに対応する前記データに訂正不可エラーが存在するか否かを判定し、
   前記タグ部への前記読み出しアクセスと前記タグ部への他のアクセス動作とを同時に実行するように処理をスケジューリングする、
   各段階を含むキャッシュシステムの制御方法。

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