JP2022011384A

JP2022011384A - Level shift circuit

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Publication number: JP2022011384A
Application number: JP2020112502A
Authority: JP
Inventors: 努涌井; Tsutomu Wakui
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2020-06-30
Filing date: 2020-06-30
Publication date: 2022-01-17
Anticipated expiration: 2040-06-30
Also published as: JP7486360B2

Abstract

PROBLEM TO BE SOLVED: To provide a level shift circuit having a low manufacturing cost.
A level shift circuit has an input signal having a first positive side voltage and a first negative side voltage as a high level and a low level, and a second positive side voltage and a second negative side voltage having a high level and a low level. Convert to the output signal to be the level. The level shift circuit is an inverter circuit, a switch circuit that turns on / off between the first positive voltage and the inverter input terminal, and a first current limit connected between the inverter input terminal and the second negative voltage. The circuit, the first voltage limiting circuit connected in series with the first current limiting circuit, the second current limiting circuit connected between the second positive voltage and the source of the first MOSFET of the inverter circuit, It includes a second voltage limiting circuit connected between the inverter circuit and the second negative voltage, and an output circuit that outputs an output signal according to the level of the inverter output signal.
[Selection diagram] Fig. 1

Description

本発明は、レベルシフト回路に関する。 The present invention relates to a level shift circuit.

従来より、第１電源電圧で動作する回路から出力された２値の信号を、第１電源電圧とは異なる第２電源電圧で動作する回路の信号に変換するレベルシフト回路が知られている。例えば、従来のレベルシフト回路は、第１電源電圧（例えば、＋３．３Ｖの単電源電圧）で動作する２段のＭＯＳインバータと、第１電源電圧とは異なる第２電源電圧（例えば、－２．５Ｖおよび＋２．５Ｖの両電源電圧）で動作するラッチ回路とを含む。 Conventionally, a level shift circuit has been known that converts a binary signal output from a circuit operating at a first power supply voltage into a signal of a circuit operating at a second power supply voltage different from the first power supply voltage. For example, a conventional level shift circuit has a two-stage MOS inverter that operates at a first power supply voltage (for example, a single power supply voltage of +3.3 V) and a second power supply voltage (for example, -2) that is different from the first power supply voltage. Includes a latch circuit that operates at 2.5V and + 2.5V supply voltages).

２段のＭＯＳインバータは、直列に接続される。２段のＭＯＳインバータのそれぞれは、Ｐ型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）とＮ型のＭＯＳＦＥＴとを含む。Ｐ型のＭＯＳＦＥＴおよびＮ型のＭＯＳＦＥＴは、ゲート同士、ドレイン同士が接続されている。Ｐ型のＭＯＳＦＥＴは、ソースが第１電源電圧の正側（例えば３．３Ｖ）に接続される。Ｎ型のＭＯＳＦＥＴは、ソースが第１電源電圧の負側（例えば０Ｖ）に接続される。 The two-stage MOS inverters are connected in series. Each of the two-stage MOS inverters includes a P-type MOSFET (metal-oxide-semiconductor field-effect transistor) and an N-type MOSFET. The gates and drains of the P-type MOSFET and the N-type MOSFET are connected to each other. In the P-type MOSFET, the source is connected to the positive side (for example, 3.3V) of the first power supply voltage. In the N-type MOSFET, the source is connected to the negative side (for example, 0V) of the first power supply voltage.

ラッチ回路は、２つのＰ型のＭＯＳＦＥＴにより構成された正帰還回路と、それぞれがＮ型のＭＯＳＦＥＴである第１出力スイッチおよび第２出力スイッチとを含む。正帰還回路は、一方のＰ型のＭＯＳＦＥＴのドレインが他方のＰ型のＭＯＳＦＥＴのゲートに接続される。また、正帰還回路は、２つのＰ型のＭＯＳＦＥＴのそれぞれのソースが第２電源電圧の正側（例えば＋２．５Ｖ）に接続される。 The latch circuit includes a positive feedback circuit composed of two P-type MOSFETs, and a first output switch and a second output switch, which are N-type MOSFETs, respectively. In the positive feedback circuit, the drain of one P-type MOSFET is connected to the gate of the other P-type MOSFET. Further, in the positive feedback circuit, the source of each of the two P-type MOSFETs is connected to the positive side (for example, + 2.5V) of the second power supply voltage.

第１出力スイッチは、ゲートに２段のＭＯＳインバータのうちの後段から出力された信号が印加され、ドレインが正帰還回路の一方のＰ側ＭＯＳＦＥＴのドレインに接続され、ソースが第２電源電圧の負側（例えば－２．５Ｖ）に接続される。第２出力スイッチは、ゲートに２段のＭＯＳインバータのうちの前段から出力された信号が印加され、ドレインが正帰還回路の他方のＰ側ＭＯＳＦＥＴのドレインに接続され、ソースが第２電源電圧の負側（例えば－２．５Ｖ）に接続される。このような従来のレベルシフト回路は、例えば、単電源電圧で動作する回路から出力された信号を、両電源電圧で動作する回路の信号に変換することができる。 In the first output switch, the signal output from the latter stage of the two-stage MOS inverter is applied to the gate, the drain is connected to the drain of one P-side MOSFET in the positive feedback circuit, and the source is the second power supply voltage. Connected to the negative side (eg -2.5V). In the second output switch, the signal output from the previous stage of the two-stage MOS inverter is applied to the gate, the drain is connected to the drain of the other P-side MOSFET in the positive feedback circuit, and the source is the second power supply voltage. Connected to the negative side (eg -2.5V). Such a conventional level shift circuit can, for example, convert a signal output from a circuit operating at a single power supply voltage into a signal of a circuit operating at both power supply voltages.

特開２００２－１９７８８１号公報Japanese Unexamined Patent Publication No. 2002-197881 特開２００５－１５０９８９号公報Japanese Unexamined Patent Publication No. 2005-150989

ところで、＋３．３Ｖの単電源電圧で動作する回路には、－５．５Ｖ以上＋５．５Ｖ以下のゲート－ソース間耐圧を有するＭＯＳＦＥＴを用いることが可能である。また、負側電圧が－２．５Ｖ、正側電圧が＋２．５Ｖの両電源電圧で動作する回路も、－５．５Ｖ以上＋５．５Ｖ以下のゲート－ソース間耐圧を有するＭＯＳＦＥＴを用いることが可能である。 By the way, it is possible to use a MOSFET having a gate-source withstand voltage of −5.5 V or more and + 5.5 V or less for a circuit that operates at a single power supply voltage of + 3.3 V. Further, for a circuit that operates with both power supply voltages of -2.5V for the negative side voltage and + 2.5V for the positive side voltage, a MOSFET having a gate-source withstand voltage of -5.5V or more and + 5.5V or less can be used. It is possible.

しかし、＋３．３Ｖの単電源の信号を、負側電圧が－２．５Ｖ、正側電圧が＋２．５Ｖの両電源の信号に変換する場合、上述した従来のレベルシフト回路は、ラッチ回路に含まれる第１出力スイッチおよび第２出力スイッチのゲート－ソース間に、最大で、＋５．８Ｖ（＝３．３Ｖ－（－２．５Ｖ））の電圧が印加されてしまう。 However, when converting a signal of a single power supply of + 3.3V into a signal of both power supplies having a negative voltage of -2.5V and a positive voltage of + 2.5V, the above-mentioned conventional level shift circuit becomes a latch circuit. A maximum voltage of +5.8V (= 3.3V- (−2.5V)) is applied between the gate and the source of the included first output switch and second output switch.

このため、このような場合、ラッチ回路は、＋５．５Ｖより高いゲート－ソース間耐圧を有するＭＯＳＦＥＴを有さなければならない。従って、従来のレベルシフト回路は、例えば、単電源電圧の信号を両電源電圧の信号に変換するような場合、＋５．５Ｖよりも高耐圧のＭＯＳＦＥＴを含まなければならなくなる。レベルシフト回路の製造プロセスの標準的な工程が、＋５．５Ｖ耐圧を有するＭＯＳＦＥＴ素子の製造工程である場合には、＋５．５Ｖを超える高耐圧のＭＯＳＦＥＴ素子を製造するためにガラスマスクの追加や製造工程を追加することで実現可能な場合があるが、ガラスマスクや製造工程を追加しなければならなくなり、製造コストが高くなってしまっていた。 Therefore, in such a case, the latch circuit must have a MOSFET having a gate-source withstand voltage higher than + 5.5V. Therefore, the conventional level shift circuit must include a MOSFET having a withstand voltage higher than + 5.5V, for example, when converting a signal of a single power supply voltage into a signal of both power supply voltages. If the standard process of manufacturing a level shift circuit is the manufacturing process of a MOSFET element with a withstand voltage of +5.5V, a glass mask may be added to manufacture a MOSFET element with a withstand voltage exceeding +5.5V. It may be feasible by adding a manufacturing process, but the manufacturing cost has become high because a glass mask and a manufacturing process have to be added.

本発明は、単電源から単電源、単電源から両電源の両方のレベルシフトを実現でき、ガラスマスクや製造工程の追加を不要とする標準的な素子のみで実現可能な製造コストの低いレベルシフト回路を提供することを目的とする。 The present invention can realize a level shift from a single power supply to a single power supply and from a single power supply to a dual power supply, and can realize a level shift with a low manufacturing cost that can be realized only by a standard element that does not require the addition of a glass mask or a manufacturing process. The purpose is to provide a circuit.

上述した課題を解決し、目的を達成するために、本発明に係るレベルシフト回路は、第１正側電圧と前記第１正側電圧より低い第１負側電圧とをハイレベルとローレベルとする２値の入力信号を、第２正側電圧と前記第２正側電圧より低い第２負側電圧とをハイレベルとローレベルとする２値の出力信号に変換するレベルシフト回路であって、それぞれのゲートがインバータ入力端子に接続され、それぞれのドレインがインバータ出力端子に接続されたＰ型である第１ＭＯＳＦＥＴおよびＮ型である第２ＭＯＳＦＥＴを含むインバータ回路と、前記入力信号に応じて、前記第１正側電圧と前記インバータ入力端子との間をオン／オフするスイッチ回路と、前記インバータ入力端子と前記第２負側電圧との間に接続され、所定の抵抗値の抵抗成分を有する第１電流制限回路と、前記インバータ入力端子と前記第２負側電圧との間において、前記第１電流制限回路に対して直列に接続され、電流が流れた場合に所定の電圧値の電圧降下が生じる第１電圧制限回路と、前記第２正側電圧と前記インバータ回路の前記第１ＭＯＳＦＥＴのソースとの間に接続され、所定の抵抗値の抵抗成分を有する第２電流制限回路と、前記インバータ回路の前記第２ＭＯＳＦＥＴのソースと前記第２負側電圧との間に接続され、電流が流れた場合に所定の電圧値の電圧降下が生じる第２電圧制限回路と、前記インバータ出力端子から出力されたインバータ出力信号を受け取り、前記インバータ出力信号のレベルに応じた前記出力信号を出力する出力回路と、を備える。 In order to solve the above-mentioned problems and achieve the object, the level shift circuit according to the present invention sets the first positive side voltage and the first negative side voltage lower than the first positive side voltage into high level and low level. It is a level shift circuit that converts a binary input signal to a binary output signal having a second positive voltage and a second negative voltage lower than the second positive voltage as high level and low level. , Each gate is connected to the inverter input terminal, and each drain is connected to the inverter output terminal. A switch circuit that turns on / off between the first positive side voltage and the inverter input terminal, and is connected between the inverter input terminal and the second negative side voltage and has a resistance component having a predetermined resistance value. 1 The current limiting circuit, the inverter input terminal, and the second negative voltage are connected in series with the first current limiting circuit, and when a current flows, a voltage drop of a predetermined voltage value occurs. A second current limiting circuit connected between the generated first voltage limiting circuit, the second positive voltage and the source of the first MOSFET of the inverter circuit, and having a resistance component having a predetermined resistance value, and the inverter circuit. A second voltage limiting circuit that is connected between the source of the second MOSFET and the second negative voltage and causes a voltage drop of a predetermined voltage value when a current flows, and is output from the inverter output terminal. It includes an output circuit that receives an inverter output signal and outputs the output signal according to the level of the inverter output signal.

本発明によれば、単電源から単電源、単電源から両電源の両方のレベルシフトを実現でき、ガラスマスクや製造工程の追加を不要とする標準的な素子のみで構成されたレベルシフト回路が提供可能となり、製造コストを低くすることができる。 According to the present invention, a level shift circuit composed of only standard elements that can realize level shift from a single power supply to a single power supply and from a single power supply to a dual power supply and does not require the addition of a glass mask or a manufacturing process is provided. It can be provided and the manufacturing cost can be reduced.

図１は、実施形態に係るレベルシフト回路の構成を前段回路とともに示す図である。FIG. 1 is a diagram showing a configuration of a level shift circuit according to an embodiment together with a pre-stage circuit. 図２は、レベルシフト回路に入出力される信号等の波形図を示す図である。FIG. 2 is a diagram showing a waveform diagram of signals and the like input and output to the level shift circuit. 図３は、第１変形例に係るレベルシフト回路の構成を示す図である。FIG. 3 is a diagram showing a configuration of a level shift circuit according to the first modification. 図４は、第２変形例に係るレベルシフト回路の構成を示す図である。FIG. 4 is a diagram showing a configuration of a level shift circuit according to a second modification.

以下、添付図面を参照しながら、実施形態に係るレベルシフト回路２０を詳細に説明する。 Hereinafter, the level shift circuit 20 according to the embodiment will be described in detail with reference to the accompanying drawings.

図１は、実施形態に係るレベルシフト回路２０の構成を前段回路１０とともに示す図である。 FIG. 1 is a diagram showing the configuration of the level shift circuit 20 according to the embodiment together with the pre-stage circuit 10.

レベルシフト回路２０は、２値の入力信号を、入力信号とはレベルが異なる２値の出力信号に変換する。より詳しくは、レベルシフト回路２０は、第１正側電圧と第１正側電圧より低い第１負側電圧とをハイレベルとローレベルとする２値の入力信号を、第２正側電圧と第２正側電圧より低い第２負側電圧とをハイレベルとローレベルとする２値の出力信号に変換する。 The level shift circuit 20 converts a binary input signal into a binary output signal whose level is different from that of the input signal. More specifically, the level shift circuit 20 uses a binary input signal whose high level and low level are the first positive side voltage and the first negative side voltage lower than the first positive side voltage as the second positive side voltage. The second negative voltage lower than the second positive voltage is converted into a binary output signal having a high level and a low level.

第１正側電圧、第１負側電圧、第２正側電圧および第２負側電圧のそれぞれは、グランド電圧（０Ｖ）以上の電圧であっても、グランド電圧より低い電圧であってもよい。ただし、第１正側電圧および第２正側電圧は、第１負側電圧および第２負側電圧より高いことが必要となる。また、第１正側電圧および第１負側電圧の電位差、並びに、第２正側電圧および第２負側電圧の電位差は、レベルシフト回路２０のＭＯＳＦＥＴおよび前段回路１０のＭＯＳＦＥＴのゲート－ソース間電圧やドレイン－ソース間電圧の耐圧を超えない電圧にする必要がある。 Each of the first positive side voltage, the first negative side voltage, the second positive side voltage and the second negative side voltage may be a voltage equal to or higher than the ground voltage (0V) or a voltage lower than the ground voltage. .. However, the first positive side voltage and the second positive side voltage need to be higher than the first negative side voltage and the second negative side voltage. Further, the potential difference between the first positive side voltage and the first negative side voltage, and the potential difference between the second positive side voltage and the second negative side voltage are measured between the gate and the source of the MOSFET of the level shift circuit 20 and the MOSFET of the previous stage circuit 10. It is necessary to make the voltage not exceed the withstand voltage of the voltage and the drain-source voltage.

なお、本実施形態において、第１正側電圧は、ＶＤＤ１とも表され、第１負側電圧は、ＶＳＳ１とも表される。また、本実施形態において、第２正側電圧は、ＶＤＤ２とも表され、第２負側電圧は、ＶＳＳ２とも表される。 In the present embodiment, the first positive side voltage is also represented by VDD1, and the first negative side voltage is also represented by VSS1. Further, in the present embodiment, the second positive side voltage is also represented by VDD2, and the second negative side voltage is also represented by VSS2.

また、素子の端子が第１正側電圧に接続される、と記載した場合、素子の端子が第１正側電圧を発生する電圧源に電気的に接続されることを意味する。第１負側電圧、第２正側電圧および第２負側電圧についても同様である。 Further, when it is described that the terminal of the element is connected to the first positive side voltage, it means that the terminal of the element is electrically connected to the voltage source that generates the first positive side voltage. The same applies to the first negative side voltage, the second positive side voltage and the second negative side voltage.

前段回路１０は、第１正側電圧と第１負側電圧とを動作電圧として動作する回路である。図１の例においては、前段回路１０は、Ｐ型である第１入力ＭＯＳＦＥＴ１４と、Ｎ型である第２入力ＭＯＳＦＥＴ１６とを含むインバータである。第１入力ＭＯＳＦＥＴ１４および第２入力ＭＯＳＦＥＴ１６は、互いのゲート同士が接続され、互いのドレイン同士が接続される。また、第１入力ＭＯＳＦＥＴ１４は、ソースが第１正側電圧に接続される。第２入力ＭＯＳＦＥＴ１６は、ソースが第１負側電圧に接続される。 The front-stage circuit 10 is a circuit that operates using the first positive side voltage and the first negative side voltage as operating voltages. In the example of FIG. 1, the pre-stage circuit 10 is an inverter including a P-type first input MOSFET 14 and an N-type second input MOSFET 16. The gates of the first input MOSFET 14 and the second input MOSFET 16 are connected to each other, and the drains to each other are connected to each other. Further, the source of the first input MOSFET 14 is connected to the first positive voltage. The source of the second input MOSFET 16 is connected to the first negative voltage.

前段回路１０は、第１入力ＭＯＳＦＥＴ１４および第２入力ＭＯＳＦＥＴ１６のドレインから、第１正側電圧と第１負側電圧とをハイレベルとローレベルとする２値の出力信号をレベルシフト回路２０の入力信号としてレベルシフト回路２０へ出力する。なお、前段回路１０は、第１正側電圧と第１負側電圧とをハイレベルとローレベルとする２値の入力信号を出力する回路であれば、インバータに限らず、どのような回路であってもよい。 The pre-stage circuit 10 inputs a binary output signal having a high level and a low level of the first positive side voltage and the first negative side voltage from the drains of the first input MOSFET 14 and the second input MOSFET 16 to the level shift circuit 20. It is output to the level shift circuit 20 as a signal. The pre-stage circuit 10 is not limited to an inverter and can be any circuit as long as it is a circuit that outputs a binary input signal having a first positive side voltage and a first negative side voltage as high level and low level. There may be.

レベルシフト回路２０は、入力端子２２と、出力端子２４と、インバータ回路３２と、スイッチ回路３４と、第１電流制限回路３６と、第１電圧制限回路３８と、第２電流制限回路４０と、第２電圧制限回路４２と、出力回路４４とを備える。 The level shift circuit 20 includes an input terminal 22, an output terminal 24, an inverter circuit 32, a switch circuit 34, a first current limiting circuit 36, a first voltage limiting circuit 38, and a second current limiting circuit 40. A second voltage limiting circuit 42 and an output circuit 44 are provided.

入力端子２２は、前段回路１０から入力信号を受け取る。出力端子２４は、第２正側電圧と第２負側電圧とを動作電圧として動作する後段回路へ、第２正側電圧と第２負側電圧とをハイレベルとローレベルとする２値の出力信号を出力する。出力信号は、入力信号のレベルの変化に同期してレベルが変化する。例えば、入力信号がハイレベルである場合、出力信号は、ハイレベルであり、入力信号がローレベルである場合、出力信号は、ローレベルである。また、例えば、入力信号がハイレベルである場合、出力信号は、ローレベルであり、入力信号がローレベルである場合、出力信号は、ハイレベルであってもよい。 The input terminal 22 receives an input signal from the preceding circuit 10. The output terminal 24 is a binary circuit that operates with the second positive side voltage and the second negative side voltage as the operating voltage, and the second positive side voltage and the second negative side voltage are set to high level and low level. Output the output signal. The level of the output signal changes in synchronization with the change in the level of the input signal. For example, if the input signal is high level, the output signal is high level, and if the input signal is low level, the output signal is low level. Further, for example, when the input signal is high level, the output signal is low level, and when the input signal is low level, the output signal may be high level.

インバータ回路３２は、インバータ入力端子５２と、インバータ出力端子５４と、Ｐ型である第１ＭＯＳＦＥＴ５６と、Ｎ型である第２ＭＯＳＦＥＴ５８とを含む。第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８のそれぞれは、ゲートがインバータ入力端子５２に接続され、ドレインがインバータ出力端子５４に接続される。 The inverter circuit 32 includes an inverter input terminal 52, an inverter output terminal 54, a P-type first MOSFET 56, and an N-type second MOSFET 58. In each of the first MOSFET 56 and the second MOSFET 58, the gate is connected to the inverter input terminal 52 and the drain is connected to the inverter output terminal 54.

スイッチ回路３４は、入力端子２２を介して受け取った入力信号に応じて、第１正側電圧とインバータ入力端子５２との間をオン／オフする。例えば、スイッチ回路３４は、入力信号が第１負側電圧のレベルである場合、オンとなり第１正側電圧とインバータ入力端子５２との間を短絡する。また、例えば、スイッチ回路３４は、入力信号が第１正側電圧のレベルである場合、オフとなり第１正側電圧とインバータ入力端子５２との間を開放する。 The switch circuit 34 turns on / off between the first positive side voltage and the inverter input terminal 52 according to the input signal received via the input terminal 22. For example, when the input signal is at the level of the first negative voltage, the switch circuit 34 is turned on and short-circuits between the first positive voltage and the inverter input terminal 52. Further, for example, when the input signal is at the level of the first positive side voltage, the switch circuit 34 is turned off to open the space between the first positive side voltage and the inverter input terminal 52.

例えば、スイッチ回路３４は、ＭＯＳＦＥＴである。図１の例においては、スイッチ回路３４は、ゲートに入力信号が印加され、ソースに第１正側電圧が接続され、ドレインがインバータ入力端子５２に接続されたＰ型のＭＯＳＦＥＴである。 For example, the switch circuit 34 is a MOSFET. In the example of FIG. 1, the switch circuit 34 is a P-type MOSFET in which an input signal is applied to the gate, a first positive voltage is connected to the source, and a drain is connected to the inverter input terminal 52.

第１電流制限回路３６は、インバータ入力端子５２と第２負側電圧との間に接続される。第１電流制限回路３６は、所定の抵抗値の抵抗成分を有する。第１電流制限回路３６は、スイッチ回路３４がオンした場合に、スイッチ回路３４および第１電圧制限回路３８に過大な電流が流れないようにすることができる。例えば、第１電流制限回路３６の抵抗値は、数１００ｋΩから数ＭΩ程度であってよい。第１電流制限回路３６は、抵抗値が小さいほど、インバータ回路３２の応答速度を速くすることができ、抵抗値が大きいほど、スイッチ回路３４および第１電圧制限回路３８に流れる電流量を小さくすることができる。 The first current limiting circuit 36 is connected between the inverter input terminal 52 and the second negative voltage. The first current limiting circuit 36 has a resistance component having a predetermined resistance value. The first current limiting circuit 36 can prevent an excessive current from flowing through the switch circuit 34 and the first voltage limiting circuit 38 when the switch circuit 34 is turned on. For example, the resistance value of the first current limiting circuit 36 may be about several hundred kΩ to several MΩ. The smaller the resistance value of the first current limiting circuit 36, the faster the response speed of the inverter circuit 32, and the larger the resistance value, the smaller the amount of current flowing through the switch circuit 34 and the first voltage limiting circuit 38. be able to.

例えば、第１電流制限回路３６は、ゲートに所定の電圧値が印加され、ドレイン－ソース間が抵抗として機能するＭＯＳＦＥＴである。図１の例においては、第１電流制限回路３６は、ゲートに第２正側電圧が印加され、ドレインがインバータ入力端子５２に接続され、ソースが第１電圧制限回路３８に接続されたＮ型のＭＯＳＦＥＴである。 For example, the first current limiting circuit 36 is a MOSFET in which a predetermined voltage value is applied to the gate and the drain-source function as a resistor. In the example of FIG. 1, the first current limiting circuit 36 is an N-type in which a second positive voltage is applied to the gate, the drain is connected to the inverter input terminal 52, and the source is connected to the first voltage limiting circuit 38. It is a MOSFET of.

第１電圧制限回路３８は、インバータ入力端子５２と第２負側電圧との間において、第１電流制限回路３６に対して直列に接続される。第１電圧制限回路３８は、電流が流れた場合に所定の電圧値の電圧降下が生じる。第１電圧制限回路３８は、入力信号が第１電源電圧のレベルである場合、スイッチ回路３４に過大な電圧を印加させないようにして、スイッチ回路３４を保護することができる。 The first voltage limiting circuit 38 is connected in series with the first current limiting circuit 36 between the inverter input terminal 52 and the second negative voltage. In the first voltage limiting circuit 38, a voltage drop of a predetermined voltage value occurs when a current flows. The first voltage limiting circuit 38 can protect the switch circuit 34 by preventing an excessive voltage from being applied to the switch circuit 34 when the input signal is at the level of the first power supply voltage.

例えば、第１電圧制限回路３８は、ダイオード接続されたＭＯＳＦＥＴである。図１の例においては、第１電圧制限回路３８は、ゲートおよびドレインが、第１電流制限回路３６のソースに接続され、ソースが第２負側電圧に接続されたＮ型のＭＯＳＦＥＴである。 For example, the first voltage limiting circuit 38 is a diode-connected MOSFET. In the example of FIG. 1, the first voltage limiting circuit 38 is an N-type MOSFET in which the gate and drain are connected to the source of the first current limiting circuit 36 and the source is connected to the second negative voltage.

第２電流制限回路４０は、第２正側電圧とインバータ回路３２の第１ＭＯＳＦＥＴ５６のソースとの間に接続される。第２電流制限回路４０は、所定の抵抗値の抵抗成分を有する。第２電流制限回路４０は、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８および第２電圧制限回路４２に過大な電流が流れないようにすることができる。例えば、第２電流制限回路４０の抵抗値は、数１００ｋΩから数ＭΩ程度であってよい。第２電流制限回路４０は、抵抗値が小さいほど、インバータ回路３２の応答速度を速くすることができ、抵抗値が大きいほど、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８および第２電圧制限回路４２に流れる電流量を小さくすることができる。 The second current limiting circuit 40 is connected between the second positive voltage and the source of the first MOSFET 56 of the inverter circuit 32. The second current limiting circuit 40 has a resistance component having a predetermined resistance value. The second current limiting circuit 40 can prevent an excessive current from flowing through the first MOSFET 56, the second MOSFET 58, and the second voltage limiting circuit 42. For example, the resistance value of the second current limiting circuit 40 may be about several hundred kΩ to several MΩ. The second current limiting circuit 40 can increase the response speed of the inverter circuit 32 as the resistance value is smaller, and the larger the resistance value, the more the amount of current flowing through the first MOSFET 56, the second MOSFET 58 and the second voltage limiting circuit 42. It can be made smaller.

例えば、第２電流制限回路４０は、ゲートに所定の電圧値が印加され、ドレイン－ソース間が抵抗として機能するＭＯＳＦＥＴである。図１の例においては、第２電流制限回路４０は、ゲートに第２負側電圧が印加され、ドレインがインバータ回路３２の第１ＭＯＳＦＥＴ５６のソースに接続され、ソースが第２正側電圧に接続されたＰ型のＭＯＳＦＥＴである。 For example, the second current limiting circuit 40 is a MOSFET in which a predetermined voltage value is applied to the gate and the drain-source function as a resistor. In the example of FIG. 1, in the second current limiting circuit 40, a second negative voltage is applied to the gate, the drain is connected to the source of the first MOSFET 56 of the inverter circuit 32, and the source is connected to the second positive voltage. It is a P-type MOSFET.

第２電圧制限回路４２は、インバータ回路３２の第２ＭＯＳＦＥＴ５８のソースと第２負側電圧との間に接続される。第２電圧制限回路４２は、電流が流れた場合に所定の電圧値の電圧降下が生じる。 The second voltage limiting circuit 42 is connected between the source of the second MOSFET 58 of the inverter circuit 32 and the second negative voltage. In the second voltage limiting circuit 42, a voltage drop of a predetermined voltage value occurs when a current flows.

第２電圧制限回路４２は、スイッチ回路３４がオンした場合に、インバータ回路３２の第２ＭＯＳＦＥＴ５８のゲート－ソース間に過大な電圧が印加されないようにして、第２ＭＯＳＦＥＴ５８を保護することができる。 The second voltage limiting circuit 42 can protect the second MOSFET 58 by preventing an excessive voltage from being applied between the gate and the source of the second MOSFET 58 of the inverter circuit 32 when the switch circuit 34 is turned on.

例えば、第２電圧制限回路４２は、ダイオード接続されたＭＯＳＦＥＴである。図１の例においては、第２電圧制限回路４２は、ゲートおよびドレインが、インバータ回路３２の第２ＭＯＳＦＥＴ５８のソースに接続され、ソースが第２負側電圧に接続されたＮ型のＭＯＳＦＥＴである。 For example, the second voltage limiting circuit 42 is a diode-connected MOSFET. In the example of FIG. 1, the second voltage limiting circuit 42 is an N-type MOSFET in which the gate and drain are connected to the source of the second MOSFET 58 of the inverter circuit 32, and the source is connected to the second negative voltage.

出力回路４４は、第２正側電圧と第２負側電圧とを動作電圧として動作する回路である。出力回路４４は、インバータ出力端子５４から出力されたインバータ出力信号を受け取る。すなわち、出力回路４４は、インバータ回路３２の第１ＭＯＳＦＥＴ５６のドレイン（第２ＭＯＳＦＥＴ５８のドレイン）から出力されたインバータ出力信号を受け取る。出力回路４４は、インバータ出力信号のレベルに応じた出力信号を出力する。出力回路４４は、例えば、インバータ出力信号が所定電圧値以下である場合、ハイレベルの出力信号を出力し、インバータ出力信号が所定電圧値より大きい場合、ローレベルの出力信号を出力する。出力回路４４は、例えば、インバータ出力信号が所定電圧値以下である場合、ローレベルの出力信号を出力し、インバータ出力信号が所定電圧値より大きい場合、ハイレベルの出力信号を出力してもよい。 The output circuit 44 is a circuit that operates using the second positive side voltage and the second negative side voltage as operating voltages. The output circuit 44 receives the inverter output signal output from the inverter output terminal 54. That is, the output circuit 44 receives the inverter output signal output from the drain of the first MOSFET 56 of the inverter circuit 32 (the drain of the second MOSFET 58). The output circuit 44 outputs an output signal according to the level of the inverter output signal. The output circuit 44 outputs, for example, a high-level output signal when the inverter output signal is equal to or less than a predetermined voltage value, and outputs a low-level output signal when the inverter output signal is larger than the predetermined voltage value. For example, the output circuit 44 may output a low-level output signal when the inverter output signal is equal to or less than a predetermined voltage value, and may output a high-level output signal when the inverter output signal is larger than the predetermined voltage value. ..

図１の例においては、出力回路４４は、Ｐ型である第１出力ＭＯＳＦＥＴ６４と、Ｎ型である第２出力ＭＯＳＦＥＴ６６とを含むインバータである。第１出力ＭＯＳＦＥＴ６４および第２出力ＭＯＳＦＥＴ６６は、互いのゲート同士が接続され、互いのドレイン同士が接続される。また、第１出力ＭＯＳＦＥＴ６４は、ソースが第２正側電圧に接続される。第２出力ＭＯＳＦＥＴ６６は、ソースが第２負側電圧に接続される。そして、第１出力ＭＯＳＦＥＴ６４および第２出力ＭＯＳＦＥＴ６６は、相補的に動作する。すなわち、第１出力ＭＯＳＦＥＴ６４および第２出力ＭＯＳＦＥＴ６６は、一方がオンの場合、他方がオフとなるように動作する。このような構成の出力回路４４は、第１出力ＭＯＳＦＥＴ６４および第２出力ＭＯＳＦＥＴ６６のドレインから、第２正側電圧と第２負側電圧とをハイレベルとローレベルとする２値の出力信号を出力する。 In the example of FIG. 1, the output circuit 44 is an inverter including a P-type first output MOSFET 64 and an N-type second output MOSFET 66. In the first output MOSFET 64 and the second output MOSFET 66, the gates of each other are connected to each other, and the drains of each other are connected to each other. Further, the source of the first output MOSFET 64 is connected to the second positive voltage. The source of the second output MOSFET 66 is connected to the second negative voltage. The first output MOSFET 64 and the second output MOSFET 66 operate in a complementary manner. That is, the first output MOSFET 64 and the second output MOSFET 66 operate so that when one is on, the other is off. The output circuit 44 having such a configuration outputs a binary output signal having a high level and a low level of the second positive side voltage and the second negative side voltage from the drains of the first output MOSFET 64 and the second output MOSFET 66. do.

ここで、インバータ回路３２に含まれる第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８は、両方にしきい値電圧以上のゲート－ソース間電圧が印加された場合、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧が第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧より大きい否かに応じて、出力信号のレベルが切り替わるように、それぞれのゲート長とゲート幅が調整されている。 Here, when a gate-source voltage equal to or higher than the threshold voltage is applied to both the first MOSFET 56 and the second MOSFET 58 included in the inverter circuit 32, the gate-source voltage of the second MOSFET 58 is between the gate and source of the first MOSFET 56. The gate length and gate width of each are adjusted so that the level of the output signal is switched depending on whether or not the voltage is larger than the voltage.

すなわち、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８は、両方にしきい値電圧以上のゲート－ソース間電圧が印加された場合、何れもオンとなるが、インバータ動作となるように、それぞれのゲート長とゲート幅が調整されている。これにより、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８は、インバータ入力信号のレベルに応じて、相補的に動作することができる。 That is, the first MOSFET 56 and the second MOSFET 58 are both turned on when a gate-source voltage equal to or higher than the threshold voltage is applied to both of them, but their respective gate lengths and gate widths are adjusted so as to operate the inverter. Has been done. As a result, the first MOSFET 56 and the second MOSFET 58 can operate complementarily depending on the level of the inverter input signal.

従って、レベルシフト回路２０は、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８の両方にしきい値電圧以上のゲート－ソース間電圧が印加された場合において、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧が第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧より大きい場合、出力信号がハイレベルまたはローレベルのうちの一方のレベルとなる。また、レベルシフト回路２０は、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８の両方にしきい値電圧以上のゲート－ソース間電圧が印加された場合において、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧が第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧以下である場合、出力信号がハイレベルまたはローレベルのうちの他方のレベルとなる。 Therefore, in the level shift circuit 20, when a gate-source voltage equal to or higher than the threshold voltage is applied to both the first MOSFET 56 and the second MOSFET 58, the gate-source voltage of the second MOSFET 58 becomes the gate-source voltage of the first MOSFET 56. If greater, the output signal will be at one of the high and low levels. Further, in the level shift circuit 20, when a gate-source voltage equal to or higher than the threshold voltage is applied to both the first MOSFET 56 and the second MOSFET 58, the gate-source voltage of the second MOSFET 58 becomes the gate-source voltage of the first MOSFET 56. If the following, the output signal is at the other level of high level or low level.

また、前段回路１０、レベルシフト回路２０および後段回路がＰ型半導体基板に形成されている場合、ソースが第１負側電圧に接続されているＮ型のＭＯＳＦＥＴと、ソースが第２負側電圧に接続されているＮ型のＭＯＳＦＥＴとは、アイソレーションされている。例えば、前段回路１０に含まれるソースが第１負側電圧に接続されているＮ型のＭＯＳＦＥＴ（例えば、第２入力ＭＯＳＦＥＴ１６）は、Ｐ－Ｓｕｂ基板におけるＤｅｅｐＮ－ＷＥＬＬによりアイソレーションされた領域に形成される。これに代えて、レベルシフト回路２０および後段回路に含まれる、ソースが第２負側電圧に接続されているＮ型のＭＯＳＦＥＴ（例えば、第１電圧制限回路３８、第２電圧制限回路４２および第２出力ＭＯＳＦＥＴ６６）は、Ｐ－Ｓｕｂ基板におけるＤｅｅｐＮ－ＷＥＬＬによりアイソレーションされた領域に形成されてもよい。 When the front circuit 10, the level shift circuit 20, and the rear circuit are formed on the P-type semiconductor substrate, the N-type MOSFET whose source is connected to the first negative voltage and the source are the second negative voltage. It is isolated from the N-type MOSFET connected to. For example, the N-type MOSFET (for example, the second input MOSFET 16) in which the source included in the pre-stage circuit 10 is connected to the first negative voltage is in the region isolated by Deep N-WELL on the P-Sub substrate. It is formed. Instead of this, an N-type MOSFET (eg, first voltage limiting circuit 38, second voltage limiting circuit 42, and second voltage limiting circuit 42) included in the level shift circuit 20 and the subsequent circuit, in which the source is connected to the second negative voltage. The two-output MOSFET66) may be formed in a region isolated by Deep N-WELL on the P-Sub substrate.

また、前段回路１０、レベルシフト回路２０および後段回路がＮ型半導体基板に形成されている場合、ソースが第１正側電圧に接続されているＰ型のＭＯＳＦＥＴと、ソースが第２正側電圧に接続されているＰ型のＭＯＳＦＥＴとは、アイソレーションされている。例えば、前段回路１０に含まれるソースが第１正側電圧に接続されているＰ型のＭＯＳＦＥＴは、Ｎ－Ｓｕｂ基板におけるＤｅｅｐＰ－ＷＥＬＬによりアイソレーションされた領域に形成される。これに代えて、レベルシフト回路２０および後段回路に含まれる、ソースが第２正側電圧に接続されているＰ型のＭＯＳＦＥＴは、Ｐ－Ｓｕｂ基板におけるＤｅｅｐＰ－ＷＥＬＬによりアイソレーションされた領域に形成されてもよい。 When the front circuit 10, the level shift circuit 20, and the rear circuit are formed on the N-type semiconductor substrate, the P-type MOSFET in which the source is connected to the first positive voltage and the source are the second positive voltage. It is isolated from the P-type MOSFET connected to. For example, the P-type MOSFET in which the source included in the pre-stage circuit 10 is connected to the first positive voltage is formed in the region isolated by Deep P-WELL on the N-Sub substrate. Instead, the P-type MOSFET, which is included in the level shift circuit 20 and the subsequent circuit and whose source is connected to the second positive voltage, is located in the region isolated by Deep P-WELL on the P-Sub board. It may be formed.

図２は、レベルシフト回路２０に入出力される信号等の波形図を示す図である。 FIG. 2 is a diagram showing a waveform diagram of signals and the like input and output to the level shift circuit 20.

レベルシフト回路２０に入力される入力信号は、ＶＤＤ１（第１正側電圧）とＶＳＳ１（第１負側電圧）とをハイレベルとローレベルとする２値信号である。 The input signal input to the level shift circuit 20 is a binary signal having VDD1 (first positive side voltage) and VSS1 (first negative side voltage) as high level and low level.

インバータ入力端子５２に入力されるインバータ入力信号は、（ＶＳＳ２＋ＶＧＳ_Ｍ１１＋ＶＤＳ_Ｍ１０）と（ＶＳＳ２＋ＶＧＳ_Ｍ１１）とをハイレベルとローレベルとする２値信号であり、入力信号に対してレベルが反転している。なお、ＶＧＳ_Ｍ１１は、第１電圧制限回路３８に電流が流れた場合は強反転領域（飽和領域あるいは非飽和領域）で動作し、電流がほとんど流れない場合は弱反転領域で動作する。弱反転領域で動作する場合は、ＶＧＳ_Ｍ１１は、ダイオードのように振る舞う。 The inverter input signal input to the inverter input terminal 52 is a binary signal having (VSS2 + VGS _M11 + VDS _M10 ) and (VSS2 + VGS _M11 ) as high level and low level, and the level is inverted with respect to the input signal. .. The VGS _M11 operates in a strong inversion region (saturated region or unsaturated region) when a current flows through the first voltage limiting circuit 38, and operates in a weak inversion region when a current hardly flows. When operating in the weak inversion region, the VGS _M11 behaves like a diode.

インバータ出力端子５４から出力されるインバータ出力信号は、（ＶＤＤ２－ＶＤＳ_Ｍ１２）と（ＶＳＳ２＋ＶＧＳ_Ｍ１５）とをハイレベルとローレベルとする２値信号であり、インバータ入力信号に対してレベルが反転している。なお、ＶＧＳ_Ｍ１５は、第２電圧制限回路４２に電流が流れた場合は強反転領域(飽和領域と非飽和領域)で動作し、電流がほとんど流れない場合は弱反転領域で動作する。弱反転領域で動作する場合は、ＶＧＳ_Ｍ１５は、ダイオードのように振る舞う。 The inverter output signal output from the inverter output terminal 54 is a binary signal in which (VDD2-VDS _M12 ) and (VSS2 + VGS _M15 ) are set to high level and low level, and the level is inverted with respect to the inverter input signal. There is. The VGS _M15 operates in a strong inversion region (saturated region and unsaturated region) when a current flows through the second voltage limiting circuit 42, and operates in a weak inversion region when a current hardly flows. When operating in the weak inversion region, the VGS _M15 behaves like a diode.

つぎに、図１に示したレベルシフト回路２０の具体的な動作について説明する。図１に示す各ＭＯＳＦＥＴは、次のような特性を有する。 Next, the specific operation of the level shift circuit 20 shown in FIG. 1 will be described. Each MOSFET shown in FIG. 1 has the following characteristics.

各ＭＯＳＦＥＴは、＋５．５Ｖ耐圧を有するＭＯＳＦＥＴ素子の標準的な製造工程で製造した素子（以下、＋５．５Ｖ耐圧工程の標準的素子という）であり、ゲート－ソース間電圧およびドレイン－ソース間電圧が、－５．５Ｖ以上、＋５．５Ｖ以下の範囲である場合、素子破壊の可能性および劣化が非常に小さい。 Each MOSFET is an element manufactured in the standard manufacturing process of a MOSFET element having a withstand voltage of +5.5 V (hereinafter referred to as a standard element in the withstand voltage process of +5.5 V), and is a gate-source voltage and a drain-source voltage. However, when the voltage is in the range of −5.5 V or more and + 5.5 V or less, the possibility of element destruction and deterioration are very small.

また、Ｎ型のＭＯＳＦＥＴのしきい値電圧（Ｖｔｈｎ）は、１Ｖと仮定する。ここで、仮定するとしたのは、しきい値電圧は、製造工程により決まる値であるためである。以降も同様とする。Ｐ型のＭＯＳＦＥＴのしきい値電圧（｜Ｖｔｈｐ｜）は、｜１Ｖ｜と仮定する。つまり、Ｎ型のＭＯＳＦＥＴは、ゲート－ソース間電圧（ＶＧＳｎ）がＶｔｈｎ以上の場合に、オンとなる。また、Ｐ型のＭＯＳＦＥＴは、ゲート－ソース間電圧（｜ＶＧＳｐ｜）が｜Ｖｔｈｐ｜以上の場合に、オンとなる。 Further, it is assumed that the threshold voltage (Vthn) of the N-type MOSFET is 1V. Here, it is assumed that the threshold voltage is a value determined by the manufacturing process. The same shall apply hereinafter. The threshold voltage (| Vthp |) of the P-type MOSFET is assumed to be | 1V |. That is, the N-type MOSFET is turned on when the gate-source voltage (VGSn) is Vthn or more. Further, the P-type MOSFET is turned on when the gate-source voltage (| VGSp |) is | Vthp | or higher.

また、Ｎ型のＭＯＳＦＥＴの飽和電圧をＶＤＳｎｓａｔと表す。また、Ｐ型のＭＯＳＦＥＴの飽和電圧を｜ＶＤＳｐｓａｔ｜と表す。ＶＤＳｎｓａｔ=｜ＶＤＳｐｓａｔ｜＝０．２Ｖと仮定する。飽和領域で動作時のＮ型のＭＯＳＦＥＴのゲート－ソース間電圧（ＶＧＳｎａ）は、ＶＧＳｎａ＝Ｖｔｈｎ＋ＶＤＳｎｓａｔ＝１Ｖ＋０．２＝１．２Ｖである。弱反転領域で動作時のＮ型のＭＯＳＦＥＴのゲート－ソース間電圧（ＶＧＳｎｂ）は、ＶＧＳｎｂ＝０．７Ｖと仮定する。また、飽和領域で動作時のＰ型のＭＯＳＦＥＴのゲート－ソース間電圧（｜ＶＧＳｐ｜）は、｜Ｖｔｈｐ｜＋｜ＶＤＳｐｓａｔ｜＝１Ｖ＋０．２＝１．２Ｖである。 Further, the saturation voltage of the N-type MOSFET is expressed as VDSnsat. Further, the saturation voltage of the P-type MOSFET is expressed as | VDSstat |. It is assumed that VDSnsat = | VDSstat | = 0.2V. The gate-source voltage (VGSna) of the N-type MOSFET during operation in the saturation region is VGSna = Vthn + VDSnsat = 1V + 0.2 = 1.2V. It is assumed that the gate-source voltage (VGSnb) of the N-type MOSFET during operation in the weak inversion region is VGSnb = 0.7V. Further, the gate-source voltage (| VGSp |) of the P-type MOSFET during operation in the saturation region is | Vthp | + | VDSstat | = 1V + 0.2 = 1.2V.

（第１電源条件）
図１に示すレベルシフト回路２０は、ＶＤＤ１＝３．３Ｖ、ＶＳＳ１＝０Ｖ、ＶＤＤ２＝２．５ＶおよびＶＳＳ２＝－２．５Ｖの第１電源条件の場合、次のように動作する。 (1st power supply condition)
The level shift circuit 20 shown in FIG. 1 operates as follows under the first power supply conditions of VDD1 = 3.3V, VSS1 = 0V, VDD2 = 2.5V and VSS2 = −2.5V.

入力信号のレベルがＶＤＤ１の場合、スイッチ回路３４のゲート電圧（ＶＧ_Ｍ９）がＶＤＤ１となる。ゲート電圧（ＶＧ_Ｍ９）がＶＤＤ１である場合、スイッチ回路３４は、Ｐ型のＭＯＳＦＥＴであるので、オフとなる。従って、入力信号のレベルがＶＤＤ１の場合、第１電流制限回路３６および第１電圧制限回路３８に流れる電流は、ゼロとなる。 When the level of the input signal is VDD1, the gate voltage (VG _M9 ) of the switch circuit 34 becomes VDD1. When the gate voltage (VG _M9 ) is VDD1, the switch circuit 34 is turned off because it is a P-type MOSFET. Therefore, when the level of the input signal is VDD1, the current flowing through the first current limiting circuit 36 and the first voltage limiting circuit 38 becomes zero.

また、第１電流制限回路３６がオンであるので、第１電圧制限回路３８は、弱反転領域で動作するためダイオードのように動作する。このため、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号は、ＶＳＳ２に弱反転領域のゲート－ソース間電圧（ＶＧＳｎｂ）分の電圧が加算された電圧となる。 Further, since the first current limiting circuit 36 is on, the first voltage limiting circuit 38 operates like a diode because it operates in the weak inversion region. Therefore, the drain voltage (VD _M10 ) of the first current limiting circuit 36, that is, the inverter input signal input to the inverter input terminal 52 has a voltage corresponding to the gate-source voltage (VGSnb) in the weakly inverted region in VSS2. It becomes the added voltage.

この場合、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号の電圧は、式（１）のように表される。
ＶＤ_Ｍ１０＝ＶＳＳ２＋ＶＧＳｎｂ≒－２．５Ｖ＋０．７Ｖ＝－１．８Ｖ…（１） In this case, the drain voltage (VD _M10 ) of the first current limiting circuit 36, that is, the voltage of the inverter input signal input to the inverter input terminal 52 is expressed by the equation (1).
VD _M10 = VSS2 + VGSnb≈-2.5V + 0.7V = -1.8V ... (1)

また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）は、式（２）のように表される。
｜ＶＤＳ_Ｍ９｜＝ＶＤＤ１－ＶＤ_Ｍ１０
＝ＶＤＤ１－（ＶＳＳ２＋ＶＧＳｎｂ）
≒３．３Ｖ－（－２．５Ｖ＋０．７Ｖ）＝５．１Ｖ…（２） Further, the drain-source voltage (| VDS _M9 |) of the switch circuit 34 is expressed by the equation (2).
| VDS _M9 | = VDD1-VD _M10
= VDD1- (VSS2 + VGSnb)
≈ 3.3V- (-2.5V + 0.7V) = 5.1V ... (2)

また、第２電流制限回路４０は、オンである。このため、インバータ回路３２の第１ＭＯＳＦＥＴ５６のソース電圧は、ＶＤＤ２となる。従って、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、式（３）のようになる。
｜ＶＧＳ_Ｍ１３｜＝ＶＤＤ２－ＶＤ_Ｍ１０
＝ＶＤＤ２－（ＶＳＳ２＋ＶＧＳｎｂ）
≒２．５Ｖ－（－２．５Ｖ＋０．７Ｖ）＝４．３Ｖ…（３） Further, the second current limiting circuit 40 is on. Therefore, the source voltage of the first MOSFET 56 of the inverter circuit 32 is VDD2. Therefore, the gate-source voltage (| VGS _M13 |) of the first MOSFET 56 is as shown in the equation (3).
| VGS _M13 | = VDD2-VD _M10
= VDD2- (VSS2 + VGSnb)
≈2.5V- (-2.5V + 0.7V) = 4.3V ... (3)

第２ＭＯＳＦＥＴ５８がオンで第２電圧制限回路４２に電流が流れるときは、第２電圧制限回路４２は飽和領域での動作となり第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）がＶＧＳｎａ＝１．２Ｖ、第２ＭＯＳＦＥＴ５８がオフで第２電圧制限回路４２に電流が流れないときは、第２電圧制限回路４２は弱反転領域での動作となり第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）がＶＧＳｎｂ＝０．７Ｖとなる。第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）が飽和領域で動作時は、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は式（４）のようになり、第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）が飽和領域で動作時は、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、式（５）のようになる。
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５＝ＶＤ_Ｍ１０－ＶＧＳｎａ
≒－１．８Ｖ－１．２Ｖ－≒－３．０Ｖ…（４）
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５＝ＶＤ_Ｍ１０－ＶＧＳｎｂ
≒－１．８Ｖ－０．７Ｖ≒－２．５Ｖ…（５） When the second MOSFET 58 is on and a current flows through the second voltage limiting circuit 42, the second voltage limiting circuit 42 operates in the saturation region, and the gate-source voltage (VGS _M15 ) of the second voltage limiting circuit 42 becomes VGSna =. 1.2V, when the second MOSFET 58 is off and no current flows through the second voltage limiting circuit 42, the second voltage limiting circuit 42 operates in the weak inversion region and the gate-source voltage of the second voltage limiting circuit 42 ( VGS _M15 ) becomes VGSnb = 0.7V. When the gate-source voltage (VGS _M15 ) of the second voltage limiting circuit 42 operates in the saturation region, the gate-source voltage (VGS _M14 ) of the second MOSFET 58 becomes as shown in equation (4), and the second voltage limiting When the gate-source voltage (VGS _M15 ) of the circuit 42 operates in the saturation region, the gate-source voltage (VGS _M14 ) of the second MOSFET 58 becomes as shown in equation (5).
VGS _M14 = VD _M10 -VGS _M15 = VD _M10 -VGSna
≈-1.8V-1.2V-≈-3.0V ... (4)
VGS _M14 = VD _M10 -VGS _M15 = VD _M10 -VGSnb
≈-1.8V-0.7V ≈-2.5V ... (5)

式（３）から、Ｐ型である第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、｜Ｖｔｈｐ｜以上であるので、第１ＭＯＳＦＥＴ５６は、オンとなる。式（４）および式（５）から、Ｎ型である第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_ｐ１４）は、Ｖｔｈｎ以上ではないので、第２ＭＯＳＦＥＴ５８は、オフとなる。 From the equation (3), since the gate-source voltage (| VGS _M13 |) of the P-type first MOSFET 56 is | Vthp | or higher, the first MOSFET 56 is turned on. From equations (4) and (5), the gate-source voltage (VGS _p14 ) of the N-type second MOSFET 58 is not greater than or equal to Vthn, so that the second MOSFET 58 is turned off.

従って、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６のドレイン（第２ＭＯＳＦＥＴ５８のドレイン）、すなわち、インバータ出力端子５４から出力されるインバータ出力信号の電圧は、ほぼＶＤＤ２（＋２．５Ｖ）となる。これにより、出力回路４４の第１出力ＭＯＳＦＥＴ６４は、オフとなり、出力回路４４の第２出力ＭＯＳＦＥＴ６６は、オンとなる。この結果、出力信号のレベルは、ＶＳＳ２となる。 Therefore, when the level of the input signal is VDD1, the voltage of the drain of the first MOSFET 56 (the drain of the second MOSFET 58), that is, the voltage of the inverter output signal output from the inverter output terminal 54 is approximately VDD2 (+ 2.5V). As a result, the first output MOSFET 64 of the output circuit 44 is turned off, and the second output MOSFET 66 of the output circuit 44 is turned on. As a result, the level of the output signal becomes VSS2.

このようにレベルシフト回路２０は、第１電圧条件において、入力信号のレベルがＶＤＤ１の場合、ＶＳＳ２のレベルの出力信号を出力することができる。 As described above, the level shift circuit 20 can output the output signal of the level of VSS2 when the level of the input signal is VDD1 under the first voltage condition.

また、式（１）～式（５）に示すように、第１電源条件において、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）および第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）も、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。すなわち、第１電源条件において、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８およびスイッチ回路３４は、＋５．５Ｖ耐圧工程の標準的素子により実現することができる。 Further, as shown in the equations (1) to (5), when the input signal level is VDD1 under the first power supply condition, the gate-source voltage (| VGS _M13 |) of the first MOSFET 56 and the gate of the second MOSFET 58. -The source voltage (VGS _M14 ) is in the range of -5.5V or more and 5.5V or less. Further, the drain-source voltage (| VDS _M9 |) of the switch circuit 34 is also in the range of −5.5 V or more and 5.5 V or less. That is, when the input signal level is VDD1 under the first power supply condition, the first MOSFET 56, the second MOSFET 58, and the switch circuit 34 can be realized by the standard element of the +5.5 V withstand voltage process.

一方、入力信号のレベルがＶＳＳ１の場合、スイッチ回路３４は、オンとなる。従って、入力信号のレベルがＶＳＳ１の場合、第１電流制限回路３６および第１電圧制限回路３８に所定値の電流が流れる。また、第１電流制限回路３６がオン、第１電圧制限回路３８には電流が流れるため、第１電圧制限回路３８のゲート－ソース間電圧（ＶＧＳ_Ｍ１１）はＶＧＳｎａ＝１．２Ｖとなる。このため、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号は、ＶＳＳ１に第１電圧制限回路３８のゲート－ソース間電圧（ＶＧＳ_Ｍ１１）と第１電流制限回路３６の電圧降下分（ＶＤＳ_Ｍ１０）が加算された電圧となる。 On the other hand, when the level of the input signal is VSS1, the switch circuit 34 is turned on. Therefore, when the level of the input signal is VSS1, a predetermined current flows through the first current limiting circuit 36 and the first voltage limiting circuit 38. Further, since the first current limiting circuit 36 is turned on and the current flows through the first voltage limiting circuit 38, the gate-source voltage (VGS _M11 ) of the first voltage limiting circuit 38 is VGSna = 1.2V. Therefore, the drain voltage (VD _M10 ) of the first current limiting circuit 36, that is, the inverter input signal input to the inverter input terminal 52 is the gate-source voltage (VGS _M11 ) of the first voltage limiting circuit 38 in VSS1. And the voltage drop of the first current limiting circuit 36 (VDS _M10 ) is added to obtain the voltage.

スイッチ回路３４のオン抵抗が第１電流制限回路３６のオン抵抗に比べ十分に小さい場合、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳＭ_９｜）は式（６）のように表される。
｜ＶＤＳ_Ｍ９｜＝ＶＤＤ１－ＶＤ_Ｍ１０≒０Ｖ…（６） When the on-resistance of the switch circuit 34 is sufficiently smaller than the on-resistance of the first current limiting circuit 36, the drain-source voltage (| VDSM ₉ |) of the switch circuit 34 is expressed by the equation (6).
| VDS _M9 | = VDD1-VD _M10 ≈ 0V ... (6)

式（６）から、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号の電圧は、式（７）のように表される。
ＶＤ_Ｍ１０＝ＶＳＳ２＋ＶＧＳ_Ｍ１１＋ＶＤＳ_Ｍ１０
＝ＶＤＤ１－｜ＶＤＳ_Ｍ９｜≒３．３Ｖ－０Ｖ＝３．３Ｖ…（７） From the equation (6), the drain voltage (VD _M10 ) of the first current limiting circuit 36, that is, the voltage of the inverter input signal input to the inverter input terminal 52 is expressed by the equation (7).
VD _M10 = VSS2 + VGS _M11 + VDS _M10
= VDD1- | VDS _M9 | ≈ 3.3V-0V = 3.3V ... (7)

また、第２電流制限回路４０は、オンである。このため、インバータ回路３２の第１ＭＯＳＦＥＴ５６のソース電圧は、ＶＤＤ２となる。従って、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、式（８）のようになる。
｜ＶＧＳ_Ｍ１３｜＝ＶＤＤ２－ＶＤ_Ｍ１０≒２．５Ｖ－３．３Ｖ＝－０．８Ｖ…（８） Further, the second current limiting circuit 40 is on. Therefore, the source voltage of the first MOSFET 56 of the inverter circuit 32 is VDD2. Therefore, the gate-source voltage (| VGS _M13 |) of the first MOSFET 56 is as shown in the equation (8).
| VGS _M13 | = VDD2-VD _M10 ≈ 2.5V-3.3V = -0.8V ... (8)

式（８）から、Ｐ型である第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、｜Ｖｔｈｐ｜以上ではないので、第１ＭＯＳＦＥＴ５６は、オフとなる。よって、第２電圧制限回路４２には電流が流れないため、第２電圧制限回路４２のドレイン電圧（ＶＤ_Ｍ１５）は、ＶＳＳ２に弱反転領域で動作時の第２電圧制限回路４２のゲート－ソース間電圧ＶＧＳｎｂ＝０．７Ｖが加算された電圧となる。従って、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、式（９）のようになる。
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５
＝ＶＤ_Ｍ１０－（ＶＳＳ２＋ＶＧＳｎｂ）
≒３．３Ｖ－（－２．５Ｖ＋０．７Ｖ）＝５．１Ｖ…（９） From the equation (8), since the gate-source voltage (| VGS _M13 |) of the first MOSFET 56 which is P type is not more than | Vthp |, the first MOSFET 56 is turned off. Therefore, since no current flows through the second voltage limiting circuit 42, the drain voltage (VD _M15 ) of the second voltage limiting circuit 42 is the gate-source of the second voltage limiting circuit 42 when operating in the weakly inverted region in VSS2. The voltage between VGSnb = 0.7V is added. Therefore, the gate-source voltage (VGS _M14 ) of the second MOSFET 58 is as shown in the equation (9).
VGS _M14 = VD _M10 -VGS _M15
= VD _M10- (VSS2 + VGSnb)
≈ 3.3V- (-2.5V + 0.7V) = 5.1V ... (9)

式（９）から、Ｎ型である第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_ｐ１４）は、Ｖｔｈｎ以上であるので、第２ＭＯＳＦＥＴ５８は、オンとなる。 From the equation (9), since the gate-source voltage (VGS _p14 ) of the N-type second MOSFET 58 is Vthn or more, the second MOSFET 58 is turned on.

従って、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６のドレイン（第２ＭＯＳＦＥＴ５８のドレイン）、すなわち、インバータ出力端子５４から出力されるインバータ出力信号の電圧は、ＶＳＳ２（－２．５Ｖ）に弱反転領域で動作時の第２電圧制限回路４２のゲート－ソース間電圧ＶＧＳｎｂ＝０．７Ｖ分の電圧が加算された電圧となる。これにより、出力回路４４の第１出力ＭＯＳＦＥＴ６４は、オンとなり、出力回路４４の第２出力ＭＯＳＦＥＴ６６は、オフとなる。この結果、出力信号のレベルは、ＶＤＤ２となる。 Therefore, when the level of the input signal is VSS1, the voltage of the drain of the first MOSFET 56 (the drain of the second MOSFET 58), that is, the voltage of the inverter output signal output from the inverter output terminal 54 is weakly inverted in VSS2 (-2.5V). The gate-source voltage VGSnb of the second voltage limiting circuit 42 during operation is added to the voltage of 0.7V. As a result, the first output MOSFET 64 of the output circuit 44 is turned on, and the second output MOSFET 66 of the output circuit 44 is turned off. As a result, the level of the output signal becomes VDD2.

このようにレベルシフト回路２０は、第１電圧条件において、入力信号のレベルがＶＳＳ１の場合、ＶＤＤ２のレベルの出力信号を出力することができる。 As described above, the level shift circuit 20 can output the output signal of the level of VDD2 when the level of the input signal is VSS1 under the first voltage condition.

また、式（６）～式（９）に示すように、第１電源条件において、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）および第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）も、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。すなわち、第１電源条件において、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８およびスイッチ回路３４は、＋５．５Ｖ耐圧工程の標準的素子により実現することができる。 Further, as shown in the equations (6) to (9), when the input signal level is VSS1 under the first power supply condition, the gate-source voltage (| VGS _M13 |) of the first MOSFET 56 and the gate of the second MOSFET 58. -The source voltage (VGS _M14 ) is in the range of -5.5V or more and 5.5V or less. Further, the drain-source voltage (| VDS _M9 |) of the switch circuit 34 is also in the range of −5.5 V or more and 5.5 V or less. That is, when the level of the input signal is VSS1 under the first power supply condition, the first MOSFET 56, the second MOSFET 58 and the switch circuit 34 can be realized by the standard element of the + 5.5V withstand voltage process.

（第２電源条件）
図１に示すレベルシフト回路２０は、ＶＤＤ１＝３．３Ｖ、ＶＳＳ１＝０Ｖ、ＶＤＤ２＝５ＶおよびＶＳＳ２＝０Ｖの第２電源条件の場合、次のように動作する。 (Second power supply condition)
The level shift circuit 20 shown in FIG. 1 operates as follows under the second power supply conditions of VDD1 = 3.3V, VSS1 = 0V, VDD2 = 5V and VSS2 = 0V.

入力信号のレベルがＶＤＤ１の場合、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号の電圧は、式（１０）のように表される。
ＶＤ_Ｍ１０＝ＶＳＳ２＋ＶＧＳｎｂ≒０Ｖ＋０．７Ｖ＝０．７Ｖ…（１０） When the level of the input signal is VDD1, the drain voltage (VD _M10 ) of the first current limiting circuit 36, that is, the voltage of the inverter input signal input to the inverter input terminal 52 is expressed by the equation (10). ..
VD _M10 = VSS2 + VGSnb≈0V + 0.7V = 0.7V ... (10)

また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）は、式（１１）のように表される。
｜ＶＤＳ_Ｍ９｜＝ＶＤＤ１－ＶＤ_Ｍ１０
＝ＶＤＤ１－（ＶＳＳ２＋ＶＧＳｎｂ）
≒３．３Ｖ－（０Ｖ＋０．７Ｖ）＝２．６Ｖ…（１１） Further, the drain-source voltage (| VDS _M9 |) of the switch circuit 34 is expressed by the equation (11).
| VDS _M9 | = VDD1-VD _M10
= VDD1- (VSS2 + VGSnb)
≈ 3.3V- (0V + 0.7V) = 2.6V ... (11)

また、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、式（１２）のようになる。
｜ＶＧＳ_Ｍ１３｜＝ＶＤＤ２－ＶＤ_Ｍ１０
＝ＶＤＤ２－（ＶＳＳ２＋ＶＧＳｎｂ）
≒５Ｖ－（０Ｖ＋０．７Ｖ）＝４．３Ｖ…（１２） Further, the gate-source voltage (| VGS _M13 |) of the first MOSFET 56 is as shown in the equation (12).
| VGS _M13 | = VDD2-VD _M10
= VDD2- (VSS2 + VGSnb)
≈5V- (0V + 0.7V) = 4.3V ... (12)

また、第２ＭＯＳＦＥＴ５８がオンで第２電圧制限回路４２に電流が流れるときは第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）がＶＧＳｎａ＝１．２Ｖとなる。第２ＭＯＳＦＥＴ５８がオフで第２電圧制限回路４２に電流が流れないときは第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）がＶＧＳｎｂ＝０．７Ｖとなる。第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）が飽和領域で動作時は、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は式（１３）のようになり、第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）が飽和領域で動作時は、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、式（１４）のようになる。
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５＝ＶＤ_Ｍ１０－ＶＧＳｎａ
≒０．７Ｖ－１．２Ｖ＝－０．５Ｖ…（１３）
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５＝ＶＤ_Ｍ１０－ＶＧＳｎｂ
≒０．７Ｖ－０．７Ｖ＝０Ｖ…（１４） Further, when the second MOSFET 58 is turned on and a current flows through the second voltage limiting circuit 42, the gate-source voltage (VGS _M15 ) of the second voltage limiting circuit 42 becomes VGSna = 1.2V. When the second MOSFET 58 is off and no current flows through the second voltage limiting circuit 42, the gate-source voltage (VGS _M15 ) of the second voltage limiting circuit 42 becomes VGSnb = 0.7V. When the gate-source voltage (VGS _M15 ) of the second voltage limiting circuit 42 operates in the saturation region, the gate-source voltage (VGS _M14 ) of the second MOSFET 58 becomes as shown in equation (13), and the second voltage limiting When the gate-source voltage (VGS _M15 ) of the circuit 42 operates in the saturation region, the gate-source voltage (VGS _M14 ) of the second MOSFET 58 becomes as shown in equation (14).
VGS _M14 = VD _M10 -VGS _M15 = VD _M10 -VGSna
≈0.7V-1.2V = -0.5V ... (13)
VGS _M14 = VD _M10 -VGS _M15 = VD _M10 -VGSnb
≈0.7V-0.7V = 0V ... (14)

式（１２）から、Ｐ型である第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、｜Ｖｔｈｐ｜以上であるので、第１ＭＯＳＦＥＴ５６は、オンとなる。式（１３）および式（１４）から、Ｎ型である第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_ｐ１４）は、Ｖｔｈｎ以上ではないので、第２ＭＯＳＦＥＴ５８は、オフとなる。 From the equation (12), since the gate-source voltage (| VGS _M13 |) of the first MOSFET 56 which is P type is | Vthp | or more, the first MOSFET 56 is turned on. From equations (13) and (14), the gate-source voltage (VGS _p14 ) of the N-type second MOSFET 58 is not greater than or equal to Vthn, so that the second MOSFET 58 is turned off.

従って、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６のドレイン（第２ＭＯＳＦＥＴ５８のドレイン）、すなわち、インバータ出力端子５４から出力されるインバータ出力信号の電圧は、ほぼＶＤＤ２（＋５Ｖ）となる。これにより、出力回路４４の第１出力ＭＯＳＦＥＴ６４は、オフとなり、出力回路４４の第２出力ＭＯＳＦＥＴ６６は、オンとなる。この結果、出力信号のレベルは、ＶＳＳ２となる。 Therefore, when the level of the input signal is VDD1, the voltage of the drain of the first MOSFET 56 (the drain of the second MOSFET 58), that is, the voltage of the inverter output signal output from the inverter output terminal 54 is approximately VDD2 (+ 5V). As a result, the first output MOSFET 64 of the output circuit 44 is turned off, and the second output MOSFET 66 of the output circuit 44 is turned on. As a result, the level of the output signal becomes VSS2.

このようにレベルシフト回路２０は、第２電圧条件において、入力信号のレベルがＶＤＤ１の場合、ＶＳＳ２のレベルの出力信号を出力することができる。 As described above, the level shift circuit 20 can output the output signal of the level of VSS2 when the level of the input signal is VDD1 under the second voltage condition.

また、式（１０）～式（１４）に示すように、第２電源条件において、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）および第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）も、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。すなわち、第２電源条件において、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８およびスイッチ回路３４は、＋５．５Ｖ耐圧工程の標準的素子により実現することができる。 Further, as shown in the equations (10) to (14), when the input signal level is VDD1 under the second power supply condition, the gate-source voltage (| VGS _M13 |) of the first MOSFET 56 and the gate of the second MOSFET 58. -The source voltage (VGS _M14 ) is in the range of -5.5V or more and 5.5V or less. Further, the drain-source voltage (| VDS _M9 |) of the switch circuit 34 is also in the range of −5.5 V or more and 5.5 V or less. That is, when the input signal level is VDD1 under the second power supply condition, the first MOSFET 56, the second MOSFET 58, and the switch circuit 34 can be realized by the standard element of the +5.5 V withstand voltage process.

一方、入力信号のレベルがＶＳＳ１の場合、スイッチ回路３４は、オンとなる。従って、第１電流制限回路３６および第１電圧制限回路３８に所定値の電流が流れる。スイッチ回路３４のオン抵抗が第１電流制限回路３６のオン抵抗に比べ十分に小さい場合、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）は、式（１５）のように表される。
｜ＶＤＳ_Ｍ９｜＝ＶＤＤ１－ＶＤ_Ｍ１０≒０Ｖ…（１５） On the other hand, when the level of the input signal is VSS1, the switch circuit 34 is turned on. Therefore, a predetermined value of current flows through the first current limiting circuit 36 and the first voltage limiting circuit 38. When the on-resistance of the switch circuit 34 is sufficiently smaller than the on-resistance of the first current limiting circuit 36, the drain-source voltage (| VDS _M9 |) of the switch circuit 34 is expressed by the equation (15). ..
| VDS _M9 | = VDD1-VD _M10 ≈ 0V ... (15)

式（１５）から、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号の電圧は、式（１６）のように表される。
ＶＤ_Ｍ１０＝ＶＳＳ２＋ＶＧＳ_Ｍ１１＋ＶＤＳ_Ｍ１０
＝ＶＤＤ１－｜ＶＤＳ_Ｍ９｜≒３．３Ｖ－０Ｖ＝３．３Ｖ…（１６） From the equation (15), the drain voltage (VD _M10 ) of the first current limiting circuit 36, that is, the voltage of the inverter input signal input to the inverter input terminal 52 is expressed as the equation (16).
VD _M10 = VSS2 + VGS _M11 + VDS _M10
= VDD1- | VDS _M9 | ≈ 3.3V-0V = 3.3V ... (16)

また、第２電流制限回路４０は、オンであるため、インバータ回路３２の第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、式（１７）のようになる。
｜ＶＧＳ_Ｍ１３｜＝ＶＤＤ２－ＶＤ_Ｍ１０≒５Ｖ－３．３Ｖ＝１．７Ｖ≧｜Ｖｔｈｐ｜…（１７） Further, since the second current limiting circuit 40 is on, the gate-source voltage (| VGS _M13 |) of the first MOSFET 56 of the inverter circuit 32 becomes as shown in the equation (17).
| VGS _M13 | = VDD2-VD _M10 ≈ 5V-3.3V = 1.7V ≧ | Vthp | ... (17)

また、インバータ回路３２の第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、式（１８）のようになる。
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５＝ＶＤ_Ｍ１０－ＶＧＳｎａ
≒３．３Ｖ－１．２Ｖ＝２．１Ｖ≧Ｖｔｈｎ…（１８） Further, the gate-source voltage (VGS _M14 ) of the second MOSFET 58 of the inverter circuit 32 is as shown in the equation (18).
VGS _M14 = VD _M10 -VGS _M15 = VD _M10 -VGSna
≈ 3.3V-1.2V = 2.1V ≥ Vthn ... (18)

式（１７）および式（１８）から、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８は、両方にしきい値電圧以上のゲート－ソース間電圧が印加されるため、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８はどちらもオンとなる。 From the equations (17) and (18), the first MOSFET 56 and the second MOSFET 58 are both turned on because the gate-source voltage equal to or higher than the threshold voltage is applied to both of the first MOSFET 56 and the second MOSFET 58.

図１の例の場合、式（１６）から、インバータ入力端子５２に入力されるインバータ入力信号の電圧はハイレベルであるため、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８の両方にしきい値電圧以上のゲート－ソース間電圧が印加された場合であって、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧が第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧より大きい（ＶＧＳ_Ｍ１４＞｜ＶＧＳ_Ｍ１３｜）場合、インバータ出力端子５４から出力されるインバータの出力信号の電圧がローレベルとなるように、それぞれのゲート長とゲート幅が調整されている。 In the case of the example of FIG. 1, from the equation (16), since the voltage of the inverter input signal input to the inverter input terminal 52 is at a high level, the gate-source voltage of both the first MOSFET 56 and the second MOSFET 58 is equal to or higher than the threshold voltage. When a voltage is applied and the gate-source voltage of the second MOSFET 58 is larger than the gate-source voltage of the first MOSFET 56 (VGS _M14 >> VGS _M13 |), the inverter output from the inverter output terminal 54 The gate length and gate width of each are adjusted so that the voltage of the output signal becomes low level.

このとき、第２電圧制限回路４２が強反転領域で動作しているため、第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）は、ＶＧＳｎａ＝１．２Ｖであり、ローレベルとなるインバータの出力信号の電圧はＶＳＳ２（０Ｖ）にＶＧＳｎａ分の電圧が加算された電圧となる。 At this time, since the second voltage limiting circuit 42 operates in the strong inversion region, the gate-source voltage (VGS _M15 ) of the second voltage limiting circuit 42 is VGSna = 1.2V, which is a low level. The voltage of the output signal of the inverter is the voltage obtained by adding the voltage of VGSna to VSS2 (0V).

従って、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６のドレイン（第２ＭＯＳＦＥＴ５８のドレイン）、すなわち、インバータ出力端子５４から出力されるインバータ出力信号の電圧は、ＶＳＳ２＋ＶＧＳｎａ（０Ｖ＋１．２Ｖ＝１．２Ｖ）となる。これにより、出力回路４４の第１出力ＭＯＳＦＥＴ６４は、オンとなり、第２出力ＭＯＳＦＥＴ６６は、オフとなる。この結果、出力信号のレベルは、ＶＤＤ２となる。 Therefore, when the level of the input signal is VSS1, the voltage of the drain of the first MOSFET 56 (the drain of the second MOSFET 58), that is, the voltage of the inverter output signal output from the inverter output terminal 54 is VSS2 + VGSna (0V + 1.2V = 1.2V). Become. As a result, the first output MOSFET 64 of the output circuit 44 is turned on, and the second output MOSFET 66 is turned off. As a result, the level of the output signal becomes VDD2.

このようにレベルシフト回路２０は、第２電圧条件において、入力信号のレベルがＶＳＳ１の場合、ＶＤＤ２のレベルの出力信号を出力することができる。 As described above, the level shift circuit 20 can output the output signal of the level of VDD2 when the level of the input signal is VSS1 under the second voltage condition.

また、式（１５）～式（１８）に示すように、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）および第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）も、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。すなわち、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８およびスイッチ回路３４は、＋５．５Ｖ耐圧工程の標準的素子により実現することができる。 Further, as shown in the equations (15) to (18), when the level of the input signal is VSS1, the gate-source voltage (| VGS _M13 |) of the first MOSFET 56 and the gate-source voltage (VGS) of the second MOSFET 58. _M14 ) is in the range of −5.5V or more and 5.5V or less. Further, the drain-source voltage (| VDS _M9 |) of the switch circuit 34 is also in the range of −5.5 V or more and 5.5 V or less. That is, when the level of the input signal is VSS1, the first MOSFET 56, the second MOSFET 58 and the switch circuit 34 can be realized by the standard element of the + 5.5V withstand voltage process.

以上のように、本実施形態に係るレベルシフト回路２０は、スイッチ回路３４、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８を、＋５．５Ｖ耐圧工程の標準的なＭＯＳＦＥＴにより実現することができる。これにより、本実施形態に係るレベルシフト回路２０によれば、ガラスマスクや製造工程の追加を不要とする標準的な素子のみで実現可能となり、製造コストを低くすることができる。また、第１電流制限回路３６および第２電流制限回路４０により本実施形態に係るレベルシフト回路２０には必要な応答速度に応じた電流に調整することが可能となる。さらに、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８のゲート長とゲート幅を調整することで、単電源電圧から異なる単電源電圧への信号に変換することも可能となる。 As described above, in the level shift circuit 20 according to the present embodiment, the switch circuit 34, the first MOSFET 56 and the second MOSFET 58 can be realized by a standard MOSFET in a + 5.5V withstand voltage process. As a result, according to the level shift circuit 20 according to the present embodiment, it can be realized only by a standard element that does not require the addition of a glass mask or a manufacturing process, and the manufacturing cost can be reduced. Further, the first current limiting circuit 36 and the second current limiting circuit 40 make it possible to adjust the current according to the response speed required for the level shift circuit 20 according to the present embodiment. Further, by adjusting the gate length and gate width of the first MOSFET 56 and the second MOSFET 58, it is possible to convert a signal from a single power supply voltage to a different single power supply voltage.

なお、第１正側電圧ＶＤＤ１、第１負側電圧ＶＳＳ１、第２正側電圧ＶＤＤ２、第２負側電圧ＶＳＳ２は、前段回路１０およびレベルシフト回路２０のＭＯＳＦＥＴのゲート－ソース間電圧やドレイン－ソース間電圧の耐圧を超えない電圧にする必要がある。さらに、図１の例では、インバータ入力端子５２に入力されるインバータ入力信号がハイレベル（ＶＳＳ２＋ＶＧＳ_Ｍ１１＋ＶＤＳ_Ｍ１０）のときに、第２ＭＯＳＦＥＴ５８がオンするとともにゲート－ソース間電圧の耐圧を超えないように第１正側電圧ＶＤＤ１と第２負側電圧ＶＳＳ２を設定する必要がある。また、インバータ入力端子５２に入力されるインバータ入力信号がローレベル（ＶＳＳ２＋ＶＧＳ_Ｍ１１）のときに、第１ＭＯＳＦＥＴ５６がオンするとともにゲート－ソース間電圧の耐圧を超えないように第１負側電圧ＶＳＳ１と第２正側電圧ＶＤＤ２を設定する必要がある。 The first positive side voltage VDD1, the first negative side voltage VSS1, the second positive side voltage VDD2, and the second negative side voltage VSS2 are the gate-source voltage and drain of the MOSFET of the front stage circuit 10 and the level shift circuit 20. It is necessary to make the voltage not exceed the withstand voltage of the source voltage. Further, in the example of FIG. 1, when the inverter input signal input to the inverter input terminal 52 is at a high level (VSS2 + VGS _M11 + VDS _M10 ), the second MOSFET 58 is turned on and the withstand voltage between the gate and the source is not exceeded. It is necessary to set the first positive side voltage VDD1 and the second negative side voltage VSS2. Further, when the inverter input signal input to the inverter input terminal 52 is at a low level (VSS2 + VGS _M11 ), the first MOSFET 56 is turned on and the first negative voltage VSS1 and the first negative voltage are not exceeded so as not to exceed the withstand voltage of the gate-source voltage. 2 It is necessary to set the positive voltage VDD2.

また、図１の例では、第１電流制限回路３６と第２電流制限回路４０ゲートに、それぞれＶＤＤ２およびＶＳＳ２を印加した例としているが、所望の抵抗値の抵抗成分となるような電圧が入力されればよく、ＶＤＤ２やＶＳＳ２に限定されない。 Further, in the example of FIG. 1, VDD2 and VSS2 are applied to the gates of the first current limiting circuit 36 and the second current limiting circuit 40, respectively, but a voltage that becomes a resistance component of a desired resistance value is input. It does not have to be limited to VDD2 or VSS2.

（変形例）
図３は、第１変形例に係るレベルシフト回路２０の構成を示す図である。レベルシフト回路２０は、図３に示すような構成であってもよい。図３に示すレベルシフト回路２０は、第１電流制限回路３６および第２電流制限回路４０が、図１示す構成と異なる。 (Modification example)
FIG. 3 is a diagram showing the configuration of the level shift circuit 20 according to the first modification. The level shift circuit 20 may have a configuration as shown in FIG. In the level shift circuit 20 shown in FIG. 3, the first current limiting circuit 36 and the second current limiting circuit 40 are different from the configuration shown in FIG.

図３に示す第１電流制限回路３６および第２電流制限回路４０のそれぞれは、抵抗である。また、抵抗は、例えば、半導体基板に形成される。例えば、抵抗の抵抗値は、数１００ｋΩから数ＭΩ程度である。このようなレベルシフト回路２０は、第１電流制限回路３６および第２電流制限回路４０が抵抗であっても、図１に示す構成と同様に動作することができる。 Each of the first current limiting circuit 36 and the second current limiting circuit 40 shown in FIG. 3 is a resistance. Further, the resistor is formed on the semiconductor substrate, for example. For example, the resistance value of the resistor is about several hundred kΩ to several MΩ. Such a level shift circuit 20 can operate in the same manner as the configuration shown in FIG. 1 even if the first current limiting circuit 36 and the second current limiting circuit 40 are resistors.

図４は、第２変形例に係るレベルシフト回路２０の構成を示す図である。出力回路４４は、図１に示すようなインバータに限らず、他の構成であってもよい。例えば、出力回路４４は、図４に示すように、第１出力インバータ回路７４と、第２出力インバータ回路７６と、ラッチ回路７８とを含んでもよい。 FIG. 4 is a diagram showing the configuration of the level shift circuit 20 according to the second modification. The output circuit 44 is not limited to the inverter as shown in FIG. 1, and may have other configurations. For example, the output circuit 44 may include a first output inverter circuit 74, a second output inverter circuit 76, and a latch circuit 78, as shown in FIG.

第１出力インバータ回路７４は、インバータ出力端子５４から出力されたインバータ出力信号を受け取る。第１出力インバータ回路７４は、インバータ出力信号を所定のしきい値で二値化した、ＶＤＤ２（第２正側電圧）とＶＳＳ２（第２負側電圧）とをハイレベルとローレベルとする第１信号を出力する。 The first output inverter circuit 74 receives the inverter output signal output from the inverter output terminal 54. In the first output inverter circuit 74, the inverter output signal is binarized at a predetermined threshold value, and VDD2 (second positive side voltage) and VSS2 (second negative side voltage) are set to high level and low level. Outputs one signal.

例えば、第１出力インバータ回路７４は、Ｐ型である第３出力ＭＯＳＦＥＴ８２と、Ｎ型である第４出力ＭＯＳＦＥＴ８４とを含む。第３出力ＭＯＳＦＥＴ８２および第４出力ＭＯＳＦＥＴ８４は、互いのゲート同士が接続され、互いのドレイン同士が接続される。また、第３出力ＭＯＳＦＥＴ８２は、ソースがＶＤＤ２（第２正側電圧）に接続される。第４出力ＭＯＳＦＥＴ８４は、ソースがＶＳＳ２（第２負側電圧）に接続される。このような第１出力インバータ回路７４は、第３出力ＭＯＳＦＥＴ８２および第４出力ＭＯＳＦＥＴ８４のドレインから第１信号を出力する。 For example, the first output inverter circuit 74 includes a P-type third output MOSFET 82 and an N-type fourth output MOSFET 84. In the third output MOSFET 82 and the fourth output MOSFET 84, the gates of each other are connected to each other, and the drains of each other are connected to each other. Further, the source of the third output MOSFET 82 is connected to VDD2 (second positive voltage). The source of the fourth output MOSFET 84 is connected to VSS2 (second negative voltage). Such a first output inverter circuit 74 outputs a first signal from the drains of the third output MOSFET 82 and the fourth output MOSFET 84.

第２出力インバータ回路７６は、第１出力インバータ回路７４から第１信号を受け取る。第２出力インバータ回路７６は、第１信号のレベルを反転させた、ＶＤＤ２（第２正側電圧）とＶＳＳ２（第２負側電圧）とをハイレベルとローレベルとする第２信号を出力する。 The second output inverter circuit 76 receives the first signal from the first output inverter circuit 74. The second output inverter circuit 76 outputs a second signal in which the level of the first signal is inverted and the VDD2 (second positive side voltage) and VSS2 (second negative side voltage) are set to high level and low level. ..

例えば、第２出力インバータ回路７６は、Ｐ型である第５出力ＭＯＳＦＥＴ８６と、Ｎ型である第６出力ＭＯＳＦＥＴ８８とを含む。第５出力ＭＯＳＦＥＴ８６および第６出力ＭＯＳＦＥＴ８８は、互いのゲート同士が接続され、互いのドレイン同士が接続される。また、第５出力ＭＯＳＦＥＴ８６は、ソースがＶＤＤ２（第２正側電圧）に接続される。第６出力ＭＯＳＦＥＴ８８は、ソースがＶＳＳ２（第２負側電圧）に接続される。このような第２出力インバータ回路７６は、第５出力ＭＯＳＦＥＴ８６および第６出力ＭＯＳＦＥＴ８８のドレインから第２信号を出力する。 For example, the second output inverter circuit 76 includes a P-type fifth output MOSFET 86 and an N-type sixth output MOSFET 88. In the fifth output MOSFET 86 and the sixth output MOSFET 88, the gates of each other are connected to each other, and the drains of each other are connected to each other. Further, the source of the fifth output MOSFET86 is connected to VDD2 (second positive voltage). The source of the sixth output MOSFET 88 is connected to VSS2 (second negative voltage). Such a second output inverter circuit 76 outputs a second signal from the drains of the fifth output MOSFET 86 and the sixth output MOSFET 88.

ラッチ回路７８は、第１出力インバータ回路７４から第１信号を受け取り、第２出力インバータ回路７６から第２信号を受け取る。そして、ラッチ回路７８は、第２信号のレベルを保持し、保持しているレベルを出力信号として出力端子２４から出力する。例えば、ラッチ回路７８は、Ｐ型である第１ラッチＭＯＳＦＥＴ９２と、Ｐ型である第２ラッチＭＯＳＦＥＴ９４と、Ｎ型である第３ラッチＭＯＳＦＥＴ９６と、Ｎ型である第４ラッチＭＯＳＦＥＴ９８とを含む。 The latch circuit 78 receives the first signal from the first output inverter circuit 74 and the second signal from the second output inverter circuit 76. Then, the latch circuit 78 holds the level of the second signal, and outputs the held level as an output signal from the output terminal 24. For example, the latch circuit 78 includes a P-type first latch MOSFET 92, a P-type second latch MOSFET 94, an N-type third latch MOSFET 96, and an N-type fourth latch MOSFET 98.

第１ラッチＭＯＳＦＥＴ９２および第２ラッチＭＯＳＦＥＴ９４のそれぞれは、ソースがＶＤＤ２（第２正側電圧）に接続される。第１ラッチＭＯＳＦＥＴ９２は、ゲートが第２ラッチＭＯＳＦＥＴ９４のドレインに接続される。第２ラッチＭＯＳＦＥＴ９４は、ゲートが第１ラッチＭＯＳＦＥＴ９２のドレインに接続される。 The source of each of the first latch MOSFET 92 and the second latch MOSFET 94 is connected to VDD2 (second positive voltage). The gate of the first latch MOSFET 92 is connected to the drain of the second latch MOSFET 94. The gate of the second latch MOSFET 94 is connected to the drain of the first latch MOSFET 92.

第３ラッチＭＯＳＦＥＴ９６および第４ラッチＭＯＳＦＥＴ９８のそれぞれは、ソースがＶＳＳ２（第２負側電圧）に接続される。第３ラッチＭＯＳＦＥＴ９６は、ゲートに第２信号が印加され、ドレインが第１ラッチＭＯＳＦＥＴ９２のドレインに接続される。第４ラッチＭＯＳＦＥＴ９８は、ゲートに第１信号が印加され、ドレインが第２ラッチＭＯＳＦＥＴ９４のドレインに接続される。このようなラッチ回路７８は、第１ラッチＭＯＳＦＥＴ９２および第３ラッチＭＯＳＦＥＴ９６のドレインから出力信号を出力する。 The source of each of the third latch MOSFET 96 and the fourth latch MOSFET 98 is connected to VSS2 (second negative voltage). A second signal is applied to the gate of the third latch MOSFET 96, and the drain is connected to the drain of the first latch MOSFET 92. A first signal is applied to the gate of the fourth latch MOSFET 98, and the drain is connected to the drain of the second latch MOSFET 94. Such a latch circuit 78 outputs an output signal from the drains of the first latch MOSFET 92 and the third latch MOSFET 96.

なお、出力回路４４は、このような回路に限らず、他の回路であってもよい。例えば、出力回路４４は、ラッチ回路７８を含まず、第２出力インバータ回路７６から出力された第２信号を、出力信号として出力してもよい。 The output circuit 44 is not limited to such a circuit, and may be another circuit. For example, the output circuit 44 may not include the latch circuit 78 and may output the second signal output from the second output inverter circuit 76 as an output signal.

以上、本発明に係る実施形態について説明したが、本発明は、上述の実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。また、上述の各実施形態および変形例は、任意に組み合わせることができる。 Although the embodiments according to the present invention have been described above, the present invention is not limited to the above-described embodiments as they are, and at the implementation stage, the components can be modified and embodied within a range that does not deviate from the gist thereof. In addition, various inventions can be formed by an appropriate combination of the plurality of components disclosed in the above-described embodiment. For example, some components may be removed from all the components shown in the embodiments. In addition, each of the above-described embodiments and modifications can be arbitrarily combined.

本実施形態に係るレベルシフト回路２０は、ガラスマスクや製造工程の追加を不要とする標準的なＭＯＳＦＥＴにより実現することができる。このため、製造コストの低いレベルシフト回路２０を提供することができる。また、第１電流制限回路３６および第２電流制限回路４０により本実施形態に係るレベルシフト回路２０には必要な応答速度に応じた電流に調整することが可能となる。さらに、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８のゲート長とゲート幅を調整することで、単電源電圧から異なる単電源電圧への信号に変換することも可能となる。 The level shift circuit 20 according to the present embodiment can be realized by a standard MOSFET that does not require the addition of a glass mask or a manufacturing process. Therefore, it is possible to provide the level shift circuit 20 having a low manufacturing cost. Further, the first current limiting circuit 36 and the second current limiting circuit 40 make it possible to adjust the current according to the response speed required for the level shift circuit 20 according to the present embodiment. Further, by adjusting the gate length and gate width of the first MOSFET 56 and the second MOSFET 58, it is possible to convert a signal from a single power supply voltage to a different single power supply voltage.

２０レベルシフト回路
２２入力端子
２４出力端子
３２インバータ回路
３４スイッチ回路
３６第１電流制限回路
３８第１電圧制限回路
４０第２電流制限回路
４２第２電圧制限回路
４４出力回路
５２インバータ入力端子
５４インバータ出力端子
５６第１ＭＯＳＦＥＴ
５８第２ＭＯＳＦＥＴ 20 Level shift circuit 22 Input terminal 24 Output terminal 32 Inverter circuit 34 Switch circuit 36 First current limit circuit 38 First voltage limit circuit 40 Second current limit circuit 42 Second voltage limit circuit 44 Output circuit 52 Inverter input terminal 54 Inverter output Terminal 56 1st MOSFET
58 Second MOSFET

Claims

A binary input signal having a high level and a low level of a first positive side voltage and a first negative side voltage lower than the first positive side voltage is a second voltage lower than the second positive side voltage and the second positive side voltage. 2 A level shift circuit that converts a negative voltage into a binary output signal with a high level and a low level.
An inverter circuit including a P-type first MOSFET and an N-type second MOSFET in which each gate is connected to an inverter input terminal and each drain is connected to an inverter output terminal.
A switch circuit that turns on / off between the first positive voltage and the inverter input terminal according to the input signal, and
A first current limiting circuit connected between the inverter input terminal and the second negative voltage and having a resistance component having a predetermined resistance value,
A first voltage limiting circuit that is connected in series with the first current limiting circuit between the inverter input terminal and the second negative voltage, and causes a voltage drop of a predetermined voltage value when a current flows. When,
A second current limiting circuit connected between the second positive voltage and the source of the first MOSFET of the inverter circuit and having a resistance component having a predetermined resistance value.
A second voltage limiting circuit, which is connected between the source of the second MOSFET of the inverter circuit and the second negative voltage and causes a voltage drop of a predetermined voltage value when a current flows.
An output circuit that receives the inverter output signal output from the inverter output terminal and outputs the output signal according to the level of the inverter output signal.
Level shift circuit with.

The level shift circuit according to claim 1, wherein the switch circuit is a MOSFET in which the input signal is applied to the gate.

The level shift circuit according to claim 1 or 2, wherein each of the first current limiting circuit and the second current limiting circuit is a MOSFET in which a predetermined voltage value is applied to the gate and the drain and the source function as a resistor. ..

The level shift circuit according to claim 1 or 2, wherein each of the first current limiting circuit and the second current limiting circuit is a resistor.

The level shift circuit according to any one of claims 1 to 4, wherein the first voltage limiting circuit and the second voltage limiting circuit are MOSFETs connected by diodes.

The inverter circuit, the switch circuit, the first current limiting circuit, the first voltage limiting circuit, the second current limiting circuit, the second voltage limiting circuit, and the output circuit are formed on a P-type semiconductor substrate.
The N-type MOSFET in which the source is connected to the first negative voltage and the N-type MOSFET in which the source is connected to the second negative voltage are isolated from each other according to claims 1 to 5. The level shift circuit according to any one item.

When a gate-source voltage equal to or higher than the threshold voltage is applied to both the first MOSFET and the second MOSFET included in the inverter circuit, the gate-source voltage of the second MOSFET becomes the gate-source of the first MOSFET. 6. Level shift circuit.

The level according to any one of claims 1 to 7, wherein the output circuit is an inverter that receives the inverter output signal and outputs the output signal obtained by binarizing the inverter output signal with a predetermined threshold value. Shift circuit.

The output circuit is
Upon receiving the inverter output signal, the inverter output signal is binarized at a predetermined threshold value, and a first signal having a high level and a low level of the second positive side voltage and the second negative side voltage is output. 1st output inverter circuit and
A second output inverter that receives the first signal and inverts the level of the first signal, and outputs a second signal having a high level and a low level of the second positive side voltage and the second negative side voltage. Circuit and
A latch circuit that receives the first signal and the second signal, holds the level of the second signal, and outputs the held level as the output signal.
The level shift circuit according to any one of claims 1 to 7.