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JP2021141221A - 半導体モジュール - Google Patents

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JP2021141221A
JP2021141221A JP2020038368A JP2020038368A JP2021141221A JP 2021141221 A JP2021141221 A JP 2021141221A JP 2020038368 A JP2020038368 A JP 2020038368A JP 2020038368 A JP2020038368 A JP 2020038368A JP 2021141221 A JP2021141221 A JP 2021141221A
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遼一 加藤
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悠馬 村田
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Naoyuki Kanai
直之 金井
旭人 中込
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旭人 中込
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Yoshinari Ikeda
良成 池田
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Abstract

【課題】ＰＮ端子間のインダクタンスを低減し、半導体素子間の電位差によって生じるスイッチングタイミングのアンバランスを低減すること。【解決手段】半導体モジュール（１）は、それぞれ上面電極と下面電極を有し、並列接続されて上アームを構成する第１半導体素子（３ａ）及び第２半導体素子（３ｂ）と、平面視Ｕ字形状を有し、上面に第１半導体素子及び第２半導体素子が鏡像配置された第１導電層（２３）と、少なくとも２つに分岐した正極端部（１６ａ、１６ｂ）を有し、一方の正極端部が第１導電層の一端側に接続され、他方の正極端部が第１導電層の他端側に接続された正極端子（１６）と、一方及び他方の正極端部の間に配置された負極端部（１７ａ）を有する負極端子（１７）と、を備える。【選択図】図１

Description

本発明は、半導体モジュールに関する。
半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＦＷＤ（Free Wheeling Diode）等の半導体素子が設けられた基板を有し、インバータ装置等に利用されている（例えば特許文献１−３参照）。
特許文献１では、３レベルのインバータ回路であって、並列接続されたＩＧＢＴチップ間の基準電位側の配線である補助エミッタ配線に生じる電位差を抑制するために、並列接続されたＩＧＢＴチップのエミッタ端子間を、電流容量が大きく補助エミッタ配線よりも低抵抗の配線で接続することが記載されている。
特開２０１６−０５８５１５号公報 特開平１０−０７４８８６号公報 米国特許第８６３７９６４号明細書
ところで、車載用の直流バッテリから交流モータを動作させるためパワーモジュールの構成部品は、直流バッテリからの電流を繋ぐＰ端子、Ｎ端子と直流から交流に変換した電流をモータに繋ぐ出力端子（Ｕ，Ｖ，Ｗ）が必要である。また、直流から交流に変換するためには、いわゆる「２ｉｎ１構成」が３相必要となる。従来技術の構成の場合、１相毎の電流の流れは、１つのＰ端子から１つのＮ端子に向かっている。また、ＰＮ端子、出力端子の接続方式として、接続のし易さからネジ止めが採用されている。
また、ＰＮ端子間の配線インダクタンス値は、スイッチング損失に影響する。例えば、インダクタンス値が低い程スイッチング時のｄｉ／ｄｔを上げることができ、スイッチング損失を下げることが可能である。
しかしながら、現状としてそのような構造が実現できておらず、ＰＮ端子間のインダクタンス値が高く、スイッチング損失の低減が十分にできていない。
本発明はかかる点に鑑みてなされたものであり、ＰＮ端子間のインダクタンスを低減し、半導体素子間の電位差によって生じるスイッチングタイミングのアンバランスを低減することが可能な半導体モジュールを提供することを目的の１つとする。
本発明の一態様の半導体モジュールは、それぞれ上面電極と下面電極を有し、並列接続されて上アームを構成する第１半導体素子及び第２半導体素子と、平面視Ｕ字形状を有し、上面に前記第１半導体素子及び前記第２半導体素子が鏡像配置された第１導電層と、少なくとも２つに分岐した正極端部を有し、一方の前記正極端部が前記第１導電層の一端側に接続され、他方の前記正極端部が前記第１導電層の他端側に接続された正極端子と、一方及び他方の前記正極端部の間に配置された負極端部を有する負極端子と、を備える。
本発明によれば、ＰＮ端子間のインダクタンスを低減し、半導体素子間の電位差によって生じるスイッチングタイミングのアンバランスを低減することが可能である。
本実施の形態に係る半導体装置の平面図である。 図１に示す半導体装置をＡ−Ａ線に沿って切断した断面図である。 本実施の形態に係る回路板のレイアウトを示す平面図である。 本実施の形態に係る半導体素子の平面図である。 本実施の形態に係るＰ端子及びＮ端子の平面図である。 本実施の形態に係る半導体モジュールの電流の流れを示す模式図である。
以下、本発明を適用可能な半導体モジュールについて説明する。図１は、本実施の形態に係る半導体装置の平面図である。図２は、図１に示す半導体装置をＡ−Ａ線に沿って切断した断面図である。図３は、本実施の形態に係る回路板のレイアウトを示す平面図である。図４は、本実施の形態に係る半導体素子の平面図である。図５は、本実施の形態に係るＰ端子及びＮ端子の平面図である。なお、以下に示す半導体モジュールはあくまで一例にすぎず、これに限定されることなく適宜変更が可能である。
また、以下の図において、複数の半導体モジュールが並ぶ方向をＸ方向、直列接続される上アームと下アームの並び方向をＹ方向、高さ方向をＺ方向と定義することにする。図示されたＸ、Ｙ、Ｚの各軸は互いに直交し、右手系を成している。また、場合によっては、Ｘ方向を左右方向、Ｙ方向を前後方向、Ｚ方向を上下方向と呼ぶことがある。これらの方向（前後左右上下方向）は、説明の便宜上用いる文言であり、半導体装置の取付姿勢によっては、ＸＹＺ方向のそれぞれとの対応関係が変わることがある。例えば、半導体装置の放熱面側（冷却器側）を下面側とし、その反対側を上面側と呼ぶことにする。また、本明細書において、平面視は、半導体装置の上面をＺ方向正側からみた場合を意味する。
本実施の形態に係る半導体装置は、例えばパワーモジュール等の電力変換装置に適用されるものであり、インバータ回路を構成するパワーモジュールである。半導体装置は、半導体モジュール１を備えている。図１では、単一の半導体モジュール１について説明する。例えば、半導体装置が三相インバータ回路を構成する場合、図１の半導体モジュールがＵ相、Ｖ相、Ｗ相の順にＸ方向に３つ並んで配置される。
図１から図６に示すように、半導体モジュール１は、ベース板１０と、ベース板１０上に配置される積層基板２と、積層基板２上に配置される複数の半導体素子と、積層基板２及び半導体素子を収容するケース部材１１と、ケース部材１１内に充填される封止樹脂１２と、を含んで構成される。
ベース板１０は、上面と下面を有する長方形の板である。ベース板１０は、放熱板として機能する。また、ベース板１０は、Ｘ方向に長い平面視矩形状を有している。ベース板１０は、例えば銅、アルミニウム又はこれらの合金等からなる金属板であり、表面にメッキ処理が施されてもよい。
ベース板１０の上面には、平面視矩形状で且つ枠状のケース部材１１が配置される。ケース部材１１は、例えば合成樹脂によって成形され、接着剤（不図示）を介してベース板１０の上面に接合される。ケース部材１１の一側壁部１３には、外部接続用の制御端子１４が設けられている。例えば、ケース部材１１のＸ方向で対向する一対の側壁部のうち、Ｘ方向正側の側壁部１３に、制御端子１４が一体成型により埋め込まれている。
制御端子１４は、例えば銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材の板状体を折り曲げて形成される。制御端子１４の一部は、側壁部１３の上面に露出している。また、詳細は後述するが、ケース部材１１のＹ方向で対向する一対の側壁部１３において、Ｙ方向正側には、ケース端子としての出力端子１５（Ｍ端子）が設けられており、Ｙ方向負側には、ケース端子としての正極端子１６（Ｐ端子）及び負極端子１７（Ｎ端子）が設けられている。
また、ケース部材１１の内側において、ベース板１０の上面には、積層基板２が配置されている。積層基板２は、金属層と絶縁層とを積層して形成され、例えば、ＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Brazing）基板、あるいは金属ベース基板で構成される。具体的に積層基板２は、絶縁板２０と、絶縁板２０の下面に配置された放熱板２１と、絶縁板２０の上面に配置された複数の回路板２２と、を有する。積層基板２は、例えば平面視矩形状に形成される。
絶縁板２０は、Ｚ方向に所定の厚みを有し、上面と下面を有する平板状に形成される。絶縁板２０は、例えばアルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等のセラミックス材料、エポキシ等の樹脂材料、又はセラミックス材料をフィラーとして用いたエポキシ樹脂材料等の絶縁材料によって形成される。なお、絶縁板２０は、絶縁層又は絶縁フィルムと呼ばれてもよい。
放熱板２１は、Ｚ方向に所定の厚みを有し、絶縁板２０の下面全体を覆うように形成される。放熱板２１は、例えば銅やアルミニウム等の熱伝導性の良好な金属板によって形成される。
絶縁板２０の上面（主面）には、複数の回路板２２が、電気的に互いに絶縁された状態で、独立して島状に形成されている。複数の回路板２２は、銅箔等によって形成される所定厚みの金属層で構成される。具体的に複数の回路板２２は、平面視Ｕ字形状を有する第１〜第３導電層２３−２５を含んで構成される。
第１導電層２３が絶縁板２０の最も外周側に位置している。第２導電層２４は、第１導電層２３の内側に位置している。第３導電層２５は、第１導電層２３と第２導電層２４の間に位置しており、第１導電層２３及び第２導電層２４に対して逆Ｕ字形状を有している。
第１導電層２３は、Ｙ方向負側の端部が開放された平面視Ｕ字形状を有している。具体的に第１導電層２３は、所定方向（Ｙ方向）に延び、所定方向に交差する方向（Ｘ方向）で対向する一対の第１長尺部２３ａ、２３ｂと、一対の第１長尺部２３ａ、２３ｂの一端同士を連結する第１連結部２３ｃと、を有している。第１連結部２３ｃは、一対の第１長尺部２３ａ、２３ｂのＹ方向正側の端部同士を連結する。詳細は後述するが、第１導電層２３には、第１半導体素子３ａ及び第２半導体素子３ｂが鏡像配置されている。
第２導電層２４は、Ｙ方向負側の端部が開放された平面視Ｕ字形状を有している。具体的に第２導電層２４は、所定方向（Ｙ方向）に延び、所定方向に交差する方向（Ｘ方向）で対向する一対の第２長尺部２４ａ、２４ｂと、一対の第２長尺部２４ａ、２４ｂの一端同士を連結する第２連結部２４ｃと、一対の第２長尺部２４ａ、２４ｂのＹ方向の中間部分同士を連結する第３連結部２４ｄと、を有している。
第２連結部２４ｃは、一対の第２長尺部２４ａ、２４ｂのＹ方向正側の端部同士を連結する。詳細は後述するが、第２導電層２４には、第３半導体素子３ｃ及び第４半導体素子３ｄが鏡像配置されている。また、第２導電層２４は、第１導電層２３の内側において、一対の端部（一対の第２長尺部２４ａ、２４ｂのＹ方向負側の端部）を後述する負極端子１７（負極端部１７ａ）に向けて配置されている。一対の第２長尺部２４ａ、２４ｂのＹ方向負側の端部は、一対の第１長尺部２３ａ、２３ｂのＹ方向負側の端部よりもＹ方向正側に位置している。
第３導電層２５は、Ｙ方向正側の端部が開放された平面視Ｕ字形状を有している。すなわち、第３導電層２５は、第１導電層２３及び第２導電層２４に対して平面視逆Ｕ字形状を有している。また、第３導電層２５は、第１導電層の内側で第２導電層２４の一対の端部（一対の第２長尺部２４ａ、２４ｂのＹ方向負側の端部）側を囲うように配置されている。
具体的に第３導電層２５は、所定方向（Ｙ方向）に延び、所定方向に交差する方向（Ｘ方向）で対向する一対の第３長尺部２５ａ、２５ｂと、一対の第３長尺部２５ａ、２５ｂの一端同士を連結する第４連結部２５ｃと、を有している。第４連結部２５ｃは、一対の第３長尺部２５ａ、２５ｂのＹ方向負側の端部同士を連結する。第４連結部２５ｃは、一対の第２長尺部２４ａ、２４ｂよりもＹ方向負側に位置し、一対の第１長尺部２３ａ、２３ｂのＹ方向負側の端部の間に挟まれている。
また、一対の第２長尺部２４ａ、２４ｂの間には、Ｙ方向に延びて比較的幅の狭い制御用回路板２９ａ−２９ｃが配置されている。制御用回路板２９ａ、２９ｂは、第３連結部２４ｄよりもＹ方向正側においてＸ方向に並んで配置されている。制御用回路板２９ｃは、第３連結部２４ｄよりもＹ方向負側に配置されている。これらの制御用回路板２９ａ−２９ｃには、制御用の配線（不図示）が接続される。このように構成される複数の回路板２２は、積層基板２のＸ方向中央を挟んで鏡像配置されている。
回路板２２の上面の所定箇所には、半田等の接合材（不図示）を介して複数の半導体素子３が配置されている。半導体素子は、例えばシリコン（Ｓｉ）、炭化けい素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の半導体基板によって平面視方形状に形成される。本実施の形態において、半導体素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子とＦＷＤ（Free Wheeling Diode）素子の機能を一体化したＲＣ（Reverse Conducting）−ＩＧＢＴ素子で構成される。
なお、半導体素子は、これに限定されず、ＩＧＢＴ、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）等のスイッチング素子、ＦＷＤ（Free Wheeling Diode）等のダイオードを組み合わせて構成されてもよい。また、半導体素子として、逆バイアスに対して十分な耐圧を有するＲＢ（Reverse Blocking）−ＩＧＢＴ等を用いてもよい。また、半導体素子の形状、配置数、配置箇所等は適宜変更が可能である。
本実施の形態では、１相につき、８つの半導体素子が配置されている。具体的に本実施の形態では、第１〜第４半導体素子３ａ−３ｄが、それぞれ２つずつ、Ｙ方向に並んで配置されている。各半導体素子は、それぞれ上面電極（エミッタ電極又はソース電極と呼ばれてよい）と下面電極（コレクタ電極又はドレイン電極と呼ばれてよい）を有している。また、各半導体素子は、上面の外周側に偏ってゲート電極３０（図４参照）が配置されている。２つずつ配置された各第１〜第４半導体素子３ａ−３ｄは、ゲート電極３０がＹ方向で対向している。
第１半導体素子３ａは、第１長尺部２３ａの上面に配置されている。すなわち、第１半導体素子３ａの下面電極は、第１長尺部２３ａに導電接続されている。２つの第１半導体素子３ａは、第１長尺部２３ａのＹ方向正側に偏って配置され、並列接続されている。
第２半導体素子３ｂは、第１長尺部２３ｂの上面に配置されている。すなわち、第２半導体素子３ｂの下面電極は、第１長尺部２３ｂに導電接続されている。２つの第２半導体素子３ｂは、第１長尺部２３ｂのＹ方向正側に偏って配置され、並列接続されている。
第３半導体素子３ｃは、第２長尺部２４ａの上面に配置されている。すなわち、第３半導体素子３ｃの下面電極は、第２長尺部２４ａに導電接続されている。２つの第３半導体素子３ｃは、第２長尺部２４ａのＹ方向負側に偏って配置され、並列接続されている。
第４半導体素子３ｄは、第２長尺部２４ｂの上面に配置されている。すなわち、第４半導体素子３ｄの下面電極は、第２長尺部２４ｂに導電接続されている。２つの第４半導体素子３ｄは、第２長尺部２４ｂのＹ方向負側に偏って配置され、並列接続されている。
第１半導体素子３ａ及び第２半導体素子３ｂは、並列接続されて上アームを構成し、第３半導体素子３ｃ及び第４半導体素子３ｄは、並列接続されて下アームを構成する。上アームと下アームは、直列接続される。図１に示すように、第１半導体素子３ａ及び第２半導体素子３ｂは、後述する出力端子１５側に偏って配置されており、第３半導体素子３ｃ及び第４半導体素子３ｄは、負極端子１７側に偏って配置されている。また、第３半導体素子３ｃ及び第４半導体素子３ｄは、第３連結部２４ｄよりも一対の第２長尺部２４ａ、２４ｂの他端側に配置されている。更に、第３導電層２５の一対の端部（第３長尺部２５ａ、２５ｂのＹ方向正側の端部）は、第１半導体素子３ａ又は第２半導体素子３ｂに対向している。
また、第１半導体素子３ａ及び第３半導体素子３ｃと、第２半導体素子３ｂ及び第４半導体素子３ｄとは、積層基板２のＸ方向中央を挟んで鏡像配置されている。また、上アームを構成する第１半導体素子３ａ及び第２半導体素子３ｂは、積層基板２のＸ方向中央から遠ざけて配置されているのに対し、下アームを構成する第３半導体素子３ｃ及び第４半導体素子３ｄは、積層基板２のＸ方向中央に近づけて配置されている。
また、各半導体素子の上面電極と所定の回路板２２とは、主電流配線部材としての金属配線板（第１〜第４配線４ａ−４ｄ）により電気的に接続される。第１配線４ａは、第１半導体素子３ａの上面電極と第２長尺部２４ａを接続する。第２配線４ｂは、第２半導体素子３ｂの上面電極と第２長尺部２４ｂを接続する。第３配線４ｃは、第３半導体素子３ｃの上面電極と第３長尺部２５ａを接続する。第４配線４ｄは、第４半導体素子３ｄの上面電極と第３長尺部２５ｂを接続する。
金属配線板は、例えば、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材を用いて、プレス加工等によって折り曲げて形成される。なお、各金属配線板は、全て同じ構成を有するため、共通の符号を付して説明する。具体的に金属配線板は、図４に示すように、所定の半導体素子の上面電極に接合される第１接合部４０と、所定の回路板２２に接合される第２接合部４１と、第１接合部４０及び第２接合部４１を連結する連結部４２と、によって構成される。なお、図４に示す金属配線板の形状はあくまで一例を示すものであり、適宜変更が可能である。また、金属配線板は、リードフレームと呼ばれてもよい。また、各金属配線板（第１〜第４配線４ａ−４ｄ）は、図１に示す平面視において、Ｘ方向に延びている。
また、ケース部材１１には、上記したように主電流の外部接続用のケース端子として、出力端子１５、正極端子１６、及び負極端子１７が設けられている。出力端子１５は、ケース部材１１のＹ方向で対向する一対の側壁部１３のＹ方向正側に配置されている。正極端子１６及び負極端子１７は、ケース部材１１のＹ方向で対向する一対の側壁部１３のＹ方向負側に配置されている。
これらのケース端子は、例えば、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材を用いて、プレス加工等によって形成される。出力端子１５は、は、第２連結部２４ｃに接続された出力端部１５ａを有している。
図１及び図５に示すように、正極端子１６は、２つに分岐した正極端部１６ａ、１６ｂを有している。正極端部１６ａ、１６ｂは、所定間隔を空けてＸ方向に並んで配置されている。正極端部１６ａ、１６ｂは、間に負極端子１７（負極端部１７ａ）を挟んでいる。Ｘ方向負側に位置する正極端部１６ａは、第１長尺部２３ａのＹ方向負側の端部（第１導電層２３の一端側）に接続されている。Ｘ方向正側に位置する正極端部１６ｂは、第１長尺部２３ｂのＹ方向負側の端部（第１導電層２３の他端側）に接続されている。また、負極端子１７は、第４連結部２５ｃに接続された負極端部１７ａを有している。
ところで、半導体モジュールにおいては、ＰＮ端子間のインダクタンスがスイッチング損失に影響を及ぼすことから、そのインダクタンスの低減が求められている。また、昨今の技術革新に伴って、ＳｉＣやＧａＮ等の次世代デバイス（ワイドバンドギャップ半導体と呼ばれてもよい）が、高出力及び高周波数のインバータに採用されると、半導体素子間の電位差によって生じるスイッチングタイミングのアンバランスの低減が更に求められる。
そこで、本件発明者等は、絶縁基板の回路板、半導体素子、及びケース端子のレイアウトに着目し、本発明に想到した。図６は、本実施の形態に係る半導体モジュールの電流の流れを示す模式図である。具体的に本実施の形態では、図６に示すように、半導体素子が配置される複数の回路板を平面視Ｕ字状に形成し、鏡像配置する構成とした。
より具体的には、上アームを構成する第１半導体素子３ａ及び第２半導体素子３ｂが、平面視Ｕ字形状の第１導電層２３上に鏡像配置されている。また、正極端子１６は、２つに分岐した正極端部１６ａ、１６ｂを有している。一方の正極端部１６ａは、第１導電層２３の一端側に接続され、他方の正極端部１６ｂは、第１導電層２３の他端側に接続されている。更に正極端部１６ａ、１６ｂの間に負極端部１７ａが配置されている。
また、下アームを構成する第３半導体素子３ｃ及び第４半導体素子３ｄが、平面視Ｕ字形状の第２導電層２４上に鏡像配置されている。第２導電層２４の一対の端部は、Ｙ方向負側に設けられた負極端部１７ａに向けられている。
また、第１導電層２３及び第２導電層２４に対して平面視逆Ｕ字形状を有する第３導電層２５が、第１導電層２３の内側で第２導電層２４の一対の端部側を囲うように配置されている。第３導電層２５の一対の端部は、第１半導体素子３ａ又は第２半導体素子３ｂに対向している。
このように、本実施の形態では、ＰＮ間のインダクタンスを下げるために、
（１）主電流の流れる並列数を従来の１列から２列に増やした。
（２）Ｐ端子とＮ端子間の電流経路ができる限り近くなるように互いに平行となるような配線パターン（回路板のレイアウト）とした。
図６に示すように、半導体モジュール１では、正極端子１６から流れる主電流が両外側の正極端部１６ａ、１６ｂにより２つに分流される。主電流は、第１導電層２３（一対の第１長尺部２３ａ、２３ｂ）から上アームの第１半導体素子３ａ及び第２半導体素子３ｂを経由して第２導電層２４（第２長尺部２４ａ、２４ｂ）を流れる。更に主電流は、下アームの第３半導体素子３ｃ及び第４半導体素子３ｄを経由して第３導電層２５（第３長尺部２５ａ、２５ｂ）から負極端部１７ａに流れ込む。
このように、本実施の形態では、図６に示すように、上アームの電流経路Ｆ１と下アームの電流経路Ｆ２が平行で隣接しており、互いに逆方向に主電流が流れている。よって、相互インダクタンスの効果により、低インダクタンス化を実現でき、スイッチング損失が低減される。また、各ケース端子の端部を複数に分岐する構成としたことで、樹脂で封止したときの他の部材同士間における密着度が向上され、剥がれ難くすることが可能である。また、上記したように全体のレイアウトが鏡像配置となっており、各導電層が一対の長尺部とこれらを連結する連結部によって構成されている。このため、Ｘ方向の正側と負側で連結部を通じて均等に電流を流すことが可能である。すなわち、電流経路を２つに分けても電流の偏りが生じ難くなり、局所的な発熱を抑制することが可能になっている。
以上説明したように、本実施の形態によれば、ＰＮ端子間のインダクタンスを低減し、半導体素子間の電位差によって生じるスイッチングタイミングのアンバランスを低減することが可能である。
また、上記実施の形態において、半導体素子の個数及び配置箇所は、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態において、回路板の個数及びレイアウトは、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態では、積層基板２や半導体素子が平面視矩形状又は方形状に形成される構成としたが、この構成に限定されない。積層基板２や半導体素子は、上記以外の多角形状に形成されてもよい。
また、本実施の形態及び変形例を説明したが、他の実施の形態として、上記実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。
また、本実施の形態は上記の実施の形態及び変形例に限定されるものではなく、技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらに、技術の進歩又は派生する別技術によって、技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、技術的思想の範囲内に含まれ得る全ての実施態様をカバーしている。
下記に、上記実施の形態における特徴点を整理する。
上記実施の形態に記載の半導体モジュールは、それぞれ上面電極と下面電極を有し、並列接続されて上アームを構成する第１半導体素子及び第２半導体素子と、平面視Ｕ字形状を有し、上面に前記第１半導体素子及び前記第２半導体素子が鏡像配置された第１導電層と、少なくとも２つに分岐した正極端部を有し、一方の前記正極端部が前記第１導電層の一端側に接続され、他方の前記正極端部が前記第１導電層の他端側に接続された正極端子と、一方及び他方の前記正極端部の間に配置された負極端部を有する負極端子と、を備える。
また、上記の半導体モジュールにおいて、前記第１導電層は、所定方向に延び、前記所定方向に交差する方向で対向する一対の第１長尺部と、前記一対の第１長尺部の一端同士を連結する第１連結部と、を有し、前記第１半導体素子は、一方の前記第１長尺部に配置され、前記第２半導体素子は、他方の前記第１長尺部に配置されている。
また、上記の半導体モジュールは、それぞれ上面電極と下面電極を有し、並列接続されて下アームを構成する第３半導体素子及び第４半導体素子と、平面視Ｕ字形状を有し、上面に前記第３半導体素子及び前記第４半導体素子が鏡像配置された第２導電層と、を更に備え、前記第２導電層は、前記第１導電層の内側において、一対の端部を前記負極端部に向けて配置されている。
また、上記の半導体モジュールにおいて、前記第２導電層は、所定方向に延び、前記所定方向に交差する方向で対向する一対の第２長尺部と、前記一対の第２長尺部の一端同士を連結する第２連結部と、を有し、前記第３半導体素子は、一方の前記第２長尺部に配置され、前記第４半導体素子は、他方の前記第２長尺部に配置され、前記第２連結部には、出力端子が接続されている。
また、上記の半導体モジュールにおいて、前記第１半導体素子及び前記第２半導体素子は、前記一対の第１長尺部の一端側に偏って配置され、前記第３半導体素子及び前記第４半導体素子は、前記一対の第２長尺部の他端側に偏って配置されている。
また、上記の半導体モジュールにおいて、前記第２導電層は、前記一対の第２長尺部の中間部分同士を連結する第３連結部を更に有し、前記第３半導体素子及び前記第４半導体素子は、前記第３連結部よりも前記一対の第２長尺部の他端側に配置されている。
また、上記の半導体モジュールは、前記第１導電層及び前記第２導電層に対して平面視逆Ｕ字形状を有し、前記第１導電層の内側で前記第２導電層の一対の端部側を囲うように配置された第３導電層を更に備え、前記第３導電層の一対の端部は、前記第１半導体素子又は前記第２半導体素子に対向している。
また、上記の半導体モジュールにおいて、前記第３導電層は、所定方向に延び、前記所定方向に交差する方向で対向する一対の第３長尺部と、前記一対の第３長尺部の一端同士を連結する第４連結部と、を有し、前記第４連結部には、前記負極端部が接続されている。
また、上記の半導体モジュールにおいて、前記第１半導体素子及び前記第２半導体素子は、前記一対の第１長尺部の延在方向に沿って複数ずつ配置され、前記第３半導体素子及び前記第４半導体素子は、前記一対の第２長尺部の延在方向に沿って複数ずつ配置されている。
以上説明したように、本発明は、ＰＮ端子間のインダクタンスを低減することができるという効果を有し、特に、半導体モジュールに有用である。
１ ：半導体モジュール
２ ：積層基板
３ａ ：第１半導体素子
３ｂ ：第２半導体素子
３ｃ ：第３半導体素子
３ｄ ：第４半導体素子
４ａ ：第１配線
４ｂ ：第２配線
４ｃ ：第３配線
４ｄ ：第４配線
１０ ：ベース板
１１ ：ケース部材
１２ ：封止樹脂
１３ ：側壁部
１４ ：制御端子
１５ ：出力端子
１５ａ ：出力端部
１６ ：正極端子
１６ａ ：正極端部
１６ｂ ：正極端部
１７ ：負極端子
１７ａ ：負極端部
２０ ：絶縁板
２１ ：放熱板
２２ ：回路板
２３ ：第１導電層
２３ａ ：第１長尺部
２３ｂ ：第１長尺部
２３ｃ ：第１連結部
２４ ：第２導電層
２４ａ ：第２長尺部
２４ｂ ：第２長尺部
２４ｃ ：第２連結部
２４ｄ ：第３連結部
２５ ：第３導電層
２５ａ ：第３長尺部
２５ｂ ：第３長尺部
２５ｃ ：第４連結部
２９ａ ：制御用回路板
２９ｂ ：制御用回路板
２９ｃ ：制御用回路板
３０ ：ゲート電極
４０ ：第１接合部
４１ ：第２接合部
４２ ：連結部
Ｆ１ ：電流経路
Ｆ２ ：電流経路

Claims (9)

  1. それぞれ上面電極と下面電極を有し、並列接続されて上アームを構成する第１半導体素子及び第２半導体素子と、
    平面視Ｕ字形状を有し、上面に前記第１半導体素子及び前記第２半導体素子が鏡像配置された第１導電層と、
    少なくとも２つに分岐した正極端部を有し、一方の前記正極端部が前記第１導電層の一端側に接続され、他方の前記正極端部が前記第１導電層の他端側に接続された正極端子と、
    一方及び他方の前記正極端部の間に配置された負極端部を有する負極端子と、を備える、半導体モジュール。
  2. 前記第１導電層は、
    所定方向に延び、前記所定方向に交差する方向で対向する一対の第１長尺部と、
    前記一対の第１長尺部の一端同士を連結する第１連結部と、を有し、
    前記第１半導体素子は、一方の前記第１長尺部に配置され、
    前記第２半導体素子は、他方の前記第１長尺部に配置されている、請求項１に記載の半導体モジュール。
  3. それぞれ上面電極と下面電極を有し、並列接続されて下アームを構成する第３半導体素子及び第４半導体素子と、
    平面視Ｕ字形状を有し、上面に前記第３半導体素子及び前記第４半導体素子が鏡像配置された第２導電層と、を更に備え、
    前記第２導電層は、前記第１導電層の内側において、一対の端部を前記負極端部に向けて配置されている、請求項２に記載の半導体モジュール。
  4. 前記第２導電層は、
    所定方向に延び、前記所定方向に交差する方向で対向する一対の第２長尺部と、
    前記一対の第２長尺部の一端同士を連結する第２連結部と、を有し、
    前記第３半導体素子は、一方の前記第２長尺部に配置され、
    前記第４半導体素子は、他方の前記第２長尺部に配置され、
    前記第２連結部には、出力端子が接続されている、請求項３に記載の半導体モジュール。
  5. 前記第１半導体素子及び前記第２半導体素子は、前記一対の第１長尺部の一端側に偏って配置され、
    前記第３半導体素子及び前記第４半導体素子は、前記一対の第２長尺部の他端側に偏って配置されている、請求項４に記載の半導体モジュール。
  6. 前記第２導電層は、前記一対の第２長尺部の中間部分同士を連結する第３連結部を更に有し、
    前記第３半導体素子及び前記第４半導体素子は、前記第３連結部よりも前記一対の第２長尺部の他端側に配置されている、請求項５に記載の半導体モジュール。
  7. 前記第１導電層及び前記第２導電層に対して平面視逆Ｕ字形状を有し、前記第１導電層の内側で前記第２導電層の一対の端部側を囲うように配置された第３導電層を更に備え、
    前記第３導電層の一対の端部は、前記第１半導体素子又は前記第２半導体素子に対向している、請求項４から請求項６のいずれか１項に記載の半導体モジュール。
  8. 前記第３導電層は、
    所定方向に延び、前記所定方向に交差する方向で対向する一対の第３長尺部と、
    前記一対の第３長尺部の一端同士を連結する第４連結部と、を有し、
    前記第４連結部には、前記負極端部が接続されている、請求項７に記載の半導体モジュール。
  9. 前記第１半導体素子及び前記第２半導体素子は、前記一対の第１長尺部の延在方向に沿って複数ずつ配置され、
    前記第３半導体素子及び前記第４半導体素子は、前記一対の第２長尺部の延在方向に沿って複数ずつ配置されている、請求項４から請求項８のいずれか１項に記載の半導体モジュール。
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