JP2021135760A - メモリシステムおよびメモリ制御方法 - Google Patents

Abstract

【課題】メモリ階層を構成するメモリ資源の利用効率を向上させることができるメモリシステムを提供する。【解決手段】実施形態によれば、メモリシステムは、複数の物理メモリと、メモリ制御部と、を具備する。前記メモリ制御部は、１以上のプログラムによって各々使用される、前記複数の物理メモリの領域が割り当てられた１以上の論理メモリを構成する。前記メモリ制御部は、前記複数の物理メモリの応答性能を示す第１データを計算し、前記１以上の論理メモリに対するアクセス時の待機が前記１以上のプログラムの処理性能に及ぼす影響度を示す第２データを計算し、前記第１データおよび前記第２データに基づき、前記１以上の論理メモリに対する前記複数の物理メモリの領域の割り当てを制御する。【選択図】図１

Description

本発明の実施形態は、メモリシステムおよびメモリ制御方法に関する。

例えば高速・小容量のメモリと低速・大容量のメモリといった異なるメモリを組み合わせて構成されるメモリ階層を有するメモリシステムが普及している。メモリ階層を有するメモリシステムでは、一般的に、データの時間的・空間的局所性やアクセス頻度などに基づいたメモリ階層の制御が行われている。

複数のアプリケーションプログラムがメモリ階層を共同して使用する場合、さらに、メモリアクセスがそれぞれの処理性能に及ぼす影響度を考慮して、メモリ階層を構成するメモリ資源の利用効率を最大化するように、メモリ階層の制御を行うことが重要である。

米国特許第９３６１２１７号明細書

本発明が解決しようとする課題は、メモリ階層を構成するメモリ資源の利用効率を向上させることができるメモリシステムおよびメモリ制御方法を提供することである。

実施形態によれば、メモリシステムは、複数の物理メモリと、メモリ制御部と、を具備する。前記メモリ制御部は、１以上のプログラムによって各々使用される、前記複数の物理メモリの領域が割り当てられた１以上の論理メモリを構成する。前記メモリ制御部は、前記複数の物理メモリの応答性能を示す第１データを計算し、前記１以上の論理メモリに対するアクセス時の待機が前記１以上のプログラムの処理性能に及ぼす影響度を示す第２データを計算し、前記第１データおよび前記第２データに基づき、前記１以上の論理メモリに対する前記複数の物理メモリの領域の割り当てを制御する。

第１実施形態のメモリシステムの一構成例を示すブロック図 第１実施形態のメモリシステムがメモリ割り当て要求の取得時に実行するメモリ割り当て要求処理の流れを示すフローチャート 第１実施形態のメモリシステムが用いる待機レベルテーブルの一例を示す図 第１実施形態のメモリシステムが用いる応答レベルテーブルの一例を示す図 第１実施形態のメモリシステムが用いるメモリ割り当て規則テーブルの一例を示す図 第１実施形態のメモリシステムが用いるメモリ割り当て条件テーブルの一例を示す図 第１実施形態のメモリシステムが実行するメモリ割り当て要求処理内のメモリ割り当て規則更新処理の流れを示すフローチャート 第１実施形態のメモリシステムが実行するメモリ割り当て要求処理内のメモリ割り当て処理の流れを示すフローチャート 第１実施形態のメモリシステムによるメモリ割り当ての例を示す図 第１実施形態のメモリシステムが用いるメモリ割り当て管理テーブルの一例を示す図 第２実施形態のメモリシステムの一構成例を示すブロック図 第２実施形態のメモリシステムが用いる疲弊レベルテーブルの一例を示す図 第２実施形態のメモリシステムが用いるメモリ割り当て条件テーブルの一例を示す図 第３実施形態のメモリシステムが実行するデータ再配置処理の流れを示すフローチャート 第１実施形態から第３実施形態のメモリシステムにおける主要な構成要素であるメモリ制御部を有する計算機システムの一例を示す図 第１実施形態から第３実施形態のメモリシステムにおける主要な構成要素であるメモリ制御部を有する記憶装置の一例を示す図 第１実施形態から第３実施形態のメモリシステムにおける主要な構成要素であるメモリ制御部を有する計算機システムおよび記憶装置をネットワークで相互に接続した分散システムの一例を示す図 第１実施形態から第３実施形態のメモリシステムにおける主要な構成要素であるメモリ制御部を有し、かつ、記憶部を有しない制御装置による記憶システムの一例を示す図

以下、実施の形態について、図面を参照して説明する。
（第１実施形態）
まず、第１実施形態について説明する。

図１は、本実施形態のメモリシステム１の一構成例を示すブロック図である。メモリシステム１は、例えば、計算機システムや記憶装置などとして実現され得る。

図１に示すように、メモリシステム１は、メモリ制御部１０と、データ記憶部２０とを有している。メモリ制御部１０は、ワークロード監視部１１、待機レベル予測部１２、メモリ監視部１３、応答レベル予測部１４、メモリ管理部１５を有し、データ記憶部２０と接続されている。データ記憶部２０は、特性の異なる物理メモリであるメモリ［１］２１とメモリ［２］２２とを有し、複数のアプリケーションプログラムにより共有される。本メモリシステム１では、アプリケーションプログラムが専有して使用できるメモリ領域である論理メモリが、データ記憶部２０のメモリ［１］２１とメモリ［２］２２との１つ以上の領域を組み合わせて構成される。なお、論理メモリは、メモリ［１］２１またはメモリ［２］２２の一方の領域のみによっても構成され得る。

論理メモリは、ユーザやアプリケーションプログラムから参照できる論理的なメモリ領域であり、一般的なオペレーティングシステムにおけるプロセスごとのメモリ領域、仮想マシンやコンテナごとのメモリ領域、仮想ストレージボリューム、名前空間（ネームスペース）によって管理されるメモリやストレージの領域、などを指すが、これに限定されるものではない。ただし、ある論理メモリを永続性記憶装置として使用する場合は、不揮発性メモリやバッテリー付きメモリなどの電源供給が途絶えてもデータが消失されないメモリを用いる。

物理メモリは、データを記憶する物理的なメモリ資源であり、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、ＮＡＮＤフラッシュメモリ、相変化型メモリ（ＰＣＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）などの不揮発性メモリに代表される半導体記憶メモリ、ハードディスクドライブ（ＨＤＤ）、ＣＤやＤＶＤなどの光ディスク、テープドライブなども利用することができる。

例えばメモリシステム１が計算機システムとして実現される場合、論理メモリは、プロセッサ内部のキャッシュメモリと主記憶とを組み合わせたキャッシュ型のメモリ階層であってもよい。また、例えばメモリシステム１が記憶装置として実現される場合は、論理メモリは、高速・小容量の記憶媒体と低速・大容量の記憶媒体とを組み合わせたティアリング型のメモリ階層であってもよい。前者の場合、メモリ［１］２１とメモリ［２］２２とは、例えばＳＲＡＭとＤＲＡＭとである。後者の場合、メモリ［１］２１とメモリ［２］２２とは、例えばＳＳＤとＨＤＤとである。なお、特性の異なる物理メモリとは、必ずしも種類の異なる物理メモリではない。例えば経年的な要因によって個体差が生じ得る同じ製品の物理メモリであってもよい。
また、例えばメモリシステム１が計算機システムとして実現される場合、メモリ制御部１０は、プロセッサが外部記憶から主記憶へプログラムをロードして実行することによって構築されるものであってもよい。例えばメモリシステム１が記憶装置として実現される場合には、メモリ制御部１０は、ＳｏＣなどとして構成される、ＳＳＤやＨＤＤなどを制御するコントローラであってもよい。

ワークロード監視部１１は、論理メモリを専有・使用して動作するアプリケーションプログラムごとに処理の進行状況を監視し、アプリケーションプログラムの待機要因情報３１を収集する。ここで、待機要因情報３１とは、アプリケーションプログラムの処理を中断させ、計算機システムの利用効率を低下させる要因を示す情報である。例えば、プロセッサパイプラインのストールサイクル数、キャッシュメモリのミス回数、オペレーティングシステムにおけるコンテキストスイッチ回数などが該当する。待機要因情報３１は、計算機システムのパフォーマンスカウンタで収集してもよいし、各アプリケーションプログラムからメモリアクセス要求の属性情報として取得してもよい。

待機レベル予測部１２は、ワークロード監視部１１が収集した各アプリケーションプログラムの待機要因情報３１に基づき、論理メモリに対するアクセス待機が各アプリケーションプログラムの処理性能に及ぼす影響度を示す待機レベルを計算する。

メモリ監視部１３は、物理メモリごとのアクセス状況を監視し、物理メモリへのアクセス種別（読み出し、書き込みなど）、アクセス回数、アクセスサイズなどに代表されるアクセス統計情報３２を収集する。アクセス統計情報３２は、メモリ監視部１３にアクセスカウンタを設けて収集してもよいし、メモリ［１］２１やメモリ［２］２２にアクセスカウンタを設けて収集してもよい。

応答レベル予測部１４は、メモリ監視部１３が収集した各物理メモリのアクセス統計情報３２に基づき、各物理メモリのアクセス応答性能を示す応答レベルを計算する。例えば、平均アクセス応答時間は応答レベルの代表的な例である。また、アクセス統計情報３２からメモリアクセスのパターン（ランダムアクセス、シーケンシャルアクセス）を抽出し、パターンに応じて平均アクセス応答時間を計算してもよい。

メモリ管理部１５は、予め定められるメモリ割り当て規則に基づき、論理メモリに物理メモリを割り当てる。例えば、待機レベルが高いアプリケーションプログラムが専有して使用している論理メモリから順に、応答レベルの高い物理メモリを割り当てるメモリ割り当て規則が考えられるが、これに限定されるものではない。また、メモリ管理部１５は、論理メモリを構成する物理メモリの情報を保持するメモリ割り当て管理テーブル４１を有し、物理メモリの割り当て時に当該メモリ割り当て管理テーブル４１を更新する。メモリ割り当て管理テーブル４１は、例えば、メモリ制御部１０の作業領域用としてメモリシステム１に搭載されるメモリ制御部１０専用のメモリ領域上に設けられる。論理メモリを構成する物理メモリの情報とは、論理メモリの領域と、この論理メモリの領域に割り当てられた物理メモリの領域との対応関係を示す情報である。メモリ割り当て管理テーブル４１が保持する情報は、論理メモリのアドレスを物理メモリのアドレスに変換する際にも使用される。メモリ割り当て管理テーブル４１は、論物変換テーブルなどとも称される。

論理メモリに対する物理メモリの割り当てが行われるタイミングは、アプリケーションプログラムから明示的に割り当て要求を受けた時、アプリケーションプログラムから新規データの書き込み要求を受けた時、アプリケーションプログラムの実行開始時、などが考えられるが、これに限定されるものではない。

次に、以上のような構成をもつ本実施形態に係るメモリシステム１が実行するメモリ階層の制御（メモリ割り当て方法）の詳細について説明する。

図２は、本メモリシステム１がメモリ割り当て要求の取得時に実行するメモリ割り当て要求処理の流れを示すフローチャートである。

ある論理メモリに対する物理メモリの割り当てを要求するメモリ割り当て要求を取得した場合、メモリ制御部１０は、その論理メモリへ物理メモリを割り当てるメモリ割り当て要求処理を実行する。メモリ割り当て要求は、アプリケーションプログラムが必要に応じて生成することや、アプリケーションプログラムからのデータ書き込み要求の取得時にメモリ制御部１０が内部の処理要求として生成することなどが考えられるが、これに限定されるものではない。

メモリ割り当て要求処理が開始されると、待機レベル予測部１２が、ワークロード監視部１１が収集した各アプリケーションプログラムの待機要因情報３１に基づき、各アプリケーションプログラムが専有して使用する各論理メモリの待機レベルを計算する（Ｓ１０１）。例えば、アプリケーションプログラム_ｉの論理メモリＬ_ｉにおける待機レベルWaitLevel_iを、
WaitLevel_i ＝ StallCycleCount_i／ CacheMissCount_i
と定義することができる。

ここで、StallCycleCount_i、CacheMissCount_iは、アプリケーションプログラムiの実行に由来するプロセッサパイプラインのストールサイクル数とキャッシュミス回数とをそれぞれ示す。この待機レベルを使用することで、キャッシュミスあたりのストールサイクル数の大きいアプリケーションプログラムが専有して使用している論理メモリを待機レベルが高い（すなわち、アプリケーションプログラムの処理性能に及ぼすメモリアクセス待機の影響度が強い）と評価することができる。ＳＳＤのような不揮発性メモリを用いたストレージ装置では、ストレージへのアクセス完了待ちスレッド数やコンテキストスイッチ回数を待機レベルの計算に用いてもよい。論理メモリの待機レベルは、その論理メモリを専有して使用しているアプリケーションプログラムの待機レベルと同義である。

待機レベルの計算結果は、図３に例示される待機レベルテーブル４２に保持される。待機レベルテーブル４２は、前述のメモリ割り当て管理テーブル４１と同様、例えば、メモリ制御部１０の作業エリアとしてメモリシステム１に搭載されるメモリ制御部１０専用のメモリ領域上に設けられる。図３に示す待機レベルテーブル４２では、論理メモリ１の待機レベルは２２４５、論理メモリ２の待機レベルは３４、論理メモリ３の待機レベルは８９４である。ここでは、待機レベルの数値が大きいことを待機レベルが高いと称し、待機レベルの数値が大きい程、アプリケーション性能に対するメモリアクセス遅延の影響が大きいものとする。よって、図３に示す待機レベルテーブル４２は、最も待機レベルの高い論理メモリ１が、最もアプリケーション性能に対するメモリアクセス遅延の影響が大きく、最も待機レベルの低い論理メモリ２が、最もアプリケーション性能に対するメモリアクセス遅延の影響が小さいことを示している。

次に、応答レベル予測部１４が、メモリ監視部１３が収集した各物理メモリのアクセス統計情報３２に基づき、各物理メモリの応答レベルを計算する（Ｓ１０２）。例えば、メモリ監視部１３は、各物理メモリに対する一連のアクセス列におけるアクセスサイズ（１回のアクセスで参照されるデータのサイズ）とアクセスアドレス（各アクセスが参照するメモリ位置）とを収集する。応答レベル予測部１４は、メモリ監視部１３が収集したアクセス列のアクセスサイズとアクセスアドレスとから、アクセスパターンを予測する。例えば、アクセスサイズが小さく、アドレス間の差が大きい時はランダムアクセス、アクセスサイズが大きく、アドレス間の差が小さい時はシーケンシャルアクセス、と予測することができる。また、物理メモリ_jの応答レベルResponseLevel_jは、例えば、
ResponseLevel_j ＝ α × Throughput_j＋ β × IOPS_j
と定義することができる。

ここで、Throughput_jは、物理メモリ_jの秒間データ転送量、IOPS_jは秒間アクセス回数であり、α、βは定数である。ここで、α、βは、Throughput_jとIOPS_jそれぞれの重要度を示すパラメータであり、ランダムアクセスを重視する場合には、β＞αとしてIOPS_jの重要度を高め、反対に、シーケンシャルアクセスを重視する場合には、α＞βとしてThroughput_jの重要度を高めることができる。なお、Throughput_jとIOPS_jとは、メモリ監視部１３にて観測してもよいし、メモリ［１］２１およびメモリ［２］２２の内部で観測してもよいが、これに限定されるものではない。

応答レベルの計算結果は、図４に例示される応答レベルテーブル４３に保持される。応答レベルテーブル４３は、前述のメモリ割り当て管理テーブル４１と同様、例えば、メモリ制御部１０の作業エリア領域用としてメモリシステム１に搭載されるメモリ制御部１０専用のメモリ領域上に設けられる。図４に示す応答レベルテーブル４３では、物理メモリ１の待機レベルは５０３、物理メモリ２の応答レベルは４６である。ここでは、応答レベルの数値が大きいことを応答レベルが高いと称し、応答レベルの数値が大きい程、メモリアクセス応答性能が高いものとする。よって、図４に示す応答レベルテーブル４３は、最も応答レベルの高い物理メモリ１が、最もメモリアクセス応答性能が高く、最も応答レベルの低い物理メモリ２が、最もメモリアクセス応答性能が低いことを示している。

待機レベルと応答レベルとの計算後、メモリ管理部１５が、メモリ割り当て規則の更新処理を行う（Ｓ１０３）。メモリ割り当て規則は、待機レベルと応答レベルに基づいて各論理メモリに割り当て得る物理メモリを定義した規則であり、例えば図５に示すようなメモリ割り当て規則テーブル４４に保持される。メモリ割り当て規則テーブル４４は、前述のメモリ割り当て管理テーブル４１と同様、例えば、メモリ制御部１０の作業エリアとしてメモリシステム１に搭載されるメモリ制御部１０専用のメモリ領域上に設けられる。図５に示すメモリ割り当て規則テーブル４４では、論理メモリ１に割り当て得る物理メモリは物理メモリ１、論理メモリ２に割り当て得る物理メモリは物理メモリ２、論理メモリ３に割り当て得る物理メモリは物理メモリ１、物理メモリ２であることを規定している。

このメモリ割り当て規則によって、論理メモリ３のように、ある論理メモリに対して複数の物理メモリを割り当てることができる。このとき、割り当てられた物理メモリに優先度をつけてもよいし、ラウンドロビン方式で交互に割り当てを行うこともできるが、これに限定されるものではない。また、割り当ての際に、メモリ割り当て規則で規定された物理メモリの容量の不足や、故障などが原因で、メモリ割り当てができない場合は、後述するような例外処理に遷移する。

メモリ管理部１５は、このメモリ割り当て要求処理の時点で取得した待機レベルと応答レベルとに基づき、かつ、メモリ割り当て条件に従って、メモリ割り当て規則テーブル４４を更新する。メモリ割り当て条件は、論理メモリを分類するための条件と、分類ごとに論理メモリに割り当てる物理メモリを特定するための条件との組を定義したものである。メモリ割り当て条件を保持するメモリ割り当て条件テーブル４５の例を図６に示す。メモリ割り当て条件テーブルは、前述のメモリ割り当て管理テーブル４１と同様、例えば、メモリ制御部１０の作業エリアとしてメモリシステム１に搭載されるメモリ制御部１０専用のメモリ領域上に設けられる。

条件１は、待機レベルが１以上１００未満の論理メモリに対して、物理メモリの中で応答レベルが最も低い物理メモリを割り当てることを示している。同様に、条件２は、待機レベルが１００以上１０００未満の論理メモリに対して、応答レベルが３０以上の物理メモリを割り当てることを示し、条件３は、待機レベルが１０００以上の論理メモリに対して、応答レベルが１００以上の物理メモリを割り当てることを示している。

ここで、メモリ割り当て条件で使用される条件は、待機レベルや応答レベル以外のものであっても構わない。例えば、メモリ割り当て条件として使用できる条件として、メモリの空き容量、書き込み量、読み出しエラー回数、消費電力などが考えられるが、これに限定されるものではない。

メモリ割り当て条件テーブル４５の作成の仕方、具体的には、論理メモリ条件の設け方によっては、ある１つの論理メモリが複数のメモリ割り当て条件で規定される論理メモリ条件を満足する可能性も考えられる。つまり、１つの論理メモリが複数の分類に属する可能性も考えられる。この場合は、例えば条件番号の小さいものを優先して１つの条件のみを採用しても良いし、見つかったすべての条件を採用してもよい。

ここで、ある論理メモリについて、メモリ割り当て条件テーブル４５に保持されるいずれのメモリ割り当て条件も満足しない場合や、メモリ割り当て条件で定義された条件を満足する割り当て対象の物理メモリが特定できない場合は、割り当てエラーとして何らかの例外処理に遷移してもよいし、予め定義されたデフォルトの物理メモリを割り当てるように制御しても構わないが、これに限定されるものではない。

図７は、図２のＳ１０３のメモリ割り当て規則更新処理の流れを示すフローチャートである。

メモリ管理部１５は、まず、論理メモリを待機レベル順に並び替える（Ｓ２０１）。これは、待機レベルが高い論理メモリの割り当て規則に優先的に物理メモリを設定するためであるが、別の順序手段を用いても構わない。次に、メモリ管理部１５は、全ての論理メモリに対して、メモリ割り当て条件テーブル４５に保持されるメモリ割り当て条件を参照しながら、物理メモリの割り当てを行う。つまり、物理メモリの割り当てが完了していない論理メモリが存在する間（Ｓ２０２：ＮＯ）、メモリ管理部１５は、以下に説明するＳ２０３〜Ｓ２０５の処理を実行する。

まず、メモリ管理部１５は、メモリ割り当て条件テーブル４５を検索し、論理メモリ_ｌの待機レベルが満たすメモリ割り当て条件_Ｃを特定する（Ｓ２０３）。次に、メモリ管理部１５は、このメモリ割り当て条件_Ｃで規定される応答レベルを満足する物理メモリ_ｐを特定する（Ｓ２０４）。最後に、メモリ管理部１５は、論理メモリ_ｌのメモリ割り当て規則に対して当該特定した物理メモリ_ｐを設定する（Ｓ２０５）。

例えば、図３に示す待機レベルテーブル４２と、図６に示すメモリ割り当て条件テーブル４５との場合においては、論理メモリ３の待機レベルは８９４であり、メモリ割り当て条件２で規定される待機レベルが１００以上１０００未満の論理メモリに該当し、このときの割り当て対象物理メモリの条件は、応答レベルが３０以上となる。図４の応答レベルテーブル４３の場合、応答レベルが３０以上の物理メモリは、物理メモリ１と物理メモリ２とが該当する。従って、メモリ管理部１５は、図５に示すメモリ割り当て規則テーブル４４のように、論理メモリ３のメモリ割り当て規則として、物理メモリ１と物理メモリ２を登録する。

メモリ管理部１５は、すべての論理メモリに対する物理メモリの割り当てが完了した場合（Ｓ２０２：ＹＥＳ）、メモリ割り当て規則更新処理を終了する。このメモリ割り当て規則更新処理を終了したメモリ管理部１５は、メモリ割り当て処理を実行する（図２：Ｓ１０４）
図８は、図２のＳ１０４のメモリ割り当て処理の流れを示すフローチャートである。
メモリ管理部１５は、要求された論理メモリに対してメモリ割り当て規則で定義された割り当て対象の物理メモリの空き領域から、要求されたサイズの領域を確保する（Ｓ３０１）。メモリ管理部１５は、物理メモリごとの割り当て状況を管理し、空き領域から要求に応じたサイズの領域を割り当て、領域を特定するための情報を出力する（Ｓ３０３）。確保する領域は、連続する領域であっても、断片的な複数の領域の集合であっても構わない。例えば、連続する領域を確保する場合は、物理メモリ番号と先頭からのオフセットとを出力し、複数の領域の集合を確保する場合は、各領域の、物理メモリ番号、先頭からのオフセット、領域サイズを列挙したリストを出力する。

要求されたサイズの領域が確保できなかった場合は（Ｓ３０２：ＮＯ）、メモリ管理部１５は、メモリ割り当て例外処理を行う（Ｓ３０３）。例えば、仮想記憶システムにおけるページフォールトのような割り込みを発生させ、物理メモリ上の不要なデータを削除するか、別の物理メモリへ退避して、空き領域を増やしてから、再度メモリ割り当て処理を実行する。

メモリ管理部１５によるメモリ割り当ての例を図９に示す。論理メモリ１では、サイズ３００の領域のメモリ割り当て要求に対し、図５に示すメモリ割り当て規則に従って、物理メモリ１の連続領域が割り当てられている。論理メモリ２では、サイズ２００の領域のメモリ割り当て要求に対し、物理メモリ２のオフセット０（先頭）からのサイズ１００の領域と、同じく物理メモリ２のオフセット３５０（先頭からサイズ３５０の領域に後続する位置）からのサイズ１００の領域との２つの領域（合計サイズ２００）が割り当てられている。また、論理メモリ３では、サイズ４００のメモリ割り当て要求に対し、物理メモリ１のオフセット０からのサイズ５０の領域と、物理メモリ２のオフセット１００からのサイズ２５０の領域と、物理メモリ１のオフセット４００からのサイズ１００の領域との３つの領域（合計サイズ４００）が割り当てられている。

メモリ管理部１５は、要求された物理メモリの割り当てを完了すると、メモリ割り当て管理テーブル４１の更新を行う（Ｓ３０４）。メモリ割り当て管理テーブルの例を図１０に示す。なお、この例は、図９に示したメモリ割り当ての例に対応したものである。

図１０に示すメモリ割り当て管理テーブル４１では、論理メモリ番号と論理メモリオフセットとの組に対して、物理メモリ番号と物理メモリオフセットとの組が記載され、サイズは論理メモリと物理メモリとで共通である。一般的に、管理する領域のサイズを可変とすると、管理するために必要な計算量やメモリ量が増加する傾向がある。このため、メモリ割り当て管理テーブル４１は、論理メモリの領域に対する物理メモリの領域の割り当てに関する情報を、固定サイズごとに記録するものであっても構わない。

このように、本実施形態のメモリシステム１は、複数のアプリケーションプログラムが同時に動作して複数のメモリ資源を共有利用する環境において、メモリ制御部１０が、アプリケーションプログラムごとの待機レベルと物理メモリごとの応答レベルとを考慮したメモリ割り当てを行うことで、アプリケーションプログラムの実行待機に起因する非効率性を改善することができる。

つまり、本メモリシステム１は、ここで説明したメモリ割り当て方法により、複数の特性の異なる論理メモリ（アプリケーションプログラム）が、複数の特性の異なる物理メモリを共有する場合において、メモリアクセス遅延の影響度（待機レベル）が大きい論理メモリに対して優先的にメモリアクセス応答性能（応答レベル）の高い物理メモリを割り当てることができるようになる。これにより、本メモリシステム１は、メモリ資源の利用効率を最大化することができる。また、本実施形態のメモリシステム１は、アプリケーションプログラムの動作中に監視する待機レベルと応答レベルとに基づいてメモリ割り当てを行うことで、ワークロードに応じたメモリ階層の制御が可能となる。

（第２実施形態）
次に、第２実施形態について説明する。

図１１は、本実施形態のメモリシステム１の一構成例を示すブロック図である。本実施形態のメモリシステム１も、第１実施形態と同様、例えば、計算機システムや記憶装置などとして実現され得る。ここでは、第１実施形態のメモリシステム１と同一の構成要素に対しては同一の符号を使用する。そして、第１実施形態のメモリシステム１と共通する部分についての説明は省略し、異なる部分についてのみ説明する。第１実施形態のメモリシステム１と比較した場合における本実施形態のメモリシステム１の構成上の違いは、図１１に示すように、疲弊レベル予測部１６をさらに有している点にある。

本実施形態におけるメモリ監視部１３は、物理メモリごとのアクセス統計情報３２に加えて、物理メモリごとの疲弊状態を含む疲弊状態情報３３を収集する。ＮＡＮＤフラッシュメモリに代表される不揮発性メモリは、一般的に、書き込みや消去などの操作によって記憶素子が摩耗し、ビットエラー率の増大要因となるなどの信頼性や性能保証の観点での制限がある。本実施形態における疲弊状態情報３３は、例えば、ＮＡＮＤフラッシュメモリでは、プログラム／消去回数（Ｐ／Ｅサイクル）や、時間変化による記憶データの消失までの時間を示したデータ保持期間（データリテンションタイム）、訂正不能ビットエラー率（Uncorrectable Bit Error Rate） などを想定するが、これに限定されるものではない。また、疲弊状態情報３３は、メモリ監視部１３がメモリへのアクセス状況から生成してもよいし、各物理メモリが内部に疲弊状態情報３３を保持して、メモリ監視部１３が読み出してもよい。

疲弊レベル予測部１６は、メモリ監視部１３が収集した疲弊状態情報３３に基づき、各物理メモリの疲弊の程度を示す疲弊レベルを計算する。例えば、ある物理メモリ_ｊの疲弊レベルWearLevel_jは、
WearLevel_j ＝ α × PECycle_j＋ β × DataRetentionTime_j
と定義することができる。

ここで、PECycle_jは、物理メモリ_jの平均Ｐ／Ｅサイクル、DataRetentionTime_jは、物理メモリ_jの平均データ保持期間、α、βは、各項の影響度を制御する定数である。この定義により、平均Ｐ／Ｅサイクルが大きく平均データ保持期間が長い物理メモリほど、疲弊レベルが高くなり疲弊が進んだ状態であることを示すことができる。

疲弊レベルの計算結果は、図１２に例示される疲弊レベルテーブル４６に保持される。疲弊レベルテーブル４６は、第１実施形態で説明したメモリ割り当て管理テーブル４１と同様、例えば、メモリ制御部１０の作業エリアとしてメモリシステム１に搭載されるメモリ制御部１０専用のメモリ領域上に設けられる。図１２に示す疲弊レベルテーブル４６では、物理メモリ１の疲弊レベルは３６８、物理メモリ２の疲弊レベルは１０である。ここでは、疲弊レベルの数値が大きい程、より疲弊が進んだ状態であるものとする。よって、図１２に示す疲弊レベルテーブル４６は、物理メモリ1の方が、より疲弊が進んだ状態であることを示している。

また、疲弊レベルテーブル４６は、図１２に示すように、物理メモリごとに疲弊レベルの制約条件となる疲弊レベル制約を保持している。疲弊レベル制約は、物理メモリの仕様などから予め設定され、例えば、疲弊レベル制約を超えた疲弊レベルの物理メモリをメモリ割り当て対象から除外する、もしくは、割り当ての優先度を抑制する、などの制御に使用することができる。

そして、本実施形態におけるメモリ管理部１５は、第１実施形態において説明した待機レベル、応答レベルに加えて、疲弊レベルに基づいて、論理メモリに対する物理メモリの割り当てを制御する。疲弊レベルは、応答レベルと同様に、メモリ割り当て条件における物理メモリの選択条件として用いることができる。図１３に、疲弊レベルを割り当て対象物理メモリ条件に用いたメモリ割り当て条件を保持するメモリ割り当て条件テーブル４５の例を示す。図１３に示すメモリ割り当て条件テーブル４５は、第１実施形態の説明の際に図６に示したメモリ割り当て条件テーブル４５の条件３について、符号ａ１で示す部分を追加したものである。このように、条件３の割り当て対象物理メモリ条件として、応答レベルが１００以上“かつ疲弊レベルが１００以下”と規定することで、高い応答レベルが求められる場合、疲弊レベルが高い物理メモリの割り当てを抑制することができる。

また、疲弊レベルは、応答レベル予測部１４に出力して、応答レベルの計算に使うこともできる。一般的に、疲弊が進行した不揮発性メモリは、ビットエラー率の上昇によるエラー訂正処理時間が増大し、メモリアクセス応答性能が低下するため、応答レベルの予測に疲弊レベルを反映することが考えられる。例えば、疲弊レベルを考慮した応答レベルResponseLevel'_jを、
ResponseLevel'_j ＝ ResponseLevel_j／ WearLevel_j
と定義することで、疲弊レベルが高い物理メモリほど応答レベルが低くなり、疲弊が進行した物理メモリの割り当てを抑制することができる。

このように、本実施形態のメモリシステム１は、ここで説明した、さらに疲弊レベルに基づいたメモリ割り当て方法により、物理メモリの疲弊状態を考慮したメモリ割り当てを行うことができる。特に、疲弊が進んでいる物理メモリの割り当てを抑制しながら、論理メモリ（アプリケーションプログラム）の特性に応じたメモリ割り当てを行うことができるようになる。一般的に、不揮発性メモリを用いたＳＳＤでは、ウェアレベリングとよばれる技術を用いて、メモリブロックの疲弊状態に応じて書き込み量の制御・平準化を行っている。ここで説明したメモリ割り当て方法を、計算機システムやＳＳＤを使ったストレージシステムに適用することで、疲弊レベルを考慮した、メモリ割り当ての最適化を図ることができる。
また、本実施形態のメモリシステム１においては、メモリ監視部１３が、物理メモリごとではなく、さらに、物理メモリ上の予め定められたサイズの領域それぞれの疲弊状態を含むように疲弊状態情報３３を収集してもよい。この場合、より粒度の細かい単位で疲弊レベルを考慮した、メモリ割り当ての最適化を図ることができる。

（第３実施形態）
次に、第３実施形態について説明する。

第１実施形態や第２実施形態でのメモリシステム１の説明においては、メモリ制御部１０が、メモリ割り当て要求を取得した際にメモリ割り当て処理を行う例を示した。本実施形態のメモリシステム１では、メモリ制御部１０が、さらに、既に物理メモリが割り当てられている論理メモリに対して、再度、物理メモリの割り当てを行い、データを再配置する。以下、本実施形態におけるデータ再配置方法について説明する。

本実施形態におけるメモリ管理部１５は、特定の条件が成立した場合にデータ再配置処理を実行する。特定の条件とは、例えば、ある論理メモリが構成されてから一定時間経過した場合や、ある論理メモリに対するメモリ割り当て条件を満足する物理メモリが存在しない（例外処理）場合、などが考えられる。

図１４は、本メモリシステム１が実行するデータ再配置処理の流れを示すフローチャートである。

まず、メモリ管理部１５は、データ再配置を行う論理メモリを選択する（Ｓ４０１）。例えば、データ再配置処理実行時点で、最も待機レベルの高い論理メモリや、構成されてから最も時間が経過している論理メモリを選択することが考えられる。

次に、メモリ管理部１５は、選択した論理メモリに割り当てられている物理メモリ領域の中からデータ再配置の対象とする物理メモリ領域_Ｒを選択する（Ｓ４０２）。物理メモリ領域_Ｒは、例えば、メモリ割り当て管理テーブル（図１０）を参照し、対象の論理メモリに割り当てられている物理メモリ領域のうち、現時点のメモリ割り当て規則（図５）と異なる物理メモリが割り当てられているメモリ領域を選択することが考えられる。

続いて、メモリ管理部１５は、選択した物理メモリ領域_Ｒ上のデータをバッファメモリに読み出す（Ｓ４０３）。バッファメモリは、データ記憶部２０の特定のメモリ領域を固定的に割り当てて使用してもよいし、メモリ制御部１０の作業領域用としてメモリシステム１に搭載されるメモリ制御部１０専用のメモリ領域上に設けても良い。

次に、メモリ管理部１５は、Ｓ４０２で選択した物理メモリ領域_Ｒに代えて、物理メモリ領域_Ｒと同サイズの物理メモリ領域を割り当てるために、第１実施形態で説明したメモリ割り当て処理（図８）を行う（Ｓ４０４）。そして、メモリ管理部１５は、Ｓ４０３で読み出したバッファメモリ上のデータを、Ｓ４０４で新たに割り当てた物理メモリ領域に書き込む（Ｓ４０５）。データの書き込みが完了したら、メモリ管理部１５は、物理メモリ領域_Ｒを解放し（Ｓ４０６）、自身が管理する物理メモリの空き情報を更新する。

本実施形態のメモリシステム１は、まず、第１実施形態や第２実施形態で説明したように、待機レベルと応答レベルとに基づいて、待機レベルの高い論理メモリに応答レベルの高い物理メモリを優先的に割り当てる。しかし、メモリ割り当て規則は、アプリケーションプログラムの実行に応じて適宜に更新されていくため、以前に割り当てた物理メモリが最新のメモリ割り当て規則に従った割り当てとなっていない可能性がある。本実施形態のメモリシステム１は、さらに、ここで説明したデータ再配置方法により、以前に割り当てたメモリ領域に記憶されているデータについて、最新のメモリ割り当て規則に従って、再度メモリ割り当ておよびデータの再配置を行うことで、メモリ資源を効率的に活用することができる。

なお、図１４に示したデータ再配置処理の例では、論理メモリおよび物理メモリ領域ごとにデータ再配置を行っているが、複数の論理メモリや物理メモリ領域をまとめてデータ再配置の対象としても構わない。

また、本実施形態におけるデータ再配置方法は、メモリ割り当ての対象となる物理メモリの追加・削除の際にも用いることができる。例えば、記憶装置を増設した場合や、故障や交換などにより記憶装置を削除した場合などに、ここで説明したデータ再配置方法を適用することで、論理メモリを再構成することができる。

以下、第１実施形態から第３実施形態で説明した、各メモリシステム１において論理メモリに対して物理メモリを割り当てるメモリ制御を司るメモリ制御部１０の適用例をいくつか示す。

＜メモリ制御部１０を有する計算機システム＞
図１５は、メモリ制御部１０を有する計算機システム１００の一例を示す図である。計算機システム１００は、例えば、処理部１１０、入出力部１２０、記憶部［１］１３０および記憶部［２］１４０から構成され、これらは、互いにメモリバスなどの通信路を介して相互に接続されている。

処理部１１０は、アプリケーション処理を実行するものであり、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、用途に特化したＬＳＩなどが考えられるが、これに限定されるものではない。ここでのメモリ制御部１０は、処理部１１０で実現されることを想定しているが、メモリ制御専用の処理部を設けても良い。

入出力部１２０は、各種入出力や外部ネットワークとのインタフェースであり、計算機システム内部と外部システムとのデータ通信を制御するものである。

記憶部［１］１３０と記憶部［２］１４０とは、データを記憶するものであり、ＤＩＭＭ、ＨＤＤ、ＳＳＤなどのメモリモジュールやストレージ機器を想定するが、これに限定されるものではない。記憶部［１］１３０および記憶部［２］１４０は、状態記憶部１３１、１４１とデータ記憶部１３２、１４２とを有する。状態記憶部１３１、１４１は、データ記憶部１３２、１４２のアクセス統計情報や疲弊状態情報を保持するものであり、メモリ制御部１０から参照される。データ記憶部１３２、１４２は、実際にデータを記憶するための１つ以上のメモリを有する。ここでは、データ記憶部１３２、１４２に対応した状態記憶部１３１、１４１を設けているが、データ記憶部１３２、１４２が有するメモリごとに状態記憶部１３１、１４１を設けても構わない。

ここでのメモリ制御部１０は、記憶部［１］１３０および記憶部［２］１４０が有するメモリを物理メモリとして制御し、第１実施形態から第３実施形態のいずれかで説明したメモリ割り当て方法に従って、メモリの割り当てを行う。メモリ割り当て方法で必要となるメモリ割り当て管理テーブル４１などの管理データは、記憶部［１］１３０および記憶部［２］１４０に記憶されてもよいし、ＣＰＵにおけるキャッシュメモリに代表されるような処理部１１０の内部に具備されるメモリに記憶されてもよい。第１実施形態から第３実施形態のいずれかで説明したメモリ割り当て方法で構成される論理メモリは、一般的なオペレーティングシステムにおける主記憶や二次記憶（ストレージ）としてアプリケーションプログラムからアクセスすることができる。

このような構成をもつ計算機システム１００では、多数のアプリケーションプログラムが独立して実行される場合や、複数のアプリケーションプログラムが連携してサービスを提供する場合に、メモリアクセスの影響度が高いアプリケーションプログラムに優先的に高速なメモリを割り当てることで、限られたメモリ資源の利用効率を最大化することができる。

＜メモリ制御部１０を有する記憶装置＞
図１６は、メモリ制御部１０を有する記憶装置２００の一例を示す図である。記憶装置２００は、例えば、制御部２１０、入出力部２２０、記憶部［１］２３０および記憶部［２］２４０から構成され、これらは、互いにメモリバスなどの通信路を介して相互に接続されている。

制御部２１０は、記憶装置２００全体を制御するものであり、ＣＰＵや専用回路、メモリなどから構成されるが、これに限定されるものではない。ここでのメモリ制御部１０は、制御部２１０で実現されることを想定しているが、メモリ制御専用の制御部を設けても良い。

入出力部２２０は、記憶装置２００のホストとなる外部装置とのインタフェースであり、ホストが記憶装置２００を制御するためのコマンドを解釈・応答するためのコマンド解釈部２２１を有する。不揮発正メモリを用いた記憶装置であるＳＳＤでは、ＳＡＴＡ規格やＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）規格で規定されたコマンド仕様が一般的に使用されるが、これに限定されるものではない。また、外部装置とのデータ通信には、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）やEthernet（登録商標）などの通信規格が使用されることを想定するが、これに限定されるものではない。ここでは、記憶装置２００にアクセスするアプリケーションプログラムは外部装置で実行されるため、メモリ割り当て要求や待機要因情報３１は、外部装置から入出力部２２０を介して入力されることを想定する。待機レベル予測部１２における待機レベルの計算では、外部装置から入力される待機要因情報３１に加え、メモリ制御部１０内のワークロード監視部１１で特定可能なＩＯストリームの特性を示す情報を組み合せてもよい。

記憶部［１］２３０と記憶部［２］２４０とは、ホストが書き込んだデータや制御部２１０が管理する管理データを記憶するものであり、各種メモリチップのパッケージを想定するが、これに限定されるものではない。記憶部［１］および記憶部［２］は、状態記憶部２３１、２４１とデータ記憶部２３２、２４２とを有する。状態記憶部２３１、２４１は、データ記憶部２３２、２４２のアクセス統計情報３２や疲弊状態情報３３を保持するものであり、メモリ制御部１０から参照される。データ記憶部２３２、２４２は、実際にデータを記憶するための１つ以上のメモリを有する。ここでは、データ記憶部２３２、２４２に対応した状態記憶部２３１、２４１を設けているが、データ記憶部２３２、２４２が有するメモリごとに状態記憶部２３１、２４１を設けても構わない。

ここでのメモリ制御部１０は、記憶部［１］２３０および記憶部［２］２４０が有するメモリを物理メモリとして制御し、第１実施形態から第３実施形態のいずれかで説明したメモリ割り当て方法に従って、メモリの割り当てを行う。メモリ割り当て方法で必要となるメモリ割り当て管理テーブル４１などの管理データは、記憶部［１］２３０および記憶部［２］記憶されてもよいし、ＣＰＵにおけるキャッシュメモリに代表されるような制御部２１０の内部に具備されるメモリに記憶されてもよい。さらに、第１実施形態から第３実施形態のいずれかで説明したメモリ割り当て方式で構成される論理メモリは、ＮＶＭｅ ＳＳＤにおけるネームスペースや、論理ボリューム、メモリ割り当て管理テーブル４１（論物変換テーブル）の記憶領域などに利用できる。

このような構成をもつ記憶装置２００では、多数のネームスペースや論理ボリュームが構成され、多数の独立したＩＯストリーム（要求列）が記憶装置２００に入力される状況において、記憶装置２００へのアクセスの影響度が高いＩＯストリームに優先的に高速なメモリを割り当てることで、限られたメモリ資源の利用効率を最大化することができる。

＜メモリ制御部１０を有する計算機システムおよび記憶装置をネットワークで相互に接続した分散システム＞
図１７は、図１５を参照して説明した計算機システム１００と、図１６を参照して説明した記憶装置２００とを相互に接続した分散システム３００の一例を示す図である。より詳しくは、分散システム３００は、各々がメモリ制御部１０を有する２つの計算機システム１００＿１、１００＿２と、メモリ制御部１０を有する記憶装置［１］２００と、メモリ制御部１０を有しない記憶装置［２］２００Ａとから構成され、これらは、互いにネットワークで接続されている。記憶装置［２］２００Ａは、例えば、一般的なＳＳＤなどの記憶装置を想定したものである。記憶装置［２］２００Ａの入出力部２２０Ａは、記憶装置２００Ａのホストとなる外部装置とのインタフェースである。記憶装置［２］２００Ａの記憶部２３０Ａは、入出力部２２０Ａによって受信されるホストの書き込みデータを記憶する。この分散システム３００においては、アプリケーションプログラムは、計算機システム［１］１００＿１および計算機システム［２］１００＿２の処理部１１０において実行される。

計算機システム［１］１００＿１のメモリ制御部１０＿１は、計算機システム［１］１００＿１に備わる記憶部［１］１３０＿１および記憶部［２］１４０＿１を制御し、計算機システム［１］１００＿１や計算機システム［２］１００＿２上で動作するアプリケーションプログラムに論理メモリを提供する。また、計算機システム［２］１００＿２のメモリ制御部１０＿２は、計算機システム［２］１００＿２に備わる記憶部［１］１３０＿２および記憶部［２］１４０＿２を制御し、計算機システム［２］１００＿１上や計算機システム［２］１００＿２上で動作するアプリケーションプログラムに論理メモリを提供する。記憶装置［１］２００のメモリ制御部１０＿３は、記憶装置［１］２００に備わる記憶部［１］２３０および記憶部［２］２４０を制御し、計算機システム［１］１００＿１上や計算機システム［１］１００＿２上で動作するアプリケーションプログラムの要求に従って論理メモリを構成する。

このような構成をもつ分散システム３００では、論理メモリとして使用できるメモリ量は、計算機システム［１］１００＿１のメモリ制御部１０＿１の制御下では、記憶部［１］１３０＿１の容量と、記憶部［２］１４０＿１の容量との合計となる。計算機システム［２］１００＿２のメモリ制御部１０＿２の制御下では、記憶部［１］１３０＿２の容量と、記憶部［２］１４０＿２の容量との合計となる。また、記憶装置［１］２００のメモリ制御部１０＿３の制御下では、記憶部［１］２３０の容量と記憶部［２］２４０の容量との合計となる。このように、論理メモリとして使用できるメモリ量は、各機器（計算機システム［１］１００＿１、計算機システム［２］１００＿２、記憶装置［１］２００）に搭載される物理メモリの容量に制限されるが、各機器でメモリ割り当てを行うことで、メモリ割り当て要求処理の複雑さを軽減することができる。

［単一のメモリ制御部１０で集中的に制御するパターン］
また、以上のような構成をもつ分散システム３００では、ある特定のメモリ制御部１０が分散システム３００内の記憶部を制御するように構成することもできる。例えば、図１７における計算機システム［１］１００＿１のメモリ制御部１０＿１が、計算機システム［１］１００＿１、計算機システム［２］１００＿２、記憶装置［１］２００、記憶装置［２］２００Ａの記憶部を制御して、分散システム３００上で実行されるアプリケーションプログラムに対して論理メモリを提供する。このような構成を取ることで、異なる機器に備わる物理メモリを使った論理メモリを構成することが可能となる。この場合、メモリ割り当て要求処理は計算機システム［１］１００＿１において一元的に実行され、計算機システム［２］１００＿２および記憶装置［１］２００では実行されない。このため、計算機システム［２］１００＿２および記憶装置［１］２００では、メモリ制御部１０の機能の一部または全てを省略することができる。例えば、計算機システム［２］１００＿２は、計算機システム［２］１００＿２における待機レベルと応答レベルとの計算結果を計算機システム［１］１００＿１に出力し、計算機システム［１］１００＿１のメモリ制御部１０で、メモリ割り当て要求処理を実行する。

また、分散システム３００内の各機器はネットワークで相互接続されており、アプリケーションプログラムが実行される機器と、物理メモリが備わる機器が異なる場合、ネットワーク遅延を含めた応答レベルの計算を行う。例えば、アプリケーションプログラムが計算機システム［１］１００＿１で実行され、計算機システム［１］１００＿１と計算機システム［２］１００＿２の物理メモリを使って論理メモリを構成することができる。ここで、計算機システム［２］１００＿２の物理メモリの応答レベルの計算において、ネットワーク遅延による応答レベル低下率を、計算機システム［２］１００＿２から出力される応答レベルに乗じることで応答レベルを計算することができる。

このように制御することで、メモリ割り当て要求処理の複雑さが増大するが、分散システム３００内の全ての物理メモリを対象として論理メモリを構成することができる。

［複数のメモリ制御部１０で制御するパターン］
さらに、以上のような構成をもつ分散システム３００では、例えば、計算機システム［１］１００＿１のメモリ制御部１０が、計算機システム［１］１００＿１と記憶装置［１］２００の記憶部を制御し、計算機システム［２］１００＿２のメモリ制御部１０が、計算機システム［２］１００＿２と記憶装置「２」２００Ａの記憶部を制御するように構成してもよい。この場合、計算機システム「１」１００＿１のメモリ制御部１０は、計算機システム［１］１００＿１および記憶装置［１］２００に備わる物理メモリを用いて論理メモリを構成する。同様に、計算機システム［２］１００＿２のメモリ制御部１０は、計算機システム［２］１００＿２および記憶装置［２］２００Ａに備わる物理メモリを用いて論理メモリを構成する。

このように制御することで、複数のメモリ制御部１０でメモリ割り当て要求処理を行うことができ、メモリ割り当てに要する複雑さを抑制するとともに、複数の機器に備わる物理メモリを対象として論理メモリを構成することができる。

＜記憶部を有しない制御装置による記憶システム＞
図１８は、記憶部を有しない（メモリ制御部１０を有する）制御装置４１０による記憶システム４００の一例を示す図である。記憶システム４００は、制御装置４１０、記憶装置［１］２００Ａ＿１および記憶装置［２］Ａ＿２を有し、互いにネットワークで接続されている。制御装置４１０は、メモリ制御部１０を有し、入出力部４１２を介して、記憶装置［１］２００Ａ＿１および記憶装置［２］２００Ａ＿２に備わる記憶部に対してメモリ割り当て要求処理を実行する。記憶装置［１］２００Ａ＿１および記憶装置［２］２００Ａ＿２は、１つ以上のメモリから構成される記憶部を有する記憶装置である。図１８においては、メモリ制御部１０を有しない記憶装置［１］２００Ａ＿１、記憶装置［２］２００Ａ＿２を例示しているが、その一方または両方は、図１６に示したメモリ制御部１０を有する記憶装置２００であってもよい。

記憶システム４００は、処理部を持たないため、アプリケーションプログラムは外部システムで実行されることを想定している。この記憶システム４００では、アプリケーションプログラムは、制御装置４１０の制御部４１１が有するメモリ制御部１０にメモリ割り当て要求を発行し、論理メモリに対する物理メモリの割り当てを行う。

このような構成にすることで、メモリ制御部１０と記憶部とを分離したシステムを構成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム、１０…メモリ制御部、１１…ワークロード監視部、１２…待機レベル予測部、１３…メモリ監視部、１４…応答レベル予測部、１５…メモリ管理部、１６…疲弊レベル予測部、２０…データ記憶部、３１…待機要因情報、３２…アクセス統計情報、３３…疲弊状態情報、４１…メモリ割り当て管理テーブル、４２…待機レベルテーブル、４３…応答レベルテーブル、４４…メモリ割り当て規則テーブル、４５…メモリ割り当て条件テーブル、４６…疲弊レベルテーブル、１００…計算機システム、１１０…処理部、１２０…入出力部、１３０，１４０…記憶部、１３１，１４１，２３１，２４１…状態記憶部、１３２，１４２，２３２，２４２…データ記憶部、２００…記憶装置、２１０…制御部、２２０…入出力部、２２１…コマンド解釈部、３００…分散システム、４００…記憶システム、４１０…制御装置、４１１…制御部、４１２…入出力部。

Claims (11)

1. 複数の物理メモリと、
   １以上のプログラムによって各々使用される、前記複数の物理メモリの領域が割り当てられた１以上の論理メモリを構成するメモリ制御部と、
   を具備し、
   前記メモリ制御部は、
   前記複数の物理メモリの応答性能を示す第１データを計算し、
   前記１以上の論理メモリに対するアクセス時の待機が前記１以上のプログラムの処理性能に及ぼす影響度を示す第２データを計算し、
   前記第１データおよび前記第２データに基づき、前記１以上の論理メモリに対する前記複数の物理メモリの領域の割り当てを制御する、
   メモリシステム。
2. 前記メモリ制御部は、前記１以上の論理メモリを分類するための条件であって、前記第２データの値の範囲を示す第１条件と、前記第１条件による分類ごとに論理メモリに割り当てる物理メモリを前記複数の物理メモリの中から特定するための条件であって、前記第１データの値の範囲を示す第２条件との組を定義するメモリ割り当て条件を用いて、前記１以上の論理メモリに対する前記複数の物理メモリの領域の割り当てを制御する請求項１に記載のメモリシステム。
3. 前記メモリ割り当て条件は、
   予め定められた範囲の値が前記第２データとして計算された論理メモリに対して、予め定められた範囲の値が前記第１データとして計算された物理メモリが割り当てられる
   ように前記第１条件と前記第２条件との組が定義されている請求項２に記載のメモリシステム。
4. 前記メモリ制御部は、
   予め定められた範囲の値が前記第２データとして計算された論理メモリに対して、予め定められた範囲の値が前記第１データとして計算された物理メモリを割り当てる
   請求項１に記載のメモリシステム。
5. 前記メモリ制御部は、
   前記複数の物理メモリまたは前記複数の物理メモリ上の予め定められたサイズの領域それぞれの疲弊の程度を示す第３データを計算し、
   さらに、前記第３データに基づき、前記１以上の論理メモリに対する前記複数の物理メモリの領域の割り当てを制御する、
   請求項１〜４のいずれか１項に記載のメモリシステム。
6. 前記メモリ制御部は、
   前記複数の物理メモリまたは前記複数の物理メモリ上の前記予め定められたサイズの領域のそれぞれについて、前記１以上の論理メモリに対する領域の割り当てを抑制すべき前記疲弊の程度を示す閾値を保持し、
   前記複数の物理メモリの中のいずれかの物理メモリまたは前記予め定められたサイズの領域において前記閾値で示される程度を超えて疲弊が進んでいる状態を示す値が前記第３データとして計算された場合、当該物理メモリまたは前記予め定められたサイズの領域の前記１以上の論理メモリに対する割り当てを抑制する、
   請求項５に記載のメモリシステム。
7. 前記メモリ制御部は、前記複数の物理メモリまたは前記複数の物理メモリ上の予め定められたサイズの領域それぞれの疲弊の程度を示す第３データを計算し、前記第３データを用いて、前記複数の物理メモリの前記第１データを計算する請求項１〜４のいずれか１項に記載のメモリシステム。
8. 前記メモリ制御部は、
   前記１以上の論理メモリの中から前記複数の物理メモリの領域の割り当てを見直すべき論理メモリを選択し、
   前記選択した論理メモリに対する前記複数の物理メモリの割り当てを再実行する、
   請求項１〜７のいずれか１項に記載のメモリシステム。
9. 前記メモリ制御部は、前記第２データとして計算された前記影響度を示す値が前記１以上の論理メモリの中で最も前記影響度が高い状態を示す論理メモリを、前記１以上の論理メモリの中から前記複数の物理メモリの領域の割り当てを見直すべき論理メモリとして選択する請求項８に記載のメモリシステム。
10. 前記メモリ制御部は、前記１以上の論理メモリの中で前記複数の物理メモリの領域の割り当てが行われてからの経過時間が最も長い論理メモリを、前記１以上の論理メモリの中から前記複数の物理メモリの領域の割り当てを見直すべき論理メモリとして選択する請求項８に記載のメモリシステム。
11. １以上のプログラムによって各々使用される、複数の物理メモリの領域が割り当てられた１以上の論理メモリを構成するメモリシステムのメモリ制御方法であって、
    前記複数の物理メモリの応答性能を示す第１データを計算することと、
    前記１以上の論理メモリに対するアクセス時の待機が前記１以上のプログラムの処理性能に及ぼす影響度を示す第２データを計算することと、
    前記第１データおよび前記第２データに基づき、前記１以上の論理メモリに対する前記複数の物理メモリの領域の割り当てを制御することと、
    を具備するメモリ制御方法。

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