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JP2021129057A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】イオン注入によってｎ層中の意図した領域にｐ型不純物領域を形成すること。【解決手段】第１ｐ層１２表面の所定領域にＭｇをイオン注入してイオン注入領域１５を形成する。次に、第１ｐ層１２上およびイオン注入領域１５上にわたって、第２ｎ層１４を形成する。次に、第２ｎ層１４表面の所定領域を第１ｎ層１１に達するまでドライエッチングしてトレンチ２０を形成する。次に、熱処理を行いＭｇを拡散させる。これにより、イオン注入領域１５下であって第１ｎ層１１表面から所定深さまでの領域にｐ型不純物領域１３を形成する。ここで、熱処理前にトレンチ２０が形成されているため、Ｍｇはこのトレンチ２０を超えて横方向には拡散しない。そのため、ｐ型不純物領域１３の幅は、トレンチ２０によって区画される第１ｐ層１２の幅とおよそ同一となる。【選択図】図３

Description

本発明は、III 族窒化物半導体からなる半導体素子およびその製造方法に関するものであり、特にイオン注入によってｐ型不純物領域を形成するものに関する。
ｎ型III 族窒化物半導体からなるｎ層、ｐ型III 族窒化物半導体からなるｐ層が順に積層された半導体層を有する構造において、ｎ層の所定領域にｐ型不純物領域を形成する方法として、特許文献１に記載の方法がある。
特許文献１には、以下のようにしてｐ型不純物領域を形成することが記載されている。まず、ｎ層上にｐ層を積層する。次に、ｐ層表面の所定領域にｐ型不純物またはｎ型不純物をイオン注入してイオン注入領域を形成する。次に、熱処理することによりｐ層中のｐ型不純物をイオン注入領域下のｎ層中に拡散させる。これによりイオン注入領域下のｎ層中にｐ型不純物領域を形成する。
特開２０１９−１９７７５１号公報
しかし、発明者らの検討によると、ｐ型不純物領域はイオン注入領域下方だけでなく水平方向にも広く形成されてしまうことがわかった。そのため、意図しない領域にもｐ型不純物領域が形成されてしまうことがわかった。
そこで本発明の目的は、イオン注入によってｎ層中の意図した領域にｐ型不純物領域を形成することである。
本発明は、基板と、基板上に位置し、ｎ型のIII 族窒化物半導体からなる第１ｎ層と、第１ｎ層上に位置し、ｐ型のIII 族窒化物半導体からなる第１ｐ層と、を有した半導体素子の製造方法において、基板上に第１ｎ層、第１ｐ層を順に形成する第１工程と、第１工程後、第１ｐ層表面にイオン注入してイオン注入領域を形成する第２工程と、第２工程後、第１ｐ層表面の所定領域に第１ｎ層に達する深さの溝を形成して第１ｐ層を区画し、イオン注入領域はその区画された第１ｐ層内に含まれるようにする第３工程と、第３工程後、熱処理をして１ｐ層中のｐ型不純物を拡散させ、イオン注入領域下であって第１ｎ層表面から所定深さで、かつ、第１ｐ層の幅の領域に、ｐ型不純物領域を形成する第４工程と、を有することを特徴とする半導体素子の製造方法である。
本発明によれば、イオン注入後、熱処理前に溝を形成しているので、意図した領域にｐ型不純物領域を形成することができる。
実施例１の半導体素子の構成を示した図。 トレンチ２０を拡大した図。 実施例１の半導体素子の製造工程を示した図。 実施例１の半導体素子の製造工程を示した図。 変形例１−１の半導体素子の構成を示した図。 変形例１−２の半導体素子の構成を示した図。 変形例１−３の半導体素子の構成を示した図。 変形例１−４の半導体素子の構成を示した図。 変形例１−５の半導体素子の構成を示した図。 実施例２の半導体素子の構成を示した図。 溝１２０を拡大した図。 実施例２の半導体素子の製造工程を示した図。 製造工程の変形例を示した図。 変形例２−１の半導体素子の構成を示した図。 変形例２−２の半導体素子の構成を示した図。 変形例２−３の半導体素子の構成を示した図。 他の変形例の半導体素子の構成を示した図。
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
図１は、実施例１の半導体素子の構成を示した図である。実施例１の半導体素子は、III 族窒化物半導体からなるトレンチ構造のＦＥＴであり、図１のように、基板１０と、第１ｎ層１１と、第１ｐ層１２と、ｐ型不純物領域１３と、第２ｎ層１４と、イオン注入領域１５と、ゲート絶縁膜１６と、ゲート電極１７と、ドレイン電極１８と、ソース電極１９と、によって構成されている。
基板１０は、Ｓｉがドープされたｎ−ＧａＮからなる。基板１０の材料はＧａＮに限らず、III 族窒化物半導体を結晶成長可能な導電性材料であれば任意の材料を用いることができる。
基板１０上には、ｎ−ＧａＮからなる第１ｎ層１１、ｐ−ＧａＮからなる第１ｐ層１２、ｎ−ＧａＮからなる第２ｎ層１４が順に積層されている。各層の不純物濃度は、たとえば次の通りである。第１ｎ層１１のＳｉ濃度は、１×１０15〜２．５×１０16／ｃｍ3 、第１ｐ層１２のＭｇ濃度は、１×１０17〜２×１０19／ｃｍ3 、第２ｎ層１４のＳｉ濃度は、１×１０18〜１×１０19／ｃｍ3 である。また、各層の厚さは、たとえば第１ｎ層１１が１０μｍ、第１ｐ層１２が１μｍ、第２ｎ層１４が０．２μｍである。
第２ｎ層１４表面の所定領域にはトレンチ２０が設けられている。トレンチ２０は、第２ｎ層１４、第１ｐ層１２を貫通して第１ｎ層１１に達する深さの溝である。トレンチ２０の底面には第１ｎ層１１が露出し、側面には第１ｐ層１２、第２ｎ層１４が露出する。トレンチ２０の平面パターンは、たとえばハニカム状であり、第１ｐ層１２および第２ｎ層１４は正六角形の平面パターンに区画されている。トレンチ２０の幅は、たとえば１．６〜５μｍである。トレンチ２０の深さは、第１ｎ層１１が露出する深さであれば任意であるが、第２ｎ層１４表面から０．１〜０．５μｍの深さとすることが好ましい。確実に第１ｎ層１１を露出させるためである。
第１ｐ層１２表面近傍には、イオン注入領域１５が位置している。イオン注入領域１５は、第１ｐ層１２表面にＭｇイオンが注入されたｐ型の領域であり、ｐ型不純物領域１３を形成するための領域である。イオン注入領域１５の側面は第１ｐ層１２側面よりも内側であり、トレンチ２０側面に露出しないように設けられている。トレンチ２０側面は素子動作領域であり、イオン注入によりダメージを受けた領域であるイオン注入領域１５がトレンチ２０側面に露出していると素子動作に悪影響を及ぼす可能性があるためである。
ｐ型不純物領域１３は、イオン注入領域１５下であって第１ｎ層１１表面近傍の領域に位置している。ｐ型不純物領域１３は、第１ｐ層１２およびイオン注入領域１５中のＭｇが拡散したことによって形成された領域である。このｐ型不純物領域１３によって、トレンチ２０の角部２０ａに集中する電界を緩和することができる。ｐ型不純物領域１３のＭｇ濃度は、たとえば１×１０17〜２×１０18／ｃｍ3 であり、深いほどＭｇ濃度は小さくなる。ｐ型不純物領域１３の底面は、基板１０側に凸の曲面となっている。また、ｐ型不純物領域１３の幅は、トレンチ２０によって区画された第１ｐ層１２とおよそ同一である。
ｐ型不純物領域１３の厚さは任意でよいが、次のように設定することが好ましい。トレンチ２０の側面と底面の成す角部２０ａがｐ型不純物領域１３に覆われないような厚さにすることが好ましい（図２参照）。トレンチ２０の角部２０ａが第１ｎ層１１と接するようにすることで、その角部２０ａでチャネルが形成されやすくなり、抵抗の増加を抑制することができる。あるいは、トレンチ２０の角部２０ａがｐ型不純物領域１３に接するような厚さとしてもよい。角部２０ａがｐ型不純物領域１３に覆われることで、トレンチ２０の角部２０ａでの電界集中をさらに緩和することができ、さらなる耐圧向上や信頼性向上を図ることができる。また、ｐ型不純物領域１３の中央部（最も厚い部分）の下面１３ａが、トレンチ２０の底面よりも下方（基板１０側）となるようにすることが好ましい。トレンチ２０の角部２０ａへの電界集中をより緩和することができる。
ゲート絶縁膜１６は、トレンチ２０の側面、底面、および上面に沿って膜状に設けられている。ここでトレンチ２０の上面とは、第２ｎ層１４表面のうちトレンチ２０近傍の領域である。ゲート絶縁膜１６は、たとえばＳｉＯ2 からなる。
ゲート電極１７は、ゲート絶縁膜１６を介してトレンチ２０の側面、底面、および上面に沿って膜状に設けられている。ゲート電極１７は、たとえばＡｌからなる。
ドレイン電極１８は、基板１０の裏面に設けられている。ドレイン電極２７は、たとえばＴｉ／Ａｌからなる。
第２ｎ層１４表面であって平面視における中央部には、第２ｎ層１４およびイオン注入領域１５を貫通して第１ｐ層１２に達する深さの溝（リセス）２１が設けられている。リセス２１の底面には第１ｐ層１２が露出している。
ソース電極１９は、第２ｎ層１４表面、リセス２１側面および底面に連続して設けられている。ソース電極１９は、たとえばＴｉ／Ａｌからなる。ソース電極１９は、イオン注入によるダメージのあるｐ型不純物領域１３ではなく、ダメージのない第１ｐ層１２と接している。そのため、ソース電極１９のコンタクト抵抗を低減することができる。
実施例１の半導体素子では、ｐ型不純物領域１３が意図した領域にのみ設けられており、設計通りの素子構造を実現することができる。また、実施例１の半導体素子では、第１ｐ層１２表面のｎ型領域をイオン注入ではなくエピタキシャル成長で形成した第２ｎ層１４としているため、Ｓｉ濃度を制御しやすく、高濃度化が可能である。また、第２ｎ層１４にはイオン注入のダメージがないため、高抵抗化などの性能低下の心配がない。そのため、低抵抗化が可能である。
次に、実施例１の半導体素子の製造方法について図を参照に説明する。
まず、ｎ−ＧａＮからなる基板１０上に、ＭＯＣＶＤ法により、ｎ−ＧａＮからなる第１ｎ層１１、ｐ−ＧａＮからなる第１ｐ層１２を順に積層する（図３（ａ）参照）。そして、第１ｐ層１２中のＭｇを活性化させｐ型化するための熱処理を行う。
次に、第１ｐ層１２上にＭＯＣＶＤ法によりＡｌＮからなるスルー膜（図示しない）を形成し、第１ｐ層１２表面にＭｇをイオン注入してイオン注入領域１５を形成する。イオン注入する領域は、次々工程において区画が予定されている第１ｐ層１２の領域よりも内側となるようにする。イオン注入しない領域に形成するマスクとして、フォトレジストなどを用いることができる。スルー膜は、第１ｐ層１２へのイオン注入量を制御するためのものである。イオン注入は、たとえば、５００℃、加速電圧２３０ｋｅＶ、ドーズ量２．３×１０14／ｃｍ2 で行う。イオン注入後、スルー膜およびマスクは除去する（図３（ｂ）参照）。
注入するイオンは、ｐ型不純物であればＭｇ以外を用いてよく、たとえばＢｅをイオン注入してもよい。また、イオン注入は複数回に分けて行ってもよく、深さ方向のイオン分布をよりよく制御できる。また、イオン注入は、基板１０を回転させながら、第１ｐ層１２表面に垂直な方向に対して角度を成した方向から行ってもよい。深さ方向における注入したイオンの濃度分布の幅を狭くすることができ、狙いの位置に精度よくイオン注入できる。
次に、第１ｐ層１２上およびイオン注入領域１５上にわたって、ＭＯＣＶＤ法によりｎ−ＧａＮからなる第２ｎ層１４を形成する（図３（ｃ）参照）。
次に、第２ｎ層１４表面の所定領域を第１ｎ層１１に達するまでドライエッチングしてトレンチ２０を形成する（図３（ｄ）参照）。このトレンチ２０によって、第１ｐ層１２を所定の領域に区画し、ｐ型不純物領域１３を形成したくない領域の第１ｐ層１２を除去している。また、イオン注入領域１５は、あらかじめ区画が予定されている第１ｐ層１２の領域よりも内側となるようなパターンとしていたので、イオン注入領域１５は区画された第１ｐ層１２の内側となる。そのため、トレンチ２０の側面にはイオン注入領域１５が露出しない。
次に、第２ｎ層１４上、トレンチ２０側面および底面に連続してＳｉＮからなる保護膜（図示しない）を形成し、熱処理を行う。熱処理の雰囲気は不活性ガス雰囲気であればよく、たとえば窒素雰囲気である。また、熱処理温度は１０００〜１１００℃、熱処理時間は５〜１２０分である。この熱処理によって、第１ｎ層１１表面側であって、イオン注入領域１５下の領域に、第１ｐ層１２およびイオン注入領域１５に含まれるＭｇを拡散させる。これにより、イオン注入領域１５下であって第１ｎ層１１表面から所定深さまでの領域にｐ型不純物領域１３を形成する。その後、保護膜をフッ酸により除去する（図３（ｅ）参照）。
ここで、熱処理前にトレンチ２０が形成されているため、Ｍｇはこのトレンチ２０を超えて横方向には拡散しない。そのため、ｐ型不純物領域１３の幅は、トレンチ２０によって区画される第１ｐ層１２の幅とおよそ同一となる。
Ｍｇの基板１０側への拡散は、トレンチ２０側面に近い側ほど少なくなり、側面から離れるほど多くなる。その結果、ｐ型不純物領域１３の底面は、基板１０側に凸の曲面になる。
なお、ｐ型不純物領域１３の厚さについては、イオン注入条件、熱処理条件、第１ｐ層１２の厚さ、Ｍｇ濃度、などによって制御することができる。たとえば、イオン注入条件においては、ドーズ量を多くすることでｐ型不純物領域１３を厚くすることができる。また、熱処理条件においては、熱処理時間を長くすることでｐ型不純物領域１３を厚くすることができる。
ｐ型不純物領域１３の厚さの制御によって、トレンチ２０の側面と底面の成す角部２０ａがｐ型不純物領域１３に覆われないようにすることが好ましい。トレンチ２０の角部２０ａが第１ｎ層１１と接するようにすることで、その角部２０ａでチャネルが形成されやすくなり、抵抗の増加を抑制することができる。
あるいは、トレンチ２０の角部２０ａがｐ型不純物領域１３に接するようにすることが好ましい。角部２０ａがｐ型不純物領域１３に覆われることで、トレンチ２０の角部２０ａでの電界集中をさらに緩和することができ、さらなる耐圧向上や信頼性向上を図ることができる。
また、ｐ型不純物領域１３の厚さの制御によって、ｐ型不純物領域１３の最も厚い部分が、トレンチ２０の底面よりも基板１０側となるようにすることが好ましい。トレンチ２０の角部２０ａへの電界集中をより緩和することができる。
次に、第２ｎ層１４表面の所定領域を第１ｐ層１２に達するまでドライエッチングしてリセス２１を形成する（図４（ａ）参照）。
次に、ＡＬＤ法によって、トレンチ２０の底面、側面、および上面に沿って膜状にゲート絶縁膜１６を形成する（図４（ｂ）参照）。
次に、蒸着やスパッタによって、第２ｎ層１４、リセス２１側面、およびリセス２１底面に連続してソース電極１９を形成する。次に、蒸着によって、トレンチ２０の底面、側面、および上面にゲート絶縁膜１６を介してゲート電極１７を形成する。次に、蒸着によって基板１０の裏面にドレイン電極１８を形成する。以上によって図１に示す実施例１の半導体素子を作製する。
以上、実施例１の半導体素子の製造方法によれば、イオン注入後、熱処理前に、第１ｎ層１１に達する深さのトレンチ２０を形成し、ｐ型不純物領域１３を形成したくない領域の第１ｐ層１２を除去しているため、第１ｐ層１２およびイオン注入領域１５のＭｇがトレンチ２０を超えて横方向に拡散しないようにすることができる。その結果、ｐ型不純物領域１３を意図した領域に形成することができ、設計通りの素子構造を実現することができる。
（実施例１の変形例）
実施例１の半導体素子について各種変形例を図を参照に説明する。
（変形例１−１）
リセス２１は底面にｐ型の領域が露出していればよい。そのため、図５のように、リセス２１を浅くして底面にイオン注入領域１５が露出する深さとしてもよい。ただし、実施例１で述べたように、イオン注入領域１５には注入ダメージが形成されている可能性があり、ソース電極１９とイオン注入領域１５とのコンタクト抵抗が高い可能性があるため、リセス２１の深さは第１ｐ層１２が露出する深さとすることが好ましい。
（変形例１−２）
図６のように、第１ｐ層１２と第２ｎ層１４との間に、第２ｐ層２２を設け、リセス２１の深さを第２ｐ層２２が露出する深さとしてもよい。ソース電極１９を注入ダメージのない第２ｐ層２２と接触させることができるので、コンタクト抵抗を小さくすることができる。
（変形例１−３）
図７のように、Ｍｇのイオン注入に替えてＳｉなどのｎ型不純物をイオン注入することで、ｐ型のイオン注入領域１５に替えてｎ型のイオン注入領域２５とすれば、第２ｎ層１４を省くことができ、素子構造をより簡素化することができ、製造コストの低減が可能となる。なお、ｎ型のイオン注入領域２５とした場合も、その下の不純物領域はｎ型ではなく、実施例１と同様にｐ型不純物領域１３となる。
（変形例１−４）
また変形例１−３の場合において、図８のように、第１ｐ層１２表面にｎ型不純物をイオン注入しない領域を残しておき、その残存した第１ｐ層１２表面とイオン注入領域２５とに連続してソース電極１９を設けてもよい。リセス２１を設ける必要がなく、素子構造をより簡素化することができ、製造コストの低減が可能となる。また、リセス２１による段差がなくなるため、ソース電極１９を形成する際のフォトパターンの精度が向上し、ソース電極１９の被覆性不良のおそれがなくなる。
（変形例１−５）
また変形例１−３の場合において、図９のように、第１ｐ層１２表面へのｎ型不純物のイオン注入と、ｐ型不純物のイオン注入の２回のイオン注入を行うことで、ｎ型のイオン注入領域２６とｐ型のイオン注入領域２７を形成し、そのイオン注入領域２６、２７に連続してソース電極１９を設けてもよい。ｐ型のイオン注入領域２７のＭｇ濃度を制御可能としており、アクセプタ濃度の高いイオン注入領域２７を形成可能となるため、コンタクト抵抗を小さくすることができる。また、リセス２１を設ける必要がないので、変形例１−４と同様の効果を得ることができる。
図１０は、実施例２の半導体素子の構成を示した図である。実施例２の半導体素子は、III 族窒化物半導体からなるＭＰＳ（Ｍｅｒｇｅｄ ＰＩＮ Ｓｃｈｏｔｔｋｙ）構造のＳＢＤ（ショットキーバリアダイオード）であり、基板１００と、ｎ層１０１と、第１ｐ層１０２と、ｐ型不純物領域１０３と、第２ｐ層１０４と、イオン注入領域１０５と、第１電極１０６と、第２電極１０７と、裏面電極１０８と、によって構成されている。
基板１００は、Ｓｉがドープされたｎ−ＧａＮからなる。基板１００の材料はＧａＮに限らず、III 族窒化物半導体を結晶成長可能な導電性材料であれば任意の材料を用いることができる。
基板１００上には、ｎ−ＧａＮからなるｎ層１０１、ｐ−ＧａＮからなる第１ｐ層１０２、ｐ−ＧａＮからなる第２ｐ層１０４が順に積層されている。第２ｐ層１０４のＭｇ濃度は、第１ｐ層１０２のＭｇ濃度よりも高く設定されている。たとえば、第１ｐ層１０２のＭｇ濃度は、１×１０17〜２×１０19／ｃｍ3 、第２ｐ層１０４のＭｇ濃度は、Ｍｇ濃度は、１×１０18〜５×１０20／ｃｍ3 である。
第２ｐ層１０４表面の所定領域には溝１２０が設けられている。溝１２０は、第２ｐ層１０４、第１ｐ層１０２を貫通してｎ層１０１に達する深さの溝である。この溝２００により、第１ｐ層１０２および第２ｐ層１０４は複数に区画されている。
第１ｐ層１０２表面近傍には、イオン注入領域１０５が位置している。イオン注入領域１０５は、第１ｐ層１０２表面にＭｇイオンが注入されたｐ型の領域であり、ｐ型不純物領域１３を形成するための領域である。イオン注入領域１０５の側面は第１ｐ層１０２側面よりも内側であり、溝１２０側面に露出しないように設けられている。ただし、溝１２０側面に露出していてもかまわない。
ｐ型不純物領域１０３は、イオン注入領域１０５下であってｎ層１０１表面近傍の領域に位置している。ｐ型不純物領域１０３は、第１ｐ層１０２およびイオン注入領域１０５中のＭｇが拡散したことによって形成された領域である。このｐ型不純物領域１０３によって、溝１２０の角部に集中する電界を緩和することができ、逆バイアス印加時ののリーク電流をより抑制することができる。ｐ型不純物領域１０３のＭｇ濃度は、たとえば１×１０17〜２×１０18／ｃｍ3 であり、深いほどＭｇ濃度は小さくなる。ｐ型不純物領域１０３の底面は、基板１００側に凸の曲面となっている。また、ｐ型不純物領域１０３の幅は、溝１２０によって区画された第１ｐ層１０２とおよそ同一である。
ｐ型不純物領域１０３の厚さは任意でよいが、溝１２０底面と側面が成す角部１２０ａがｐ型不純物領域１０３に接するような厚さにすることが好ましい（図１１）。溝１２０の角部における電界集中をより抑制することができる。
第１電極１０６は、第２ｐ層１０４表面、溝１２０側面、および底面に沿って膜状に設けられている。第１電極１０６は、ｎ層１０１に対してショットキー接合する材料であり、たとえばＮｉ、Ｐｄ、Ｗなどである。
第２電極１０７は、第１電極１０６上にその凹凸に沿って膜状に設けられている。第２電極１０７は、たとえばＡｌからなる。
裏面電極１０８は、基板１０の裏面に設けられている。ドレイン電極２７は、基板１０に対してオーミック接合する材料であり、たとえばＴｉ／Ａｌからなる。
以上、実施例２の半導体素子では、ｐ型不純物領域１０３が意図した領域にのみ設けられており、設計通りの素子構造を実現することができる。また、実施例２の半導体素子では、半導体層の上面をエピタキシャル成長で形成した第２ｐ層１０４としているため、Ｍｇ濃度を制御しやすく、高濃度化が可能である。また、第２ｐ層１０４にはイオン注入のダメージがないため、高抵抗化などの素子性能低下の心配がない。そのため、半導体素子の低抵抗化が可能である。
次に、実施例２の半導体素子の製造方法について図を参照に説明する。
まず、ｎ−ＧａＮからなる基板１００上にＭＯＣＶＤ法によりｎ−ＧａＮからなるｎ層１０１、ｐ−ＧａＮからなる第１ｐ層１０２を順に積層する（図１２（ａ）参照。）。そして、第１ｐ層１２中のＭｇを活性化させｐ型化するための熱処理を行う。
次に、第１ｐ層１０２上にＭＯＣＶＤ法によりＡｌＮからなるスルー膜（図示しない）を形成し、第１ｐ層１０２表面の所定領域にＭｇをイオン注入してイオン注入領域１０５を形成する。イオン注入しない領域に形成するマスクとして、フォトレジストなどを用いることができる。イオン注入する領域やイオン注入条件は実施例１と同様である。イオン注入後、スルー膜およびマスクは除去する（図１２（ｂ）参照）。
なお、マスクによってイオン注入する領域を制限することなく、第１ｐ層１０２の全面にイオン注入してもよい（図１３参照）。
次に、第１ｐ層１０２上およびイオン注入領域１０５上に、ＭＯＣＶＤ法によりｐ−ＧａＮからなる第２ｐ層１０４を形成する（図１２（ｃ）参照）。
次に、第２ｐ層１０４表面の所定領域をｎ層１０１に達するまでドライエッチングして溝１２０を形成する（図１２（ｄ）参照）。この溝１２０によって、第１ｐ層１０２および第２ｐ層１０４を区画し、ｐ型不純物領域１０３を形成したくない領域の第１ｐ層１０２および第２ｐ層１０４を除去している。
次に、第２ｐ層１０４上、溝１２０側面、および底面に連続してＳｉＮからなる保護膜（図示しない）を形成し、熱処理を行う。熱処理条件は実施例１と同様である。この熱処理によって、第１ｎ層１０１表面側であって、イオン注入領域１０５下の領域に、第１ｐ層１０２およびイオン注入領域１０５に含まれるＭｇを拡散させる。これにより、イオン注入領域１０５下であって第１ｎ層１０１表面から所定深さまでの領域にｐ型不純物領域１０３を形成する。その後、保護膜をフッ酸により除去する（図１２（ｅ）参照）。
ここで、熱処理前に溝１２０が形成されているため、Ｍｇはこの溝１２０を超えて横方向には拡散しない。そのため、ｐ型不純物領域１０３の幅は、溝１２０によって区画される第１ｐ層１０２の幅とおよそ同一となる。
ｐ型不純物領域１０３の底面は、実施例１の場合と同様の理由により、基板１００側に凸の曲面になる。
ｐ型不純物領域１０３の厚さの制御によって、溝１２０の側面と底面の成す角部１２０ａがｐ型不純物領域１０３に接するようにすることが好ましい。溝１２０の角部１２０ａへの電界集中をより緩和することができる。なお、ｐ型不純物領域１０３の厚さの制御は、実施例１のｐ型不純物領域１３の厚さ制御と同様にして行うことができる。
次に、第２ｐ層１０４上、溝１２０の側面、および底面に沿って第１電極１０６、第２電極１０７を順に形成する。また、基板１００の裏面に裏面電極１０８を形成する。以上により図９に示す実施例２の半導体素子を作製する。
実施例２の半導体素子の製造方法によれば、イオン注入後、熱処理前に、ｎ層１０１に達する深さの溝１２０を形成し、ｐ型不純物領域１０３を形成したくない領域の第１ｐ層１０２を除去しているため、第１ｐ層１０２およびイオン注入領域１０５のＭｇが溝１２０を超えて横方向に拡散しないようにすることができる。その結果、ｐ型不純物領域１０３を意図した領域に形成することができ、設計通りの素子構造を実現することができる。
（実施例２の各種変形例）
次に、実施例２の半導体素子の各種変形例について説明する。
（変形例２−１）
実施例２の半導体素子において、図１４のように、第２ｐ層１０４を省いてもよい。素子構造をより簡素化することができ、製造コストの低減が可能となる。この場合、第１電極１０６とのコンタクト抵抗が大きくなるおそれがあるため、第１ｐ層１０２やイオン注入領域１０５のＭｇ濃度を実施例２に比べて高くすることが好ましい。
（変形例２−２）
変形例２−１において、図１５のように、第１電極１０６とイオン注入領域１０５の間、あるいは第１電極１０６と第１ｐ層１０２との間に、別途第４電極１０９を設けてもよい。ｎ型に接触する第１電極１０６とｐ型に接触する第４電極とでそれぞれに適した電極設計が可能となり、設計自由度が向上する。第４電極１０９には、ｐ−ＧａＮに対してオーミック接合可能な材料が好ましく、たとえばＮｉ、Ｐｄなどを用いることができる。変形例２−２は、実施例２に対しても同様に適用することができ、第１電極１０６と第２ｐ層１０４との間に、第４電極１０９を設ければよい。
（変形例２−３）
変形例２−１の半導体素子において、図１６のように、イオン注入する不純物をｐ型不純物ではなく、Ｓｉなどのｎ型不純物として、ｐ型のイオン注入領域１０５に替えてｎ型のイオン注入領域１１５としてもよい。あるいは、第１ｐ層１０２やイオン注入領域１０５のＭｇ濃度を変形例２−１よりも小さくしてもよい。ＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）構造のＳＢＤを実現できる。
（その他の変形例）
実施例１、２では、溝によって第１ｐ層が正六角形の平面パターンに区画されるものとしたが、長方形、その他多角形、円形、それらの組み合わせなど任意のパターンとすることができる。第１ｐ層の面積やイオン注入領域の面積が広いほどｐ型不純物領域を厚くすることができるので、素子の耐圧や抵抗を平面パターンによって設計することができる。
また、区画された各第１ｐ層全てにｐ型不純物領域を設ける必要はなく、たとえば１つ飛ばしにｐ型不純物領域を設けて隣接しないようにしたり、２つ飛ばしでｐ型不純物領域を設けたり、ランダムにｐ型不純物領域を設けたりしてもよい。電流を流しやすくする区画や耐圧を確保する区画を意図的に設計することができ、素子設計の自由度が向上する。実施例２において１つ飛ばしに設けた例を図１７に示す。
実施例１、２は、ＧａＮからなる半導体素子であるが、本発明はＧａＮに限定されるものではなく、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮなどIII 族窒化物半導体からなる半導体素子であれば適用可能である。
実施例１はトレンチゲート構造のＦＥＴ、実施例２はＭＰＳ構造またはＪＢＳ構造のＳＢＤであったが、本発明はそれらの構造の素子に限定されない。
本発明の半導体素子は、パワーデバイスなどに好適である。
１０、１００：基板
１１、１０１：第１ｎ層
１２、１０２：第１ｐ層
１３、１０３：ｐ型不純物領域
１４：第２ｎ層
１５、２５、２６、２７、１０５、１１５：イオン注入領域
１６：ゲート絶縁膜
１７：ゲート電極
１８：ドレイン電極
１９：ソース電極
２０：トレンチ
２１：リセス
１０４：第２ｐ層
１０６：第１電極
１０７：第２電極
１０８：第３電極
１０９：第４電極
１２０：溝

Claims (6)

  1. 基板と、前記基板上に位置し、ｎ型のIII 族窒化物半導体からなる第１ｎ層と、前記第１ｎ層上に位置し、ｐ型のIII 族窒化物半導体からなる第１ｐ層と、を有した半導体素子の製造方法において、
    前記基板上に前記第１ｎ層、前記第１ｐ層を順に形成する第１工程と、
    前記第１工程後、前記第１ｐ層表面にイオン注入してイオン注入領域を形成する第２工程と、
    前記第２工程後、前記第１ｐ層表面の所定領域に前記第１ｎ層に達する深さの溝を形成して前記第１ｐ層を区画し、前記イオン注入領域はその区画された前記第１ｐ層内に含まれるようにする第３工程と、
    前記第３工程後、熱処理をして前記１ｐ層中のｐ型不純物を拡散させ、前記イオン注入領域下であって前記第１ｎ層表面から所定深さで、かつ、前記第１ｐ層の幅の領域に、ｐ型不純物領域を形成する第４工程と、
    を有することを特徴とする半導体素子の製造方法。
  2. 前記第２工程におけるイオン注入は、前記第１ｐ層表面の全面に行う、ことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記第２工程におけるイオン注入は、前記第３工程において区画が予定される前記第１ｐ層の領域よりも内側の領域に行う、ことを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記半導体素子は、前記溝により第１ｐ層が複数に区画されたショットキーバリアダイオードであり、
    前記ｐ型不純物領域は、前記溝の角部に接するように形成する、
    ことを特徴とする請求項２または請求項３に記載の半導体素子の製造方法。
  5. 前記半導体素子は、前記溝をトレンチとするトレンチゲート構造のＦＥＴであり、
    前記ｐ型不純物領域は、前記溝の角部を覆わないように形成する、
    ことを特徴とする請求項３に記載の半導体素子の製造方法。
  6. 前記半導体素子は、前記溝をトレンチとするトレンチゲート構造のＦＥＴであり、
    前記ｐ型不純物領域は、前記溝の角部に接するように形成する、
    ことを特徴とする請求項３に記載の半導体素子の製造方法。
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