JP2020509524A - 書き込みバイパス部を備えたメモリ回路 - Google Patents

Abstract

一実施例は、メモリ回路を含む。メモリ回路は、メモリアレイの連続した行が、行の第１の部分を含む書き込みバイパス部と、行の残りの部分を含む主メモリ部として編成されているメモリアレイを含む。ワード書き込み信号と、それぞれの複数の連続した列のそれぞれに関連付けられたビット書き込み信号とに応答して、データ書き込み動作時に書き込みバイパス部内の行と主メモリ部内の別の行とのそれぞれに所与のデータワードが記憶される。回路は、データ読み取り動作時に前記所与のデータワードのアクセスを容易にするために、書き込みバイパス部内の前記行と主メモリ部内の前記別の行とのそれぞれにおける前記所与のデータワードの記憶位置に関連づけられたデータを記憶するように構成された制御ロジックも含む。【選択図】図１

Description

関連出願
本出願は、２０１７年３月１日に出願された米国特許出願第１５／４４６８１２号の優先権を主張し、その全体が本明細書に組み込まれる。

本開示は、一般には、従来型コンピューティングシステムおよび量子コンピューティングシステムに関し、より詳細には、書き込みバイパス部を備えたメモリ回路に関する。

超伝導デジタル技術は、かつてない高速、低電力損失、および低動作温度の恩恵を受けるコンピューティング資源および／または通信資源を提供している。数十年間にわたり、超伝導デジタル技術には、論理回路に対して相対的に十分な容量と速度とを備えたランダムアクセスメモリ（ＲＡＭ）が欠けていた。これは、遠隔通信およびシグナルインテリジェンスにおける超伝導技術の最新の応用のための産業化にとって大きな障害となっており、特に高性能および量子コンピューティングにとって妨げとなり得る。現在、超伝導メモリについて検討されている概念はすべて、超伝導誘導ループにおける磁束量子の量子化に基づいてきた。このようなメモリは、十分な歩留まりを有するファウンドリプロセスがあれば、高速レジスタファイルに容易に応用することができるが、基本的に誘導ループのサイズによる制限を受けるため、相補型金属酸化膜半導体（ＣＭＯＳ）の集積密度を達成することができない。メモリコアがＣＭＯＳ技術を実装し、ビット線検出がジョセフソンデバイスによって行われる、１つのハイブリッドメモリ解決策が提案されている。しかし、このような構成は、標準ＣＭＯＳよりも名目上高いパフォーマンスをもたらすに過ぎず、極低温環境の場合に電力損失が比較的高いという欠点がある。

一実施例は、メモリ回路を含む。メモリ回路は、メモリアレイの連続した行が、前記行の第１の部分を含む書き込みバイパス部と、前記行の残りの部分を含む主メモリ部として編成された、メモリアレイを含む。ワード書き込み信号と、それぞれの複数の連続した列のそれぞれに関連付けられたビット書き込み信号とに応答して、データ書き込み動作時に書き込みバイパス部内の行と主メモリ部内の別の行とのそれぞれに所与のデータワードが記憶される。回路は、データ読み取り動作時に前記所与のデータのアクセスを容易にするために、書き込みバイパス部内の前記行と主メモリ部内の前記別の行とのそれぞれにおける前記所与のデータワードの記憶位置に関連付けられたデータを記憶するように構成された制御ロジックも含む。

別の実装形態は、メモリ回路にデータワードを書き込む方法を含む。この方法は、メモリアレイに関連付けられた第１の行内のデータワードの第１の記憶位置を決定することを含む。第１の行は、メモリアレイの複数の連続した行の第１の部分を含む書き込みバイパス部に関連付けることができる。この方法は、メモリアレイに関連付けられた第２の行内の前記データワードの第２の記憶位置を決定することも含む。第２の行は、メモリアレイの前記複数の連続した行の第２の部分を含む主メモリ部に関連付けることができる。この方法は、後のデータ読み取り動作時に前記データワードのアクセスを容易にするために、第１の記憶位置と第２の記憶位置とを記憶することも含む。この方法は、書き込みバイパス部に関連付けられた第１の行に第１のワード書き込み信号を供給することと、主メモリ部に関連付けられた第２の行に第２のワード書き込み信号を供給することも含む。この方法は、それぞれの複数の連続した列のそれぞれに複数のビット書き込み信号を供給し、前記複数のビット書き込み信号が書き込みバイパス部と主メモリ部とを順に通って順次に伝播することに基づいて第１の行および第２の行のそれぞれにデータワードを書き込むことをさらに含む。

別の実施例は、メモリ回路を含む。メモリ回路は、メモリセルの複数の連続した行と複数の連続した列とを含むメモリアレイを含む。メモリアレイの複数の連続した行は、複数の連続した行の第１の部分を含む書き込みバイパス部と、複数の連続した行の残りの部分を含む主メモリ部として編成される。メモリアレイの書き込みバイパス部は、主メモリ部よりも周辺回路により近く配置される。複数のワード書き込み信号と、周辺回路により発生され、それぞれの複数の連続した列に関連付けられた複数のビット書き込み信号とに応答して、データ書き込み動作時に書き込みバイパス部内の行と、主メモリ部内の別の行とのそれぞれに、所与のデータワードが記憶される。回路は、データ読み取り動作時に所与のデータワードのアクセスを容易にするために、書き込みバイパス部内の行と主メモリ部内の別の行とのそれぞれの前記所与のデータワードの記憶位置に関連付けられたデータを記憶するように構成された制御ロジックも含む。

メモリ回路の一例を示す図である。 メモリアレイに付随するタイミングの一例を示す図である。 メモリアレイの一例を示す図である。 メモリセルの一例を示す図である。 メモリ回路にデータを書き込む方法の一例を示す図である。

本開示は、一般には、従来型コンピューティングシステムおよび量子コンピューティングシステムに関し、より詳細には、書き込みバイパス部を備えたメモリ回路に関する。メモリ回路は、連続した行と列とに配列されたメモリセルのアレイを含む。メモリ回路の行は、連続した行の第１の部分を含む書き込みバイパス部と、連続した行の第２の部分を含む主メモリ部として配列されている。メモリアレイの行は、それぞれ、書き込みのためにそれぞれの行を選択するワード書き込み信号と、周辺回路から行を順次に伝播するように構成された複数のビット書き込み信号とに応答して、データ書き込み動作時にデータワードを記憶するように構成され、ビット書き込み信号のそれぞれはメモリアレイのそれぞれの列に関連付けられている。データ書き込み動作時、それぞれのワード書き込み信号とビット書き込み信号とに応答して、所与のデータワードが書き込みバイパス部内の第１の行と、主メモリ部内の第２の行とのそれぞれに記憶される。

一実施例として、ワード書き込み信号およびビット書き込み信号のそれぞれは、単一磁束量子（ＳＦＱ）パルス信号またはレシプロカル量子論理（ＲＱＬ）パルス信号として提供することができる。したがって、ビット書き込み信号は、ジョセフソン伝送路（ＪＴＬ）を介してメモリアレイの１つの行からメモリアレイの次の行に伝播するように構成される。したがって、最初の行から最後の行へのビット書き込み信号のこのような伝播は時間がかかる可能性があり、その結果、アレイ内の最初の行からより遠い行からデータにアクセスする際に遅延が生じる可能性がある。したがって、行の書き込みバイパス部を、ビット書き込み信号を発生する周辺回路に最も近く配列し、このようにして、主メモリ部にも書き込まれるデータワードのコピーを記憶することができる。そのため、ビット読み込み動作時に、書き込みバイパス部から大幅に迅速にデータにアクセスすることができ、その結果、データワードがメモリアレイの最後の行に記憶される最悪の状況によるデータワードにアクセスするための時間遅延を必要とするよりもはるかに時間効率のよいアクセスが可能となる。

図１に、メモリ回路１０の一例を示す。メモリ回路１０は、量子コンピュータシステムなどの様々なコンピュータシステムのうちの任意のコンピュータシステムにおいて実装可能である。例えば、メモリ回路１０は、レシプロカル量子論理（ＲＱＬ）コンピュータシステムにおいて実装可能である。

メモリ回路１０は、行と列のアレイに配列されたメモリセルを含むメモリアレイ１２を含む。メモリアレイ１２の行のそれぞれが、行周辺回路１４から発生し、書き込みのためにそれぞれの行を選択するワード書き込み信号ＷＬＷと、列周辺回路１６から発生し、それぞれメモリアレイ１２のそれぞれの列に関連付けられて、列周辺回路１６から行を順次に伝播する複数のビット書き込み信号ＢＬＷとに応答して、データ書き込み動作時にデータワードを記憶するように構成される。メモリアレイ１２に記憶されるデータには、行周辺回路１４から発生し、読み取りのためにそれぞれの行を選択するワード読み取り信号ＷＬＲと、列周辺回路１６から発生する複数のビット読み取り信号ＢＬＲとに応答して、データ読み取り動作時にアクセスすることができる。したがって、ワード読み取り信号ＷＬＲを介して選択されるメモリアレイ１２のそれぞれの行から読み取られるデータワードを、ビット読み取り信号ＢＬＲに応答して出力データＤＡＴＡ_ＯＵＴとして出力することができる。一実施例として、出力データＤＡＴＡ_ＯＵＴは、本明細書で詳述するように、電圧状態または非電圧状態でビット読み取り信号ＢＬＲの組に対応することができる。

本明細書に記載のように、メモリアレイ１２は、行と列の単一の連続した配列として構成される。図１の例では、メモリアレイ１２は、書き込みバイパス部１８と主メモリ部２０とを含む。書き込みバイパス部１８と主メモリ部２０のそれぞれは、連続したメモリアレイ１２の行のグループに対応する。一実施例として、書き込みバイパス部１８は、ビット書き込み信号ＢＬＷを発生する列周辺回路１６に最も近く配置されたメモリアレイ１２の第１の行に対応することができ、主メモリ部２０は、列周辺回路１６から最も遠くにあるメモリアレイ１２の行の残りの部分に対応することができる。したがって、メモリアレイ１２が、接続された行と列との単一の連続した配列として配列されていることにも続いて、書き込みバイパス部１８と主メモリ部２０とは、本明細書でさらに詳細に説明するようにメモリアレイ１２の行の単なる別々の呼称に過ぎない。

一実施例として、メモリアレイ１２のメモリセルのそれぞれをＰＴＬメモリセルとして構成することができるように、メモリ回路１０は位相伝送路（ＰＴＬ）メモリシステムとして実装可能である。したがって、メモリ回路１０は、書き込み信号を量子パルスとして供給することできる超伝導コンピュータシステムで実装可能である。例えば、ワード書き込み信号ＷＬＷとビット書き込み信号ＢＬＷとを、クロック信号ＣＬＫに基づいて、単一磁束量子（ＳＦＱ）パルスとして、またはレシプロカル量子論理（ＲＱＬ）パルスとして供給することができる。したがって、ワード書き込み信号ＷＬＷは、行周辺回路１４から第１のメモリセルに、および、メモリアレイ１２の所与の行の１つのメモリセルから次のメモリセルに、したがって１つの列から次の列に、ジョセフソン伝送路（ＪＴＬ）を介して伝播することができる。同様に、ビット書き込み信号ＢＬＷは、列周辺回路１６から第１のメモリセルに、およびメモリアレイ１２の所与の列の１つのメモリセルから次のメモリセルに、したがって１つの行から次の行に、ＪＴＬを介して伝播することができる。

メモリ回路１０が書き込み動作を行うためにワード書き込み信号ＷＬＷのためとビット書き込み信号ＢＬＷのための量子パルスを実装することに基づいて、メモリアレイ１２内のそれぞれの行に所与のデータワードを書き込むための伝播遅延があり、この伝播遅延は、ビット書き込み信号ＢＬＷに対応する量子パルスの伝播のシーケンスにおいて最も離れているメモリアレイ１２の行、したがって列周辺回路１６から最も離れている行ほどますます大きくなる。その結果、この伝播遅延は、ワード読み取り信号ＷＬＲおよびビット読み取り信号ＢＬＲを介したデータ読み取り動作時に、メモリアレイ１２からデータにアクセスすることができる最小の遅延時間をもたらす。したがって、書き込みバイパス部１８が列周辺回路に最も近く配置されたメモリアレイ１２の最初の連続した行として配列されているため、この伝播遅延に基づき、書き込みバイパス部１８に記憶されているデータワードには主メモリ部２０に記憶されているデータワードよりも早くアクセスすることができる。

このため、データ書き込み動作時に、メモリ回路１０を、（例えばそれぞれの第１の行に関連付けられた第１のワード書き込み信号ＷＬＷを介して）メモリアレイ１２に記憶する各データワードを書き込みバイパス部１８のそれぞれの行に第１のコピーとして書き込み、（例えばそれぞれの第２の行に関連付けられた第２のワード書き込み信号ＷＬＷを介して）主メモリ部２０のそれぞれの行に第２のコピーとして書き込むように構成することができる。したがって、主メモリ部２０の各行に書き込まれるデータワードの第２のコピーは、データワードが主メモリ部２０に無制限に（例えば意図的に上書きされるまで）主メモリ部２０に記憶されるように、データワードの通常の記憶に対応し得る。しかし、書き込みバイパス部１８のそれぞれの行に書き込まれるデータワードの第１のコピーは、データワードの一時記憶に対応することができ、主メモリ部２０に書き込まれるデータの第２のコピーよりもはるかに高速にアクセス可能とすることができる。例えば、ビット書き込み信号ＢＬＷが主メモリ部２０を伝播している間のデータ書き込み動作中に、データ読み込み動作において書き込みバイパス部１８からデータワードにアクセスすることができるように、データ書き込み動作時に高速アクセスが可能になる。したがって、データ読み取り時、書き込みバイパス部１８からデータワードの第１のコピーに、主メモリ部２０に書き込まれているデータワードの第２のコピーよりも高速にアクセス可能とすることができ、したがって、メモリアレイ１２の最後の行へのデータ書き込みという最悪の場合を考慮するために伝播遅延が完全に経過するまでメモリアクセスの遅延を必要とする一般的なメモリシステムよりも高速なデータアクセスが実現される。

図１の例では、行周辺回路１４が制御ロジック２２を含む。一実施例として、制御ロジック２２は、連想メモリ（ＣＡＭ）として構成することができる。制御ロジック２２は、書き込みバイパス部１８に記憶されている各データワードのアドレスに関連付けられたデータを含む、メモリアレイ１２に記憶されている各データワードのアドレスに関連付けられたデータを記憶するように構成される。たとえば、制御ロジック２２は、（主メモリ部２０内の記憶に加えて）所与のデータワードを記憶する書き込みバイパス部１８内の位置を指示することができる。一実施例として、制御ロジック２２は、所与のデータワードを書き込む書き込みバイパス部１８内の行を提供するために、それぞれのワード書き込み信号ＷＬＷを介して書き込みバイパス部１８の各行を順次に循環し、それによって書き込みバイパス部１８の各行に記憶されていた前のデータワードを上書きするように構成することができる。このようにして、書き込みバイパス部１８に記憶されるデータワードは、制御ロジック２２がそれぞれのデータ行に再び到達して現在記憶されているデータワードを上書きするように各連続データ読み取り動作においてラップアラウンド式に書き込みバイパス部１８内の行のすべてを順次に循環するのに要する間だけそれらのデータワードが記憶されるように、一時的に記憶される。

一実施例として、書き込みバイパス部１８は、メモリアレイ１２全体の行数に基づいて選択される行数を有することができる。例えば、書き込みバイパス部１８の行数は、制御ロジック２２がデータ書き込み動作全体、したがってメモリアレイ１２を通るビット書き込み信号ＢＬＷの最悪の場合の伝播時間を通して、書き込みバイパス部１８のすべての行をラップアラウンド式に順次に循環することに基づいて、制御ロジック２２が書き込みバイパス部１８の所与の行を上書きしないような行数とすることができる。その結果、書き込みバイパス部１８は、データ書き込み動作の完了前、したがって上書きされる前に、データ読み取り動作において行のうちの所与の１つの行にアクセスすることが確実にできるようにするのに適合する行数を有することができる。

さらに、データ読み取り動作時、制御ロジック２２は、所与のデータワードが記憶されている書き込みバイパス部１８内の行を示す標識を提供することができ、それによって、データ読み取り動作時に、主メモリ部２０から同じデータワード（すなわちデータワードの第２のコピー）にアクセスするためにメモリアレイ１２全体を伝播する伝播遅延という最悪の場合まで待たなければならないよりもはるかに高速にそのデータワードにアクセスすることができる。したがって、制御ロジック２２は、メモリアレイ１２の書き込みバイパス部１８と協調して、同様に伝播ビット書き込み信号を有し、データにアクセスする際の最悪の場合の伝播遅延を要する一般的なメモリアレイよりも、メモリアレイ１２からより高速なアクセスを実現することができる。

図２にメモリアレイ５２に付随するタイミングの例示の図５０を示す。メモリアレイ５２は、書き込みバイパス部５４と主メモリ部５６とを含む。メモリアレイ５２は、図１の例におけるメモリアレイ１２に対応することができ、それにより、書き込みバイパス部５４は同様に書き込みバイパス部１８に対応し、主メモリ部５６は主メモリ部２０に対応することができる。したがって、書き込みバイパス部５４が、ビット書き込み信号を発生する列周辺回路（例えば列周辺回路１６）に最も近く配置されているメモリアレイ５２の第１の順次行に対応することができ、主メモリ部５６がメモリアレイ５２の行の残りの連続部に対応することができるように、メモリアレイ５２を行と列との単一の連続配列として構成することができる。

図５０に、第１のタイムスケールＴ_Ｒおよび第２のタイムスケールＴ_Ｃとして示されている、データ書き込み動作に付随する２つのタイムスケールを示す。第１のタイムスケールＴ_Ｒは、ビット書き込み信号ＢＬＷに付随する伝播時間に対応し、第２のタイムスケールＴ_Ｃは、ワード書き込み信号ＷＬＷに付随する伝播時間に対応する。したがって、第１のタイムスケールＴ_Ｒは、メモリアレイ５２の行を順次に伝播する列周辺回路１６から発生するビット書き込み信号ＢＬＷに対応する。同様に、第２のタイムスケールＴ_Ｃは、したがってメモリアレイ５２の列を順次に伝播する行周辺回路１４から発生するワード書き込み信号ＷＬＷに対応する。例えば、ビット書き込み信号ＢＬＷとワード書き込み信号ＷＬＷとは、クロック信号ＣＬＫに基づくなど、量子コンピューティング環境においてジョセフソン伝送路（ＪＴＬ）を伝播する磁束（すなわち単一磁束量子）パルスに基づいて伝播することができる。

一実施例として、ビット書き込み信号ＢＬＷとワード書き込み信号ＷＬＷとは、それぞれ、１つの列から次の列、および１つの行から次の行へとカスケード式に供給することができる。例えば、データを書き込むメモリアレイ５２の所与の行内の各メモリセルについて、所与のビット書き込み信号ＢＬＷと所与のデータワード書き込み信号ＷＬＷとがほぼ同時にそれぞれのメモリセルで交差する。したがって、ビット書き込み信号ＢＬＷのうちの所与の１つの信号ＢＬＷが、行周辺回路１４に最も近い列に対応するシーケンス中の直前の列（例えばすぐ左の列）に関連付けられた先行するビット書き込み信号ＢＬＷの１行後のメモリアレイ５２の行に伝播する。同様に、ワード書き込み信号ＷＬＷのうちの所与の１つの信号ＷＬＷが、列周辺回路１６に最も近い行に対応するシーケンス中の直前の行（例えば直上の行）に関連付けられた先行するワード書き込み信号ＷＬＷの１列後の、メモリアレイ５２の列に伝播する。したがって、ワード書き込み信号ＷＬＷがメモリアレイ５２のそれぞれの行を伝播するとき、信号ＷＬＷはその行の各メモリセルにおいてそれぞれのビット書き込み信号ＢＬＷと交差する。

図２の例において、図５０は、列周辺回路１６から所与のビット書き込み信号ＢＬＷが供給され、メモリアレイ５２の最初の行に伝播する書き込み動作の開始に対応する第１のタイムスケールＴ_Ｒにおける第１の時点Ｔ_Ｒ０を示しており、この最初の行は書き込みバイパス部の第１の行に対応する。図５０は、それぞれの行に伝播するビット書き込み信号ＢＬＷに応答して、行周辺回路１４から供給され、メモリアレイ５２の第１の列に伝播するワード書き込み信号ＷＬＷに対応する第２のタイムスケールＴ_Ｃにおける第１の時点Ｔ_Ｃ０も示している。したがって、各行に伝播するビット書き込み信号ＢＬＷに応答して、ほぼ時点Ｔ_Ｃ０における第１の列からのそれぞれのワード書き込み信号ＷＬＷが、ほぼ時点Ｔ_Ｃ１に最後の列に伝播する。

前述のように、メモリアレイ５２は、書き込みバイパス部５４が、列周辺回路の最も近くに配置されているメモリアレイ５２の行に対応することができ、主メモリ部５６がメモリアレイ５２の行の残りの部分に対応することができるように、単一の連続配列として構成することができる。一実施例として、書き込みバイパス部５４と主メモリ部５６とは、それぞれ、連続した行として配列されているメモリアレイ５２の一部分に対応することができる。図３に、メモリアレイ１００の一例を示す。メモリアレイ１００は、図１の例におけるメモリアレイ１２または図２の例におけるメモリアレイ５２に対応し得る。メモリアレイ１００は、メモリセル１０２のＭ行とＮ列のアレイを示している。一実施例として、メモリセル１０２は、本明細書で詳述するＰＴＬメモリセルに対応することができる。

メモリアレイ１００は、図３の実施例では、Ｍ行とＮ列の単一の連続した配列として構成されているものとして示されており、各メモリセル１０２が「行，列」という表記を有するものとして示され、ここで、「行」は０からＭの範囲であり、「列」は０からＮの範囲である。メモリアレイ１００は、書き込みバイパス部１０４と主メモリ部１０６とを含むメモリセル１０２の行の２つのグループを含む。図３の実施例では、書き込みバイパス部１０４は、メモリセル１０２の第１の連続したＸ行を含むものとして示され、主メモリ部１０６はメモリセル１０２の後続の連続したＹ行を含む。したがって、メモリセル１０２の最後の行に示すように、行数ＭはＸ＋Ｙに等しい。一実施例として、主メモリ部１０６が書き込みバイパス部１０４よりも有意に多い数の行を含むことができるように、ＹはＸよりも大きくすることができる。

一実施例として、書き込みバイパス部１０４と主メモリ部１０６とを構成する行の連続配列は、メモリアレイ１００内のすべての行が実質的に同じに構成されることができるような配列とすることができる。したがって、書き込みバイパス部１０４内の所与の行は、主メモリ部１０６内の所与の行と実質的に同じとすることができる。また、Ｘ番目の行からＸ＋１番目の行への移行、したがって書き込みバイパス部１０４から主メモリ部１０６への移行は、書き込みバイパス部１０４から主メモリ部１０６における１つの行から次の行への任意の移行と実質的に同じとすることができる。したがって、書き込みバイパス部１０４から主メモリ部１０６への移行部は実質的に恣意的とすることができ、メモリセル１０２の構成のいかなるハードウェアの相違によっても規定されない。したがって、書き込みバイパス部１０４と主メモリ部１０６とはそれぞれ、メモリセル１０２の行の連続した配列として構成されたメモリアレイ１００のメモリセル１０２の一部分に対応する。

図２の例に戻って参照すると、図５０は第１のタイムスケールＴ_Ｒにおける時点Ｔ_Ｒ１も含む。時点Ｔ_Ｒ１は、ビット書き込み信号ＢＬＷが書き込みバイパス部５４の行を伝播し終わって主メモリ部５６の行を伝播し始める時点に対応する。したがって、時点Ｔ_Ｒ１において、ビット書き込み信号ＢＬＷは、図３の実施例におけるＸ番目の行からＸ＋１番目の行、したがって主メモリ部５６の最初の行に伝播している。したがって、ビット書き込み信号ＢＬＷは、図３の例におけるＸ＋１番目の行から時点Ｔ_Ｒ２におけるＭ番目の行（すなわちＸ＋Ｙ番目の行）まで主メモリ部５６を伝播し続ける。第１のタイムスケールＴ_Ｒにおける時点Ｔ_Ｒ２の終了後に第２のタイムスケールＴ_Ｃの時点Ｔ_Ｃ１が終了すると、メモリアレイ５２の最後の行のビット書き込み信号ＢＬＷとワード書き込み信号ＷＬＷのすべてが伝播し終わるため、データ書き込み動作が終了する。

したがって、このデータ書き込み動作は、合計伝播遅延Ｔ_Ｒ２＋Ｔ_Ｃ１を有する。それぞれ、行から行、および列から列に伝播するビット書き込み信号とワード書き込み信号とを実装する一般的なメモリ回路では、アクセスするデータがメモリアレイの最後の行、したがってビット書き込み信号が伝播する最後の行に書き込まれているという最悪の場合における待ち時間を必要とすることにより、データ書き込み動作が終了するまで、したがって伝播遅延期間全体が経過するまで、メモリアレイからデータを読み取ることができない。しかし、図１の実施例で前述したように、各データワードは、（例えばそれぞれの第１の行に関連付けられた第１のワード書き込み信号ＷＬＷを介して）書き込みバイパス部５４における第１のコピーおよび（例えばそれぞれの第１の行に関連付けられた第１のワード書き込み信号ＷＬＷを介して）主メモリ部５６における第２のコピーとして、メモリアレイ５２に書き込まれる。したがって、データワードには時間Ｔ_Ｒ１＋Ｔ_Ｃ１の経過後の任意の時点で、したがってビット書き込み信号ＢＬＷがすべて書き込みバイパス部５４を伝播した後の任意の時点で、書き込みバイパス部５４からアクセスすることができる。したがって、ビット書き込み信号ＢＬＷが主メモリ部５６を伝播している間のデータ書き込み動作時であっても、書き込みバイパス部５４からデータワードにアクセスすることができる。その結果、データワードには、Ｔ_Ｒ２＋Ｔ_Ｃ１というはるかに大きな伝播遅延ではなく、わずかＴ_Ｒ１＋Ｔ_Ｃ１の伝播遅延後にアクセスすることができる。したがって、書き込みバイパス部５４よりも多くの行を有する主メモリ部５６のこの実施例では、書き込みバイパス部５４からデータ読み取り動作を行うための伝播遅延は、データワードがメモリアレイの最後の行に書き込まれる最悪の場合を考慮する伝播遅延（メモリアレイ５２の場合にはＴＲ２＋ＴＣ１となることになる）を必要とする一般的なメモリアレイの伝播遅延時間の５０％よりも大幅に少なくすることができる。したがって、メモリ回路１０は一般的なメモリ回路よりも大幅に高速なデータアクセスを実現することができる。

図４に、メモリセルシステム１５０の一実施例を示す。メモリセルシステム１５０は、それぞれ図１、図２または図３の例におけるメモリアレイ１２、５２、または１００のいずれのメモリセルにも対応し得る。したがって、図４の実施例の以下の説明では、図１ないし図３の実施例を参照する。

メモリセルシステム１５０は、論理０または論理１に対応する論理状態を記憶するように構成されたメモリセル１５２を含む。メモリセル１５２は、ビット書き込み線１５８に結合されたＪＴＬ１５６から供給されるビット書き込み信号ＢＬＷをＤ入力で受信し、ワード書き込み線１６２に結合されたＪＴＬ１６０から供給されるワード書き込み信号ＷＬＷをイネーブル入力で受信するように構成されたＤラッチ１５４を含む。したがって、ＪＴＬ１５６および１６０は、図１ないし図３の実施例で説明したように、ビット書き込み信号ＢＬＷおよびワード書き込み信号ＷＬＷに対応するＳＦＱパルスがクロック信号ＣＬＫ（例えばＲＱＬシステムにおける直交クロック信号）を介してそれぞれ行から行、および列から列へと伝播することができる方式に対応する。したがって、ビット書き込み信号ＢＬＷがＳＦＱパルスなしに対応する第１の論理状態（例えば論理０）で供給されることに応答し、データ書き込み動作時の書き込みのためにメモリセル１５２が含まれる行の選択に対応するＳＦＱパルスとしてワード書き込み信号ＷＬＷが供給されることに応答して、Ｄラッチ１５４はＱ出力において論理０出力を出力する。しかし、ビット書き込み信号ＢＬＷがＳＦＱパルスに対応する第２の論理状態（例えば論理１）で供給されるのに応答し、ワード書き込み信号ＷＬＷがＳＦＱパルスとして供給されるのに応答して、Ｄラッチ１５４はＱ出力において論理１出力を出力する。

Ｄラッチ１５４からの出力は、変圧器１６４の一次インダクタＬ_１を介して供給される。変圧器１６４は、１対のジョセフソン接合Ｊ_１およびＪ_２も含む超伝導量子干渉デバイス（ＳＱＵＩＤ）１６６のループに設けられた二次インダクタＬ_２も含む。したがって、Ｄラッチ１５４のＱ出力が論理１出力を出力するのに応答して、論理１出力が変圧器１６４を介して誘導電流Ｉ_Ｗ（例えば誘導電流Ｉ_Ｗは０より大きい）としてＳＱＵＩＤに供給され、ジョセフソン接合Ｊ_１およびＪ_２にバイアス電流を供給する。あるいは、Ｄラッチ１５４のＱ出力が論理０出力を出力するのに応答して、変圧器１６４を介してＳＱＵＩＤ１６６に電流が誘導されず（例えば誘導電流Ｉ_Ｗがほぼ０に等しい）、したがってジョセフソン接合Ｊ_１およびＪ_２はバイアスを受けない。したがって、Ｄラッチ１５４は、ラッチされている状態に基づいてメモリセル１５２の論理状態を記憶することができ、したがって、論理状態に基づいてＳＱＵＩＤ１６６のジョセフソン接合Ｊ_１およびＪ_２にバイアスを与えたりバイアスを与えなかったりすることができる。

データ読み取り動作時、変圧器１７０の一次インダクタＬ_３を介してワード読み取り線１６８上にワード読み取り信号ＷＬＲを供給することができる。したがって、ワード読み取り信号ＷＬＲを、変圧器１７０の二次インダクタＬ４を介して電流として誘導することができる。二次インダクタＬ_４は、変圧器１６４の二次インダクタＬ２と並列に配置され、したがってＳＱＵＩＤ１６６の一部である。したがって、ワード読み取り信号ＷＬＲは、図４の実施例で電流Ｉ_Ｒとして示されるＳＱＵＩＤ１６６における電流として誘導される。さらに、メモリセルシステム１５０は、ＳＱＵＩＤ１６６に結合されたビット読み取り線１７２を含む。したがって、ビット読み取り線１７２は、データ読み取り動作時にワード読み取り信号ＷＬＲを介して誘導電流Ｉ_Ｒに応答してメモリセル１５２の記憶されている論理状態を示すことができる。

例えば、Ｑ出力が論理０として出力され、したがってＳＱＵＩＤ１６６に電流が誘導されないことに応答して、誘導電流Ｉ_Ｒのみ（例えば誘導電流Ｉ_Ｗがほぼ０に等しい）ではジョセフソン接合Ｊ_１およびＪ_２をトリガするのに大きさが不十分な場合がある。その結果、ビット読み取り線１７２はほぼゼロ電圧を有するビット読み取り信号ＢＬＲを供給することができ、したがって論理０の記憶論理状態を示すことができる。しかし、Ｑ出力が論理１として出力され、したがってＳＱＵＩＤ１６６に電流が誘導されることに応答して、誘導電流Ｉ_Ｒと誘導電流Ｉ_Ｗとの組み合わせがジョセフソン接合Ｊ_１およびＪ２をトリガするのに十分な大きさを有することができる。その結果、ジョセフソン接合Ｊ_１およびＪ_２が電圧状態になることができ（例えば交互にトリガ）、ビット読み取り線１７２上に電圧を供給し、したがって論理１の記憶論理状態を示す正電圧を有するビット読み取り信号ＢＬＲを供給する。

メモリアレイ１２、５２または１００について、図４の実施例におけるメモリセルシステム１５０などのＰＴＬメモリセルを含むものとして説明しているが、メモリアレイ１２、５２または１００はＰＴＬメモリセルの使用には限定されないものと理解すべきである。一実施例として、それぞれ、行から行、および列から列へと伝播するビット書き込み信号およびワード書き込み信号に基づいて動作するものなどの他の種類のメモリセルを実装することができる。したがって、図４の実施例に示すＰＴＬメモリセルシステム１５０は、メモリアレイ１２、５２または１００において実装可能なメモリセルの種類の一例として示されている。

上述の構造的および機能的特徴に鑑みて、本開示の様々な態様による方法が、図５を参照すればよりよく理解される。説明を簡単にするために、図５の方法は順次に実行されるものとして図示し、説明するが、態様によっては、本開示により、本明細書で図示し、説明するものとは異なる順序で、および／または、他の態様と並列して行われてもよいため、本開示は示されている順序には限定されないものと解釈し、理解すべきである。また、本開示の態様による方法を実装するために、示されているすべての特徴が必要であるとは限らない場合がある。

図５に、メモリ回路（例えばメモリ回路１０）にデータワードを書き込む方法２００を示す。２０２で、メモリアレイ（例えばメモリアレイ１２）に関連付けられた第１の行におけるデータワードの第１の記憶位置が決定される。第１の行は、メモリアレイの複数の連続した行の第１の部分を含む書き込みバイパス部（例えば書き込みバイパス部１８）に関連付けられ得る。２０４で、メモリアレイに関連付けられた第２の行におけるデータワードの記憶位置。第２の行は、メモリアレイの前記複数の行の第２の部分を含む主メモリ部（例えば主メモリ部２０）に関連付けられ得る。２０６で、後のデータ読み取り動作時にデータワードへのアクセスを容易にするために、第１および第２の記憶位置が（例えば制御ロジック２２に）記憶される。２０８で、第１のワード書き込み信号（例えば第１のワード書き込み信号ＷＬＷ）が書き込みバイパス部に関連付けられた第１の行に供給される。２１０で、第２のワード書き込み信号が、主メモリ部に関連付けられた第２の行に供給される。２１２で、それぞれの複数の連続した列のそれぞれに複数のビット書き込み信号（例えばビット書き込み信号ＢＬＷ）が供給され、前記複数のビット書き込み信号が書き込みバイパス部と主メモリ部とを順に通って順次に伝播することに基づいて第１の行および第２の行のそれぞれに所与のデータワードを書き込む。

以上で説明したのは、本開示の実施例である。当然ながら、本開示について説明するために、構成要素または方法のあらゆる考えられる組み合わせを説明するのは不可能であるが、当業者には、本開示の他の多くの組み合わせおよび置換が可能であることがわかるであろう。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲に含まれるすべてのそのような変更、修正および変形を包含することを意図している。

Claims (20)

1. メモリ回路であって、
   メモリセルの複数の連続した行と複数の連続した列とを含むメモリアレイであって、前記メモリアレイの前記複数の連続した行が、前記複数の連続した行の第１の部分を含む書き込みバイパス部と、前記複数の連続した行の残りの部分を含む主メモリとして編成され、複数のワード書き込み信号と、前記それぞれの複数の連続した列のそれぞれに関連付けられた複数のビット書き込み信号とに応答してデータ書き込み動作時に前記書き込みバイパス部内の行と前記主メモリ部内の別の行とのそれぞれに所与のデータワードが記憶される、メモリアレイと、
   データ読み取り動作時に前記所与のデータワードのアクセスを容易にするために、前記書き込みバイパス部内の前記行と前記主メモリ部内の前記別の行とのそれぞれにおける前記所与のデータワードの記憶位置に関連づけられたデータワードを記憶するように構成された制御ロジックと、を備えるメモリ回路。
2. 前記複数のビット書き込み信号は、前記書き込みバイパス部と前記主メモリ部とを順に通って順次に伝播するように構成された、請求項１に記載の回路。
3. 前記複数のビット書き込み信号が周辺回路によって発生され、前記メモリアレイの前記書き込みバイパス部が前記主メモリ部よりも前記周辺回路により近く配置されている、請求項１に記載の回路。
4. データ読み取り動作時、前記制御ロジックが、前記データ書き込み動作と前記データ読み取り動作との間の経過時間に基づいて、前記所与のデータワードを前記書き込みバイパス部内の前記行から読み出すかまたは前記主メモリ部内の前記別の行から読み出すかを指示するように構成される、請求項１に記載の回路。
5. 前記書き込みバイパス部内の前記行は、前記書き込みバイパス部に対応する前記複数の連続した行の前記第１の部分のうちの次の順次行にラップアラウンド連続式に対応する、請求項１に記載の回路。
6. 前記所与のデータワードは、前記書き込みバイパス部内の前記行に記憶されている前のデータワードを上書きする、請求項５に記載の回路。
7. 前記複数のビット書き込み信号は、ジョセフソン伝送路（ＪＴＬ）を介して前記複数の連続した行のちの１つの行から前記複数の連続した行のうちの次の行に伝播する単一磁束量子（ＳＦＱ）パルス信号として構成される、請求項１に記載の回路。
8. 前記ＳＦＱパルス信号は、レシプロカル量子論理（ＲＱＬ）クロック信号に基づくＲＱＬ信号としてである、請求項７に記載の回路。
9. 前記メモリセルのそれぞれは、前記メモリ読み取り動作がそれぞれの位相伝送路上の信号として供給されるワード読み取り信号とビット読み取り信号とに基づいて行われるように、位相伝送路（ＰＴＬ）メモリセルとして構成されている、請求項１に記載の回路。
10. メモリ回路にデータワードを書き込む方法であって、
    第１の行がメモリアレイの複数の連続した行の第１の部分を含む書き込みバイパス部に関連付けられている、前記メモリアレイに関連付けられた前記第１の行内の前記データワードの第１の記憶位置を決定することと、
    第２の行が前記メモリアレイの前記複数の連続した行の第２の部分を含む主メモリ部に関連付けられている、前記メモリアレイに関連付けられた前記第２の行内の前記データワードの第２の記憶位置を決定することと、
    後のデータ読み取り動作時に前記データワードのアクセスを容易にするために、前記第１の記憶位置と前記第２の記憶位置とを記憶することと、
    前記書き込みバイパス部に関連付けられた前記第１の行に第１のワード書き込み信号を供給することと、
    前記主メモリ部に関連付けられた前記第２の行に第２のワード書き込み信号を供給することと、
    前記複数のビット書き込み信号が前記書き込みバイパス部と前記主メモリ部とを順に通って順次に伝播することに基づいて、前記第１の行と前記第２の行とのそれぞれに前記データワードを書き込みために、それぞれの複数の連続した列のそれぞれに複数のビット書き込み信号を供給することとを含む方法。
11. 前記第１の記憶位置を決定することは、前記書き込みバイパス部に対応する前記複数の連続した行の前記第１の部分のうちの次の順次行をラップアラウンド連続式に選択することを含む、請求項１０に記載の方法。
12. 前記複数のビット書き込み信号を供給することは、前記書き込みバイパス部内の前記第１の行に記憶されている前のデータワードを上書きすることを含む、請求項１１に記載の方法。
13. 前記複数のビット書き込み信号を供給することは、前記複数のビット書き込み信号を、ジョセフソン伝送路（ＪＴＬ）を介して前記複数の連続した行のうちの１つの行から前記複数の連続した行のうちの次の行に伝播する単一磁束量子（ＳＦＱ）パルス信号として供給することを含む、請求項１０に記載の方法。
14. 前記複数のビット書き込み信号を供給することは、前記複数のビット書き込み信号を、レシプロカル量子論理（ＲＱＬ）クロック信号に応答してジョセフソン伝送路（ＪＴＬ）を介して前記複数の連続した行のうちの１つの行から前記複数の連続した行のうちの次の行に伝播するＲＱＬ信号として供給することを含む、請求項１０に記載の方法。
15. メモリ回路であって、
    メモリセルの複数の連続した行と複数の連続した列とを含むメモリアレイであって、前記メモリアレイの前記複数の連続した行が、前記複数の連続した行の第１の部分を含む書き込みバイパス部と、前記複数の連続した行の残りの部分を含む主メモリとして編成され、前記メモリアレイの前記書き込みバイパス部が前記主メモリ部よりも周辺回路により近く配置され、複数のワード書き込み信号と、前記周辺回路によって発生され、前記それぞれの複数の連続した列に関連付けられた複数のビット書き込み信号とに応答して、データ書き込み動作時に前記書き込みバイパス部内の行と前記主メモリ部内の別の行とのそれぞれに所与のデータワードが記憶される、メモリアレイと、
    データ読み取り動作時に前記所与のデータワードのアクセスを容易にするために、前記書き込みバイパス部内の前記行と前記主メモリ部内の前記別の行とのそれぞれにおける前記所与のデータワードの記憶位置に関連づけられたデータを記憶するように構成された制御ロジックと、を備えるメモリ回路。
16. 前記複数のビット書き込み信号は、前記書き込みバイパス部と前記主メモリ部とを順に通って順次に伝播するように構成された、請求項１５に記載の回路。
17. データ読み取り動作時に、前記連想メモリは、前記データ書き込み動作と前記データ読み取り動作との間の経過時間に基づいて、前記所与のデータワードを前記書き込みバイパス部内の前記行から読み出すかまたは前記主メモリ部内の前記別の行から読み出すかを指示するように構成される、請求項１５に記載の回路
18. 前記書き込みバイパス部内の前記行は、前記書き込みバイパス部に対応する前記複数の連続した行の前記第１の部分のうちの次の順次行にラップアラウンド連続式に対応し、前記所与のデータワードは、前記書き込みバイパス部内の前記行に記憶されている前のデータワードを上書きする、請求項１５に記載の回路。
19. 前記複数のビット書き込み信号は、レシプロカル量子論理（ＲＱＬ）クロック信号に応答してジョセフソン伝送路（ＪＴＬ）を介して前記複数の連続した行のちの１つの行から前記複数の連続した行のうちの次の行に伝播するＲＱＬパルス信号として構成される、請求項１５に記載の回路。
20. 前記メモリセルのそれぞれは、前記メモリ読み取り動作がそれぞれの位相伝送路上の信号として供給されるワード読み取り信号とビット読み取り信号とに基づいて行われるように、位相伝送路（ＰＴＬ）メモリセルとして構成されている、請求項１５に記載の回路。

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