JP2020043183A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、ダイオードチップ等の半導体デバイスに関し、特に表面から裏面へ順電流が流れる縦型の半導体デバイスに関する。 The present invention relates to a semiconductor device such as a diode chip, and more particularly to a vertical semiconductor device in which a forward current flows from a front surface to a back surface.
近年、多くの電気機器において、高性能化に伴って大電流を必要とするものが多くなっている。このため、電気機器に大電流を供給できる電源回路が求められている。そして、そのような電源回路を実現するべく、電源回路を構成する半導体デバイスなどの各種電子部品において、大電流に対応可能なものを開発することが求められている。 2. Description of the Related Art In recent years, in many electric devices, those requiring a large current have been increased in accordance with high performance. For this reason, a power supply circuit capable of supplying a large current to an electric device is required. Then, in order to realize such a power supply circuit, it is required to develop various electronic components such as semiconductor devices constituting the power supply circuit that can cope with a large current.
又、高出力の電源回路では、大容量のコンデンサが多数組み込まれることが多く、発生するサージ電流も大きい。このため、電源回路を構成する半導体デバイスなどの各種電子部品において、サージ電流耐量(どの程度のサージ電流まで耐えることができるかを電流量で示したもの)の大きいものが望まれており、そういった意味でも大電流に対応可能な電子部品の開発が求められている。 In a high-output power supply circuit, many large-capacity capacitors are often incorporated, and a large surge current is generated. For this reason, it is desired that various electronic components such as a semiconductor device constituting a power supply circuit have a large surge current withstand capability (showing how much surge current can be tolerated by the amount of current). In this sense, there is a demand for the development of electronic components that can handle large currents.
電源回路を構成する半導体デバイス(整流ダイオードチップなど)には、表面から裏面へ順電流が流れる半導体層と、当該半導体層の表面に形成された電極層と、を備えた縦型の半導体デバイスが用いられることがある。又、このような半導体デバイスを回路基板に搭載する場合、当該半導体デバイスへの通電用のワイヤが電極層の表面に接合されることがある(ワイヤボンディング)。従来、通電用のワイヤにはアルミニウム製のワイヤが用いられ、且つ、電極層へのワイヤの接合が可能となるように、電極層全体が、ワイヤの材料に合わせてアルミニウムで構成されることが多かった(例えば、特許文献1参照)。 A semiconductor device (such as a rectifier diode chip) constituting a power supply circuit includes a vertical semiconductor device including a semiconductor layer in which a forward current flows from the front surface to the back surface, and an electrode layer formed on the surface of the semiconductor layer. May be used. Further, when such a semiconductor device is mounted on a circuit board, a wire for energizing the semiconductor device may be bonded to the surface of the electrode layer (wire bonding). Conventionally, a wire made of aluminum is used for the current-carrying wire, and the entire electrode layer is made of aluminum in accordance with the material of the wire so that the wire can be joined to the electrode layer. Many (see, for example, Patent Document 1).
そして、このような縦型の半導体デバイスにおいても、上記の背景の下、大電流に対応可能なものを開発することが求められている。 Also, in such a vertical semiconductor device, it is required to develop a device capable of handling a large current under the above-mentioned background.
上述したように電極層の表面にワイヤを接合した場合、電極層の表面にワイヤが局所的に接合されることになる。又、電流は、半導体デバイス内において抵抗の低い経路を通って流れようとする。このため、ワイヤから電極層に流れ込んだ電流は、ワイヤの接合箇所から半導体層の裏面側の電極層までの最短経路を、その経路の周囲に殆ど拡がることなく流れていた。即ち、ワイヤの接合箇所に電流が集中しやすかった。従って、半導体デバイスに大電流を流そうとした場合、接合箇所への電流の集中によって接合箇所が異常に発熱し、それが原因で接合箇所が溶解して破損するという問題があった。尚、このような問題に対し、電極層の表面において複数のワイヤを密に接続するといった手段を用いれば、電流の集中を回避できるが、そのような手段はあまり現実的でない。 When the wire is bonded to the surface of the electrode layer as described above, the wire is locally bonded to the surface of the electrode layer. Also, current tends to flow through low resistance paths within the semiconductor device. For this reason, the current flowing into the electrode layer from the wire flows along the shortest path from the bonding point of the wire to the electrode layer on the back surface side of the semiconductor layer without substantially spreading around the path. That is, it was easy for the current to concentrate at the joints of the wires. Therefore, when an attempt is made to flow a large current through the semiconductor device, there has been a problem that the junction is heated abnormally due to the concentration of the current at the junction, and the junction is melted and damaged due to this. In order to solve such a problem, the use of a means for closely connecting a plurality of wires on the surface of the electrode layer can avoid the concentration of current, but such means is not very practical.
そこで本発明の目的は、縦型の半導体デバイスにおいて、電極層の表面に接合されたワイヤを通じて流すことができる電流量を増やすことである。 Accordingly, an object of the present invention is to increase the amount of current that can flow through a wire bonded to the surface of an electrode layer in a vertical semiconductor device.
本発明に係る半導体デバイスは、表面から裏面へ順電流が流れる半導体層と、当該半導体層の表面に形成された電極層と、を備える。電極層は、半導体層の表面に順に積層された第1導電層、第2導電層、及び第3導電層を含む。そして、第1導電層は、アルミニウムを主成分として含む材料で構成され、第2導電層は、第1導電層及び第3導電層をそれぞれ構成する何れの材料よりも抵抗率が低い材料で構成されている。 A semiconductor device according to the present invention includes a semiconductor layer through which a forward current flows from a front surface to a back surface, and an electrode layer formed on the front surface of the semiconductor layer. The electrode layer includes a first conductive layer, a second conductive layer, and a third conductive layer sequentially stacked on the surface of the semiconductor layer. The first conductive layer is made of a material containing aluminum as a main component, and the second conductive layer is made of a material having a lower resistivity than any of the materials forming the first and third conductive layers. Have been.
上記半導体デバイスによれば、半導体層の表面に形成される第1導電層が、アルミニウムを主成分として含む材料で構成されることにより、半導体層との界面には抵抗率の高い化合物が形成されにくくなり、その結果として、第1導電層と半導体層との間に接触抵抗が生じにくくなる。 According to the semiconductor device, since the first conductive layer formed on the surface of the semiconductor layer is formed of a material containing aluminum as a main component, a compound having high resistivity is formed at the interface with the semiconductor layer. As a result, contact resistance between the first conductive layer and the semiconductor layer is less likely to occur.
又、第1導電層と第3導電層との間に、これらの何れの層よりも抵抗率が低い第2導電層が介在するため、電極層の表面(第3導電層の表面)に接合されたワイヤから電極層に流れ込んだ電流は、第2導電層に沿って横方向へ流れやすくなる。従って、半導体デバイスに流れる電流(順電流)に横方向の拡がりを持たせることができ、その結果として、ワイヤの接合箇所への電流の集中を回避できる。 Further, since the second conductive layer having lower resistivity than any of these layers is interposed between the first conductive layer and the third conductive layer, the second conductive layer is bonded to the surface of the electrode layer (the surface of the third conductive layer). The current that has flowed into the electrode layer from the drawn wire is likely to flow laterally along the second conductive layer. Therefore, the current (forward current) flowing in the semiconductor device can be provided with a lateral spread, and as a result, the current can be prevented from being concentrated on the joint portion of the wire.
本発明によれば、電極層の表面に接合されたワイヤを通じて流すことができる電流量を増やすことができる。 According to the present invention, it is possible to increase the amount of current that can flow through the wire bonded to the surface of the electrode layer.
本発明を整流ダイオードチップに適用した実施形態について、具体的に説明する。図1は、整流ダイオードチップを概念的に示した縦断面図である。図1に示されるように、整流ダイオードチップは、半導体層1と、表面電極層2と、裏面電極層3と、を備える。
An embodiment in which the present invention is applied to a rectifier diode chip will be specifically described. FIG. 1 is a longitudinal sectional view conceptually showing a rectifier diode chip. As shown in FIG. 1, the rectifier diode chip includes a
半導体層1には、n型半導体層11と、当該n型半導体層11上に形成されたp型半導体層12と、が含まれている。そして、半導体層1の表面1aがp型半導体層12で構成され、半導体層1の裏面1bがn型半導体層11で構成されている。よって、半導体層1には表面1aから裏面1bへ縦方向に順電流が流れる。即ち、本実施形態の整流ダイオードチップは、縦型の半導体デバイスである。
The
表面電極層2は、半導体層1の表面1aに形成された電極層であり、本実施形態ではアノードとして機能する。表面電極層2は、その表面2aにワイヤWが接合されること(ワイヤボンディング。図2参照)により、当該ワイヤWを介して他の電子部品や端子(不図示)に接続される。又、裏面電極層3は、半導体層1の裏面1bに形成された電極層であり、本実施形態ではカソードとして機能する。裏面電極層3は、回路基板(不図示)に設けられた配線に半田付けなどで接続される。
The
図1に示されるように、表面電極層2は、半導体層1の表面1aに順に積層された第1導電層21、第2導電層22、及び第3導電層23を含む。更に、表面電極層2は、第1導電層21と第2導電層22との間に介在した第1バリアメタル層24Aと、第2導電層22と第3導電層23との間に介在した第2バリアメタル層24Bと、を含む。
As shown in FIG. 1, the
これらの層は、真空蒸着やスパッタリングなどの薄膜形成手法を用いて形成される。具体的には、半導体層1の形成後、当該半導体層1の表面1a上に、第1導電層21を構成するための材料(アルミニウムなど)から成る薄膜を、真空蒸着やスパッタリングなどの薄膜形成手法を用いて形成する。その後、同様の薄膜形成手法を用いて、第1バリアメタル層24A、第2導電層22、第2バリアメタル層24B、及び第3導電層23となる薄膜をそれぞれ、順に積層していく。これらの薄膜の形成(積層)後、当該薄膜に対してエッチング処理を施すことにより、表面電極層2を形成する。
These layers are formed using a thin film forming technique such as vacuum evaporation or sputtering. Specifically, after the
第1導電層21及び第3導電層23は、アルミニウムを主成分として含む材料で構成されている。具体的には、第1導電層21及び第3導電層23は、純アルミニウムや、シリコンなどの添加剤を含んだアルミニウム合金などの導電性材料で構成されている。尚、第1導電層21及び第3導電層23をそれぞれ構成する材料は、同じであってもよいし、互いに異なっていてもよい。
The first
このように、半導体層1の表面1aに形成される第1導電層21が、アルミニウムを主成分として含む材料で構成されることにより、半導体層1と第1導電層21との間に接触抵抗が生じにくくなる。なぜなら、不純物濃度が高いp型半導体とアルミニウムとは相性が良く、熱処理が施された場合でもこれらの界面には抵抗率の高い化合物が形成されにくく、化合物(シリサイド)が形成されたとしてもその抵抗率は低いからである。又、表面電極層2の表面2aを構成する第3導電層23が、アルミニウムを主成分として含む材料で構成されることにより、従来と同様、表面電極層2の表面2aに接合する通電用のワイヤW(図2参照)として、アルミニウムを主成分として含むワイヤを用いることができる。
Since the first
第2導電層22は、第1導電層21及び第3導電層23をそれぞれ構成する何れの材料よりも抵抗率が低い材料で構成されている。具体的には、第2導電層22を構成する材料は、銅、銀、及び金のうちの少なくとも何れか一種を主成分として含む。これらの材料は、抵抗率が低く、第2導電層22を構成する材料として好ましい。それらの中でも銅は、銀や金に比べて抵抗率が低い上に廉価であるため、特に好ましい。
The second
このような表面電極層2の構成によれば、表面電極層2内での電流の流れを改善できる。図2は、表面電極層2内での電流の流れを示した概念図である。図2に示されるように、第1導電層21と第3導電層23との間に、これらの何れの層よりも抵抗率が低い第2導電層22が介在するため、表面電極層2の表面2a(第3導電層23の表面)に接合されたワイヤW(図2参照)から表面電極層2に流れ込んだ電流は、第2導電層22に沿って横方向へ流れやすくなる。従って、整流ダイオードチップに流れる電流(順電流)に横方向の拡がりを持たせることができ、その結果として、ワイヤWの接合箇所への電流の集中を回避できる。よって、縦型の半導体デバイスである本実施形態の整流ダイオードチップにおいて、表面電極層2の表面2aに接合されたワイヤWを通じて流すことができる電流量を増やすことができる。
According to such a configuration of the
又、表面電極層2の一部(即ち、第2導電層22)を抵抗率が低い材料で構成することにより、表面電極層2の抵抗を低下させることができる。よって、表面電極層2でのエネルギ損失を低減できる。
In addition, by configuring a part of the surface electrode layer 2 (that is, the second conductive layer 22) with a material having a low resistivity, the resistance of the
更に、第2導電層22を構成する材料の主成分として選択可能な銅、銀、及び金などは、熱伝導率が高いため、表面電極層2から放熱しやすくなる。よって、整流ダイオードチップの放熱性を高めることができる。
Furthermore, copper, silver, gold, and the like, which can be selected as the main components of the material forming the second
一方、第2導電層22を構成する材料は、拡散しやすい材料であることが多い。このため、第2導電層22の材料が第1導電層21及び第3導電層23内に拡散し、拡散した材料が、第1導電層21及び第3導電層23を構成する材料と合金を形成して第1導電層21及び第3導電層23の強度を低下させる虞がある。更に、第2導電層22から拡散した材料は、第1導電層21を通って半導体層1内に拡散し、拡散した材料が、半導体層1内に欠陥を形成して半導体層1の特性(順電圧やリカバリ特性など)を変化させる虞がある。
On the other hand, the material forming the second
例えば、第2導電層22を構成する材料の主成分として選択可能な銅は、拡散しやすく、又、アルミニウムと合金を形成しやすい。そして、銅とアルミニウムとの合金は、強度が低くて脆い。このため、第2導電層22を構成する材料の主成分として銅を選択した場合には、その銅が、第1導電層21及び第3導電層23を構成する材料(主成分であるアルミニウム)と合金を形成することで、第1導電層21及び第3導電層23の強度を低下させる虞がある。
For example, copper, which can be selected as a main component of the material forming the second
図3は、バリアメタル層がない表面電極層2の縦断面の観察像である。図3の観察像は、第2導電層22の主成分である銅が、導電層間の境界を特定することが難しくなるほどに第1導電層21及び第3導電層23内に拡散することを示している。又、図4は、銅が拡散した第3導電層23の表面の観察像である。図4の観察像は、第3導電層23の表面に多くのクラックが発生することを示しており、このことから、銅の拡散によって第3導電層23の強度が低下することが分かる。このように、銅は、第1導電層21及び第3導電層23の主成分であるアルミニウムと合金を形成することにより、それらの導電層の強度を低下させる。
FIG. 3 is an observation image of a longitudinal section of the
そこで、本実施形態では、第1導電層21と第2導電層22との間に第1バリアメタル層24Aが形成され、第2導電層22と第3導電層23との間に第2バリアメタル層24Bが形成されている(図1参照)。第1バリアメタル層24A及び第2バリアメタル層24Bは、銅などの材料が拡散すること(即ち、通過すること)を防止する材料(いわゆる、バリアメタル)で構成されている。具体的には、第1バリアメタル層24A及び第2バリアメタル層24Bをそれぞれ構成する材料は、チタン、タングステン、モリブデン、及びタンタルのうちの少なくとも何れか一種を主成分として含む。それらの中でもチタンは、他の材料に比べて廉価であるため、特に好ましい。尚、第1バリアメタル層24A及び第2バリアメタル層24Bをそれぞれ構成する材料は、同じであってもよいし、互いに異なっていてもよい。
Therefore, in the present embodiment, the first
図5は、バリアメタル層が形成された表面電極層2の縦断面の観察像である。図5の観察像によれば、それぞれの層の境界を特定できるため、第1バリアメタル層24A及び第2バリアメタル層24Bによって第2導電層22の主成分である銅の拡散が防止されていることが分かる。
FIG. 5 is an observation image of a longitudinal section of the
このように、第1バリアメタル層24Aは、第2導電層22を構成する材料(主成分)が第1導電層21内に拡散すること、更には第1導電層21を通って半導体層1内に拡散することを防止する。そして、その結果として、第1導電層21の強度の低下や半導体層1の特性の変化が防止される。又、第2バリアメタル層24Bは、第2導電層22を構成する材料(主成分)が第3導電層23内に拡散することを防止する。そして、その結果として、第3導電層23の強度の低下が防止される。
As described above, the first
ここで、第1バリアメタル層24A及び第2バリアメタル層24Bをそれぞれ構成する材料の主成分として選択可能なチタン、タングステン、モリブデン、及びタンタルなどは、導電率が低い材料である。従って、第1バリアメタル層24A及び第2バリアメタル層24Bは、表面電極層2内の他の層に比べて薄く形成されることが好ましい。一例として、第1バリアメタル層24A及び第2バリアメタル層24Bの膜厚は、0.3μm以下であることが好ましい。
Here, titanium, tungsten, molybdenum, tantalum, or the like that can be selected as a main component of the material constituting each of the first
尚、バリアメタル層の膜厚は、半導体層1の表面1aの平滑度にも依存する。例えば、表面1aに1〜2μm程度の凹凸が存在する場合には、バリアメタル層の膜厚は0.3μm程度であることが好ましい。一方、表面1aの平滑度をミラーポリッシュで高めた場合には、その平滑度に応じて、バリアメタル層の膜厚をより小さくすることができる。
Note that the thickness of the barrier metal layer also depends on the smoothness of the surface 1a of the
又、上記整流ダイオードチップにおいて、第2導電層22を構成する材料が殆ど拡散しない場合や、拡散しても他の層に悪影響を及ぼさない場合には、表面電極層2は、第1バリアメタル層24A及び第2バリアメタル層24Bの両方又は何れか一方を含んでいなくてもよい。
In the rectifier diode chip, when the material forming the second
更に、上記整流ダイオードチップにおいて、表面電極層2の表面2aに接合する通電用のワイヤWには、抵抗率が低いアルミニウム、銅、及び金のうちの少なくとも何れか一種を主成分として含むワイヤが用いられてもよい。この場合、表面電極層2の表面2aを構成する第3導電層23は、ワイヤWとの接合を容易にするべく、当該ワイヤWと同じ材料で構成されることが好ましい。又、上記整流ダイオードチップの表面電極層2の構成は、整流ダイオードチップに限定されない様々な縦型の半導体デバイスが備える表面電極層に適用できる。
Further, in the rectifier diode chip, the current-carrying wire W bonded to the
上述の実施形態の説明は、すべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。更に、本発明の範囲には、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。 The description of the above embodiment is illustrative in all aspects and should not be construed as limiting. The scope of the present invention is defined by the terms of the claims, rather than the embodiments described above. Furthermore, the scope of the present invention is intended to include all modifications within the meaning and scope equivalent to the claims.
1 半導体層
1a 表面
1b 裏面
2 表面電極層
2a 表面
3 裏面電極層
W ワイヤ
11 n型半導体層
12 p型半導体層
21 第1導電層
22 第2導電層
23 第3導電層
24A 第1バリアメタル層
24B 第2バリアメタル層
REFERENCE SIGNS
Claims (6)
前記半導体層の前記表面に形成された電極層と、
を備え、
前記電極層は、前記半導体層の前記表面に順に積層された第1導電層、第2導電層、及び第3導電層を含み、
前記第1導電層は、アルミニウムを主成分として含む材料で構成され、
前記第2導電層は、前記第1導電層及び前記第3導電層をそれぞれ構成する何れの材料よりも抵抗率が低い材料で構成されている、半導体デバイス。 A semiconductor layer in which a forward current flows from the front surface to the back surface,
An electrode layer formed on the surface of the semiconductor layer;
With
The electrode layer includes a first conductive layer, a second conductive layer, and a third conductive layer sequentially stacked on the surface of the semiconductor layer,
The first conductive layer is made of a material containing aluminum as a main component,
The semiconductor device, wherein the second conductive layer is made of a material having a lower resistivity than any of the materials forming the first conductive layer and the third conductive layer.
前記第1導電層と前記第2導電層との間に介在した第1バリアメタル層と、
前記第2導電層と前記第3導電層との間に介在した第2バリアメタル層と、
を更に含む、請求項1又は2に記載の半導体デバイス。 The electrode layer,
A first barrier metal layer interposed between the first conductive layer and the second conductive layer;
A second barrier metal layer interposed between the second conductive layer and the third conductive layer;
The semiconductor device according to claim 1, further comprising:
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---|---|---|---|---|
JPS61256766A (en) * | 1985-05-10 | 1986-11-14 | Hitachi Ltd | Electrodes for compound semiconductors |
JP2008502156A (en) * | 2004-06-03 | 2008-01-24 | インターナショナル レクティファイアー コーポレイション | Semiconductor device with reduced contact resistance |
JP2014146785A (en) * | 2013-01-07 | 2014-08-14 | Denso Corp | Semiconductor device |
-
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