JP2019134072A

JP2019134072A - Manufacturing method of switching element

Info

Publication number: JP2019134072A
Application number: JP2018015228A
Authority: JP
Inventors: 雅宏紀国; Masahiro Kinokuni
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2018-01-31
Filing date: 2018-01-31
Publication date: 2019-08-08
Anticipated expiration: 2038-01-31
Also published as: JP7013898B2

Abstract

【課題】第２ゲートトレンチをより好適に形成する技術を提案する。【解決手段】スイッチング素子の製造方法であって、半導体基板にｐ型不純物を注入することによって、前記半導体基板の表面に露出するｐ型の外周領域と、前記表面に露出しており、前記外周領域から間隔を開けた位置に配置されており、前記外周領域よりもｐ型不純物濃度が高いｐ型の耐圧領域を形成する工程を有する。さらに、この製造方法は、前記半導体基板をドライエッチングすることによって、前記外周領域が存在する範囲に第２ゲートトレンチを形成する工程を有する。【選択図】図２PROBLEM TO BE SOLVED: To propose a technique for more preferably forming a second gate trench. SOLUTION: This is a method for manufacturing a switching element, in which a p-type outer peripheral region exposed on the surface of the semiconductor substrate by injecting a p-type impurity into the semiconductor substrate and an outer peripheral region exposed on the surface thereof. It is arranged at a position spaced away from the region, and has a step of forming a p-type pressure-resistant region having a higher p-type impurity concentration than the outer peripheral region. Further, this manufacturing method includes a step of forming a second gate trench in a range where the outer peripheral region exists by dry etching the semiconductor substrate. [Selection diagram] Fig. 2

Description

本明細書に開示の技術は、スイッチング素子の製造方法に関する。 The technology disclosed in this specification relates to a method for manufacturing a switching element.

トレンチゲート型のスイッチング素子は、複数のゲートトレンチを有している。各ゲートトレンチ内に、ゲート電極が設けられている。各ゲートトレンチは、ｐ型のボディ領域に接する位置に設けられる。また、スイッチング素子がオフしたときには、素子範囲（複数のゲートトレンチが設けられている範囲）の外周端に位置するゲートトレンチ近傍で電界が集中し易い。このような電界集中を抑制するために、多くのスイッチング素子は、外周端に位置するゲートトレンチに接するように、ボディ領域よりも深い位置まで伸びているｐ型の外周領域を有している。 The trench gate type switching element has a plurality of gate trenches. A gate electrode is provided in each gate trench. Each gate trench is provided at a position in contact with the p-type body region. When the switching element is turned off, the electric field tends to concentrate near the gate trench located at the outer peripheral end of the element range (a range in which a plurality of gate trenches are provided). In order to suppress such electric field concentration, many switching elements have a p-type outer peripheral region extending to a position deeper than the body region so as to be in contact with the gate trench located at the outer peripheral end.

この種のスイッチング素子の製造工程では、ボディ領域と外周領域を形成した後に、ゲートトレンチが形成される。ゲートトレンチは、半導体基板の表面をドライエッチングすることによって形成される。素子範囲の中央部では、ボディ領域が存在する範囲にゲートトレンチ（以下、第１ゲートトレンチという）が形成される。また、素子範囲の外周端では、外周領域が存在する範囲にゲートトレンチ（以下、第２ゲートトレンチという）が形成される。その後、各ゲートトレンチ内にゲート電極が形成される。 In the manufacturing process of this type of switching element, the gate trench is formed after the body region and the outer peripheral region are formed. The gate trench is formed by dry etching the surface of the semiconductor substrate. In the central part of the element range, a gate trench (hereinafter referred to as a first gate trench) is formed in a range where the body region exists. In addition, a gate trench (hereinafter referred to as a second gate trench) is formed in a range where the outer peripheral region exists at the outer peripheral end of the element range. Thereafter, a gate electrode is formed in each gate trench.

なお、特許文献１には、スイッチング素子の製造工程において、金属不純物等をゲッタリングするために、半導体基板の裏面にゲッタリング層を設ける技術が開示されている。 Patent Document 1 discloses a technique of providing a gettering layer on the back surface of a semiconductor substrate in order to getter metal impurities and the like in a manufacturing process of a switching element.

特開２０１５−２３３１４６号公報Japanese Patent Laying-Open No. 2015-233146

イオン注入によって外周領域を形成する際に、外周領域に金属不純物がゲッタリングされる場合がある。外周領域に多くの金属不純物がゲッタリングされると、外周領域が存在する範囲に第２ゲートトレンチを形成する際に、外周領域を好適にエッチングすることができない。すなわち、外周領域に多くの金属不純物がゲッタリングされると、外周領域をドライエッチングするときに金属不純物を除去できず、第２ゲートトレンチの加工の不良原因となる。したがって、本明細書では、第２ゲートトレンチをより好適に形成する技術を提案する。 When the outer peripheral region is formed by ion implantation, metal impurities may be gettered in the outer peripheral region. When many metal impurities are gettered in the outer peripheral region, the outer peripheral region cannot be suitably etched when forming the second gate trench in the range where the outer peripheral region exists. That is, when many metal impurities are gettered in the outer peripheral region, the metal impurities cannot be removed when the outer peripheral region is dry-etched, which causes a processing failure of the second gate trench. Therefore, the present specification proposes a technique for more suitably forming the second gate trench.

本明細書が提案するスイッチング素子の製造方法は、注入工程と、ボディ領域形成工程と、ドライエッチング工程と、ゲート電極形成工程を有する。前記注入工程では、半導体基板にｐ型不純物を注入することによって、前記半導体基板の表面に露出するｐ型の外周領域と、前記表面に露出しており、前記外周領域から間隔を開けた位置に配置されており、前記外周領域よりもｐ型不純物濃度が高いｐ型の耐圧領域を形成する。前記ボディ領域形成工程では、前記表面に露出しており、前記外周領域及び前記耐圧領域よりも浅い範囲に配置されており、前記外周領域を挟んで前記耐圧領域の反対側に配置されており、前記外周領域に接しているｐ型のボディ領域を形成する。前記ドライエッチング工程では、前記半導体基板をドライエッチングすることによって、前記表面に第１ゲートトレンチと第２ゲートトレンチを形成する。ここでは、前記ボディ領域が存在する範囲に第１ゲートトレンチを形成し、前記外周領域が存在する範囲に第２ゲートトレンチを形成する。前記ゲート電極形成工程では、前記第１ゲートトレンチ内と前記第２ゲートトレンチ内にゲート電極を形成する。 The switching element manufacturing method proposed in the present specification includes an implantation step, a body region formation step, a dry etching step, and a gate electrode formation step. In the implantation step, by implanting a p-type impurity into the semiconductor substrate, a p-type outer peripheral region exposed on the surface of the semiconductor substrate, and an exposed surface on the surface, spaced from the outer peripheral region. A p-type withstand voltage region is formed and has a p-type impurity concentration higher than that of the outer peripheral region. In the body region forming step, exposed to the surface, disposed in a range shallower than the outer peripheral region and the pressure-resistant region, and disposed on the opposite side of the pressure-resistant region across the outer peripheral region, A p-type body region in contact with the outer peripheral region is formed. In the dry etching process, a first gate trench and a second gate trench are formed on the surface by dry etching the semiconductor substrate. Here, a first gate trench is formed in a range where the body region exists, and a second gate trench is formed in a range where the outer peripheral region exists. In the gate electrode formation step, gate electrodes are formed in the first gate trench and the second gate trench.

この製造方法では、イオン注入によって、外周領域と耐圧領域を形成する。ここで、耐圧領域は、外周領域よりも高いｐ型不純物濃度を有するように形成される。このため、注入工程では、半導体基板中の金属不純物が、ｐ型不純物濃度が高い耐圧領域にゲッタリングされ、外周領域にゲッタリングされ難い。その後、ドライエッチング工程で外周領域をドライエッチングするとき（すなわち、第２ゲートトレンチを形成するとき）に、外周領域内に存在する金属不純物が少ないので、第２ゲートトレンチを好適に形成することができる。すなわち、第２ゲートトレンチの形成不良を抑制することができる。したがって、この製造方法によれば、スイッチング素子を高い歩留まりで製造することができる。 In this manufacturing method, an outer peripheral region and a breakdown voltage region are formed by ion implantation. Here, the breakdown voltage region is formed to have a higher p-type impurity concentration than the outer peripheral region. For this reason, in the implantation step, the metal impurities in the semiconductor substrate are gettered to the breakdown voltage region having a high p-type impurity concentration and are not easily gettered to the outer peripheral region. After that, when the outer peripheral region is dry-etched in the dry etching process (that is, when the second gate trench is formed), the second gate trench can be preferably formed because there are few metal impurities present in the outer peripheral region. it can. That is, the formation failure of the second gate trench can be suppressed. Therefore, according to this manufacturing method, the switching elements can be manufactured with a high yield.

ＩＧＢＴ１０の平面図（外周領域３４とＦＬＲ３６の配置を示す図）。The top view of IGBT10 (The figure which shows arrangement | positioning of the outer peripheral area | region 34 and FLR36). 図１のＩＩ−ＩＩ線におけるＩＧＢＴ１０の断面図。Sectional drawing of IGBT10 in the II-II line | wire of FIG. ＩＧＢＴ１０の製造工程の説明図。Explanatory drawing of the manufacturing process of IGBT10. ＩＧＢＴ１０の製造工程の説明図。Explanatory drawing of the manufacturing process of IGBT10. 外周領域３４とＦＬＲ３６の深さ方向（ｚ方向）におけるｐ型不純物濃度分布を示すグラフ。The graph which shows the p-type impurity concentration distribution in the depth direction (z direction) of the outer periphery area | region 34 and FLR36. ＩＧＢＴ１０の製造工程の説明図。Explanatory drawing of the manufacturing process of IGBT10. ＩＧＢＴ１０の製造工程の説明図。Explanatory drawing of the manufacturing process of IGBT10. ＩＧＢＴ１０の製造工程の説明図。Explanatory drawing of the manufacturing process of IGBT10.

図１、２に示す実施形態のＩＧＢＴ（insulated gate bipolar transistor）１０は、半導体基板１２と、半導体基板１２の上面１２ａ及び下面１２ｂに設けられた電極、絶縁膜を有している。なお、以下では、上面１２ａに平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図１は、半導体基板１２の内部に設けられた外周領域３４とＦＬＲ（field limiting ring）３６の配置を示している。図１に示すように、半導体基板１２は、外周領域３４と複数のＦＬＲ３６を有している。外周領域３４とＦＬＲ３６は、共にｐ型領域である。図２に示すように、外周領域３４とＦＬＲ３６は、上面１２ａを含む範囲に配置されている。図１に示すように、外周領域３４は、半導体基板１２の中央部３８を囲むように環状に伸びている。中央部３８には、図２に示すエミッタ領域２２、ボディ領域２４、ゲートトレンチ４０等が形成されている。以下では、中央部３８と外周領域３４を備える範囲を素子範囲１４といい、素子範囲１４の外側の範囲を外周耐圧範囲１５という。ＦＬＲ３６は、外周耐圧範囲１５に配置されている。各ＦＬＲ３６は、素子範囲１４を囲むように環状に伸びている。各ＦＬＲ３６のｐ型不純物濃度は、外周領域３４のｐ型不純物濃度よりも高い。 An IGBT (insulated gate bipolar transistor) 10 according to the embodiment shown in FIGS. 1 and 2 includes a semiconductor substrate 12, electrodes provided on the upper surface 12a and the lower surface 12b of the semiconductor substrate 12, and an insulating film. Hereinafter, one direction parallel to the upper surface 12a is referred to as an x direction, a direction parallel to the upper surface 12a and perpendicular to the x direction is referred to as a y direction, and a thickness direction of the semiconductor substrate 12 is referred to as a z direction. FIG. 1 shows an arrangement of an outer peripheral region 34 and an FLR (field limiting ring) 36 provided inside the semiconductor substrate 12. As shown in FIG. 1, the semiconductor substrate 12 has an outer peripheral region 34 and a plurality of FLRs 36. Both outer peripheral region 34 and FLR 36 are p-type regions. As shown in FIG. 2, the outer peripheral region 34 and the FLR 36 are arranged in a range including the upper surface 12a. As shown in FIG. 1, the outer peripheral region 34 extends in an annular shape so as to surround the central portion 38 of the semiconductor substrate 12. In the central portion 38, the emitter region 22, the body region 24, the gate trench 40 and the like shown in FIG. 2 are formed. Hereinafter, a range including the central portion 38 and the outer peripheral region 34 is referred to as an element range 14, and a range outside the element range 14 is referred to as an outer peripheral breakdown voltage range 15. The FLR 36 is disposed in the outer peripheral breakdown voltage range 15. Each FLR 36 extends in an annular shape so as to surround the element range 14. The p-type impurity concentration of each FLR 36 is higher than the p-type impurity concentration of the outer peripheral region 34.

図２に示すように、半導体基板１２の上面１２ａに、エミッタ電極５２と保護絶縁膜６０が配置されている。エミッタ電極５２は、素子範囲１４内に配置されている。エミッタ電極５２は、上面１２ａに接している。保護絶縁膜６０は、外周耐圧範囲１５内で上面１２ａを覆っている。半導体基板１２の下面１２ｂに、コレクタ電極５６が配置されている。コレクタ電極５６は、下面１２ｂの全体に接している。 As shown in FIG. 2, the emitter electrode 52 and the protective insulating film 60 are disposed on the upper surface 12 a of the semiconductor substrate 12. The emitter electrode 52 is disposed in the element range 14. The emitter electrode 52 is in contact with the upper surface 12a. The protective insulating film 60 covers the upper surface 12 a within the outer peripheral breakdown voltage range 15. A collector electrode 56 is disposed on the lower surface 12 b of the semiconductor substrate 12. The collector electrode 56 is in contact with the entire lower surface 12b.

図２に示すように、素子範囲１４内に、エミッタ領域２２とボディ領域２４と上述した外周領域３４が配置されている。 As shown in FIG. 2, the emitter region 22, the body region 24, and the above-described outer peripheral region 34 are disposed in the element range 14.

エミッタ領域２２は、ｎ型領域である。エミッタ領域２２は、半導体基板１２の上面１２ａを含む範囲に配置されている。エミッタ領域２２は、エミッタ電極５２にオーミック接触している。 The emitter region 22 is an n-type region. The emitter region 22 is disposed in a range including the upper surface 12 a of the semiconductor substrate 12. The emitter region 22 is in ohmic contact with the emitter electrode 52.

ボディ領域２４は、ｐ型領域である。ボディ領域２４は、２つのエミッタ領域２２の間の位置から各エミッタ領域２２の下側の位置まで分布している。ボディ領域２４は、２つのエミッタ領域２２の間の位置（すなわち、上面１２ａ近傍）において高いｐ型不純物濃度を有しており、エミッタ領域２２よりも下側において低いｐ型不純物濃度を有している。ボディ領域２４は、２つのエミッタ領域２２の間の位置でエミッタ電極５２にオーミック接触している。 Body region 24 is a p-type region. The body region 24 is distributed from a position between the two emitter regions 22 to a position below each emitter region 22. The body region 24 has a high p-type impurity concentration at a position between the two emitter regions 22 (that is, in the vicinity of the upper surface 12 a), and has a low p-type impurity concentration below the emitter region 22. Yes. The body region 24 is in ohmic contact with the emitter electrode 52 at a position between the two emitter regions 22.

図２に示すように、半導体基板１２は、ドリフト領域２６、バッファ領域２７及びコレクタ領域２８を有している。ドリフト領域２６、バッファ領域２７及びコレクタ領域２８は、素子範囲１４と外周耐圧範囲１５に跨って分布している。 As shown in FIG. 2, the semiconductor substrate 12 has a drift region 26, a buffer region 27, and a collector region 28. The drift region 26, the buffer region 27, and the collector region 28 are distributed across the element range 14 and the outer peripheral breakdown voltage range 15.

ドリフト領域２６は、ｎ型不純物濃度が低いｎ型領域である。ドリフト領域２６は、素子範囲１４内において、ボディ領域２４に対して下側から接している。また、ドリフト領域２６は、外周領域３４とＦＬＲ３６に接している。外周領域３４とＦＬＲ３６の間の間隔に、ドリフト領域２６が分布している。ドリフト領域２６によってＦＬＲ３６が外周領域３４から分離されている。また、ドリフト領域２６によって、ＦＬＲ３６が互いから分離されている。 The drift region 26 is an n-type region having a low n-type impurity concentration. The drift region 26 is in contact with the body region 24 from below in the element range 14. The drift region 26 is in contact with the outer peripheral region 34 and the FLR 36. The drift region 26 is distributed in the interval between the outer peripheral region 34 and the FLR 36. The FLR 36 is separated from the outer peripheral region 34 by the drift region 26. Further, the FLRs 36 are separated from each other by the drift region 26.

バッファ領域２７は、ドリフト領域２６よりもｎ型不純物濃度が高いｎ型領域である。バッファ領域２７は、素子範囲１４及び外周耐圧範囲１５内において、ドリフト領域２６に対して下側から接している。 The buffer region 27 is an n-type region having an n-type impurity concentration higher than that of the drift region 26. The buffer region 27 is in contact with the drift region 26 from below in the element range 14 and the outer peripheral breakdown voltage range 15.

コレクタ領域２８は、ｐ型領域である。コレクタ領域２８は、素子範囲１４及び外周耐圧範囲１５内において、バッファ領域２７に対して下側から接している。コレクタ領域２８は、半導体基板１２の下面１２ｂの略全域において、コレクタ電極５６にオーミック接触している。 The collector region 28 is a p-type region. The collector region 28 is in contact with the buffer region 27 from below in the element range 14 and the outer peripheral breakdown voltage range 15. The collector region 28 is in ohmic contact with the collector electrode 56 over substantially the entire lower surface 12 b of the semiconductor substrate 12.

素子範囲１４内の半導体基板１２の上面１２ａには、複数のゲートトレンチ４０が設けられている。各ゲートトレンチ４０は、ｙ方向に長く伸びている。複数のゲートトレンチ４０は、ｘ方向に間隔を開けて配置されている。各ゲートトレンチ４０は、ボディ領域２４の下端よりも深い位置まで伸びている。以下では、ｘ方向において最も外側に位置するゲートトレンチ４０をゲートトレンチ４０ｂといい、その他のゲートトレンチ４０をゲートトレンチ４０ａという。各ゲートトレンチ４０ａは、エミッタ領域２２とボディ領域２４を貫通してドリフト領域２６まで達している。ゲートトレンチ４０ｂは、外周領域３４に隣接する位置に配置されている。外周領域３４とＦＬＲ３６の下端は、ゲートトレンチ４０の下端よりも下側に位置している。 A plurality of gate trenches 40 are provided on the upper surface 12 a of the semiconductor substrate 12 in the element range 14. Each gate trench 40 extends long in the y direction. The plurality of gate trenches 40 are arranged at intervals in the x direction. Each gate trench 40 extends to a position deeper than the lower end of the body region 24. Hereinafter, the gate trench 40 located on the outermost side in the x direction is referred to as a gate trench 40b, and the other gate trench 40 is referred to as a gate trench 40a. Each gate trench 40 a passes through the emitter region 22 and the body region 24 and reaches the drift region 26. The gate trench 40 b is disposed at a position adjacent to the outer peripheral region 34. The lower ends of the outer peripheral region 34 and the FLR 36 are located below the lower end of the gate trench 40.

各ゲートトレンチ４０の内面は、ゲート絶縁膜３２によって覆われている。各ゲートトレンチ４０内に、ゲート電極３０が配置されている。各ゲート電極３０は、ゲート絶縁膜３２によって半導体基板１２から絶縁されている。各ゲート電極３０の上面は、層間絶縁膜６２によって覆われている。層間絶縁膜６２によって、各ゲート電極３０がエミッタ電極５２から絶縁されている。 The inner surface of each gate trench 40 is covered with a gate insulating film 32. A gate electrode 30 is disposed in each gate trench 40. Each gate electrode 30 is insulated from the semiconductor substrate 12 by a gate insulating film 32. The upper surface of each gate electrode 30 is covered with an interlayer insulating film 62. Each gate electrode 30 is insulated from the emitter electrode 52 by the interlayer insulating film 62.

各エミッタ領域２２は、ゲートトレンチ４０ａの上端部でゲート絶縁膜３２に接している。ボディ領域２４は、各エミッタ領域２２の下側でゲート絶縁膜３２に接している。ドリフト領域２６は、ボディ領域２４の下側でゲート絶縁膜３２に接している。また、ボディ領域２４は、ゲートトレンチ４０ｂ内のゲート絶縁膜３２に接している。 Each emitter region 22 is in contact with the gate insulating film 32 at the upper end of the gate trench 40a. The body region 24 is in contact with the gate insulating film 32 below each emitter region 22. The drift region 26 is in contact with the gate insulating film 32 below the body region 24. The body region 24 is in contact with the gate insulating film 32 in the gate trench 40b.

ゲート電極３０に閾値以上の電位を印加すると、ボディ領域２４にチャネルが形成され、チャネルを介してエミッタ領域２２とドリフト領域２６が接続される。これによって、ＩＧＢＴがオンする。ゲート電極３０の電位を閾値未満に低下させると、チャネルが消失し、ＩＧＢＴがオフする。ＩＧＢＴがオフすると、ドリフト領域２６内で電位分布が発生する。ＩＧＢＴ１０では、素子範囲１４の外周端に位置するゲートトレンチ４０ｂに接するように、外周領域３４が設けられている。外周領域３４からゲートトレンチ４０ｂの周囲のドリフト領域２６に空乏層が広がる。これによって、ゲートトレンチ４０ｂ近傍における電界集中が抑制される。また、外周耐圧範囲１５内では、ＦＬＲ３６によって外周側への空乏層の進展が促進される。これによって、外周耐圧範囲１５内における電界集中が抑制される。したがって、ＩＧＢＴ１０は、高い耐圧を有する。 When a potential higher than the threshold value is applied to the gate electrode 30, a channel is formed in the body region 24, and the emitter region 22 and the drift region 26 are connected through the channel. As a result, the IGBT is turned on. When the potential of the gate electrode 30 is lowered below the threshold value, the channel disappears and the IGBT is turned off. When the IGBT is turned off, a potential distribution is generated in the drift region 26. In the IGBT 10, an outer peripheral region 34 is provided so as to be in contact with the gate trench 40 b located at the outer peripheral end of the element range 14. A depletion layer spreads from the outer peripheral region 34 to the drift region 26 around the gate trench 40b. Thereby, electric field concentration in the vicinity of the gate trench 40b is suppressed. Further, in the outer peripheral breakdown voltage range 15, the FLR 36 promotes the progress of the depletion layer toward the outer peripheral side. As a result, electric field concentration in the outer peripheral breakdown voltage range 15 is suppressed. Therefore, the IGBT 10 has a high breakdown voltage.

次に、ＩＧＢＴ１０の製造方法について説明する。まず、図３に示すように、ドリフト領域２６によって構成されている半導体基板１２（加工前の半導体基板１２）の上面１２ａに、酸化膜８０を形成する。次に、酸化膜８０上に、レジスト膜８２を形成する。次に、レジスト膜８２を、フォトリソグラフィによってパターニングする。これによって、外周領域３４及びＦＬＲ３６を形成すべき領域の上部のレジスト膜８２をメッシュ化する。なお、レジスト膜８２のメッシュ化とは、レジスト膜８２にメッシュ状の微小な開口部を設けることを意味する。図３では、メッシュ化されたレジスト膜８２を、参照符号８２ａ、８２ｂにより示している。メッシュ状の開口部の面積比率を調整することで、イオン注入時にイオン透過率を変更することができる。レジスト膜８２ｂは、レジスト膜８２ａよりも、開口部の面積比率が高く、イオン透過率が高い。レジスト膜８２ａは外周領域３４を形成すべき範囲の上部に設けられ、レジスト膜８２ｂはＦＬＲ３６を形成すべき範囲の上部に設けられる。 Next, the manufacturing method of IGBT10 is demonstrated. First, as shown in FIG. 3, an oxide film 80 is formed on the upper surface 12 a of the semiconductor substrate 12 (semiconductor substrate 12 before processing) constituted by the drift region 26. Next, a resist film 82 is formed on the oxide film 80. Next, the resist film 82 is patterned by photolithography. As a result, the resist film 82 on the upper part of the outer region 34 and the region where the FLR 36 is to be formed is meshed. Note that the meshing of the resist film 82 means that a fine mesh opening is provided in the resist film 82. In FIG. 3, the meshed resist film 82 is indicated by reference numerals 82a and 82b. By adjusting the area ratio of the mesh opening, the ion transmittance can be changed during ion implantation. The resist film 82b has a higher opening area ratio and higher ion permeability than the resist film 82a. The resist film 82a is provided above the area where the outer peripheral region 34 is to be formed, and the resist film 82b is provided above the area where the FLR 36 is to be formed.

次に、レジスト膜８２を介して、半導体基板１２に対して上側からｐ型不純物（例えば、ボロン）をイオン注入する。メッシュ化されていないレジスト膜８２は、イオンを透過しない。メッシュ化されたレジスト膜８２ａ、８２ｂは、イオンを透過する。このため、レジスト膜８２ａ、８２ｂの下部に、ｐ型不純物が注入される。ここで、レジスト膜８２ｂのイオン透過率がレジスト膜８２ａのイオン透過率よりも高いので、レジスト膜８２ｂの下部にレジスト膜８２ａの下部よりも高濃度にｐ型不純物が注入される。イオン注入が完了したら、レジスト膜８２（８２ａ、８２ｂを含む）を除去する。 Next, a p-type impurity (for example, boron) is ion-implanted into the semiconductor substrate 12 from above through the resist film 82. The resist film 82 that is not meshed does not transmit ions. The meshed resist films 82a and 82b transmit ions. Therefore, p-type impurities are implanted below the resist films 82a and 82b. Here, since the ion permeability of the resist film 82b is higher than the ion permeability of the resist film 82a, p-type impurities are implanted into the lower portion of the resist film 82b at a higher concentration than the lower portion of the resist film 82a. When the ion implantation is completed, the resist film 82 (including 82a and 82b) is removed.

次に、半導体基板１２をアニールすることで、半導体基板１２に注入されたｐ型不純物を活性化する。その結果、図４に示すように、ｐ型の外周領域３４とｐ型のＦＬＲ３６が形成される。レジスト膜８２ｂを介してｐ型不純物が注入されたＦＬＲ３６では、レジスト膜８２ａを介してｐ型不純物が注入された外周領域３４よりもｐ型不純物濃度が高くなる。アニールによってｐ型不純物を活性化させるときに、半導体基板１２の内部に存在する金属不純物が、ｐ型領域（すなわち、外周領域３４とＦＬＲ３６）内にゲッタリングされる。このとき、ｐ型不純物濃度が高いＦＬＲ３６には、より多くの金属不純物がゲッタリングされる。ＦＬＲ３６に金属不純物がゲッタリングされることで、外周領域３４周辺に存在する金属不純物の濃度が低くなる。このため、外周領域３４にゲッタリングされる金属不純物が少なくなる。このように、アニール工程において、外周領域３４への金属不純物のゲッタリングが抑制される。 Next, the semiconductor substrate 12 is annealed to activate the p-type impurity implanted into the semiconductor substrate 12. As a result, as shown in FIG. 4, a p-type outer peripheral region 34 and a p-type FLR 36 are formed. In the FLR 36 into which the p-type impurity is implanted through the resist film 82b, the p-type impurity concentration is higher than that of the outer peripheral region 34 into which the p-type impurity is implanted through the resist film 82a. When the p-type impurity is activated by annealing, the metal impurity existing inside the semiconductor substrate 12 is gettered in the p-type region (that is, the outer peripheral region 34 and the FLR 36). At this time, more metal impurities are gettered to the FLR 36 having a high p-type impurity concentration. When the metal impurities are gettered to the FLR 36, the concentration of the metal impurities existing around the outer peripheral region 34 is lowered. For this reason, metal impurities gettered to the outer peripheral region 34 are reduced. Thus, gettering of metal impurities to the outer peripheral region 34 is suppressed in the annealing process.

図５は、外周領域３４とＦＬＲ３６の深さ方向（ｚ方向）におけるｐ型不純物濃度分布を示している。図５のグラフ３４は外周領域３４のｐ型不純物濃度分布を示しており、グラフ３６はＦＬＲ３６のｐ型不純物濃度分布を示している。図５に示すように、深さゼロ（すなわち、上面１２ａの位置）から深い方に向かうにしたがって、ｐ型不純物濃度分布が徐々に低下する。何れの深さでも、ＦＬＲ３６のｐ型不純物濃度は、外周領域３４のｐ型不純物濃度よりも高い。本明細書では、深さ０．５μｍの位置のｐ型不純物濃度を、表面濃度という。本実施形態では、外周領域３４の表面濃度は約１．０×１０^１８（ｃｍ^−３）であり、ＦＬＲ３６の表面濃度は約１．０×１０^１９（ｃｍ^−３）である。 FIG. 5 shows the p-type impurity concentration distribution in the depth direction (z direction) of the outer peripheral region 34 and the FLR 36. A graph 34 in FIG. 5 shows the p-type impurity concentration distribution in the outer peripheral region 34, and a graph 36 shows the p-type impurity concentration distribution in the FLR 36. As shown in FIG. 5, the p-type impurity concentration distribution gradually decreases from the depth of zero (that is, the position of the upper surface 12a) toward the deeper side. At any depth, the p-type impurity concentration of the FLR 36 is higher than the p-type impurity concentration of the outer peripheral region 34. In this specification, the p-type impurity concentration at a depth of 0.5 μm is referred to as surface concentration. In the present embodiment, the surface concentration of the outer peripheral region 34 is approximately 1.0 × 10 ¹⁸ (cm ⁻³ ), and the surface concentration of the FLR 36 is approximately 1.0 × 10 ¹⁹ (cm ⁻³ ).

次に、半導体基板１２に対してイオン注入することによって、図６に示すように、ボディ領域２４とエミッタ領域２２を形成する。ボディ領域２４は、外周領域３４を挟んでＦＬＲ３６の反対側に、外周領域３４に接するように形成される。 Next, ion implantation is performed on the semiconductor substrate 12 to form the body region 24 and the emitter region 22 as shown in FIG. The body region 24 is formed on the opposite side of the FLR 36 across the outer peripheral region 34 so as to be in contact with the outer peripheral region 34.

次に、図７に示すように、半導体基板１２の上面１２ａを選択的にドライエッチングすることによって、ゲートトレンチ４０を形成する。ここでは、エミッタ領域２２とボディ領域２４を貫通してドリフト領域２６に達するようにゲートトレンチ４０ａを形成する。また、外周領域３４をエッチングしてゲートトレンチ４０ｂを形成する。外周領域３４に多量の金属不純物がゲッタリングされていると、金属不純物の影響によって外周領域３４を好適にエッチングすることができない。しかしながら、本実施形態では、上述したように、外周領域３４への金属不純物のゲッタリングが抑制されているので、外周領域３４を好適にエッチングすることができる。したがって、ゲートトレンチ４０ｂを好適に形成することができる。また、ＦＬＲ３６には多くの金属不純物がゲッタリングされているが、ＦＬＲ３６にはトレンチが形成されないので特に問題は生じない。 Next, as shown in FIG. 7, the gate trench 40 is formed by selectively dry-etching the upper surface 12 a of the semiconductor substrate 12. Here, the gate trench 40 a is formed so as to penetrate the emitter region 22 and the body region 24 and reach the drift region 26. Further, the outer peripheral region 34 is etched to form the gate trench 40b. If a large amount of metal impurities are gettered in the outer peripheral region 34, the outer peripheral region 34 cannot be etched favorably due to the influence of the metal impurities. However, in the present embodiment, as described above, gettering of metal impurities to the outer peripheral region 34 is suppressed, so that the outer peripheral region 34 can be suitably etched. Therefore, the gate trench 40b can be formed suitably. Further, although many metal impurities are gettered in the FLR 36, no particular problem arises because no trench is formed in the FLR 36.

次に、図８に示すように、ゲートトレンチ４０内に、ゲート絶縁膜３２とゲート電極３０を形成する。次に、従来公知の技術によって、層間絶縁膜６２、エミッタ電極５２、保護絶縁膜６０、バッファ領域２７、コレクタ領域２８、及び、コレクタ電極５６等を形成する。その後、ダイシングによってウエハをチップに分割することで、図１、２に示すＩＧＢＴ１０が完成する。 Next, as shown in FIG. 8, the gate insulating film 32 and the gate electrode 30 are formed in the gate trench 40. Next, an interlayer insulating film 62, an emitter electrode 52, a protective insulating film 60, a buffer region 27, a collector region 28, a collector electrode 56, and the like are formed by a conventionally known technique. Thereafter, the wafer is divided into chips by dicing, thereby completing the IGBT 10 shown in FIGS.

以上に説明したように、この製造方法によれば、ＦＬＲ３６に金属不純物がゲッタリングされるので、外周領域３４に金属不純物がゲッタリングされ難くなる。このため、外周領域３４をドライエッチングしてゲートトレンチ４０ｂを形成する際に、ゲートトレンチ４０ｂを好適に形成することができる。したがって、ゲートトレンチ４０ｂの形成不良による歩留まり低下を抑制することができる。この製造方法によれば、高い歩留まりでＩＧＢＴ１０を量産することができる。 As described above, according to this manufacturing method, metal impurities are gettered to the FLR 36, so that metal impurities are hardly gettered to the outer peripheral region 34. For this reason, when forming the gate trench 40b by dry-etching the outer peripheral region 34, the gate trench 40b can be suitably formed. Therefore, it is possible to suppress a decrease in yield due to poor formation of the gate trench 40b. According to this manufacturing method, the IGBT 10 can be mass-produced with a high yield.

なお、上述した実施形態では、ゲートトレンチ４０ｂが外周領域３４とボディ領域２４の境界に設けられていた。しかしながら、外周領域３４をドライエッチングしてゲートトレンチ４０ｂを形成するのであれば、ゲートトレンチ４０ｂに対して外周領域３４がどのように配置されていてもよい。 In the above-described embodiment, the gate trench 40 b is provided at the boundary between the outer peripheral region 34 and the body region 24. However, as long as the outer peripheral region 34 is dry-etched to form the gate trench 40b, the outer peripheral region 34 may be arranged in any manner with respect to the gate trench 40b.

また、上述した実施形態では、各ゲートトレンチ４０が、ｙ方向に長く伸びていた。しかしながら、各ゲートトレンチ４０が、ｘ方向に長く伸びていてもよい。 In the above-described embodiment, each gate trench 40 extends long in the y direction. However, each gate trench 40 may extend long in the x direction.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 The embodiments have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings achieves a plurality of objects at the same time, and has technical usefulness by achieving one of them.

１２：半導体基板
１４：素子範囲
１５：外周耐圧範囲
２２：エミッタ領域
２４：ボディ領域
２６：ドリフト領域
２７：バッファ領域
２８：コレクタ領域
３０：ゲート電極
３２：ゲート絶縁膜
３４：外周領域
３６：ＦＬＲ
４０：ゲートトレンチ
５２：エミッタ電極
５６：コレクタ電極
６０：保護絶縁膜
６２：層間絶縁膜 12: Semiconductor substrate 14: Element range 15: Peripheral breakdown voltage range 22: Emitter region 24: Body region 26: Drift region 27: Buffer region 28: Collector region 30: Gate electrode 32: Gate insulating film 34: Peripheral region 36: FLR
40: gate trench 52: emitter electrode 56: collector electrode 60: protective insulating film 62: interlayer insulating film

Claims

A method for manufacturing a switching element, comprising:
By injecting p-type impurities into the semiconductor substrate, the p-type outer peripheral region exposed on the surface of the semiconductor substrate, and exposed on the surface, and arranged at a position spaced from the outer peripheral region, Forming a p-type breakdown voltage region having a p-type impurity concentration higher than that of the outer peripheral region;
It is exposed on the surface, is disposed in a range shallower than the outer peripheral region and the pressure resistant region, is disposed on the opposite side of the pressure resistant region across the outer peripheral region, and is in contact with the outer peripheral region forming a p-type body region;
Forming a first gate trench and a second gate trench on the surface by dry-etching the semiconductor substrate, forming a first gate trench in a range where the body region exists; Forming a second gate trench in an existing range;
Forming a gate electrode in the first gate trench and in the second gate trench;
A manufacturing method comprising: