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JP2019102106A - 半導体装置 - Google Patents

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JP2019102106A
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弘行 ▲高▼橋
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吉田　昌弘
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Abstract

【課題】面積の増大を抑えつつ書き込み速度を向上させた半導体装置を提供する。【解決手段】本発明にかかる半導体装置は、行列状に複数配置されたメモリセル１１１と、メモリセル１１１の各行に設けられた複数のワード線１１２と、メモリセル１１１の各列に設けられた複数のビット線対１１３と、ビット線対１１３の電位差を増幅するセンスアンプ１３０と、ビット線対１１３にデータを伝達するデータ線対１４０と、データ線対１４０からデータを受け取ることを許可するカラム選択回路１７０と、複数のカラム選択回路１７０に対してカラム選択信号を送信するカラムデコーダ１５０と、カラムデコーダ１５０が複数のカラム選択回路１７０に対してカラム選択信号を送信した後に複数のセンスアンプ１３０の活性化を行うセンスアンプ制御回路１６０とを備える。【選択図】図１

Description

本発明は半導体装置に関し、例えば書き込み速度を向上させた半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの記憶装置の動作を高速化させるための提案が種々行われている。例えば、特許文献１には、書き込み動作を高速化させるため異なるカラムのメモリセルに連続してデータを書き込む技術が記載されている。
特許文献１に開示された半導体装置は、カラム選択ゲートにより選択されたメモリセルアレイのカラムのセンスアンプを、メモリセルアレイの他のカラムのセンスアンプとは独立して活性化させるセンスアンプ制御回路を有する。そして、選択されたカラムのセンスアンプの活性化は、カラム選択ゲートによるカラムの選択と同時、又はそれ以降に行われる。
特開平１０−１６２５７７号公報
しかし、特許文献１に記載されている従来技術では選択されるカラムごとに対応したセンスアンプを個別に活性化させる必要がある。そのため、かかる半導体装置は、センスアンプ制御回路をカラムごとに分離して備え、かつ、センスアンプ制御回路に対応した信号線を備えることになる。したがって、半導体装置の面積が増大するという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、
行列状に複数配置されたメモリセルと、
前記メモリセルの各行に設けられた複数のワード線と、
前記メモリセルの各列に設けられた複数のビット線対と、
前記ビット線対の電位差を増幅するセンスアンプと、
前記ビット線対にデータを伝達するデータ線対と、
前記ビット線対と前記データ線対とが接続することを許可するカラム選択回路と、
複数の前記カラム選択回路に対してカラム選択信号を送信するカラムデコーダと、
前記カラムデコーダが複数の前記カラム選択回路に対して前記カラム選択信号を送信した後に複数の前記センスアンプの活性化を行うセンスアンプ制御回路と、
を備えるものである。
前記一実施の形態によれば、面積の増大を抑えつつ書き込み速度を向上させた半導体装置を提供することが出来る。
実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる半導体装置のセンスアンプ及び周辺の回路図である。 実施の形態１にかかる半導体装置のサブアレイの回路図である。 実施の形態１にかかる半導体装置のデータ書き込み時のタイミング図である。 実施の形態１の変形例にかかる半導体装置のブロック図である。 実施の形態２にかかる第１のパターンにおけるタイミング図である。 実施の形態２にかかる第２のパターンにおけるタイミング図である。 実施の形態２にかかる第３のパターンにおけるタイミング図である。 実施の形態２にかかる第４のパターンにおけるタイミング図である。 実施の形態２にかかる半導体装置の容量比とビット線対間電位との関係を示すグラフである。 実施の形態２にかかる半導体装置の容量比とビット線対間電位との関係を示すグラフである。 実施の形態３にかかる半導体装置のブロック図である。 実施の形態３にかかる半導体装置のタイミング図である。 実施の形態４にかかる半導体装置のブロック図である。 実施の形態４にかかる半導体装置のタイミング図である。 実施の形態５にかかる半導体装置のメモリセル周辺の回路図である。 実施の形態５にかかる半導体装置のセンスアンプ周辺の回路図である。 実施の形態６にかかる半導体装置のデータ書き込み時のタイミング図である。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Central Processing Unit）、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
以降の説明において信号がＨレベルであるとは、信号がハイレベルであることを意味する。信号がハイレベルであるとは、例えば信号の電圧が電源電圧ＶＤＤであることを意味する。また、信号がＬレベルであるとは、信号がローレベルであることを意味する。信号がローレベルであるとは、例えば信号の電圧が接地電圧ＧＮＤであることを意味する。
＜実施の形態１＞
以下、図１を参照しながら実施の形態１の構成について説明する。図１は、実施の形態１にかかる半導体装置のブロック図である。
図１に示す半導体装置１００は、ＤＲＡＭ装置である。ＤＲＡＭ装置は、いずれかのワード線及びビット線対を選択することにより、対応するメモリセルにデータを記憶し、又は対応するメモリセルのデータを読み出す装置である。半導体装置１００は、主な構成として、セルアレイ１１０、ロウデコーダ１２０、センスアンプ１３０、カラムデコーダ１５０、センスアンプ制御回路１６０を少なくとも有している。
セルアレイ１１０は、行列状に複数配置されたメモリセル１１１と、メモリセル１１１の各行に設けられた複数のワード線１１２と、メモリセル１１１の各列に設けられた複数のビット線対１１３とを少なくとも含んでいる。メモリセル１１１は、ワード線とビット線に対応して設けられたＤＲＡＭ装置のメモリセルである。すなわち、メモリセル１１１はワード線１１２からゲート信号を受け取るトランジスタと、ビット線から受け取る電荷を蓄えるキャパシタとを有している。
ワード線１１２は、行列状に複数配置されたメモリセル１１１の各行に対応して設けられている。ワード線１１２は、ロウデコーダ１２０と接続し、ロウデコーダ１２０からの選択信号をメモリセル１１１に出力する。
ビット線対１１３は、ビット線１１４とビット線１１５からなる。ここで、ビット線対を構成するビット線のうち一方のビット線を、対応するメモリセル１１１に対してデータを伝達する第１ビット線とし、他方のビット線を、第１ビット線との電位差を比較するための第２ビット線とする。第１ビット線に接続されるメモリセル１１１は、活性化状態のワード線１１２により選択されている。一方、第２ビット線に接続されるメモリセル１１１は、ワード線により選択されていない。
センスアンプ１３０は、ビット線対１１３の電位差を増幅する回路である。図１に示すように、半導体装置１００は、複数のビット線対１１３に対応して複数のセンスアンプ１３０を備えている。センスアンプ１３０は、ビット線対１１３に接続している。また、センスアンプ１３０は、センスアンプ制御回路１６０に接続し、センスアンプ制御回路１６０から活性化信号ＳＡＰ及びＳＡＮを受け取る。センスアンプ１３０は、活性化信号ＳＡＰ及びＳＡＮを受け取ることにより、ビット線対１１３の電位差を増幅する。
また、複数のセンスアンプ１３０のそれぞれに対応してカラム選択回路１７０が設けられている。カラム選択回路１７０は、カラムデコーダ１５０からカラム選択信号（Ｙ０〜Ｙｎ）をそれぞれ受け取る。また、センスアンプ１３０は、カラム選択回路１７０を介してデータ線対１４０に接続している。複数のセンスアンプ１３０のうち、カラム選択信号を受け取ったカラム選択回路１７０に対応するセンスアンプ１３０は、データ線対１４０に接続し、データ線対１４０からデータを受け取る。
カラムデコーダ１５０は、読出コマンド信号（Ｒｅａｄ）又は書込コマンド信号（Ｗｒｉｔｅ）と共にアドレス信号（Ａｄｄｒｅｓｓ）を外部から受け取り、受け取ったアドレス信号に基づいて、カラム選択信号（Ｙ０〜Ｙｎ）を生成し、カラム選択回路１７０にそれぞれ出力する。また、カラムデコーダ１５０は、各コマンド信号とアドレス信号に基づいて連続したカラム選択信号を出力することが可能である。
センスアンプ制御回路１６０は、センスアンプ１３０を活性化させる。具体的には、センスアンプ制御回路１６０は、センスアンプに対するイネーブル信号ＳＥＮを外部から受け取ると、受け取ったイネーブル信号ＳＥＮに応じて、複数のセンスアンプ１３０に対して活性化信号ＳＡＰ及びＳＡＮを出力する。また、本実施の形態にかかるセンスアンプ制御回路１６０は、読出コマンド信号又は書込コマンド信号を外部から受け取り、受け取ったコマンド信号に応じて、活性化信号ＳＡＰ及びＳＡＮの出力タイミングを調節する。
つぎに、図２を参照しながら、センスアンプ１３０及び周辺回路について説明する。図２は、実施の形態１にかかる半導体装置のセンスアンプ及び周辺の回路図である。図２に示した回路図は、ビット線対１１３にセンスアンプ１３０、カラム選択回路１７０、プリチャージ回路１８０、及びデータ線対１４０が接続されている。尚、ビット線対１１３のうち、第１ビット線１１４は、ＢＬＴとも称される。また、第２ビット線１１５は、ＢＬＮとも称される。
プリチャージ回路１８０は、ビット線対１１３を予め設定された電圧にプリチャージする。予め設定された電圧は、例えば、半導体装置１００の電源電圧ＶＤＤに対する中間電圧ＨＶＤＤである。プリチャージ回路１８０は、トランジスタＰＴ、ＰＮ、ＥＱを有している。トランジスタＰＴは、ビット線ＢＬＴと電源電圧端子ＴＭとの間に設けられている。トランジスタＰＮは、ビット線ＢＬＮと電源電圧端子ＴＭとの間に設けられている。トランジスタＥＱは、ビット線ＢＬＴとビット線ＢＬＮとの間に設けられている。トランジスタＰＴ、ＰＮ、ＥＱはそれぞれＮ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。トランジスタＰＴ、ＰＮ、ＥＱのそれぞれのゲートには、プリチャージ信号ＰＤＬが供給される。プリチャージ信号ＰＤＬがＨレベルの場合、トランジスタＰＴ、ＰＮ、ＥＱは全てオンになる。そのため、ビット線対１１３はいずれも中間電圧ＨＶＤＤにプリチャージされる。一方、プリチャージ信号ＰＤＬがＬレベルの場合、トランジスタＰＴ、ＰＮ、ＥＱは全てオフになる。そのため、ビット線対１１３はいずれもプリチャージされない。
センスアンプ１３０は、ビット線対１１３の電位差、すなわちビット線ＢＬＴとビット線ＢＬＮとの電位差を増幅するための回路である。センスアンプ１３０は、トランジスタＴ１〜Ｔ４を有している。トランジスタＴ１及びＴ３はＰ型ＭＯＳＦＥＴである。トランジスタＴ２及びＴ４はＮ型ＭＯＳＦＥＴである。トランジスタＴ１及びＴ３のソースは、センスアンプ制御回路１６０から活性化信号ＳＡＰが供給される。トランジスタＴ１のゲートは、トランジスタＴ３のドレイン、ビット線ＢＬＮ、トランジスタＴ４のソース、及びトランジスタＴ２のゲートと接続している。トランジスタＴ３のゲートは、トランジスタＴ１のドレイン、ビット線ＢＬＴ、トランジスタＴ２のソース、及びトランジスタＴ４のゲートと接続している。トランジスタＴ２及びＴ４のドレインは、センスアンプ制御回路１６０から活性化信号ＳＡＮが供給される。
カラム選択回路１７０は、カラムデコーダ１５０から供給される信号に応じて、ビット線対１１３とデータ線対１４０とを接続し、又は切断する回路である。カラム選択回路１７０は、カラム選択ゲートＹＴ及びＹＮを有している。カラム選択ゲートＹＴ及びＹＮは、いずれもＮ型ＭＯＳＦＥＴである。カラム選択ゲートＹＴ及びＹＮは、カラムデコーダ１５０からカラム選択信号Ｙが供給される。カラムデコーダ１５０からカラム選択信号ＹとしてＨレベルの信号が供給されると、カラム選択回路１７０は、データ線ＤＴとビット線ＢＬＴとを接続し、データ線ＤＮとビット線ＢＬＮとを接続する。一方、カラムデコーダ１５０からカラム選択信号ＹとしてＬレベルの信号が供給されると、カラム選択回路１７０は、データ線ＤＴとビット線ＢＬＴとを切断するとともに、データ線ＤＮとビット線ＢＬＮとを切断する。
データ線対１４０は、例えばメモリセル１１１にデータを書き込む場合に、データ出力回路（不図示）から供給されるデータをビット線対１１３に伝達する。あるいは、データ線対１４０は、例えばメモリセル１１１のデータを読み出す場合に、ビット線対１１３のデータを外部に伝達する。
次に、図３を参照しながら、セルアレイが有するサブアレイの例について説明する。図３は、実施の形態１にかかる半導体装置のサブアレイの回路図である。図３に示すサブアレイ１１６は、図１を参照しながら説明したメモリセル１１１、ワード線１１２、ビット線対１１３、センスアンプ１３０をそれぞれ複数有している。
メモリセル１１１は、行列状に配置され、各メモリセル１１１は、図３において縦線として示したワード線１１２（ＷＬ０〜ＷＬ１）と接続している。また、各メモリセル１１１は、図３において横線として示したビット線対１１３の内第１ビット線１１４又は第２ビット線１１５のいずれかと接続している。
ビット線対１１３のうち、ワード線１１２により選択されるメモリセル１１１に接続しているものは、第１ビット線１１４である。図３においてワード線１１２のうち、ＷＬ１が活性化されている。そのため、ＷＬ１に対応するメモリセル１１１に接続しているビット線ＢＬＴ００〜ＢＬＴ３０、及びＢＬＴ０ｎ〜ＢＬＴ３ｎは、第１ビット線１１４である。一方、図３においてワード線１１２のうち、ＷＬ０及びＷＬ２は非選択である。そのため、ＷＬ０及びＷＬ２に対応するメモリセル１１１に接続しているビット線ＢＬＮ００〜ＢＬＮ３０、ＢＬＮ０ｎ〜ＢＬＮ３ｎは、第２ビット線１１５である。
尚、非選択のワード線ＷＬ２と交差するビット線ＢＬＮ００とビット線ＢＬＮ２０との間には、ビット線１１７が設けられている。同様に、ビット線ＢＬＮ０ｎとビット線ＢＬＮ２ｎとの間には、ビット線１１７が設けられている。ビット線１１７は、選択されていないカラムに対応するビット線である。このように、第２ビット線１１５は、選択されていないカラムに対応するビット線と隣接している。
このように、一のビット線対のうち、ワード線１１２により選択されているメモリセルに接続しているものは、第１ビット線となる。そして、第１ビット線に対応したセンスアンプ１３０に接続し、第１ビット線と電位差を比較するためのビット線は、第２ビット線となる。つまり、ワード線１１２の活性化状態を切り替えることにより、ビット線対の第１ビット線と第２ビット線とは入れ替わる。
一のセンスアンプ１３０は、一のビット線対１１３、すなわち、第１ビット線１１４と、第２ビット線１１５と、それぞれ接続している。例えば図３においてセンスアンプのＳＡ００は、第１ビット線であるＢＬＴ００と、第２ビット線であるＢＬＮ００と接続している。
また、一のセンスアンプ１３０は、一のデータ線対１４０と接続している。例えば図３においてセンスアンプのＳＡ００は、データ線対１４０からデータＤＴ０及びＤＮ０を受け取る。また、センスアンプ１３０は、カラムデコーダ１５０から供給されるカラム選択信号を受け取る。例えば、センスアンプのＳＡ００は、カラム選択信号Ｙ０を受け取ると、カラム選択ゲートがオンになる。そして、データ線対ＤＴ０／ＤＮ０とビット線対ＢＬＴ００／ＢＬＮ００とが接続される。また、複数のセンスアンプ１３０は、共通の一のデータ線対１４０に接続される。例えば図３において、センスアンプＳＡ００〜センスアンプＳＡ０ｎは、それぞれ異なるカラム選択信号Ｙ０〜Ｙｎにより選択され、選択されたセンスアンプがデータ線対ＤＴ０／ＤＮ０に接続される。
また、センスアンプ１３０は、センスアンプ制御回路１６０に接続し、活性化信号又は非活性化信号であるＳＡＰ、ＳＡＮ、ＥＱをそれぞれ受け取る。センスアンプ１３０はセンスアンプ制御回路１６０から活性化信号を受け取ると、かかるセンスアンプ１３０が接続しているビット線対の電位差を増幅する。
図３に示すサブアレイ１１６は、一のカラム選択信号によって四つのカラム選択ができるようになっている。換言すると、カラムデコーダ１５０は、一のカラム選択信号を四つのカラム選択ゲート（不図示）に対して出力。すなわち、４ビットデータを扱う構成となっている。例えば、カラム選択信号Ｙ０は、ビット線対のＢＬＴ００及びＢＬＮ００と、ビット線対のＢＬＴ１０及びＢＬＮ１０と、ビット線対のＢＬＴ２０及びＢＬＮ２０と、ビット線対のＢＬＴ３０及びＢＬＮ３０とに対応するカラム選択ゲートに対して出力される。同様に、カラム選択信号Ｙｎは、ビット線対のＢＬＴ０ｎ及びＢＬＮ０ｎと、ビット線対のＢＬＴ１ｎ及びＢＬＮ１ｎと、ビット線対のＢＬＴ２ｎ及びＢＬＮ２ｎと、ビット線対のＢＬＴ３ｎ及びＢＬＮ３ｎとに対応するカラム選択ゲートに対して出力される。
セルアレイ１１０は、図３に示すようなサブアレイ１１６を複数有する構成である。すなわち、半導体装置１００は、複数のメモリセル１１１と複数のセンスアンプ１３０とが配列され、複数のセンスアンプ１３０に接続した一のセンスアンプ制御回路１６０を有するサブアレイ１１６を複数備える。このような構成により、半導体装置１００は、面積の増大を抑えることが出来る。
次に、図４を参照しながら、半導体装置１００の動作について説明する。図４は、実施の形態１にかかる半導体装置のデータ書き込み時のタイミング図である。実施の形態１にかかる半導体装置は、連続カラム選択を行うものである。すなわち、一のワード線選択に対して複数のカラム選択を行う。図４は説明を単純化するために、図３に示したサブアレイ１１６の内、ワード線ＷＬ１に接続される二つのメモリセルＭＣ００、ＭＣ０ｎであって共通のデータ線対ＤＴ０／ＤＮ０を介してデータを書き込む場合を示している。メモリセルＭＣ００は、ビット線対ＢＬ００を構成するビット線ＢＬＴ００およびＢＬＮ００のうち第１のビット線であるＢＬＴ００に接続されているものとする。メモリセルＭＣ０ｎはビット線ＢＬ０ｎを構成するビット線ＢＬＴ０ｎおよびＢＬＮ０ｎのうち第１のビット線であるＢＬＴ０ｎに接続されているものとする。メモリセルＭＣ００は、メモリセルＭＣ００は、図３において、ビット線ＢＬＴ００とワード線ＷＬ１とが交差する位置に配置されたメモリセルに相当する。同様に、メモリセルＭＣ０ｎは、図３において、ビット線ＢＬＴ０ｎとワード線ＷＬ１とが交差する位置に配置されたメモリセルに相当する。
図４の例では、カラム選択信号Ｙ０およびＹｎが順次活性化され、メモリセルのＭＣ００に対して、データ“０”からデータ“１”に書き換える処理を行い、メモリセルのＭＣ０ｎに対して、データ“１”からデータ“０”に書き換える処理を行う例を説明する。尚、以降の説明において、メモリセルに対してデータ“０”を書き込むとは、メモリセルが有しているキャパシタの電圧をＬレベルに遷移させることをいう。また、以降の説明において、メモリセルに対してデータ“１”を書き込むとは、メモリセルが有しているキャパシタの電圧をＨレベルに遷移させることをいう。
まず、初期状態として、時刻ｔ０より前に、プリチャージ回路１８０は、ビット線対ＢＬ００及びＢＬ０ｎに対して中間電圧ＨＶＤＤをプリチャージしている。また、ワード線ＷＬ１の電圧はＬレベルである。また、センスアンプに対するイネーブル信号ＳＥＮはＬレベルであるため、センスアンプ１３０は活性化されていない。カラム選択信号Ｙ０及びＹｎはいずれもＬレベルである。すなわち、データ線対１４０と、ビット線対のＢＬ００及びＢＬ０ｎとはいずれも非導通状態である。なお、データ線対１４０の電圧はいずれも中間電圧ＨＶＤＤである。
時刻ｔ０に、プリチャージ信号ＰＤＬは、ＨレベルからＬレベルに遷移する。これにより、ビット線ＢＬＴ００、ＢＬＮ００、ＢＬＴ０ｎ、及びＢＬＮ０ｎはそれぞれフローティング状態になる。また、時刻ｔ０において、データ線対１４０のうち、データ線ＤＮ０の電圧レベルは、Ｌレベルに遷移する。
次に、時刻ｔ１において、ワード線ＷＬ１の電圧は、ＬレベルからＨレベルに遷移する。ワード線ＷＬ１の電圧がＨレベルになることにより、メモリセルＭＣ００及びＭＣ０ｎに保持されたデータに応じてそれぞれのビット線電位が変化する。また、カラム選択信号Ｙ０は、ＬレベルからＨレベルに遷移する。これにより、メモリセルＭＣ００に対応するカラム選択ゲートはオンになる。したがって、データ線ＤＴ０は、ビット線ＢＬＴ００と接続状態となる。同時に、データ線ＤＮ０は、ビット線ＢＬＮ００と接続状態となる。つまり、中間電圧ＨＶＤＤであったビット線ＢＬＮ００は、Ｌレベルのデータ線ＤＮ０と接続する。そのため、ビット線ＢＬＮ００の電圧は、チャージシェアにより下降を開始する。一方、中間電圧ＨＶＤＤのビット線ＢＬＴ００は、中間電圧ＨＶＤＤのデータ線ＤＴ０と接続する。そのため、ビット線ＢＬＴ００の電圧は、中間電圧ＨＶＤＤに維持される。
また、ワード線ＷＬ１の電圧がＨレベルに遷移すると、メモリセルのＭＣ０ｎはデータ“１”を保持しているため、メモリセルＭＣ０ｎに接続するビット線ＢＬＴ０ｎの電圧はチャージシェアにより中間電圧ＨＶＤＤから徐々に上昇する。
次に、時刻ｔ２において、カラム選択信号Ｙ０はＨレベルからＬレベルに遷移する。カラム選択信号Ｙ０がＬレベルに遷移することにより、ビット線ＢＬＮ００は、データ線ＤＮ０との接続を遮断する。すなわち、ビット線ＢＬＮ００の電圧は下降が止まり、かかる電圧が維持される。一方、ビット線ＢＬＴ００は、対応するメモリセルＭＣ００がデータ“０”を保持していたため、ビット線ＢＬＴ００の電圧は、チャージシェアにより徐々に下降を開始する。
次に、時刻ｔ３において、カラム選択信号Ｙ１がＬレベルからＨレベルに遷移する。これにより、メモリセルＭＣ０ｎのカラム選択ゲートはオンになる。したがって、データ線ＤＴ０とビット線ＢＬＴ０ｎとが接続状態となる。同時に、データ線ＤＮ０とビット線ＢＬＮ０ｎとが接続状態となる。尚、データ線ＤＴ０及びデータ線ＤＮ０は、時刻ｔ２と時刻ｔ３との間に、電圧を反転させている。電圧が中間電圧ＨＶＤＤから徐々に上昇していたビット線ＢＬＴ０ｎは、Ｌレベルのデータ線ＤＴ０と接続する。したがって、ビット線ＢＬＴ０ｎの電圧は、チャージシェアにより下降を開始する。一方、中間電圧ＨＶＤＤのビット線ＢＬＮ０ｎは、中間電圧ＨＶＤＤのデータ線ＤＮ０と接続する。そのため、ビット線ＢＬＮ０ｎの電圧は、中間電圧ＨＶＤＤに維持される。
次に、時刻ｔ４において、カラム選択信号Ｙ１はＨレベルからＬレベルに遷移する。カラム選択信号Ｙ１がＬレベルに遷移することにより、ビット線ＢＬＴ０ｎは、データ線ＤＴとの接続を遮断する。尚、Ｌレベルのデータ線ＤＴの電圧は、カラム選択信号Ｙ１がＬレベルになった後に、中間電圧ＨＶＤＤに遷移する。
同じく時刻ｔ４において、センスアンプに対するイネーブル信号ＳＥＮは、ＬレベルからＨレベルに遷移する。これにより、複数のセンスアンプ１３０は活性化する。すなわち、メモリセルのＭＣ００に対応するセンスアンプ１３０は、ビット線ＢＬＴ００とビット線ＢＬＮ００との電位差を増幅する。これにより、メモリセルのＭＣ０はデータ“０”からデータ“１”に書き換えられる。同時に、メモリセルのＭＣ０ｎに対応するセンスアンプ１３０は、ビット線ＢＬＴ０ｎとビット線ＢＬＮ０ｎとの電位差を増幅する。これにより、メモリセルのＭＣ０ｎはデータ“１”からデータ“０”に書き換えられる。
次に、メモリセルのＭＣ００及びＭＣ０ｎのデータが書きかえられた後、時刻ｔ５に、ワード線ＷＬ１の電圧がＨレベルからＬレベルに遷移する。これにより、メモリセルのＭＣ００及びＭＣ０ｎは非選択となる。同時に、プリチャージ信号ＰＤＬは、ＬレベルからＨレベルに遷移する。これにより、ビット線ＢＬＴ００、ＢＬＮ００、ＢＬＴ０ｎ、及びＢＬＮ０ｎの電圧はそれぞれ中間電圧ＨＶＤＤに遷移する。また、センスアンプ１３０に対するイネーブル信号はＨレベルからＬレベルに遷移する。これによりセンスアンプ１３０は非活性化状態となる。
以上のように、本実施の形態における半導体装置１００は、カラムを選択しビット線対に対してデータを書き込んだあとにセンスアンプの活性化を行う方式（アーリーライト方式）が採用されている。さらに、本実施の形態における半導体装置１００は、カラムデコーダ１５０が複数のカラム選択ゲートに対して対応するカラム選択信号を順次供給した後に、対応する複数のセンスアンプ１３０の活性化を行う。例えば、図４の時刻ｔ４において、先にカラム選択信号が供給されたカラムに対応するビット線ＢＬＴ００とビット線ＢＬＮ００との電位差は、センスアンプ１３０が増幅可能な大きさであればよい。そのため、カラムデコーダ１５０は、データ線対に接続した第１ビット線または第２ビット線の電圧が、データ線対と同じ電圧になる前にカラム選択信号の出力を切り替えることができる。したがって、カラム選択信号がＨレベルに遷移している時間を短くすることが可能である。また、半導体装置１００は、複数のセンスアンプ１３０を同時に活性化させることができる。そのため、半導体装置１００は、センスアンプごとにセンスアンプ制御回路を設ける必要がない。このような構成により、実施の形態１は、面積の増大を抑えつつ書き込み速度を向上させた半導体装置を提供することが出来る。
また、図４に示したように、データ線ＤＴ０及びデータ線ＤＮ０は、ビット線対に、ビット線対のプリチャージ電位と同じか、又はプリチャージ電位より低い電位を伝達する。つまり、メモリセルにデータ“１”を書き込む場合は、データ線ＤＴ０を中間電圧とし、データ線ＤＮ０をＬレベルにする。また、メモリセルにデータ“０”を書き込む場合は、データ線ＤＮ０を中間電圧とし、データ線ＤＴ０をＬレベルにする。このようなデータ線の電位をビット線に伝達することで第１ビット線１１４と第２ビット線１１５とに電位差をつけ、センスアンプ１３０により、かかる電位差を増幅させて書込み動作を行う。これにより、実施の形態１にかかる半導体装置１００は、カラム選択信号を昇圧する昇圧回路が不要になる。なお、データ線ＤＴ０及びデータ線ＤＮ０の波形パタンはこれに限定されない。メモリセルにデータ”１”を書き込む場合に、データ線ＤＴ０をＨレベルとし、データ線ＤＮ０をＬレベルとしてもよい。また、メモリセルにデータ”０”を書き込む場合は、データ線ＤＴ０をＬレベルとし、データ線ＤＮ０をＨレベルとしてもよい。また、データ線のプリチャージ電位をＨレベルとしても、中間電圧ＨＶＤＤとしてもよい。
＜実施の形態１の変形例＞
図５を参照しながら、実施の形態１の変形例について説明する。図５は、実施の形態１の変形例にかかる半導体装置のブロック図である。図５に示す半導体装置１０１は、タイミング制御回路１９０を有している点において、図１に示した半導体装置１００と異なる。
タイミング制御回路１９０は、カラムデコーダ１５０がカラム選択信号の送信を終了するタイミングと、センスアンプ制御回路１６０が複数のセンスアンプ１３０を活性化させるタイミングとを制御する。カラムデコーダ１５０は、タイミング制御回路１９０から受け取ったコマンド信号に基づき、カラム選択信号を出力する。また、センスアンプ制御回路１６０は、タイミング制御回路１９０により、カラム選択信号の出力が終了した後に、複数のセンスアンプ１３０を活性化させる。
具体的には、例えば、タイミング制御回路１９０は、カラムデコーダ１５０に対して書き込み処理を行うためのカラム選択を指示する。そして、書き込み処理のためのカラム選択が終了する時間に応じて、センスアンプ制御回路１６０に対して、センスアンプ１３０を活性化する指示を出力する。書き込み処理のためのカラム選択が終了する時間は、タイミング制御回路１９０がクロックをカウントすることにより、予め設定された時間が経過することを監視してもよい。また、タイミング制御回路１９０は、カラムデコーダ１５０からフィードバック信号をタイミング制御回路１９０に対して出力することをトリガとして動作してもよい。当該フィードバック信号は、カラムデコーダ１５０によって、カラム選択が終了したことを判定した結果を用いて生成されてもよい。また、カラム選択が終了したことを判定するために、例えば、カラムアドレスが一定期間入力されないことを検出してもよい。また、タイミング制御回路１９０は、カラム選択信号の出力が終了すると共に、センスアンプ１３０に対するイネーブル信号を、センスアンプ制御回路１６０に対して出力してもよい。
また、タイミング制御回路１９０は、バーストモードによる書き込みにおけるタイミング制御をおこなってもよい。例えば、タイミング制御回路１９０により、カラムデコーダ１５０は、バースト処理に伴うカラム選択信号を出力する。また、タイミング制御回路１９０により、センスアンプ制御回路１６０は、バースト処理に伴うカラム選択信号の出力が終了した後に、複数のセンスアンプ１３０を活性化させる。
このような構成により、半導体装置１０１は、面積の増大を抑えつつ、書き込み速度を向上させることができる。
＜実施の形態２＞
次に、図６〜１１を参照しながら、実施の形態２について説明する。発明者らは、実施の形態１において説明したアーリーライト方式を採用した半導体装置について、書き込み速度を最適化するための検討をおこなった。発明者らは、かかる半導体装置において、ワード選択信号がＨレベルに遷移し、選択されたワード線に対応する複数のビット線対にカラム選択信号が送信された後に、センスアンプにより増幅が行われるまでの、ビット線対の電圧の推移を調査した。以下に、かかる調査のうち４つのパターンについて詳細を説明する。
尚、以降に示す図６〜９では、主要な信号として、ワード線ＷＬの選択信号、カラム選択信号Ｙｎ、及びセンスアンプに対するイネーブル信号ＳＥをそれぞれ例示している。また、それぞれのパターンに対応する任意のメモリセルをメモリセルＭＣｎとして、メモリセルＭＣｎの電圧ＶＭＣ、メモリセルＭＣｎに対応する第１ビット線ＢＬＴｎの電圧、第１ビット線ＢＬＴｎに対応する参照電圧を有する第２ビット線ＢＬＮｎの電圧をそれぞれ例示している。プリチャージ電圧やデータ線対などの信号は省略されているが、省略されている信号は、図４を参照しながら説明した場合と同様に、適宜機能している。また、図６〜９は、時刻ｔｓから時刻ｔｅまでの間における４つのパターンにそれぞれ着目して信号波形を示しているが、これらは複数のメモリセルを書き換える一連の動作のうち、着目するメモリセルに関連するパターンのみを示したものである。
図６は、実施の形態２にかかる第１のパターンにおけるタイミング図である。第１のパターンは、カラムデコーダが出力するカラム選択信号のうちの初期段階のカラム選択信号によりメモリセルがデータ“１”からデータ“０”に書き換えられる場合のビット線対の電圧を示している。すなわち、第１パターンでは、メモリセルの電圧ＶＭＣは、ＨレベルからＬレベルに書き換えられる。尚、初期段階とは、例えば、カラムデコーダが連続して出力するカラム選択信号の内、開始時刻から１０パーセントが経過した時点までをいう。
まず、時刻ｔｓにおいて、ワード線ＷＬの選択信号がＬレベルからＨレベルに遷移する。これによりメモリセルＭＣｎのゲート信号がオン状態になる。そのため、メモリセルＭＣｎの電圧ＶＭＣは、Ｈレベルから徐々に下降する。
次に、時刻ｔ１１において、カラム選択信号ＹｎがＬレベルからＨレベルに遷移する。これによりメモリセルＭＣｎに対応するビット線対に対応するカラム選択ゲートがオン状態となる。そのため、メモリセルＭＣｎに対応するビット線対はデータ線対と接続する。第１パターンでは、メモリセルＭＣｎをデータ“０”に書き換えるため、データ線対により、第１ビット線ＢＬＴｎの電圧が下げられる。一方、第２ビット線ＢＬＮｎの電圧は、中間電圧ＨＶＤＤを維持される。
次に、時刻ｔ１２に、カラム選択信号ＹｎはＨレベルからＬレベルに遷移する。第１ビット線ＢＬＴｎの電圧は、電圧Ｖｗまで下降している。一方、メモリセルＭＣｎの電圧ＶＭＣはＨレベルから下降しているものの、第１ビット線ＢＬＴｎの電圧Ｖｗより高い。そのため、時刻ｔ１２以降、メモリセルＭＣｎの電圧ＶＭＣと第１ビット線ＢＬＴｎの電圧は、チャージシェアにより互いに近づくように推移する。すなわち、メモリセルＭＣｎの電圧ＶＭＣは下降し、第１ビット線ＢＬＴｎの電圧は上昇する。時刻ｔ１２から所定の時間が経過すると、メモリセルＭＣｎの電圧ＶＭＣと、第１ビット線ＢＬＴｎの電圧とは同じ値となる。
次に、時刻ｔｅまでに、カラムデコーダ１５０が全ての対応するカラム選択信号の送信を終了する。そして、時刻ｔｅに、センスアンプに対するイネーブル信号ＳＥがＬレベルからＨレベルに遷移する。これにより、ワード線ＷＬの選択信号に対応する複数のセンスアンプ１３０が活性化される。センスアンプ１３０が活性化されることにより、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎの電位差は増幅される。そして、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎの電位差が増幅されると、メモリセルＭＣｎの電圧ＶＭＣはＬレベルに下降する。
時刻ｔｅにおいて、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎとの電位差は、ΔＶである。ΔＶの値が予め設定された値より大きい場合、センスアンプ１３０は、かかる電位差を正しく増幅させることが出来る。一方、ΔＶの値が予め設定された値より大きくない場合、センスアンプ１３０は、かかる電位差を正しく増幅させることが出来ない。つまり、時刻ｔ１２における電圧Ｖｗが時刻ｔｅまでに上昇することを考慮したうえで、カラム選択信号Ｙｎの活性化期間を設定するとよい。
図７は、実施の形態２にかかる第２のパターンにおけるタイミング図である。第２のパターンは、カラムデコーダが出力するカラム選択信号のうちの末期段階のカラム選択信号によりメモリセルがデータ“１”からデータ“０”に書き換えられる場合のビット線対の電圧を示している。すなわち、第２パターンでは、メモリセルの電圧ＶＭＣは、ＨレベルからＬレベルに書き換えられる。尚、末期段階とは、例えば、カラムデコーダが連続して出力するカラム選択信号の内、終了時刻から１０パーセントが遡った時点以降をいう。
まず、時刻ｔｓに、ワード線ＷＬの選択信号がＬレベルからＨレベルに遷移する。これによりメモリセルＭＣｎのゲート信号がオン状態になる。そのため、メモリセルＭＣｎの電圧ＶＭＣは、Ｈレベルから徐々に下降する。一方、第１ビット線ＢＬＴｎの電圧は、チャージシェアにより、中間電圧ＨＶＤＤから徐々に上昇する。そして、時刻ｔｓから所定の時間が経過すると、メモリセルＭＣｎの電圧ＶＭＣと、第１ビット線ＢＬＴｎの電圧とは同じ値となる。
次に、時刻ｔ２１に、カラム選択信号ＹｎがＬレベルからＨレベルに遷移する。これによりメモリセルＭＣｎに対応するビット線対に対応するカラム選択ゲートがオン状態となる。そのため、メモリセルＭＣｎに対応するビット線対はデータ線対と接続する。第２パターンでは、メモリセルＭＣｎをデータ“０”に書き換えるため、データ線対により、第１ビット線ＢＬＴｎの電圧が下げられる。一方、第２ビット線ＢＬＮｎの電圧は中間電圧ＨＶＤＤを維持される。
次に、時刻ｔ２２に、カラム選択信号ＹｎはＨレベルからＬレベルに遷移する。第１ビット線ＢＬＴｎの電圧は、電圧Ｖｗまで下降している。一方、メモリセルＭＣｎの電圧ＶＭＣはＨレベルから下降しているものの、第１ビット線ＢＬＴｎの電圧Ｖｗより高い。そのため、時刻ｔ２２以降、メモリセルＭＣｎの電圧ＶＭＣと第１ビット線ＢＬＴｎの電圧は、チャージシェアにより互いに近づくように推移する。すなわち、メモリセルＭＣｎの電圧ＶＭＣは下降し、第１ビット線ＢＬＴｎの電圧は上昇する。時刻ｔ２２から所定の時間が経過すると、メモリセルＭＣｎの電圧ＶＭＣと、第１ビット線ＢＬＴｎの電圧とは同じ値となる。
次に、時刻ｔｅまでに、カラムデコーダ１５０が全ての対応するカラム選択信号の送信を終了する。そして、時刻ｔｅに、センスアンプに対するイネーブル信号ＳＥがＬレベルからＨレベルに遷移する。これにより、ワード線ＷＬの選択信号に対応する複数のセンスアンプ１３０が活性化される。センスアンプ１３０が活性化されることにより、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎの電位差は増幅される。そして、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎの電位差が増幅されると、メモリセルＭＣｎの電圧ＶＭＣはＬレベルに下降する。
時刻ｔｅにおいて、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎとの電位差は、ΔＶである。ΔＶの値が予め設定された値より大きい場合、センスアンプ１３０は、かかる電位差を正しく増幅させることが出来る。一方、ΔＶの値が予め設定された値より大きくない場合、センスアンプ１３０は、かかる電位差を正しく増幅させることが出来ない。つまり、時刻ｔ２２における電圧Ｖｗが時刻ｔｅまでに上昇することを考慮したうえで、カラム選択信号Ｙｎの長さを設定するとよい。
図８は、実施の形態２にかかる第３のパターンにおけるタイミング図である。第３のパターンは、カラムデコーダが出力するカラム選択信号のうちの初期段階のカラム選択信号によりメモリセルがデータ“０”からデータ“１”に書き換えられる場合のビット線対の電圧を示している。すなわち、第３パターンでは、メモリセルの電圧ＶＭＣは、ＬレベルからＨレベルに書き換えられる。
まず、時刻ｔｓに、ワード線ＷＬの選択信号がＬレベルからＨレベルに遷移する。これによりメモリセルＭＣｎのゲート信号がオン状態になる。そのため、メモリセルＭＣｎの電圧ＶＭＣは、Ｌレベルから徐々に上昇する。一方、第１ビット線ＢＬＴｎの電圧は、チャージシェアにより、中間電圧ＨＶＤＤから徐々に下降する。
次に、時刻ｔ３１に、カラム選択信号ＹｎがＬレベルからＨレベルに遷移する。これによりメモリセルＭＣｎに対応するビット線対に対応するカラム選択ゲートがオン状態となる。そのため、メモリセルＭＣｎに対応するビット線対はデータ線対と接続する。第３パターンでは、メモリセルＭＣｎをデータ“１”に書き換えるため、データ線対により、第２ビット線ＢＬＮｎの電圧が下げられる。一方、第１ビット線ＢＬＴｎは、データ線から中間電圧ＨＶＤＤを供給されるため、中間電圧ＨＶＤＤまで上昇する。
次に、時刻ｔ３２に、カラム選択信号ＹｎはＨレベルからＬレベルに遷移する。第２ビット線ＢＬＮｎの電圧は、電圧Ｖｗまで下降しており、この電圧が維持される。一方、メモリセルＭＣｎの電圧ＶＭＣはＬレベルから上昇しているものの、第１ビット線ＢＬＴｎの電圧より低い。そのため、時刻ｔ３２以降、メモリセルＭＣｎの電圧ＶＭＣと第１ビット線ＢＬＴｎの電圧は、チャージシェアにより互いに近づくように推移する。すなわち、メモリセルＭＣｎの電圧ＶＭＣは上昇し、第１ビット線ＢＬＴｎの電圧は下降する。時刻ｔ３２から所定の時間が経過すると、メモリセルＭＣｎの電圧ＶＭＣと、第１ビット線ＢＬＴｎの電圧とは同じ値となる。
次に、時刻ｔｅまでに、カラムデコーダ１５０が全ての対応するカラム選択信号の送信を終了する。そして、時刻ｔｅに、センスアンプに対するイネーブル信号ＳＥがＬレベルからＨレベルに遷移する。これにより、ワード線ＷＬの選択信号に対応する複数のセンスアンプ１３０が活性化される。センスアンプ１３０が活性化されることにより、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎの電位差は増幅される。そして、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎの電位差が増幅されると、メモリセルＭＣｎの電圧ＶＭＣはＨレベルに上昇する。
時刻ｔｅにおいて、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎとの電位差は、ΔＶである。ΔＶの値が予め設定された値より大きい場合、センスアンプ１３０は、かかる電位差を正しく増幅させることが出来る。一方、ΔＶの値が予め設定された値より大きくない場合、センスアンプ１３０は、かかる電位差を正しく増幅させることが出来ない。つまり、時刻ｔ３２における第１ビット線ＢＬＴｎの電圧が時刻ｔ３までに下降することを加味したうえで、カラム選択信号Ｙｎの長さを設定するとよい。
図９は、実施の形態２にかかる第４のパターンにおけるタイミング図である。第４のパターンは、カラムデコーダが出力するカラム選択信号のうちの末期段階のカラム選択信号によりメモリセルがデータ“０”からデータ“１”に書き換えられる場合のビット線対の電圧を示している。すなわち、第３パターンでは、メモリセルの電圧ＶＭＣは、ＬレベルからＨレベルに書き換えられる。
まず、時刻ｔｓに、ワード線ＷＬの選択信号がＬレベルからＨレベルに遷移する。これによりメモリセルＭＣｎのゲート信号がオン状態になる。そのため、メモリセルＭＣｎの電圧ＶＭＣは、Ｌレベルから徐々に上昇する。一方、第１ビット線ＢＬＴｎの電圧は、チャージシェアにより、中間電圧ＨＶＤＤから徐々に下降する。
次に、時刻ｔ４１に、カラム選択信号ＹｎがＬレベルからＨレベルに遷移する。これによりメモリセルＭＣｎに対応するビット線対に対応するカラム選択ゲートがオン状態となる。そのため、メモリセルＭＣｎに対応するビット線対はデータ線対と接続する。第４パターンでは、メモリセルＭＣｎをデータ“１”に書き換えるため、データ線対により、第２ビット線ＢＬＮｎの電圧が下げられる。一方、第１ビット線ＢＬＴｎは、データ線から中間電圧ＨＶＤＤを供給されるため、中間電圧ＨＶＤＤまで上昇する。
次に、時刻ｔ４２に、カラム選択信号ＹｎはＨレベルからＬレベルに遷移する。第２ビット線ＢＬＮｎの電圧は、電圧Ｖｗまで下降しており、この電圧が維持される。一方、メモリセルＭＣｎの電圧ＶＭＣはＬレベルから上昇しているものの、第１ビット線ＢＬＴｎの電圧より低い。そのため、時刻ｔ４２以降、メモリセルＭＣｎの電圧ＶＭＣと第１ビット線ＢＬＴｎの電圧は、チャージシェアにより互いに近づくように推移する。すなわち、メモリセルＭＣｎの電圧ＶＭＣは上昇し、第１ビット線ＢＬＴｎの電圧は下降する。時刻ｔ４２から所定の時間が経過すると、メモリセルＭＣｎの電圧ＶＭＣと、第１ビット線ＢＬＴｎの電圧とは同じ値となる。
次に、時刻ｔｅまでに、カラムデコーダ１５０が全ての対応するカラム選択信号の送信を終了する。そして、時刻ｔｅに、センスアンプに対するイネーブル信号ＳＥがＬレベルからＨレベルに遷移する。これにより、ワード線ＷＬの選択信号に対応する複数のセンスアンプ１３０が活性化される。センスアンプ１３０が活性化されることにより、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎの電位差は増幅される。そして、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎの電位差が増幅されると、メモリセルＭＣｎの電圧ＶＭＣはＨレベルに上昇する。
時刻ｔｅにおいて、第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎとの電位差は、ΔＶである。ΔＶの値が予め設定された値より大きい場合、センスアンプ１３０は、かかる電位差を正しく増幅させることが出来る。一方、ΔＶの値が予め設定された値より大きくない場合、センスアンプ１３０は、かかる電位差を正しく増幅させることが出来ない。つまり、時刻ｔ４２における第１ビット線ＢＬＴｎの電圧が時刻ｔｅまでに下降することを加味したうえで、カラム選択信号Ｙｎの長さを設定するとよい。
次に、図１０及び図１１を参照しながら、カラム選択信号Ｙｎの活性化期間と、セルアレイの容量との関係を検討した結果を説明する。発明者らは、カラム選択信号Ｙｎの開始時刻、カラム選択信号Ｙｎの活性化期間、及び第１ビット線ＢＬＴｎに接続するメモリセルの数等をパラメータとして更に検討を進めた。図１０は、実施の形態２にかかる半導体装置の容量比とビット線対間電位との関係を示すグラフである。図１０において、縦軸は図６〜図９に示した時刻ｔ３における第１ビット線ＢＬＴｎと第２ビット線ＢＬＮｎとの電位差ΔＶである。すなわち、縦軸に示したΔＶは、センスアンプ１３０が増幅する直前のビット線対間の電位差である。図１０において、横軸は、第１ビット線ＢＬＴｎの浮遊容量Ｃｂとメモリセルの容量Ｃｓとの容量比Ｃｂ／Ｃｓである。より具体的には、容量比Ｃｂ／Ｃｓは、第１ビット線ＢＬＴｎの浮遊容量Ｃｂを第１ビット線ＢＬＴｎに接続するメモリセルの容量Ｃｓで除した値である。尚、図１０に示したデータは半導体装置の電源電圧ＶＤＤが１．０Ｖの場合である。
図１０において、実線で示した曲線ＨＬ１は、カラム選択信号Ｙｎの活性化期間が後述のＨＬ３、ＨＬ４の場合より短く、且つ、カラムデコーダが出力する複数のカラム選択信号のうちの初期段階に出力される場合であって、メモリセルがデータ“１”からデータ“０”に書き換えられる場合のものである。曲線ＨＬ１によれば、かかる場合の半導体装置の容量比Ｃｂ／Ｃｓが１．０のときに、ΔＶは０．０６Ｖ付近である。そして、曲線ＨＬ１は、容量比Ｃｂ／Ｃｓを増加させると、それに伴いΔＶの値も増加する。容量比Ｃｂ／Ｃｓの増加に伴い、容量比Ｃｂ／Ｃｓの増加に対するΔＶの増加率は徐々に低下する。そのため、曲線ＨＬ１は、図１０に示すように、右側の傾きが緩やかになっている。そして、曲線ＨＬ１は、容量比Ｃｂ／Ｃｓが４．０のときに、ΔＶは０．１７Ｖ付近である。
次に、破線で示した曲線ＨＬ２は、カラム選択信号Ｙｎの活性化期間が後述のＨＬ３、ＨＬ４の場合より短く、且つ、カラムデコーダが出力するカラム選択信号のうちの末期段階に出力される場合であって、メモリセルがデータ“１”からデータ“０”に書き換えられる場合のものである。
次に、実線で示した曲線ＨＬ３は、カラム選択信号Ｙｎの活性化期間が前述のＨＬ１、ＨＬ２の場合より長く、且つ、カラムデコーダが出力するカラム選択信号のうちの初期段階に出力される場合であって、メモリセルがデータ“１”からデータ“０”に書き換えられる場合のものである。
次に、破線で示した曲線ＨＬ４は、カラム選択信号Ｙｎの長さが後述のＨＬ１、ＨＬ２の場合より長く、且つ、カラムデコーダが出力するカラム選択信号のうちの末期段階に出力される場合であって、メモリセルがデータ“１”からデータ“０”に書き換えられる場合のものである。
曲線ＨＬ１〜ＨＬ４を比較すると、曲線ＨＬ１は、全ての容量比において、電位差ΔＶがもっとも低い。また、曲線ＨＬ２は、曲線ＨＬ１より電位差ΔＶが高く、曲線ＨＬ３より低い。曲線ＨＬ３は、曲線ＨＬ２より電位差ΔＶが高く、曲線ＨＬ４より低い。そして、曲線ＨＬ４は、全ての曲線のうち最も電位差ΔＶが高い。
次に、図１１に、メモリセルがデータ“０”からデータ“１”に書き換えられる場合である点を除き、図１０に示した曲線と同じ条件の曲線を示す。図１１は、実施の形態２にかかる半導体装置の容量比とビット線対間電位との関係を示すグラフである。
図１１において、実線で示した曲線ＬＨ１は、カラム選択信号Ｙｎの活性化期間が後述のＬＨ３、ＬＨ４の場合より短く、且つ、カラムデコーダが出力するカラム選択信号のうちの初期段階に出力される場合であって、メモリセルがデータ“０”からデータ“１”に書き換えられる場合のものである。曲線ＬＨ１は、曲線ＨＬ１と同様の曲線を描いているが、容量比１．０において電位差ΔＶが０．１１Ｖ付近であり、容量比４．０において電位差ΔＶが０．２Ｃ付近である。
図１１において、破線で示した曲線ＬＨ２は、カラム選択信号Ｙｎの活性化期間が後述のＬＨ３、ＬＨ４の場合より短く、且つ、カラムデコーダが出力するカラム選択信号のうちの末期段階に出力される場合であって、メモリセルがデータ“０”からデータ“１”に書き換えられる場合のものである。
図１１において、実線で示した曲線ＬＨ３は、カラム選択信号Ｙｎの活性化期間が前述のＬＨ１、ＬＨ２の場合より長く、且つ、カラムデコーダが出力するカラム選択信号のうちの初期段階に出力される場合であって、メモリセルがデータ“０”からデータ“１”に書き換えられる場合のものである。
図１１において、破線で示した曲線ＬＨ４は、カラム選択信号Ｙｎの長さが後述のＬＨ１、ＬＨ２の場合より長く、且つ、カラムデコーダが出力するカラム選択信号のうちの初期段階に出力される場合であって、メモリセルがデータ“０”からデータ“１”に書き換えられる場合のものである。
曲線ＬＨ１〜ＬＨ４を比較すると、曲線ＬＨ１は、全ての容量比において、電位差ΔＶがもっとも低い。また、曲線ＬＨ２は、容量比０．８から２．５付近にかけては、曲線ＬＨ３より電位差ΔＶが低く、容量比２．５から４．６付近にかけては、曲線ＬＨ３より電位差ΔＶが高い。そして、曲線ＬＨ４は、全ての曲線のうち最も電位差ΔＶが高い。
以上に示すように、発明者らは、書き込み処理における種々のパターンを比較し、カラム選択信号Ｙｎと、容量比とが最適化できる条件について検討した。本実施の形態において、センスアンプ１３０が誤動作なく増幅できる限界の電位差は、０．０５Ｖである。センスアンプ１３０が誤操作しないようマージンを多くとるためには、例えば、ＨＬ１とＨＬ３とを比較すれば明らかなように、カラム選択信号Ｙｎの活性化期間を長くする方が良い。しかし、カラム選択信号Ｙｎの活性化期間を長くすると、当然に、書き込み処理に時間がかかり、結果、書き込み処理速度が低下する。したがって、センスアンプ１３０が誤動作を起こさず、カラム選択信号Ｙｎの活性化期間を短くすることが望まれる。また、容量比は、低いほど設計の自由度を向上させることができる。すなわち、メモリセルあたりのビット線の長さが短い方が、設計の自由度が向上する。以上の条件を鑑みたうえで、発明者らは、図１０及び図１１の調査結果を観察した。
図１０及び図１１に示した種々のパターンにおいて、曲線ＨＬ１は、上述したセンスアンプ１３０が誤動作なく増幅できる限界の電位差に近い。曲線ＨＬ１は、容量比が低下すると、電位差ΔＶも低下する傾向がある。そのため、半導体装置が正常動作するためには、曲線ＨＬ１の容量比Ｃｂ／Ｃｓが１．０以上であることが条件となる。また、発明者らは、一般的なプロセスにより製造されたＤＲＡＭ装置において、ビット線当たりメモリセルが２５６個接続されている場合に、容量比Ｃｂ／Ｃｓが８程度であることを見出した。したがって、ビット線当たりのメモリセル数は、２５６を８で除した値である３２個の場合に、容量比Ｃｂ／Ｃｓが１．０となる。すなわち、ビット線当たりのメモリセル数を３２個以上に設定することにより、半導体装置の書き込み速度を向上させつつ、面積の増大を抑えることができる。換言すると、例えば実施の形態１にかかる半導体装置１００において、第１ビット線１１４に、メモリセル１１１が３２個以上接続されている場合、書き込み速度を向上させつつ、面積の増大を抑えることができる好適な条件となる。
＜実施の形態３＞
次に、図１２及び図１３を参照しながら、実施の形態３について説明する。図１２は、実施の形態３にかかる半導体装置のブロック図である。実施の形態３にかかる半導体装置３００は、いわゆるレイトライト方式をさらに有する点において、実施の形態１にかかる半導体装置１００と異なる。レイトライト方式を有する半導体装置３００は、書込み要求が発行された場合、外部装置から与えられた書込アドレス及び書込データが、半導体装置内に設けられたバッファに一時的に記憶される。一時的に記憶されたアドレス信号及びデータは、次に書き込み要求が発行されたときに、メモリセルに書き込まれる。
図１２に示す半導体装置３００は、セルアレイ１１０、ロウデコーダ１２０、センスアンプ１３０、カラムデコーダ１５０、及びカラム選択回路１７０を備える。また、半導体装置３００は、アドレス信号レジスタ３１０、アドレスバッファ３１１、コマンドレジスタ３１２、コマンド制御回路３１３、ロウ制御回路３１４、カラム制御回路３１５、データバッファ３１６、書込データレジスタ３１７、読出データレジスタ３１８、及びデータ入出力回路３１９をさらに有している。
アドレス信号レジスタ３１０は、外部からアドレス信号を受け取り、受け取ったアドレス信号を記憶する。アドレスバッファ３１１は、アドレス信号レジスタ３１０に接続し、レイトライト方式にかかる読み書きタイミングに応じて設定されるアドレス信号を記憶する。アドレスバッファ３１１は、コマンド制御回路の指示により、記憶したアドレス信号をロウデコーダ１２０及びカラムデコーダ１５０に供給する。
コマンドレジスタ３１２は、外部から受け取ったコマンド信号を記憶する。コマンド信号とは、読出コマンドの信号又は書込コマンドの信号である。
コマンド制御回路３１３は、コマンドレジスタ３１２からコマンド信号を受け取り、受け取ったコマンドに応じて、アドレスバッファ３１１と、ロウ制御回路３１４と、カラム制御回路３１５と、データバッファ３１６とに、それぞれ指示を送る。より具体的には、コマンド制御回路３１３は、書込処理にかかるデータ及びかかるデータ対応するメモリセルのアドレス信号を、予め設定された期間遅延させて出力させる。すなわち、コマンド制御回路３１３は、いわゆるレイトライト方式の制御を行う。
ロウ制御回路３１４は、コマンド制御回路３１３から指示を受け取り、受け取った指示に応じて、読出処理又は書込処理に応じたロウ選択信号の出力を、ロウデコーダ１２０に指示する。また、ロウ制御回路３１４は、センスアンプ１３０及びカラム制御回路３１５に対しても、読出処理又は書込処理に応じた指示を送る。
カラム制御回路３１５は、コマンド制御回路３１３と、ロウ制御回路３１４とから、それぞれ信号を受け取り、受け取った信号に応じて、カラムデコーダ１５０と、センスアンプ１３０とに指示を送る。
データバッファ３１６は、書込データレジスタ３１７に接続し、レイトライト方式にかかる書込みタイミングに応じて設定されるアドレス信号に応じたデータを記憶する。また、データバッファ３１６は、コマンド制御回路３１３の指示により、記憶したデータを、データ線対１４０に伝達する。
書込データレジスタ３１７は、データ入出力回路３１９から書込データを受け取り、受け取ったデータを記憶する。読出データレジスタ３１８は、データ線対１４０を介してセルアレイ１１０の読出データを受け取り、受け取ったデータを記憶する。
次に、図１３を参照しながら、実施の形態３にかかる半導体装置の処理について説明する。図１３は、実施の形態３にかかる半導体装置のタイミング図である。実施の形態３にかかる半導体装置３００は、書込処理と、読出処理とを同じクロック数ごとに、交互に行うように設定されている。
サイクルＣＹ１において、半導体装置３００は、外部から書込コマンドを受ける（ステップＳ３０１）。半導体装置３００は、書込コマンドと共に、書込アドレスＡ１を受ける。サイクルＣＹ１に供給された書込アドレスＡ１は、アドレスバッファ３１１に送られる。書込アドレスＡ１は、サイクルＣＹ１ではセルアレイ１１０に出力されず、アドレスバッファ３１１に保持され、次回の書込コマンドであるサイクルＣＹ３に出力される。
また、データ入出力回路３１９は、書込アドレスＡ１に対応する書込データＤ１が供給される。供給された書込データＤ１は、データバッファ３１６に送られる。書込データＤ１は、サイクルＣＹ１ではセルアレイ１１０に出力されず、データバッファ３１６に保持され、次回の書込コマンドであるサイクルＣＹ３に出力される。
次に、サイクルＣＹ２において、半導体装置３００は、外部から読出コマンドを受ける（ステップＳ３０１）。半導体装置３００は、読出コマンドと共に、読出アドレスＡ２が供給される。コマンド制御回路３１３は、供給された読出アドレスＡ２を、サイクルＣＹ２の時間内に、ロウデコーダ１２０及びカラムデコーダ１５０にそれぞれ出力する。半導体装置３００は、読出アドレスＡ２に対応したメモリセルのデータを読み出し、読出データＱ１を、読出データレジスタ３１８に記憶させる。
尚、読出データＱ１の読出処理は、サイクルＣＹ２においてワード線の選択信号ＷＳ２が終了した時点で読出データレジスタ３１８にデータが残っているため、サイクルＣＹ３が開始した後にも行われる。また、本実施の形態に採用するアーリーライト方式では、ワード線の選択信号ＷＳ１の出力後に、書込データをビット線に入力することになる。そのため、レイトライト方式を採用しない場合、サイクルＣＹ２の読み出しデータが残っていると、サイクルＣＹ３における書込データの供給が遅延するおそれがある。
次に、サイクルＣＹ３において、半導体装置３００は、外部から書込コマンドを受ける（ステップＳ３０３）。半導体装置３００は、書込コマンドと共に、書込アドレスＡ３が供給される。サイクルＣＹ３に供給された書込アドレスＡ３は、アドレスバッファ３１１に送られる。書込アドレスＡ３は、サイクルＣＹ３ではセルアレイ１１０に出力されずアドレスバッファ３１１に保持され、次回の書込コマンドのサイクルに出力される。一方、コマンド制御回路３１３は、アドレスバッファ３１１に対して、それまでアドレスバッファ３１１に保持されていた前回の書込コマンドにて指定された書込アドレスＡ１をロウデコーダ１２０に出力するように指示する。
また、半導体装置３００は、書込コマンドに応じて、書込アドレスＡ３に対応するデータＤ３が供給される。サイクルＣＹ３に供給されたデータＤ３は、データバッファ３１６に送られる。書込みデータＤ３は、サイクルＣＹ３ではセルアレイ１１０に出力されず、データバッファ３１６に保持され、次回の書込コマンドのサイクルに出力される。
サイクルＣＹ３において、コマンド制御回路３１３は、アドレスバッファ３１１に対して、前回の書込みコマンドであるサイクルＣＹ１においてアドレスバッファ３１１に記憶された書込アドレスＡ１をロウデコーダ１２０に出力するよう指示する。同様に、コマンド制御回路３１３は、サイクルＣＹ１においてデータバッファ３１６に記憶された書込データＤ１をカラムデコーダ１５０に出力するように指示する。つまり、サイクルＣＹ３において、半導体装置３００は、前回受けた書込コマンドに対応した書込処理を行う。
このように、レイトライト方式において、書込データは、アドレスバッファに一時的に記憶される。そのため、レイトライト方式を採用した半導体装置は、読み出しデータの出力が完了するのを待つことなく、予め記憶しておいた書込データを利用して書込み動作を開始することが出来る。また、アーリーライト方式をさらに採用した場合、書込みサイクルにおいて、ロウデコーダ及びカラムデコーダは、読出しサイクルのデータ出力終了後に、書込みデータを受け取ればよい。そのため、レイトライト方式及びアーリーライト方式を採用した半導体装置は、読出しサイクルから書込みサイクルに切り替える際に待ち時間を確保する必要がない。したがって、アーリーライト方式とレイトライト方式とを併用することにより、実施形態３にかかる半導体装置３００は、処理の遅延を低減させ、データ処理性能を向上させることができる。
＜実施の形態４＞
次に、図１４及び図１５を参照しながら、実施の形態４について説明する。図１４は、実施の形態４にかかる半導体装置のブロック図である。図１４に示した半導体装置４００は、サブアレイのダミーマットを有している点、及び、ダミーマットを制御する回路を有している点において、実施の形態１と異なる。半導体装置４００は、サブアレイごとに読み書き処理を行う構成となっている。また、半導体装置４００は、読出処理されているサブアレイのデータをダミーマット４１６にコピーし、コピー元のサブアレイに代えて、ダミーマット４１６を用いることができる。
半導体装置４００は、セルアレイ１１０に複数のサブアレイ（ＭＡＴ０〜ＭＡＴｎ）を有する。また、半導体装置４００は、ダミーマット制御回路４１０、タグレジスタ４１１、判定回路４１２、リフレッシュ回路４１３、メインメモリ制御回路４１４、ダミーメモリ制御回路４１５、及び、ダミーマット４１６を有している。
ダミーマット制御回路４１０は、外部から読出し又は書込みのコマンド信号を受け取り、受け取ったコマンド信号に応じて、タグレジスタ４１１、判定回路４１２、及びダミーメモリ制御回路４１５にコマンド信号を送る。
タグレジスタ４１１は、外部からアドレス信号を受け取る。また、タグレジスタ４１１は、ダミーマット制御回路４１０から読出し又は書込みのコマンド信号を受け取り、読出コマンドに対応するアドレス信号を、予め設定された回数分記憶する。また、タグレジスタ４１１は、記憶した過去の読み出しコマンドに対応するアドレス信号を判定回路４１２に送信する。
判定回路４１２は、タグレジスタ４１１から過去の読み出しコマンドに対応するアドレス信号を受け取る。また、判定回路４１２は、外部から現在要求を受けている要求アドレス信号を受け取り、受け取った要求アドレス信号が、過去の読み出しコマンドに対応するアドレス信号に含まれるか否かを判定する。さらに、判定回路４１２は、ダミーマット制御回路４１０から読出し又は書込みのコマンド信号を受け取る。そして、判定回路４１２は、外部から受け取った読出処理の要求アドレス信号が、タグレジスタ４１１から受け取った過去の読み出しコマンドに対応するアドレス信号に含まれる場合、かかる要求アドレス信号に対応するダミーマット４１６のデータを読み出すための指示をダミーメモリ制御回路４１５に送る。同時に、判定回路４１２は、リフレッシュ回路４１３に対して、セルアレイ１１０のリフレッシュ処理を指示する。
リフレッシュ回路４１３は、外部から読出し又は書込みのコマンド信号及びアドレス信号を受け取る。また、リフレッシュ回路４１３は、判定回路４１２からリフレッシュ処理の指示を受け取る。そして、リフレッシュ回路４１３は、受け取った信号に応じて、メインメモリ制御回路４１４に対してリフレッシュ動作を行う指示を送る。例えば、半導体装置４００は、外部から書込コマンドを受け取った場合、書込処理のサイクルに、任意のサブアレイに対するリフレッシュ処理を併せて行う。また、半導体装置４００は、外部から読出コマンドを受け取った場合、判定回路４１２の指示に応じて、任意のサブアレイに対するリフレッシュ処理を行う。
このように、リフレッシュ回路４１３を機能させることにより、外部からリフレッシュ処理を指示する回数を低減させることが出来る。また、判定回路４１２及びリフレッシュ回路４１３を機能させることにより、外部からリフレッシュ処理を指示することなく、図１４に示した回路構成内において、適宜、リフレッシュ処理を行う、Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈを実現することが出来る。Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈとは、半導体装置の外部からリフレッシュ処理を指示することなく、且つ、リフレッシュ処理のための遅延を発生させることなく、半導体装置内においてリフレッシュ処理を行うことをいう。
メインメモリ制御回路４１４は、セルアレイ１１０の読み書き処理を行うための回路を有している。すなわち、メインメモリ制御回路４１４は、例えば、カラムデコーダ、ロウデコーダ、センスアンプなどを有している。
ダミーメモリ制御回路４１５は、判定回路４１２から判定結果を受け取り、外部からアドレス信号を受け取り、ダミーマット制御回路４１０から、読出し又は書込みのコマンド信号を受け取る。また、ダミーメモリ制御回路４１５は、受け取った信号に応じて、ダミーマット４１６に対して読出処理又は書込処理を行う。より具体的には、例えば、ダミーメモリ制御回路４１５は、判定回路４１２により、要求アドレス信号が過去のアドレス信号に含まれる場合に、要求アドレス信号に対応するデータを、ダミーマット４１６から読み出す。
次に、図１５を参照しながら、実施の形態４にかかる半導体装置の処理について説明する。図１５は、実施の形態４にかかる半導体装置のタイミング図である。
実施の形態４にかかる半導体装置４００は、書込処理と、読出処理とを同じクロック数ごとに、交互に行うように設定されている。図１５において、半導体装置４００は、外部から書込コマンドを受け取る。同時に、半導体装置４００は、書込コマンドに対応したアドレス信号Ａ１を受け取り、かかるアドレス信号Ａ１に対応した書込処理を行う。
ところで、半導体装置４００は、実施の形態１において説明したアーリーライト方式による処理を行う。そのため、読み出し処理の時間に比べて書込処理の時間が短い。そこで、図１５に示すように、書込コマンドの処理時間内に、リフレッシュアドレスを指示するコマンドを含めることが出来る。つまり、半導体装置４００は、書込処理におけるセンスアンプ活性化の後に、任意のサブアレイに対してリフレッシュ処理を行う。
このような構成により、半導体装置４００は、書込サイクルにおいて、書込コマンド及びリフレッシュアドレスを指示するコマンドを受け取る仕様とすることができる。また、半導体装置４００は、図１４に示した回路構成内において、適宜リフレッシュアドレスを指示するコマンドを発行する、Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈを実現することが出来る。したがって、実施の形態４は、データ処理の効率を向上させた半導体装置を提供することが出来る。
＜実施の形態５＞
次に、図１６及び図１７を参照しながら、実施の形態５について説明する。実施の形態５にかかる半導体装置は、センスアンプの回路構成が実施の形態１にかかる半導体装置１００と異なる。
図１６は、実施の形態５にかかる半導体装置のセンスアンプ周辺の回路図である。図１６に示すように、ノードＮ０３は、トランジスタＴ２のドレイン側とトランジスタＴ４のドレイン側とを接続している。そして、センスアンプ１３０は、ノードＮ０３と接地電圧との間にトランジスタＴ５を有している。つまり、センスアンプ１３０は、図２に示した実施の形態１にかかる半導体装置１００に対して、電源電圧端子との間に活性または非活性を切り替えるスイッチ素子であるトランジスタＴ５をさらに備える。
トランジスタＴ５は、センスアンプのトランジスタＴ２又はＴ４が誤ってオン状態になった場合の誤動作を抑制する。例えば、図１６において、データ線ＤＮがＬレベル、データ線ＤＴが中間電圧ＨＶＤＤレベルであるとき、カラム選択信号Ｙがオンになると、データ線ＤＮに接続した第２ビット線１１５がＬレベルとなり、データ線ＤＴに接続した第１ビット線１１４が中間電圧ＨＶＤＤとなる。このとき、トランジスタＴ４のゲートに接続しているノードＮ０１は中間電圧ＨＶＤＤとなる。そして、トランジスタＴ４のソースに接続しているノードＮ０２はＬレベルである。この場合、センスアンプを構成するトランジスタＴ４がオンする可能性がある。ノードＮ０３がほかのセンスアンプとの共通ノードである場合には、この共通ノードの電圧レベルが引き下げられ、活性化前の非選択センスアンプが意図せず増幅動作を開始してしまう可能性がある。そこで、図１６に示すようにセンスアンプ毎にトランジスタＴ５を設けることによって、センスアンプが誤って起動してしまうことを抑制することが出来る。
図１７は、実施の形態５にかかる半導体装置のメモリセル周辺の回路図である。実施の形態５にかかる半導体装置５００は、センスアンプＳＡ００とセンスアンプＳＡ２０とがノードＳＡＮ０により接続されており、ノードＳＡＮ０と接地電圧との間に、トランジスタＴ５０を有している。同様に、半導体装置５００は、センスアンプＳＡ０ｎとセンスアンプＳＡ２ｎとがノードＳＡＮｎにより接続されており、ノードＳＡＮｎと接地電圧との間に、トランジスタＴ５ｎを有している。つまり、実施の形態５にかかる半導体装置５００は、共通のカラム選択信号に接続する複数のセンスアンプごとに分離された共通ノードを有し、スイッチ素子は、かかる共通ノードと接地電圧との間に設けられている。
このような構成にすることにより、トランジスタＴ５ｎは、カラム選択が連続して行われる場合に、非選択カラムのセンスアンプへ電流が回り込むことを防ぐことが出来る。よって、実施の形態５にかかる半導体装置５００は、センスアンプが誤って動作することを抑制することができる。
＜実施の形態６＞
次に、実施の形態６について説明する。実施の形態６にかかる半導体装置は、データ線対１４０の電圧及び、カラム選択信号の電圧が、実施の形態１にかかる半導体装置１００とは異なる。
図３に示したサブアレイ１１６の構成は、本実施の形態にかかる半導体装置に適用される。図３を参照しながら説明したように、第２ビット線１１５は、選択されていないカラムに対応するビット線と隣接している。一方、選択されているカラムに対応する第１ビット線は互いに隣接している。例えば、カラム選択信号Ｙ０に対応する第２ビット線１１５（ビット線ＢＬＮ００及びビット線ＢＬＮ２０）は、選択されていないカラムに対応するビット線１１７と隣接している。選択されていないカラムに対応するビット線１１７は、中間電圧ＨＶＤＤにプリチャージされた状態である。そして、選択されているカラムに対応する第１ビット線１１４のうち、例えばビット線ＢＬＴ００とビット線ＢＬＴ１０とは互いに隣接している。このような構成により、第２ビット線１１５の間は、第１ビット線１１４と比べて隣接する信号線からノイズを受けにくい。
次に、図１８を参照しながら実施の形態６にかかる半導体装置の処理について説明する。図１８は、実施の形態６にかかる半導体装置のデータ書き込み時のタイミング図である。図１８は、図４に示した例と同様に、説明を単純化するために、一のワード線１１２が２つのメモリセル（ＭＣ００及びＭＣ０ｎ）を活性化させる場合を示している。メモリセルのＭＣ００は、第１ビット線１１４に相当するＢＬＴ００と、第２ビット線１１５に相当するＢＬＮ００とに対応している。メモリセルのＭＣ０ｎは、第１ビット線１１４に相当するＢＬＴ０ｎと、第２ビット線１１５に相当するＢＬＮ０ｎとに対応している。また、カラム選択信号のＹ０は、ビット線対のＢＬ００に対応している。カラム選択信号のＹｎは、ビット線対のＢＬ０ｎに対応している。
図１８の例では、メモリセルのＭＣ００に対して、データ“０”からデータ“１”に書き換える処理、すなわち、メモリセルＭＣ００が有しているキャパシタの電圧をＬレベルからＨレベルに遷移させる処理を行う。また、メモリセルのＭＣ０ｎに対して、データ“１”からデータ“０”に書き換える処理、すなわち、メモリセルＭＣ００が有しているキャパシタの電圧をＨレベルからＬレベルに遷移させる処理を行う。
まず、初期状態として、時刻ｔ０より前に、プリチャージ回路１８０は、ビット線対のＢＬ００及びＢＬ０ｎに対して中間電圧ＨＶＤＤをプリチャージしている。また、ワード線ＷＬ１の電圧はＬレベルである。また、センスアンプに対するイネーブル信号ＳＥＮはＬレベルであるため、センスアンプ１３０は活性化されていない。カラム選択信号Ｙ０及びＹ１はいずれもＬレベルである。すなわち、データ線対１４０と、ビット線対のＢＬ００及びＢＬ０ｎとはいずれも非導通状態である。なお、データ線対１４０の電圧はいずれも中間電圧ＨＶＤＤである。
時刻ｔ０に、プリチャージ信号ＰＤＬは、ＨレベルからＬレベルに遷移する。これにより、ビット線ＢＬＴ００、ＢＬＮ００、ＢＬＴ０ｎ、及びＢＬＮ０ｎはそれぞれフローティング状態になる。また、データ線対１４０のうち、データ線ＤＴ０の電圧レベルは中間電圧ＨＶＤＤが維持される。データ線対１４０のうち、データ線ＤＮ０の電圧レベルは、Ｌレベルに遷移する。
次に、時刻ｔ１において、ワード線ＷＬ１の電圧は、ＬレベルからＨレベルに遷移する。ワード線ＷＬ１の電圧がＨレベルになることにより、メモリセルＭＣ００及びＭＣ０ｎは活性化される。また、カラム選択信号Ｙ０は、ＬレベルからＨレベルに遷移する。これにより、メモリセルＭＣ００のカラム選択ゲートはオンになる。ここで、カラム選択信号Ｙ０、ＹｎのＨレベルは、ＶＤＤよりも高い電圧に設定されている。例えば、カラム選択信号Ｙ０、Ｙｎは、昇圧回路によりＶＤＤより高い電圧を出力するように設定されている。これにより、ゲート選択回路が有するＮ型ＭＯＳＦＥＴは、電源電圧ＶＤＤの信号を伝達することが出来る。
メモリセル０のカラム選択ゲートがオンになると、データ線ＤＴ０とビット線ＢＬＴ００とが接続状態となる。同時に、データ線ＤＮ０とビット線ＢＬＮ００とが接続状態となる。中間電圧ＨＶＤＤのビット線ＢＬＮ００は、Ｌレベルのデータ線ＤＮ０と接続すると、チャージシェアにより徐々に電圧を下げる。一方、中間電圧ＨＶＤＤのビット線ＢＬＴ００は、中間電圧ＨＶＤＤのデータ線ＤＴ０と接続する。
また、ワード線ＷＬ１の電圧がＨレベルに遷移したことにより、メモリセル１は活性化される。このとき、メモリセルのＭＣ０ｎはデータ“１”に相当するＨレベルの電圧であり、ビット線ＢＬＴ０ｎは中間電圧ＨＶＤＤである。そのため、メモリセルＭＣ０ｎに接続するビット線ＢＬＴ０ｎはチャージシェアにより徐々に電圧が上昇する。
次に、時刻ｔ２において、ビット線ＢＬＮ００の電圧が予め設定された値より低くなる。そこで、カラム選択信号Ｙ０はＨレベルからＬレベルに遷移する。カラム選択信号Ｙ０がＬレベルに遷移することにより、ビット線ＢＬＮ００は、データ線ＤＮ０との接続を遮断する。すなわち、ビット線ＢＬＮ００の電圧は下降が止まり、かかる電圧が維持される。また、カラム選択信号Ｙ０がＬレベルに遷移することにより、ビット線ＢＬＴ００は、データ線ＤＴ０との接続を遮断する。このとき、ビット線ＢＬＴ００に接続するメモリセルのＭＣ００がデータ“０”に相当するＬレベルの電圧である。そのため、ビット線ＢＬＴ００の電圧は、チャージシェアにより徐々に下降を開始する。
時刻ｔ２と時刻ｔ３との間に、データ線ＤＮ０は、ＬレベルからＨレベルに遷移する。本実施の形態にかかるデータ線対は、第１ビット線１１４に接続するデータ線ＤＴ０の電圧を中間電圧ＨＶＤＤに維持しておき、第２ビット線１１５に接続するデータ線ＤＮ０の電圧をＨレベル又はＬレベルに切り替える。メモリセルに対して“０”を書き込む場合は、データ線ＤＮ０をＨレベルに設定する。一方、メモリセルに対して“１”を書き込む場合は、データ線ＤＮ０をＬレベルに設定する。つまり、本実施の形態にかかるデータ線対は、第１ビット線１１４に対して、ビット線対１１３のプリチャージ電圧を維持させるとともに、第２ビット線１１５に対して、ビット線対１１３のプリチャージ電圧より高い電位か、又はプリチャージ電位より低い電位のいずれかを伝達する構成となっている。このように、本実施の形態にかかるビット線対は、第１ビット線１１４に対して、プリチャージ電圧である中間電圧ＨＶＤＤを維持させる。一方、本実施の形態にかかるビット線対は、第１ビット線１１４と比べて隣接する信号線からノイズを受けにくい第２ビット線１１５に対して、Ｈレベル又はＬレベルの電圧を供給する。本実施の形態にかかる半導体装置は、このようにしてメモリセルの書込みを行う。
次に、時刻ｔ３において、カラム選択信号ＹｎがＬレベルからＨレベルに遷移する。これにより、メモリセル１のカラム選択ゲートはオンになる。したがって、データ線ＤＴ０は、ビット線ＢＬＴ０ｎと接続状態となる。同時に、データ線ＤＮ０は、ビット線ＢＬＮ０ｎと接続状態となる。中間電圧ＨＶＤＤから徐々に上昇していたビット線ＢＬＴ０ｎの電圧は、データ線ＤＴ０と接続することによりと、中間電圧ＨＶＤＤに下降する。一方、ビット線ＢＬＮ０ｎの電圧は、Ｈレベルの電圧を有するデータ線ＤＮ０と接続することにより、上昇する。
次に、時刻ｔ４において、ビット線ＢＬＴ０ｎの電圧が予め設定された値より低くなる。そこで、カラム選択信号ＹｎはＨレベルからＬレベルに遷移する。カラム選択信号ＹｎがＬレベルに遷移することにより、ビット線ＢＬＴ０ｎは、データ線ＤＴ０との接続を遮断する。尚、Ｈレベルだったデータ線ＤＮ０の電圧は、カラム選択信号ＹｎがＬレベルになった後に、中間電圧ＨＶＤＤに遷移する。
同じく時刻ｔ４に、センスアンプに対するイネーブル信号ＳＥＮは、ＬレベルからＨレベルに遷移する。これにより、複数のセンスアンプ１３０は活性化する。すなわち、メモリセルのＭＣ００に対応するセンスアンプ１３０は、ビット線ＢＬＴ００とビット線ＢＬＮ００との電位差を増幅する。これにより、メモリセルのＭＣ００はＨレベルに遷移する。そのため、メモリセルのＭＣ００はデータ“０”からデータ“１”に書き換えられる。同時に、メモリセルのＭＣ０ｎに対応するセンスアンプ１３０は、ビット線ＢＬＴ０ｎとビット線ＢＬＮ０ｎとの電位差を増幅する。これにより、メモリセルのＭＣ０ｎはＬレベルに遷移する。そのため、メモリセルのＭＣ０ｎはデータ“１”からデータ“０”に書き換えられる。
以上に説明した構成により、実施の形態６にかかる半導体装置は、面積の増大を抑えつつ書き込み速度を向上させた半導体装置の動作を安定させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１００、１０１、３００、４００、５００ 半導体装置
１１０ セルアレイ
１１１ メモリセル
１１２ ワード線
１１３ ビット線対
１１４ 第１ビット線
１１５ 第２ビット線
１１６ サブアレイ
１２０ ロウデコーダ
１３０ センスアンプ
１４０ データ線対
１５０ カラムデコーダ
１６０ センスアンプ制御回路
１７０ カラム選択回路
１８０ プリチャージ回路
１９０ タイミング制御回路
３１０ アドレス信号レジスタ
３１１ アドレスバッファ
３１２ コマンドレジスタ
３１３ コマンド制御回路
３１４ ロウ制御回路
３１５ カラム制御回路
３１６ データバッファ
３１７ 書込データレジスタ
３１８ 読出データレジスタ
３１９ データ入出力回路
４１０ ダミーマット制御回路
４１１ タグレジスタ
４１２ 判定回路
４１３ リフレッシュ回路
４１４ メインメモリ制御回路
４１５ ダミーメモリ制御回路
４１６ ダミーマット

Claims (17)

  1. 行列状に複数配置されたメモリセルと、
    前記メモリセルの各行に設けられた複数のワード線と、
    前記メモリセルの各列に設けられた複数のビット線対と、
    前記ビット線対の電位差を増幅するセンスアンプと、
    前記ビット線対にデータを伝達するデータ線対と、
    前記データ線対からデータを受け取ることを許可するカラム選択回路と、
    複数の前記カラム選択回路に対してカラム選択信号を送信するカラムデコーダと、
    前記カラムデコーダが複数の前記カラム選択回路に対して前記カラム選択信号を送信した後に複数の前記センスアンプの活性化を行うセンスアンプ制御回路と、
    を備える半導体装置。
  2. 前記カラムデコーダが前記カラム選択信号の送信を終了するタイミングと、前記センスアンプ制御回路が前記複数のセンスアンプを活性化させるタイミングとを制御するタイミング制御回路をさらに備える、
    請求項１に記載の半導体装置。
  3. 前記タイミング制御回路により、前記カラムデコーダは、バースト処理に伴う前記カラム選択信号を出力し、
    前記タイミング制御回路により、前記センスアンプ制御回路は、前記バースト処理に伴う前記カラム選択信号の出力が終了した後に、複数の前記センスアンプを活性化させる、
    請求項２に記載の半導体装置。
  4. 前記データ線対は、前記ビット線対に、前記ビット線対のプリチャージ電位と同じか、又は前記プリチャージ電位より低い電位を伝達する、
    請求項１に記載の半導体装置。
  5. 前記カラムデコーダは、前記データ線対に接続した前記ビット線対の電圧が、前記データ線対の電圧と同じ電圧になる前に前記カラム選択信号の出力を切り替える、
    請求項１に記載の半導体装置。
  6. 複数の前記メモリセルと複数の前記センスアンプとが配列され、前記複数のセンスアンプに接続した一の前記センスアンプ制御回路を有するサブアレイを複数備える、
    請求項１に記載の半導体装置。
  7. 前記カラムデコーダは、一の前記カラム選択信号を複数対の前記ビット線対に対して出力する、
    請求項１に記載の半導体装置。
  8. 前記ビット線対のうち、対応する前記メモリセルに対して前記データを伝達するビット線には、前記メモリセルが３２個以上接続されている、
    請求項１に記載の半導体装置。
  9. 書込処理におけるデータを一時的に記憶するデータバッファと、
    前記データバッファに記憶した前記データに対応する前記メモリセルのアドレス信号を一時的に記憶するアドレスバッファと、
    前記データの前記書込処理及び読出処理を制御するコマンド制御回路と、
    をさらに有し、
    前記コマンド制御回路は、前記書込処理にかかる前記データ及び前記データに対応する前記メモリセルのアドレス信号を、予め設定された期間遅延させて出力させる、
    請求項１に記載の半導体装置。
  10. 前記メモリセルと前記センスアンプとをそれぞれ複数有するサブアレイと、
    複数の前記サブアレイを有するメモリセルアレイと、
    書き込み処理における前記センスアンプの活性化の後に、任意のサブアレイに対してリフレッシュ処理を行うリフレッシュ制御回路と、
    をさらに備える請求項１に記載の半導体装置。
  11. 前記サブアレイと同様の構成を有し、過去に読出処理を受けたサブアレイのデータをコピーして記憶するダミーマットと、
    前記コピーした前記データに対応したアドレス信号を過去のアドレス信号として一時的に記憶するタグレジスタと、
    現在の読出し要求アドレスの要求アドレス信号が、前記タグレジスタに記憶した前記過去のアドレス信号に含まれるか否かを判定する判定回路と、
    前記判定回路により前記要求アドレス信号が前記過去のアドレス信号に含まれると判定された場合に、前記要求アドレス信号に対応するデータを前記ダミーマットから読み出すダミーメモリ制御部と、
    前記ダミーマットから前記データを読み出す間に、前記リフレッシュ制御回路が所定のサブアレイに対してリフレッシュ処理を行う、
    請求項１０に記載の半導体装置。
  12. 前記センスアンプは、電源電圧端子との間に活性または非活性を切り替えるスイッチ素子をさらに備える、
    請求項１に記載の半導体装置。
  13. 前記センスアンプは、共通の前記カラム選択信号に接続する複数の前記センスアンプごとに分離された共通ノードを有し、
    前記スイッチ素子は、前記共通ノードと接地電圧との間に設けられる、
    請求項１２に記載の半導体装置。
  14. 前記ビット線対は、対応する前記メモリセルに対して前記データを伝達する第１ビット線と、前記第１ビット線との電位差を比較するための第２ビット線とを有し、
    前記第２ビット線は、選択されていないカラムに対応するビット線と隣接する、
    請求項１に記載の半導体装置。
  15. 前記データ線対は、前記第１ビット線に対して、前記ビット線対のプリチャージ電圧を維持させるとともに、
    前記第２ビット線に対して、前記ビット線対のプリチャージ電位より高い電位か、又は前記プリチャージ電位より低い電位のいずれかを伝達する、
    請求項１４に記載の半導体装置。
  16. 請求項１に記載の半導体装置は、ダイナミックランダムアクセスメモリである、
    半導体装置。
  17. 行列状に複数配置されたメモリセルと、
    前記メモリセルの各行に設けられた複数のワード線と、
    前記メモリセルの各列に設けられた複数のビット線対と、
    前記ビット線対の電位差を増幅するセンスアンプと、
    前記ビット線対にデータを伝達するデータ線対と、
    前記データ線対からデータを受け取ることを許可するカラム選択回路と、
    複数の前記カラム選択回路に対してカラム選択信号を送信するカラムデコーダと、
    前記カラムデコーダが複数の前記カラム選択回路に対して前記カラム選択信号を送信した後に複数の前記センスアンプの活性化を行うセンスアンプ制御回路と、
    を備え、
    書込みサイクル時間が読出しサイクル時間よりも短い、
    る半導体装置。
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