JP2019097296A - 半導体素子の制御装置および電力変換装置 - Google Patents

Abstract

【課題】複数の半導体素子がオンオフする際に、オンオフするタイミングにばらつきが生じるのを抑制することが可能な半導体素子の制御装置および電力変換装置を提供する。【解決手段】電力変換装置１００は、電源部２０と、上アーム部１０ａおよび下アーム部１０ｂのスイッチング素子１の駆動を制御する制御装置３０と、を備える。制御装置３０は、制御部３と、複数のスイッチング素子１に、入力パルス信号Ｐに基づいてゲート駆動信号Ｇｓを出力する複数のゲート駆動回路４と、複数のゲート駆動回路４の入力側に接続され、入力パルス信号Ｐを伝達するとともに、互いに磁気結合されている複数の接続線５と、を備える。【選択図】図１

Description

この発明は、ゲート駆動回路を備える半導体素子の制御装置および電力変換装置に関する。

従来、ゲート駆動回路を備える半導体素子の制御装置および電力変換装置が知られている（たとえば、特許文献１参照）。

上記特許文献１には、ゲート駆動回路を備える電圧駆動型半導体素子の制御装置が開示されている。電圧駆動型半導体素子（以下、「半導体素子」という）は、複数設けられている。そして、複数の半導体素子は、互いに直列に接続されている。また、この制御装置には、ゲート駆動回路と、複数の半導体素子のゲート端子とを接続する複数のゲート線が設けられている。そして、ゲート駆動回路は、複数の半導体素子のゲート端子の各々に、ゲート線を介して、ゲート駆動信号を入力するように構成されている。また、複数のゲート線は、互いに磁気結合されている。これにより、ゲート駆動信号が磁気結合されたゲート線を通過する際に、ゲート駆動信号のタイミングに差（ばらつき）がある場合でも、磁束が生じてゲート線に誘導起電力が生じ、ゲート駆動信号同士のタイミングの差が抑制される。この結果、複数の半導体素子のゲート端子には、タイミングのばらつきが抑制された状態のゲート駆動信号が入力される。

特開２００２−２０４５７８号公報

ここで、一般的に、半導体素子の特性は、半導体素子毎にばらつきがある。たとえば、半導体素子のゲート端子にゲート駆動信号が入力された場合に、半導体素子がオンオフする際のしきい値電圧が、半導体素子毎に異なる値となる場合がある。ゲート駆動信号が立上る際または立下る際には所定の時定数で次第にゲート駆動信号の電圧値が変化するので、半導体素子のしきい値電圧が異なる場合には、ゲート駆動信号がしきい値電圧を超えるタイミングにばらつきが生じる。すなわち、半導体素子に、同一のタイミングにゲート駆動信号が入力された場合でも、半導体素子によって、オンオフするタイミングにばらつきが生じる。したがって、上記特許文献１に記載の電圧駆動型半導体素子の制御装置のように、複数の半導体素子のゲート端子に入力されるゲート駆動信号のタイミングのばらつきを抑制した場合でも、半導体素子の特性のばらつきに起因して、半導体素子がオンオフするタイミングにばらつきが生じるという不都合があった。したがって、従来、複数の半導体素子がオンオフする際に、オンオフするタイミングにばらつきが生じるのを抑制することが可能な半導体素子の制御装置および電力変換装置が望まれていた。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、複数の半導体素子がオンオフする際に、オンオフするタイミングにばらつきが生じるのを抑制することが可能な半導体素子の制御装置および電力変換装置を提供することである。

上記目的を達成するために、本願発明者が鋭意検討した結果、複数のゲート駆動回路の入力側に接続されている複数の接続線により伝達されている入力パルス信号のタイミングに、ばらつきが生じていることが判明した。この見地に基づいて、本願発明者は、半導体素子の制御装置に、複数のゲート駆動回路の入力側に接続され、入力パルス信号を伝達するとともに、互いに磁気結合されている複数の接続線を備えることを見出した。

すなわち、この発明の第１の局面による半導体素子の制御装置は、ゲート端子を有し、ゲート端子に入力されるゲート信号に基づいてオンオフするとともに、互いに直列接続された電圧駆動型の複数の半導体素子に、入力パルス信号に基づいてゲート信号を出力する複数のゲート駆動回路と、複数のゲート駆動回路の入力側に接続され、入力パルス信号を伝達するとともに、互いに磁気結合されている複数の接続線とを備える。

この発明の第１の局面による半導体素子の制御装置では、上記のようにゲート駆動回路の入力側の複数の接続線を、互いに磁気結合することにより、複数の接続線により伝達される入力パルス信号の立上りおよび立下りのタイミングのばらつきを抑制することができる。その結果、入力パルス信号のタイミングのばらつきを抑制することができるので、ゲート駆動回路から出力されるゲート駆動信号のタイミングにばらつきが生じるのを抑制することができる。ここで、複数のゲート駆動回路の出力側のゲート線同士を磁気結合した場合には、ゲート抵抗の抵抗値を調整しても、磁気結合されたゲート線のインピーダンスが略同一となってしまう。これに対して、本発明では、ゲート駆動回路の入力側の複数の接続線を互いに磁気結合するので、出力側のゲート線同士を磁気結合する場合と異なり、複数のゲート駆動回路の出力側の抵抗であるゲート抵抗の抵抗値を、接続されている半導体素子の特性に対応させて調整することができる。その結果、ゲート駆動信号が出力されるタイミングのばらつきが抑制された状態で、ゲート抵抗の抵抗値を調整してゲート駆動信号の立上りの時定数または立下りの時定数を変更することにより、半導体素子がオンオフするタイミングのばらつきを抑制することができる。また、接続線で伝達される入力パルス信号の電圧値の絶対値は、ゲート線で伝達されるゲート駆動信号の電圧値の絶対値よりも小さいので、ゲート線同士を磁気結合させる場合に比べて、磁気結合させるための構成の耐圧を小さくすることができる。この結果、磁気結合させるための構成の大型化を抑制することができるので、半導体素子の制御装置の大型化を抑制することができる。

上記第１の局面による半導体素子の制御装置において、好ましくは、複数のゲート駆動回路のゲート信号が出力される出力側に、それぞれ、配置されているとともに、ゲート端子に接続され、抵抗値が調整可能な複数のゲート抵抗をさらに備え、ゲート駆動回路は、入力側と出力側とが絶縁されている。このように構成すれば、ゲート駆動回路の入力側と出力側とが絶縁されていることにより、ゲート駆動回路の出力側のインピーダンスを入力側から独立して設定することができる。すなわち、ゲート駆動回路の入力側が磁気結合されている場合でも、ゲート抵抗の抵抗値を調整することにより、ゲート駆動回路の出力側を伝達するゲート駆動信号の時定数を調整することができる。これにより、ゲート駆動回路の出力側を伝達するゲート駆動信号の時定数を、半導体素子の特性に対応させた値に設定することができる。その結果、ゲート駆動信号が出力されるタイミングが揃えられた状態で、ゲート駆動信号の時定数をゲート抵抗の抵抗値を調整して設定することにより、半導体素子がオンオフするタイミングにばらつきが生じるのを、より一層抑制することができる。

この場合、好ましくは、複数の接続線は、複数のゲート駆動回路に入力される入力パルス信号同士のタイミング差を減少させるように互いに磁気結合されており、複数のゲート抵抗は、複数の半導体素子のオンまたはオフのタイミング差を減少させるように抵抗値が調整されている。このように構成すれば、ゲート駆動信号のタイミングが揃えられた状態で、ゲート駆動信号の時定数をゲート抵抗の抵抗値を調整して設定することにより、半導体素子がオンオフするタイミングにばらつきが生じるのを、より一層抑制することができる。

上記第１の局面による半導体素子の制御装置において、好ましくは、複数の接続線は、入力パルス信号をゲート駆動回路に伝達する信号線と、ゲート駆動回路から入力パルス信号を戻す戻り線とを含み、複数の接続線のうちの２つの接続線の信号線同士、戻り線同士、または、信号線と戻り線とが、磁気結合されている。このように構成すれば、２つの接続線に伝達される入力パルス信号同士の立上りタイミングおよび立下りタイミングが揃うので、容易に、入力パルス信号同士のタイミングのばらつきを抑制することができる。

この場合、好ましくは、２つの接続線の信号線同士が、磁気結合されている。このように構成すれば、より確実に入力パルス信号同士のタイミングのばらつきを抑制することができる。

上記第１の局面による半導体素子の制御装置において、好ましくは、複数の接続線は、互いに直列接続された複数の半導体素子の初段目から３以上の自然数であるｎ段目までの半導体素子のそれぞれに対応する接続線を含み、初段目の接続線は、次段の接続線と磁気結合されており、ｎ段目の接続線は、前段の接続線と磁気結合されており、初段目の接続線およびｎ段目の接続線以外の接続線は、前段の接続線および次段の接続線の両方と磁気結合されている。このように構成すれば、前段の接続線と次段の接続線との隣り合う段の接続線同士を、磁気結合するように配線することができるので、段を越えて配線する必要がない分、互いに直列接続された複数の半導体素子が、３段以上設けられる場合でも、回路構成が複雑化するのを抑制することができる。

上記第１の局面による半導体素子の制御装置において、好ましくは、複数の接続線のうちの上アーム部を駆動させる複数のゲート駆動回路に接続されている複数の接続線同士が、互いに磁気結合されているとともに、複数の接続線のうちの下アーム部を駆動させる複数のゲート駆動回路に接続される複数の接続線同士が、互いに磁気結合されている。このように構成すれば、同時にオンオフされる上アーム部に配置された複数の半導体素子に対応する接続線同士、および、同時にオンオフされる下アーム部に配置された複数の半導体素子に対応する接続線同士の入力パルス信号のタイミングを揃えることができる。その結果、上アーム部および下アーム部を含む電力変換装置に、本発明を効果的に適用することが可能となる。

上記第１の局面による半導体素子の制御装置において、好ましくは、半導体素子は、炭化珪素を含む半導体素子からなる。ここで、炭化珪素（ＳｉＣ）を含む半導体素子（スイッチング素子）のスイッチング周波数は、シリコン半導体からなるスイッチング素子のスイッチング周波数に比べて高くすることが可能である。そして、入力パルス信号のタイミングにばらつきがある場合、スイッチング周波数が比較的高い場合には、ゲート駆動信号（入力パルス信号）に対するゲート駆動信号のタイミングのばらつきの割合が大きるため、複数の半導体素子のスイッチングのタイミングのはらつきの影響が大きくなる。これに対して、本発明では、入力パルス信号同士のタイミングのばらつきを抑制することができるので、スイッチング周波数が比較的高い炭化珪素を含む半導体素子をオンオフさせる場合に、特に効果的となる。

この発明の第２の局面による電力変換装置は、ゲート端子を有し、ゲート端子に入力されるゲート信号に基づいてオンオフするとともに、互いに直列接続された電圧駆動型の複数の半導体素子と、複数の半導体素子に、入力パルス信号に基づいてゲート信号を出力する複数のゲート駆動回路と、複数のゲート駆動回路の入力側に接続され、入力パルス信号を伝達するとともに、互いに磁気結合されている複数の接続線とを備える。

この発明の第２の局面による電力変換装置では、上記のように構成することにより、複数の半導体素子がオンオフする際に、オンオフするタイミングにばらつきが生じるのを抑制することが可能な電力変換装置を提供することができる。

上記第２の局面による電力変換装置において、好ましくは、複数のゲート駆動回路のゲート信号が出力される出力側に、それぞれ、配置されているとともに、ゲート端子に接続され、抵抗値が調整可能な複数のゲート抵抗をさらに備え、ゲート駆動回路は、入力側と出力側とが絶縁されている。このように構成すれば、ゲート駆動信号が出力されるタイミングが揃えられた状態で、ゲート駆動信号の時定数をゲート抵抗の抵抗値を調整することに設定することにより、半導体素子がオンオフするタイミングにばらつきが生じるのを、より一層抑制することが可能な電力変換装置を提供することができる。

本発明によれば、上記のように、複数の半導体素子がオンオフする際に、オンオフするタイミングにばらつきが生じるのを抑制することができる。

本発明の第１実施形態による電力変換装置（半導体素子の制御装置）の全体構成を示す回路図である。 本発明の第１実施形態による磁気結合部の構成を説明するための模式図である。 本発明の第１実施形態による入力パルス信号の立上りを説明するための図である。 本発明の第１実施形態による入力パルス信号の立下りを説明するための図である。 本発明の第１実施形態によるゲート駆動信号の立上りを説明するための図である。 本発明の第１実施形態によるゲート駆動信号の立下りを説明するための図である。 本発明の第２実施形態による電力変換装置（半導体素子の制御装置）の全体構成を示す回路図である。 本発明の第１および第２実施形態の第１変形例による半導体素子の制御装置の全体構成を示す回路図である。 本発明の第１および第２実施形態の第２変形例による半導体素子の制御装置の全体構成を示す回路図である。 本発明の第２実施形態の第３変形例による半導体素子の制御装置の全体構成を示す回路図である。

以下、本発明を具体化した実施形態を図面に基づいて説明する。

［第１実施形態］
（電力変換装置の構成）
図１〜図６を参照して、第１実施形態による電力変換装置１００の構成について説明する。

図１に示すように、電力変換装置１００は、たとえば、上アーム部１０ａおよび下アーム部１０ｂを備えるインバータ装置として構成されている。すなわち、電力変換装置１００は、上アーム部１０ａおよび下アーム部１０ｂを駆動させることにより、電源部２０からの直流の電力を、交流の電力に変換して、出力端Ｏから負荷（図示せず）に電力を供給するように構成されている。

上アーム部１０ａおよび下アーム部１０ｂには、それぞれ、複数のスイッチング素子１が設けられている。たとえば、第１実施形態では、上アーム部１０ａは、互いに直列接続された電圧駆動型の２つのスイッチング素子１ａおよび１ｂと、スイッチング素子１ａに逆並列に接続されたダイオード２ａと、スイッチング素子１ｂに逆並列に接続されたダイオード２ｂとを含む。下アーム部１０ｂは、互いに直列接続された電圧駆動型の２つのスイッチング素子１ｃおよび１ｄと、スイッチング素子１ｃに逆並列に接続されたダイオード２ｃと、スイッチング素子１ｄに逆並列に接続されたダイオード２ｄとを含む。なお、スイッチング素子１は、特許請求の範囲の「半導体素子」の一例である。

スイッチング素子１は、ゲート端子Ｇを有し、ゲート端子Ｇに入力されるゲート駆動信号Ｇｓに基づいてオンオフするとともに、互いに直列接続されている。スイッチング素子１は、たとえば、電界効果型トランジスタ（ＦＥＴ）または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）からなる。好ましくは、第１実施形態では、スイッチング素子１は、炭化珪素（ＳｉＣ）を含む半導体素子（ＳｉＣ−ＭＯＳＦＥＴ）からなる。

具体的には、スイッチング素子１ａ（１ｂ、１ｃ、１ｄ）には、それぞれ、ゲート端子Ｇ１（Ｇ２、Ｇ３、Ｇ４）、ドレイン端子Ｄ１（Ｄ２、Ｄ３、Ｄ４）、および、ソース端子Ｓ１（Ｓ２、Ｓ３、Ｓ４）が設けられている。なお、本願明細書では、スイッチング素子１ａ〜１ｄのゲート端子Ｇ１〜Ｇ４を、特に区別しない場合には、ゲート端子Ｇと記載し、ドレイン端子Ｄ１〜Ｄ４を、特に区別しない場合には、ドレイン端子Ｄと記載し、ソース端子Ｓ１〜Ｓ４を、特に区別しない場合には、ソース端子Ｓと記載している。また、スイッチング素子１がＩＧＢＴから構成されている場合には、ゲート端子Ｇ、コレクタ端子Ｃ、および、エミッタ端子Ｅが設けられる。以下では、スイッチング素子１が、ＦＥＴから構成されている場合を説明しているが、ＩＧＢＴから構成されている場合も、説明する内容と同様に構成されている。

スイッチング素子１ａのソース端子Ｓ１と、スイッチング素子１ｂのドレイン端子Ｄ２とが接続されることにより、上アーム部１０ａが構成されている。また、スイッチング素子１ｃのソース端子Ｓ３と、スイッチング素子１ｄのドレイン端子Ｄ４とが接続されることにより、下アーム部１０ｂが構成されている。

また、電力変換装置１００は、電源部２０と、上アーム部１０ａおよび下アーム部１０ｂのスイッチング素子１の駆動を制御する制御装置３０とを備える。電源部２０は、正極側Ｐｅがスイッチング素子１ａのドレイン端子Ｄ１に接続され、負極側Ｎｅがスイッチング素子１ｄのソース端子Ｓ４に接続されている。また、制御装置３０は、複数のスイッチング素子１ａ〜１ｄのぞれぞれのゲート端子Ｇ１〜Ｇ４に接続されている。なお、電源部２０は、図１では、直流電源として図示しているが、交流を直流に整流する整流部として構成されていてもよい。

そして、複数のスイッチング素子１は、それぞれ、ゲート端子Ｇに入力されるゲート駆動信号Ｇｓに基づいてオンオフするように構成されている。なお、「オンオフ（スイッチング）」とは、ドレイン端子Ｄとソース端子Ｓとの間を導通する状態と切断する状態とを切り替える動作を意味するものとして記載している。なお、ゲート駆動信号Ｇｓは、特許請求の範囲の「ゲート信号」の一例である。

（スイッチング素子の制御装置の構成）
図１に示すように、制御装置３０は、制御部３と、複数のゲート駆動回路４と、複数の接続線５と、複数のゲート線６とを含む。制御部３は、たとえば、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）であり、制御プログラムに基づいて、入力パルス信号Ｐを生成するように構成されている。制御部３は、複数のゲート駆動回路４の入力部４１に、それぞれ接続線５を介して、生成した入力パルス信号Ｐを入力するように構成されている。入力パルス信号Ｐは、たとえば、略矩形状の波形（図３および図４参照）を有する。

複数の接続線５は、スイッチング素子１ａに対応するゲート駆動回路４ａに接続されており、入力パルス信号Ｐ１を伝達する接続線５ａと、スイッチング素子１ｂに対応するゲート駆動回路４ｂに接続されており、入力パルス信号Ｐ２を伝達する接続線５ｂと、スイッチング素子１ｃに対応するゲート駆動回路４ｃに接続されており、入力パルス信号Ｐ３を伝達する接続線５ｃと、スイッチング素子１ｄに対応するゲート駆動回路４ｄに接続されており、入力パルス信号Ｐ４を伝達する接続線５ｄとを含む。そして、接続線５ａ〜５ｄには、それぞれ、入力パルス信号Ｐをゲート駆動回路４に伝達する信号線５１と、ゲート駆動回路４から入力パルス信号Ｐを戻す戻り線５２とが設けられている。

ゲート駆動回路４の入力部４１は、たとえば、フォトカプラとして構成されている。フォトカプラは、ゲート駆動回路４の入力側と出力側との絶縁素子として機能する。すなわち、第１実施形態では、ゲート駆動回路４は、フォトカプラ（入力部４１）により、入力側と出力側とが絶縁されている。詳細には、信号線５１は、入力部４１のフォトカプラの発光素子のアノードに接続され、戻り線５２は、入力部４１のフォトカプラの発光素子のカソードに接続されている。

ゲート駆動回路４は、入力部４１に入力パルス信号Ｐが入力されることに基づいて、ゲート駆動信号Ｇｓを出力部４２から出力するように構成されている。具体的には、ゲート駆動回路４は、制御部３からの入力パルス信号Ｐ（Ｐ１、Ｐ２、Ｐ３、Ｐ４）を増幅した信号をゲート駆動信号Ｇｓ（Ｇｓ１、Ｇｓ２、Ｇｓ３、Ｇｓ４）として出力するように構成されている。また、ゲート駆動信号Ｇｓの電圧値の絶対値は、入力パルス信号Ｐの電圧値の絶対値よりも大きい。

また、制御装置３０には、ゲート駆動回路４のゲート駆動信号Ｇｓが出力される出力部４２に接続されるゲート線６に、それぞれ、配置されているとともに、ゲート端子Ｇに接続され、抵抗値Ｒｇが調整可能な複数のゲート抵抗７が設けられている。

具体的には、複数のゲート線６は、ゲート駆動回路４ａに接続されているゲート線６ａと、ゲート駆動回路４ｂに接続されているゲート線６ｂと、ゲート駆動回路４ｃに接続されているゲート線６ｃと、ゲート駆動回路４ｄに接続されているゲート線６ｄとを含む。また、複数のゲート抵抗７は、ゲート線６ａ上に配置されているゲート抵抗７ａと、ゲート線６ｂ上に配置されているゲート抵抗７ｂと、ゲート線６ｃ上に配置されているゲート抵抗７ｃと、ゲート線６ｄ上に配置されているゲート抵抗７ｄとを含む。なお、図１では、ゲート抵抗７ａ〜７ｄは、それぞれ、１つの抵抗として図示しているが、この例に限られず、複数の抵抗の接続状態を切り替えることにより、合成した抵抗値Ｒｇが調整されるように構成してもよいし、可変抵抗によりゲート抵抗７ａ〜７ｄを構成してもよいし、抵抗器を着脱可能に構成することにより、抵抗値Ｒｇが調整されるように構成してもよい。

たとえば、ゲート抵抗７（７ａ、７ｂ、７ｃ、７ｄ）は、スイッチング素子１をターンオンする際の抵抗値Ｒｇｏｎ（Ｒｇｏｎ１、Ｒｇｏｎ２、Ｒｇｏｎ３、Ｒｇｏｎ４）と、スイッチング素子１をターンオフする際の抵抗値Ｒｇｏｆｆ（Ｒｇｏｆｆ１、Ｒｇｏｆｆ２、Ｒｇｏｆｆ３、Ｒｇｏｆｆ４）とを個別に調整可能に構成されている。たとえば、制御装置３０は、ゲート抵抗７の調整が製造時またはメンテナンス時に行うことが可能に構成されている。なお、抵抗値Ｒｇｏｎと抵抗値Ｒｇｏｆｆとを特に区別しない場合には、抵抗値Ｒｇとして記載している。

〈磁気結合に関する構成〉
ここで、第１実施形態では、複数の接続線５は、互いに磁気結合されている。具体的には、複数の接続線５は、複数のゲート駆動回路４に入力される入力パルス信号Ｐ同士のタイミング差を減少させるように互いに磁気結合されている。たとえば、２つの接続線５の信号線５１同士が磁気結合されている。具体的には、図１に示すように、制御装置３０には、接続線５ａの信号線５１ａと接続線５ｂの信号線５１ｂとを磁気結合するための磁気結合部８ａと、接続線５ｃの信号線５１ｃと接続線５ｄの信号線５１ｄとを磁気結合するための磁気結合部８ｂとが設けられている。

すなわち、第１実施形態では、複数の接続線５のうちの上アーム部１０ａを駆動させる複数のゲート駆動回路４ａおよび４ｂに接続されている複数の接続線５ａおよび５ｂが、互いに磁気結合されているとともに、複数の接続線５のうちの下アーム部１０ｂを駆動させる複数のゲート駆動回路４ｃおよび４ｄに接続される複数の接続線５ｃおよび５ｄが、互いに磁気結合されている。

詳細には、図２に示すように、磁気結合部８ａおよび８ｂは、それぞれ、一の接続線５ａ（または５ｃ）と、他の接続線５ｂ（または５ｄ）とが磁性体からなるコア８１に巻回されることにより形成されている。たとえば、磁気結合部８ａおよび８ｂは、トロイダルトランス（トロイダルコアトランス）として構成されている。そして、一の接続線５ａ（５ｃ）の巻回数Ｎ１と、他の接続線５ｂ（５ｄ）の巻回数Ｎ２とは、略同一の巻回数である。

たとえば、一の接続線５ａ（５ｃ）と、他の接続線５ｂ（５ｄ）とは、同一の巻回方向で、コア８１に巻回されている。なお、同一の巻回方向とは、巻線の巻回はじめ位置が同一方向に位置することを意味するものとする。これにより、接続線５ａに、入力パルス信号Ｐ１の電流（電流値ｉｐ１）が流れた場合、コア８１に磁束φ１が生じる。この場合、磁束φ１は、コア８１を介して、接続線５ｂの巻回内側を横切る。また、接続線５ｂに、入力パルス信号Ｐ２の電流（電流値ｉｐ２）が流れることにより、コア８１に磁束φ２が生じる。そして、磁束φ２は、コア８１を介して、接続線５ａの巻回内側を横切る。これにより、接続線５ａおよび５ｂが、磁気結合部８ａにおいて、磁気結合される。そして、磁束φ１が接続線５ｂを横切ることにより、接続線５ｂに誘導起電力が生じ、磁束φ２が接続線５ａを横切ることにより、接続線５ａに誘導起電力が生じる。以下、磁気結合部８ａの構成について説明するが、磁気結合部８ｂの構成は、磁気結合部８ａの構成と同様である。

ここで、磁気結合部８ａは、ｉｐ１＝ｉｐ２の時に、｜φ１｜＝｜φ２｜となるように構成されている。すなわち、図３（ａ）に示すように、一の接続線５ａに流れる電流値ｉｐ１と、他の接続線５ｂに流れる電流値ｉｐ２とが等しい場合には、磁束φ１と磁束φ２とが互いに打消し合い、一の接続線５ａに流れる電流の電流値ｉｐ１およびタイミングｔ１と、他の接続線５ｂに流れる電流の電流値ｉｐ２およびタイミングｔ１とは、変化しない。なお、一の接続線５ａの電圧値Ｖｐ１、および、他の接続線５ｂの電圧値Ｖｐ２の大きさも略等しくなり、タイミングも略同時となる。

一方、磁気結合部８ａは、ｉｐ１≠ｉｐ２の時に、｜φ１｜≠｜φ２｜となるように構成されている。たとえば、図３（ｂ）に示すように、接続線５ａを伝達する入力パルス信号Ｐ１の電圧が立上るタイミングｔ１１よりも、接続線５ｂを伝達する入力パルス信号Ｐ２の電圧の立上るタイミングｔ１２の方が遅い場合、接続線５ａが接続線５ｂよりも先に電流値ｉｐ１が大きくなるため、コア８１に、｜φ１−φ２｜の磁束が発生する。｜φ１−φ２｜の磁束が接続線５ｂの巻回内側に生じることにより、接続線５ａ側に逆起電力が発生して電流値ｉｐ１の上昇が抑制される。そして、タイミングｔ１２で電流値ｉｐ２が立ち上がるのに伴ってｉｐ１が上昇する。すなわち、タイミングｔ１２で電流値ｉｐ１とｉｐ２の立ち上がりが略同時となり、それぞれの電流値が略等しくなる。なお、この場合、接続線５ａの電圧値Ｖｐ１の大きさと接続線５ｂの電圧値Ｖｐ２の大きさが略等しくなる。なお、本願明細書では、「略同時」とは、スイッチング素子１のスイッチングの周期よりも小さい（十分小さい）時間差を意味するものとし、スイッチング素子１の特性に起因する時間差よりも小さく、接続線５同士を磁気結合しない場合の時間差よりも小さいものを意味する。

磁気結合部８ａにより、接続線５ａを伝達する入力パルス信号Ｐ１の電流が立上るタイミングと、接続線５ｂを伝達する入力パルス信号Ｐ２の電流が立上るタイミングとの差が小さくなる。その結果、ゲート駆動回路４ａに入力パルス信号Ｐ１がスイッチング素子１ａのゲート端子Ｇ１に入力されるタイミングと、ゲート駆動回路４ｂに入力パルス信号Ｐ２がスイッチング素子１ｂのゲート端子Ｇ２に入力されるタイミングとのばらつきが抑制された状態（タイミングが略同時）となる。

また、図４に示すように、接続線５ａを伝達する入力パルス信号Ｐ１の電圧が立下るタイミングｔ２１および接続線５ｂを伝達する入力パルス信号Ｐ２の電圧が立下るタイミングｔ２２がばらついた場合についても、同様の原理により、電流値ｉｐ１とｉｐ２の立下りタイミングのばらつきが抑制される。

なお、磁気結合部８ａを設けずに接続線５ａと５ｂとを磁気結合しない場合には、接続線５ａでは、タイミングｔ１１で電流値ｉｐ１が上昇する。また、磁気結合部８ｂを設けずに接続線５ａと５ｂとが磁気結合しない場合には、接続線５ｂでは、タイミングｔ２１よりも遅いタイミングであるタイミングｔ２２に、電流値ｉｐ２が下降する。

〈ゲート抵抗の構成〉
第１実施形態では、図５および図６に示すように、複数のゲート抵抗７は、複数のスイッチング素子１のオン（ターンオン）またはオフ（ターンオフ）のタイミング差（ｔ３１−ｔ３２）（ｔ５１−ｔ５２）を減少させるように抵抗値Ｒｇが調整されている。たとえば、ゲート抵抗７ａ、７ｂ、７ｃ、および、７ｄは、それぞれ、対応するスイッチング素子１ａ〜１ｄの特性に対応させて、抵抗値Ｒｇｏｎ１、Ｒｇｏｎ２、Ｒｇｏｎ３、Ｒｇｏｎ４、Ｒｇｏｆｆ１、Ｒｇｏｆｆ２、Ｒｇｏｆｆ３、および、Ｒｇｏｆｆ４が調整されている。

ここで、複数のスイッチング素子１は、それぞれ、特性に個体差がある。具体的には、図５に示すように、スイッチング素子１がターンオンするしきい値（Ｖｔｈｏｎ１、Ｖｔｈｏｎ２）、または、図６に示すように、スイッチング素子１がターンオフするしきい値（Ｖｔｈｏｆｆ１、Ｖｔｈｏｆｆ２）には、ばらつきがある。

図５に示すように、スイッチング素子１ａがターンオンするためのしきい値Ｖｔｈｏｎ１が、スイッチング素子１ｂがターンオンするためのしきい値Ｖｔｈｏｎ２よりも高い値の場合がある。この場合、スイッチング素子１ａのゲート端子Ｇ１に入力されるゲート駆動信号Ｇｓ１の立上りの時定数と、スイッチング素子１ｂのゲート端子Ｇ２に入力されるゲート駆動信号Ｇｓ２の立上りの時定数とが共に、時定数τ１で等しい場合には、スイッチング素子１ａがスイッチングする時点ｔ３１と、スイッチング素子１ｂがスイッチングする時点ｔ３２とが異なるタイミングとなる。すなわち、図５（ａ）に示すように、スイッチング素子１ａのしきい値Ｖｔｈｏｎ１と、スイッチング素子１ｂのしきい値Ｖｔｈｏｎ２とが異なる場合で、ゲート抵抗７ａの抵抗値Ｒｇｏｎ１と、ゲート抵抗７ｂの抵抗値Ｒｇｏｎ２とが等しい場合には、スイッチングのタイミングにばらつきが生じる。なお、ゲート駆動信号Ｇｓの時定数は、ゲート抵抗７の抵抗値Ｒｇと、スイッチング素子１のゲート容量により定まる。

このような場合、図５（ｂ）に示すように、ゲート抵抗７ｂの抵抗値Ｒｇｏｎ２が、ゲート抵抗７ａの抵抗値Ｒｇｏｎ１よりも大きくなるように調整されることにより、ゲート端子Ｇ１に入力されるゲート駆動信号Ｇｓ１の時定数τ１よりも、ゲート端子Ｇ２に入力されるゲート駆動信号Ｇｓ２の時定数τ１２が大きくなる。これにより、スイッチング素子１ａがスイッチングする時点と、スイッチング素子１ｂがスイッチングする時点との差が減じられて、時点ｔ４１に略同時にスイッチングすることが可能となる。

図６に示すように、スイッチング素子１ａがターンオフするためのしきい値Ｖｔｈｏｆｆ１が、スイッチング素子１ｂがターンオフするためのしきい値Ｖｔｈｏｆｆ２よりも低い値の場合がある。この場合、スイッチング素子１ａのゲート端子Ｇ１に入力されるゲート駆動信号Ｇｓ１の立下りの時定数と、スイッチング素子１ｂのゲート端子Ｇ２に入力されるゲート駆動信号Ｇｓ２の立下りの時定数とが共に、時定数τ１１で等しい場合には、スイッチング素子１ａがスイッチングする時点ｔ５１と、スイッチング素子１ｂがスイッチングする時点ｔ５２とが異なるタイミングとなる。すなわち、図６（ａ）に示すように、スイッチング素子１ａのしきい値Ｖｔｈｏｆｆ１と、スイッチング素子１ｂのしきい値Ｖｔｈｏｆｆ２とが異なる場合で、ゲート抵抗７ａの抵抗値Ｒｇｏｆｆ１と、ゲート抵抗７ｂの抵抗値Ｒｇｏｆｆ２とが等しい場合には、スイッチングのタイミングにばらつきが生じる。

このような場合、図６（ｂ）に示すように、ゲート抵抗７ｂの抵抗値Ｒｇｏｆｆ２を、ゲート抵抗７ａの抵抗値Ｒｇｏｆｆ１よりも大きくすることにより、ゲート端子Ｇ１に入力されるゲート駆動信号Ｇｓ１の時定数τ１１よりも、ゲート端子Ｇ２に入力されるゲート駆動信号Ｇｓ２の時定数τ１２が大きくなる。これにより、スイッチング素子１ａがスイッチングする時点と、スイッチング素子１ｂがスイッチングする時点との差が減じられて、時点ｔ６１に略同時にスイッチングすることが可能となる。

（電力変換装置の動作）
次に、第１実施形態による電力変換装置１００（スイッチング素子１の制御装置３０）の動作について説明する。例として、スイッチング素子１ａおよび１ｂがターンオンおよびターンオフする場合について説明する。

まず、図１に示すように、制御装置３０の制御部３から入力パルス信号Ｐ１およびＰ２が出力される。入力パルス信号Ｐ１は、接続線５ａを伝達し、入力パルス信号Ｐ２は、接続線５ｂを伝達する。ここで、図２に示すように、磁気結合部８ａにより、接続線５ａと５ｂとが磁気結合されており、入力パルス信号Ｐ１の立上りのタイミングと、入力パルス信号Ｐ２の立上りのタイミングとの、タイミング差が減じられる（図３（ｂ）参照）とともに、入力パルス信号Ｐ１の立下りのタイミングと、入力パルス信号Ｐ２の立下りのタイミングとの、タイミング差が減じられる（図４参照）。

そして、ゲート駆動回路４ａの入力部４１に、入力パルス信号Ｐ１が、ゲート駆動回路４ｂの入力部４１に、入力パルス信号Ｐ２が、略同時に入力される。そして、ゲート駆動回路４ａの出力部４２から、ゲート駆動信号Ｇｓ１が、ゲート駆動回路４ｂの出力部４２に、ゲート駆動信号Ｇｓ２が、略同時に出力される。

そして、図５（ｂ）に示すように、ゲート駆動信号Ｇｓ１は、スイッチング素子１ａのゲート容量および抵抗値Ｒｇｏｎ１に対応した時定数τ１により、電圧値が次第に大きくなる（立上る）。また、ゲート駆動信号Ｇｓ２は、スイッチング素子１ｂのゲート容量および抵抗値Ｒｇｏｎ２に対応した時定数τ２により、電圧値が次第に大きくなる（立上る）。ここで、抵抗値Ｒｇｏｎ１および抵抗値Ｒｇｏｎ２は、スイッチング素子１ａおよび１ｂが略同時にターンオンする値に設定されており、スイッチング素子１ａおよび１ｂが略同時のタイミングｔ４１にターンオンする。

そして、図６（ｂ）に示すように、ゲート駆動信号Ｇｓ１は、スイッチング素子１ａのゲート容量および抵抗値Ｒｇｏｆｆ１に対応した時定数τ１１により、電圧値が次第に小さくなる（立下る）。また、ゲート駆動信号Ｇｓ２は、スイッチング素子１ｂのゲート容量および抵抗値Ｒｇｏｆｆ２に対応した時定数τ１２により、電圧値が次第に小さくなる（立下る）。ここで、抵抗値Ｒｇｏｆｆ１および抵抗値Ｒｇｏｆｆ２は、スイッチング素子１ａおよび１ｂが略同時にターンオフする値に設定されており、スイッチング素子１ａおよび１ｂが略同時のタイミングｔ６１にターンオフする。これにより、電力変換装置１００では、スイッチング素子１ａおよび１ｂが略同時に、ターンオンおよびターンオフされる。

［第１実施形態の効果］
第１実施形態では、以下のような効果を得ることができる。

第１実施形態では、上記のように、ゲート駆動回路４の入力側の複数の接続線５を、互いに磁気結合することにより、複数の接続線５により伝達される入力パルス信号Ｐの立上りおよび立下りのタイミングのばらつきを抑制することができる。その結果、入力パルス信号Ｐのタイミングのばらつきを抑制することができるので、ゲート駆動回路４から出力されるゲート駆動信号Ｇｓのタイミングにばらつきが生じるのを抑制することができる。これにより、出力側のゲート線６同士を磁気結合する場合と異なり、複数のゲート駆動回路４の出力側の抵抗であるゲート抵抗７の抵抗値Ｒｇを、接続されているスイッチング素子１の特性に対応させて調整することができる。その結果、ゲート駆動信号Ｇｓが出力されるタイミングのばらつきが抑制された状態で、ゲート抵抗の抵抗値を調整してゲート駆動信号Ｇｓの立上りの時定数または立下りの時定数を変更することにより、スイッチング素子１がオンオフするタイミングのばらつきが生じるのを抑制することができる。また、接続線５で伝達される入力パルス信号Ｐの電圧値Ｖｐの絶対値は、ゲート線６で伝達されるゲート駆動信号Ｇｓの電圧値の絶対値よりも小さいので、ゲート線６同士を磁気結合させる場合に比べて、磁気結合させるための構成（磁気結合部８）の耐圧を小さくすることができる。この結果、磁気結合させるための構成（磁気結合部８）の大型化を抑制することができるので、スイッチング素子１の制御装置３０の大型化を抑制することができる。

また、第１実施形態では、複数のゲート駆動回路４のゲート駆動信号Ｇｓを、出力される出力側に、それぞれ、配置する。そして、制御装置３０に、ゲート端子Ｇに接続され、抵抗値Ｒｇが調整可能な複数のゲート抵抗７を設けて、ゲート駆動回路４の入力側と出力側とを絶縁する。これにより、ゲート駆動回路４の入力側と出力側とが絶縁されていることにより、ゲート駆動回路４の出力側のインピーダンスを入力側から独立して設定することができる。すなわち、ゲート駆動回路４の入力側が磁気結合されている場合でも、ゲート抵抗７の抵抗値Ｒｇを調整することにより、ゲート駆動回路４の出力側を伝達するゲート駆動信号Ｇｓの時定数を調整することができる。これにより、ゲート駆動回路４の出力側を伝達するゲート駆動信号Ｇｓの時定数を、スイッチング素子１の特性に対応させた値に設定することができる。その結果、ゲート駆動信号Ｇｓが出力されるタイミングが揃えられた状態で、ゲート駆動信号Ｇｓの時定数をゲート抵抗７の抵抗値Ｒｇを調整して設定することにより、スイッチング素子１がオンオフするタイミングにばらつきが生じるのを、より一層抑制することができる。

また、第１実施形態では、複数の接続線５を、複数のゲート駆動回路４に入力される入力パルス信号Ｐ同士のタイミング差を減少させるように互いに磁気結合し、複数のゲート抵抗７を、複数のスイッチング素子１のオンまたはオフのタイミング差を減少させるように抵抗値Ｒｇが調整可能に構成する。これにより、ゲート駆動信号Ｇｓのタイミングが揃えられた状態で、ゲート駆動信号Ｇｓの時定数をゲート抵抗７の抵抗値Ｒｇを調整して設定することにより、スイッチング素子１がオンオフするタイミングにばらつきが生じるのを、より一層抑制することができる。

また、第１実施形態では、複数の接続線５を、入力パルス信号Ｐをゲート駆動回路４に伝達する信号線５１同士が、磁気結合されるように構成する。これにより、２つの接続線５に伝達される入力パルス信号Ｐ同士の立上りタイミングおよび立下りタイミングが揃うので、容易に、入力パルス信号Ｐ同士のタイミングのばらつきを抑制することができる。

また、第１実施形態では、複数の接続線５のうちの上アーム部１０ａを駆動させる複数のゲート駆動回路４に接続されている複数の接続線５同士を、互いに磁気結合するとともに、複数の接続線５のうちの下アーム部１０ｂを駆動させる複数のゲート駆動回路４に接続される複数の接続線５同士を、互いに磁気結合する。これにより、同時にオンオフされる上アーム部１０ａに配置された複数のスイッチング素子１に対応する接続線５同士、および、同時にオンオフされる下アーム部１０ｂに配置された複数のスイッチング素子１に対応する接続線５同士の入力パルス信号Ｐのタイミングを揃えることができる。その結果、上アーム部１０ａおよび下アーム部１０ｂを含む電力変換装置１００に、本発明を効果的に適用することが可能となる。

また、第１実施形態では、スイッチング素子１を、炭化珪素を含む半導体素子から構成する。これにより、入力パルス信号Ｐ同士のタイミングのばらつきを抑制することができるので、スイッチング周波数が比較的高い炭化珪素を含む半導体素子（ＳｉＣ−ＭＯＳＦＥＴ）をオンオフさせる場合に、特に効果的となる。

［第２実施形態］
次に、図７を参照して、第２実施形態の電力変換装置２００の構成について説明する。第２実施形態による電力変換装置２００では、上アーム部２１０ａおよび下アーム部２１０ｂのそれぞれに、互いに直列接続された３以上の自然数ｎ個のスイッチング素子１が設けられている。なお、上記第１実施形態と同一の構成については、図中において同じ符号を付して図示し、その説明を省略する。

図７に示すように、第２実施形態では、電力変換装置２００は、互いに直列接続された３以上の自然数ｎ個のスイッチング素子１が設けられている上アーム部２１０ａ、および、ｎ個のスイッチング素子１が設けられている下アーム部２１０ｂと、スイッチング素子１の制御装置２３０とを備える。なお、制御装置２３０は、特許請求の範囲の「半導体素子の制御装置」の一例である。また、図７では、下アーム部２１０ｂは、上アーム部２１０ａと同様に構成されているため、詳細な図示を省略している。

制御装置２３０は、制御部２０３と、ｎの２倍の数のゲート駆動回路４と、ｎの２倍の本数の接続線２０５と、ｎの２倍の本数のゲート線２０６と、ｎの２倍の個数のゲート抵抗２０７とを含む。なお、図７では、上アーム部２１０ａに対応するｎ個のゲート駆動回路４と、ｎ本の接続線２０５と、ｎ本のゲート線２０６の一部のみを記載し、その他の図示を省略している。

ここで、ｎ本の接続線２０５は、互いに直列接続された複数のスイッチング素子１の初段目から３以上の自然数であるｎ段目までのスイッチング素子１のそれぞれに対応して設けられている。ここで、初段目（図７のＮｏ．１）のスイッチング素子１とは、たとえば、電源部２０の正極側Ｐｅに接続されているスイッチング素子１である。また、ｎ段目（図７のＮｏ．ｎ）のスイッチング素子１とは、たとえば、出力端Ｏに接続されているスイッチング素子１である。初段目のスイッチング素子１を駆動させるゲート駆動回路４に入力パルス信号Ｐを伝達する接続線２０５を、初段目の接続線２０５とし、ｎ段目のスイッチング素子１を駆動させるゲート駆動回路４に入力パルス信号Ｐを伝達する接続線２０５を、ｎ段目の接続線２０５とする。

そして、第２実施形態では、初段目の接続線２０５は、次段（Ｎｏ．２）の接続線２０５と磁気結合されており、ｎ段目の接続線２０５は、前段（Ｎｏ．ｎ−１）の接続線２０５と磁気結合されている。たとえば、初段目の接続線２０５の信号線５１と、次段（Ｎｏ．２）の接続線２０５の信号線５１とが、磁気結合部２０８により磁気結合されている。これにより、初段目の接続線２０５を伝達する入力パルス信号Ｐのタイミングと、次段目の接続線２０５を伝達する入力パルス信号Ｐのタイミングとの差が小さくなる（略等しくなる）とともに、ｎ段目の接続線２０５を伝達する入力パルス信号Ｐのタイミングと、ｎ−１段目の接続線２０５を伝達する入力パルス信号Ｐのタイミングとの差が小さくなる（略等しくなる）。

また、第２実施形態では、初段目の接続線２０５およびｎ段目の接続線２０５以外の接続線２０５は、前段の接続線２０５および次段の接続線２０５の両方と磁気結合されている。たとえば、２段目（次段：Ｎｏ．２）の接続線２０５の信号線５１は、初段目の接続線２０５の信号線５１と、一の磁気結合部２０８である磁気結合部２０８ａにより磁気結合されているとともに、３段目の接続線２０５の信号線５１と、他の磁気結合部２０８である磁気結合部２０８ｂにより、磁気結合されている。これにより、初段目からｎ段目までの複数の接続線２０５に伝達される入力パルス信号Ｐのタイミングのばらつきが小さくなる。好ましくは、初段目からｎ段目までの複数の接続線２０５に伝達される入力パルス信号Ｐのタイミングが略等しくなる。

また、ｎ個のゲート抵抗２０７は、接続されているスイッチング素子１の特性に対応して、それぞれ、抵抗値Ｒｇが調整されている。そして、ｎ個のゲート駆動回路２０４は、それぞれ、ｎ本のゲート線２０６を介して、スイッチング素子１のゲート端子Ｇに、ゲート駆動信号Ｇｓを入力することにより、ｎ個のスイッチング素子１を略同時にオンオフするように構成されている。なお、下アーム部２１０ｂを駆動させるための制御装置２３０の構成は、上記した上アーム部２１０ａを駆動させるための構成と同様である。また、第２実施形態のその他の構成は、第１実施形態の構成と同様である。

［第２実施形態の効果］
第２実施形態では、以下のような効果を得ることができる。

第２実施形態では、上記のように、制御装置２３０に、互いに直列接続された複数のスイッチング素子１の初段目から３以上の自然数であるｎ段目までのスイッチング素子１のそれぞれに対応する接続線２０５を設ける。そして、初段目の接続線２０５を、次段の接続線２０５と磁気結合させる。また、ｎ段目の接続線２０５を、前段の接続線２０５と磁気結合させる。また、初段目の接続線２０５およびｎ段目の接続線２０５以外の接続線２０５を、前段の接続線２０５および次段の接続線２０５の両方と磁気結合させる。これにより、前段の接続線２０５と次段の接続線２０５との隣り合う段の接続線２０５同士を、磁気結合するように配線することができるので、段を越えて配線する必要がない分、互いに直列接続された複数のスイッチング素子１が、３段以上設けられる場合でも、回路構成が複雑化するのを抑制することができる。なお、第２実施形態のその他の効果は、第１実施形態の効果と同様である。

[変形例]
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更（変形例）が含まれる。

たとえば、上記実施形態では、電力変換装置を、インバータ装置として構成する例を示したが、本発明はこれに限られない。たとえば、電力変換装置を、コンバータ装置として構成してもよいし、チョッパ装置として構成してもよい。

また、上記実施形態では、半導体素子を、ＳｉＣ−ＭＯＳＦＥＴまたはＩＧＢＴから構成する例を示したが、本発明はこれに限られない。すなわち、半導体素子は電圧駆動型の半導体素子であればよく、ＳｉＣ−ＭＯＳＦＥＴまたはＩＧＢＴ以外の電圧駆動型の半導体素子を用いてもよい。

また、上記実施形態では、スイッチング素子をターンオンする際のゲート抵抗の抵抗値（Ｒｇｏｎ）およびスイッチング素子をターンオフする際のゲート抵抗の抵抗値（Ｒｇｏｆｆ）の両方を個別に調整可能に、制御装置を構成する例を示したが、本発明はこれに限られない。たとえば、制御装置を、スイッチング素子をターンオンおよびターンオフする際の共通のゲート抵抗の抵抗値を調整可能に構成してもよいし、抵抗値Ｒｇｏｎまたは抵抗値Ｒｇｏｆｆのいずれか一方のみを調整可能に構成してもよい。

また、上記実施形態では、ゲート駆動回路の入力側と出力側とを絶縁するために、フォトカプラを用いる例を示したが、本発明はこれに限られない。すなわち、フォトカプラ以外の絶縁素子により、ゲート駆動回路の入力側と出力側とを絶縁してもよい。たとえば、絶縁トランス（パルストランス）により、ゲート駆動回路の入力側と出力側とを絶縁してもよい。

また、上記実施形態では、２つの接続線の信号線同士を磁気結合させる例を示したが、本発明はこれに限られない。図８の第１変形例の制御装置３３０のように、２つの接続線３０５のうちの一の接続線３０５の信号線３５１と、他の接続線３０５の戻り線３５２とを、磁気結合部３０８により、磁気結合するように構成してもよい。この場合、信号線３５１の磁気結合部３０８のコアに対する巻回方向と、戻り線３５２の磁気結合部３０８のコアに対する巻回方向とは反対方向にすることにより、上記実施形態と同一の作用効果を奏する。また、図９の第２変形例の制御装置４３０のように、２つの接続線４０５のうちの一の接続線４０５の戻り線４５２と、他の接続線４０５の戻り線４５２とを、磁気結合部４０８により、磁気結合するように構成してもよい。

また、上記第２実施形態では、３以上の自然数ｎ段の接続線を設ける場合に、隣り合う接続線（前段の接続線および次段の接続線）と磁気結合するように、制御装置を構成する例を示したが、本発明はこれに限られない。たとえば、図１０の第３変形例の電力変換装置５００の制御装置５３０のように、初段（Ｎｏ．１）の接続線５０５ａの信号線５５１ａと、初段以外の接続線５０５ｂの各々の信号線５５１ｂとが、磁気結合分５０８により磁気結合されるように構成されていてもよい。すなわち、一の接続線５０５ａが、他の複数の接続線５０５ｂ全てと磁気結合されていてもよい。なお、制御装置の配線の複雑化を抑制する観点からは、第３変形例の構成よりも第２実施形態の構成の方が好ましい。

また、上記実施形態では、磁気結合部を、トロイダルコアトランスにより構成する例を示したが、本発明はこれに限られない。たとえば、磁気結合部を、Ｒコアトランス等のトロイダルコアトランス以外の構造により構成してもよい。

１、１ａ、１ｂ、１ｃ、１ｄ スイッチング素子（半導体素子）
４ ゲート駆動回路
５、５ａ、５ｂ、５ｃ、５ｄ、２０５、３０５、４０５、５０５ａ、５０５ｂ 接続線
７、７ａ、７ｂ、７ｃ、７ｄ、２０７ ゲート抵抗
１０ａ、２１０ａ 上アーム部
１０ｂ、２１０ｂ 下アーム部
３０、２３０、３３０、４３０、５３０ 制御装置（半導体素子の制御装置）
５１、３５１、４５１、５５１ａ、５５１ｂ 信号線
５２、３５２、４５２ 戻り線
１００、２００、５００ 電力変換装置
Ｇ、Ｇ１、Ｇ２、Ｇ３、Ｇ４ ゲート端子
Ｇｓ、Ｇｓ１、Ｇｓ２、Ｇｓ３、Ｇｓ４ ゲート駆動信号（ゲート信号）
Ｐ、Ｐ１、Ｐ２、Ｐ３、Ｐ４ 入力パルス信号
Ｒｇ、Ｒｇｏｎ、Ｒｇｏｎ１、Ｒｇｏｎ２、Ｒｇｏｎ３、Ｒｇｏｎ４、Ｒｇｏｆｆ、Ｒｇｏｆｆ１、Ｒｇｏｆｆ２、Ｒｇｏｆｆ３、Ｒｇｏｆｆ４ 抵抗値

Claims (10)

1. ゲート端子を有し、前記ゲート端子に入力されるゲート信号に基づいてオンオフするとともに、互いに直列接続された電圧駆動型の複数の半導体素子に、入力パルス信号に基づいて前記ゲート信号を出力する複数のゲート駆動回路と、
   前記複数のゲート駆動回路の入力側に接続され、前記入力パルス信号を伝達するとともに、互いに磁気結合されている複数の接続線とを備える、半導体素子の制御装置。
2. 前記複数のゲート駆動回路の前記ゲート信号が出力される出力側に、それぞれ、配置されているとともに、前記ゲート端子に接続され、抵抗値が調整可能な複数のゲート抵抗をさらに備え、
   前記ゲート駆動回路は、前記入力側と前記出力側とが絶縁されている、請求項１に記載の半導体素子の制御装置。
3. 前記複数の接続線は、前記複数のゲート駆動回路に入力される前記入力パルス信号同士のタイミング差を減少させるように互いに磁気結合されており、
   前記複数のゲート抵抗は、前記複数の半導体素子のオンまたはオフのタイミング差を減少させるように前記抵抗値が調整されている、請求項２に記載の半導体素子の制御装置。
4. 前記複数の接続線は、前記入力パルス信号を前記ゲート駆動回路に伝達する信号線と、前記ゲート駆動回路から前記入力パルス信号を戻す戻り線とを含み、
   前記複数の接続線のうちの２つの前記接続線の前記信号線同士、前記戻り線同士、または、前記信号線と前記戻り線とが、磁気結合されている、請求項１〜３のいずれか１項に記載の半導体素子の制御装置。
5. 前記２つの接続線の前記信号線同士が、磁気結合されている、請求項４に記載の半導体素子の制御装置。
6. 前記複数の接続線は、互いに直列接続された前記複数の半導体素子の初段目から３以上の自然数であるｎ段目までの前記半導体素子のそれぞれに対応する前記接続線を含み、
   初段目の前記接続線は、次段の前記接続線と磁気結合されており、ｎ段目の前記接続線は、前段の前記接続線と磁気結合されており、前記初段目の接続線および前記ｎ段目の接続線以外の前記接続線は、前段の前記接続線および次段の前記接続線の両方と磁気結合されている、請求項１〜５のいずれか１項に記載の半導体素子の制御装置。
7. 前記複数の接続線のうちの上アーム部を駆動させる前記複数のゲート駆動回路に接続されている前記複数の接続線同士が、互いに磁気結合されているとともに、前記複数の接続線のうちの下アーム部を駆動させる前記複数のゲート駆動回路に接続される前記複数の接続線同士が、互いに磁気結合されている、請求項１〜６のいずれか１項に記載の半導体素子の制御装置。
8. 前記半導体素子は、炭化珪素を含む半導体素子からなる、請求項１〜７のいずれか１項に記載の半導体素子の制御装置。
9. ゲート端子を有し、前記ゲート端子に入力されるゲート信号に基づいてオンオフするとともに、互いに直列接続された電圧駆動型の複数の半導体素子と、
   前記複数の半導体素子に、入力パルス信号に基づいて前記ゲート信号を出力する複数のゲート駆動回路と、
   前記複数のゲート駆動回路の入力側に接続され、前記入力パルス信号を伝達するとともに、互いに磁気結合されている複数の接続線とを備える、電力変換装置。
10. 前記複数のゲート駆動回路の前記ゲート信号が出力される出力側に、それぞれ、配置されているとともに、前記ゲート端子に接続され、抵抗値が調整可能な複数のゲート抵抗をさらに備え、
    前記ゲート駆動回路は、前記入力側と前記出力側とが絶縁されている、請求項９の電力変換装置。

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