JP2019075760A - 半導体装置 - Google Patents

Abstract

【課題】小さい回路面積で電圧監視を行うことが可能な半導体装置を提供する。【解決手段】抵抗分圧回路ＲＤＩＶは、入力電圧Ｖｉｎを入力用ラダー抵抗（Ｒ１〜Ｒ４）によって抵抗分圧し、抵抗分圧比が異なる複数の分圧入力電圧Ｖｉ１〜Ｖｉ３で複数のｎＭＯＳトランジスタＭＮ１〜ＭＮ３をそれぞれ駆動する。ｐＭＯＳトランジスタＭＰ０は、複数のｐＭＯＳトランジスタＭＰ１〜ＭＰ３に対して共通に設けられ、複数のｐＭＯＳトランジスタＭＰ１〜ＭＰ３のそれぞれとカレントミラー回路を構成する。バイアス電流生成回路ＩＢＳＧは、ｐＭＯＳトランジスタＭＰ１にバイアス電流を供給する。【選択図】図１

Description

本発明は、半導体装置に関し、例えば、各種電圧を監視する半導体装置に関する。

特許文献１には、２個の電源電圧の大きさを比較する電圧比較回路が示される。特許文献２には、入力信号をそれぞれ異なるリファレンス電圧で比較する複数のコンパレータと、その比較結果をエンコードするエンコーダとを備えたＡ／Ｄ変換器が示される。非特許文献１には、７個のトランジスタを備える一般的なコンパレータの回路構成が示される。

特開２０１３−１４１１１３号公報 特開平０７−３２６９７０号公報

Phillip E. Allen and Douglas R. Holberg,"CMOS Analog Circuit Design", Second Edition, Oxford University Press., p.445

例えば、車両分野等を代表とする安全性への要求が高い分野では、複数の電源電圧のそれぞれを、複数のリファレンス電圧を用いてリアルタイムに監視したい場合がある。そこで、非特許文献１に示されるような７個のトランジスタからなるコンパレータを用いることが考えられる。しかし、この場合、監視対象電圧の数（Ｎ）が増大し、さらに、監視対象電圧毎のリファレンス電圧の数（Ｍ）が増大するにつれて、必要とされるトランジスタの数（例えば“Ｎ×Ｍ×７”個）も増大する。その結果、回路面積の増大や、消費電力の増大が生じる恐れがある。

後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態による半導体装置は、複数の出力ノードと、複数の第１のトランジスタおよび複数の第２のトランジスタと、抵抗分圧回路と、第３のトランジスタと、バイアス電流生成回路とを有する。複数の出力ノードは、入力電圧と複数の比較電圧との比較結果をそれぞれ出力する。複数の第１のトランジスタは、複数の出力ノードと第１の電源との間にそれぞれ結合され、複数の第２のトランジスタは、複数の出力ノードと第２の電源との間にそれぞれ結合される。抵抗分圧回路は、入力電圧を入力用ラダー抵抗によって抵抗分圧し、抵抗分圧比が異なる複数の分圧入力電圧で複数の第２のトランジスタをそれぞれ駆動する。第３のトランジスタは、複数の第１のトランジスタに対して共通に設けられ、複数の第１のトランジスタのそれぞれとカレントミラー回路を構成する。バイアス電流生成回路は、第３のトランジスタにバイアス電流を供給する。

前記一実施の形態によれば、小さい回路面積で電圧監視を行うことが可能になる。

本発明の実施の形態１による半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。 図１の電圧監視ブロックの動作例を示す概略図である。 （ａ）は、図１の電圧監視ブロックを適用した監視システムの構成例を示す概略図であり、（ｂ）は、（ａ）の動作例を示す説明図である。 図１の電圧監視ブロックの一部のレイアウト構成例を示す平面図である。 図１の電圧監視ブロックの一部の他のレイアウト構成例を示す平面図である。 本発明の実施の形態２による半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。 図６の電圧監視ブロックを備えた半導体装置の構成例を示す概略図である。 （ａ）および（ｂ）は、図７におけるバンドギャップリファレンス回路のそれぞれ異なる構成例および動作例を示す回路図である。 図６の電圧監視ブロックの一部のレイアウト構成例を示す平面図である。 本発明の実施の形態３による半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。 図１０の電圧監視ブロックを備えた半導体装置における電圧監視ブロックの配置構成例を示す模式図である。 図１０の電圧検知ユニットのレイアウト構成例を示す平面図である。 本発明の実施の形態４による半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。 図１３とは異なる電圧監視ブロックの構成例を示す回路図である。 本発明の実施の形態４による半導体装置に含まれる電圧監視ブロックの他の構成例を示す回路図である。 図１５とは異なる電圧監視ブロックの構成例を示す回路図である。 本発明の実施の形態５による半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。 図１７の基準電圧生成回路に含まれるバンドギャップリファレンス回路の温度特性の一例を示す図である。 図１７の電圧監視ブロックを備えた半導体装置の構成例を示す概略図である。 本発明の比較例となる半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。また、明細書では、ｎチャネル型のＭＯＳトランジスタをｎＭＯＳトランジスタと呼び、ｐチャネル型のＭＯＳトランジスタをｐＭＯＳトランジスタと呼ぶ。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《電圧監視ブロックの構成および動作》
図１は、本発明の実施の形態１による半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。図１に示す電圧監視ブロックＶＭＢＫは、概略的には、入力電圧Ｖｉｎを複数（この例では３個）の比較電圧とそれぞれ比較し、その比較結果となる複数の出力信号ＯＵＴ１〜ＯＵＴ３を複数の出力ノードＮｏｕｔ１〜Ｎｏｕｔ３へそれぞれ出力することで、入力電圧Ｖｉｎを監視する。当該電圧監視ブロックＶＭＢＫは、バイアス生成回路ＢＳＧと、複数（３個）の電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３と、抵抗分圧回路ＲＤＩＶとを備える。

電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３は、それぞれ、ｐＭＯＳトランジスタＭＰ１〜ＭＰ３およびｎＭＯＳトランジスタＭＮ１〜ＭＮ３を備える。ｐＭＯＳトランジスタＭＰ１〜ＭＰ３は、複数の出力ノードＮｏｕｔ１〜Ｎｏｕｔ３と高電位側の電源Ｖｃｃとの間にそれぞれ結合され、ｎＭＯＳトランジスタＭＮ１〜ＭＮ３は、複数の出力ノードＮｏｕｔ１〜Ｎｏｕｔ３と低電位側の電源Ｖｓｓとの間にそれぞれ結合される。

抵抗分圧回路ＲＤＩＶは、直列に結合された複数の抵抗素子Ｒ１〜Ｒ４を含んだ入力用ラダー抵抗を備える。抵抗分圧回路ＲＤＩＶは、入力電圧Ｖｉｎを入力用ラダー抵抗（Ｒ１〜Ｒ４）によって抵抗分圧し、抵抗分圧比が異なる複数（３個）の分圧入力電圧Ｖｉ１〜Ｖｉ３でｎＭＯＳトランジスタＭＮ１〜ＭＮ３のゲートをそれぞれ駆動する。この例では、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４は、それぞれ、入力電圧Ｖｉｎと電源Ｖｓｓとの間で、入力電圧Ｖｉｎ側から順に結合される。分圧入力電圧Ｖｉ１は、隣り合う抵抗素子Ｒ１，Ｒ２間の抵抗分圧ノードで生成され、分圧入力電圧Ｖｉ２は、隣り合う抵抗素子Ｒ２，Ｒ３間の抵抗分圧ノードで生成され、分圧入力電圧Ｖｉ３は、隣り合う抵抗素子Ｒ３，Ｒ４間の抵抗分圧ノードで生成される。

バイアス生成回路ＢＳＧは、ｐＭＯＳトランジスタＭＰ０およびｎＭＯＳトランジスタＭＮ０を備える。ｐＭＯＳトランジスタＭＰ０は、複数のｐＭＯＳトランジスタＭＰ１〜ＭＰ３に対して共通に設けられ、複数のｐＭＯＳトランジスタＭＰ１〜ＭＰ３のそれぞれとカレントミラー回路を構成する。ｎＭＯＳトランジスタＭＮ０は、ｐＭＯＳトランジスタＭＰ０と電源Ｖｓｓとの間に結合される。ｎＭＯＳトランジスタＭＮ０は、ゲートが所定の基準電圧Ｖｒｅｆによって駆動されることで、ｐＭＯＳトランジスタＭＰ０にバイアス電流を供給するバイアス電流生成回路ＩＢＳＧとして機能する。

このようなバイアス生成回路ＢＳＧは、ダイオード接続となるｐＭＯＳトランジスタＭＰ０を介してバイアス電圧Ｖｂｉａｓを生成し、当該バイアス電圧Ｖｂｉａｓを複数のｐＭＯＳトランジスタＭＰ１〜ＭＰ３へ供給するバイアス電圧生成回路と言える。また、別の観点では、バイアス生成回路ＢＳＧは、バイアス電流Ｉｂｉａｓを生成し、当該バイアス電流Ｉｂｉａｓをカレントミラー対の一方となるｐＭＯＳトランジスタＭＰ０を介して複数のｐＭＯＳトランジスタＭＰ１〜ＭＰ３へ供給するバイアス電流生成回路とも言える。

図２は、図１の電圧監視ブロックの動作例を示す概略図である。ここでは、ｐＭＯＳトランジスタＭＰ０と、複数のｐＭＯＳトランジスタＭＰ１〜ＭＰ３のそれぞれとは、同一のトランジスタサイズおよび同一のしきい値電圧（Ｖｔｈ）で構成される場合を想定する。また、ｎＭＯＳトランジスタＭＮ０と、複数のｎＭＯＳトランジスタＭＮ１〜ＭＮ３のそれぞれとは、同一のトランジスタサイズおよび同一のしきい値電圧（Ｖｔｈ）で構成される場合を想定する。この場合、出力信号ＯＵＴ１は、“Ｖｉ１＝Ｖｒｅｆ”時にはバイアス電圧Ｖｂｉａｓに等しくなり、“Ｖｉ１＞Ｖｒｅｆ”時にはバイアス電圧Ｖｂｉａｓを基準に“Ｌ”レベルとなり、“Ｖｉ１＜Ｖｒｅｆ”時にはバイアス電圧Ｖｂｉａｓを基準に“Ｈ”レベルとなる。出力信号ＯＵＴ２，ＯＵＴ３に関しても同様である。なお、バイアス電圧Ｖｂｉａｓの値は、例えば、“（Ｖｃｃ−Ｖｓｓ）／２”程度に設計されることが望ましい。

図２において、入力電圧Ｖｉｎが十分に低い場合、“Ｖｉ３＜Ｖｉ２＜Ｖｉ１＜Ｖｒｅｆ”となるため、出力信号ＯＵＴ１〜ＯＵＴ３は、共に“Ｈ”レベルとなる。入力電圧Ｖｉｎを高くしていくと、まず、分圧入力電圧Ｖｉ１〜Ｖｉ３の中の分圧入力電圧Ｖｉ１が基準電圧Ｖｒｅｆに到達し、“Ｖｉ１＞Ｖｒｅｆ”になると、出力信号ＯＵＴ１は“Ｈ”レベルから“Ｌ”レベルに遷移する。その結果、電圧検知回路ＶＤＥＴ１は、“Ｖｉ１＝Ｖｒｅｆ”時の“Ｖｉｎ”を式（１）に示される比較電圧Ｖｃｐ１として、入力電圧Ｖｉｎの大きさを検知することになる。

Ｖｃｐ１＝｛（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ２＋Ｒ３＋Ｒ４）｝×Ｖｒｅｆ （１）
入力電圧Ｖｉｎを更に高くしていくと、分圧入力電圧Ｖｉ２も基準電圧Ｖｒｅｆに到達し、“Ｖｉ２＞Ｖｒｅｆ”になると、出力信号ＯＵＴ２は“Ｈ”レベルから“Ｌ”レベルに遷移する。その結果、電圧検知回路ＶＤＥＴ２は、“Ｖｉ２＝Ｖｒｅｆ”時の“Ｖｉｎ”を式（２）に示される比較電圧Ｖｃｐ２として、入力電圧Ｖｉｎの大きさを検知することになる。同様に、電圧検知回路ＶＤＥＴ３も、“Ｖｉ３＝Ｖｒｅｆ”時の“Ｖｉｎ”を、式（３）に示される比較電圧Ｖｃｐ３として、入力電圧Ｖｉｎの大きさを検知することになる。

Ｖｃｐ２＝｛（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ３＋Ｒ４）｝×Ｖｒｅｆ （２）
Ｖｃｐ３＝｛（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／Ｒ４｝×Ｖｒｅｆ （３）
これにより、出力信号ＯＵＴ１〜ＯＵＴ３の論理レベルの組み合わせに基づき、入力電圧Ｖｉｎが、“Ｖｃｐ１”よりも小さいか、“Ｖｃｐ１”よりも大きく“Ｖｃｐ２”よりも小さいか、“Ｖｃｐ２”よりも大きく“Ｖｃｐ３”よりも小さいか、“Ｖｃｐ３”よりも大きいかを検知することができる。この際には、出力信号ＯＵＴ１〜ＯＵＴ３の遷移を急峻にするため、出力信号ＯＵＴ１〜ＯＵＴ３の後段に、例えば、バイアス電圧Ｖｂｉａｓを論理判定閾値とするＣＭＯＳインバータ回路等を配置してもよい。

なお、ここでは、ｐＭＯＳトランジスタＭＰ０と、各ｐＭＯＳトランジスタＭＰ１〜ＭＰ３とを同一トランジスタサイズ（および同一のＶｔｈ）とし、ｎＭＯＳトランジスタＭＮ０と、各ｎＭＯＳトランジスタＭＮ１〜ＭＮ３とを同一トランジスタサイズ（および同一のＶｔｈ）とした。これにより、比較電圧Ｖｃｐ１〜Ｖｃｐ３の大きさを式（１）〜（３）のように容易に定められるようになり、また、実際上のレイアウトにおける対称性を保ち易くなる（ひいては、製造ばらつきを低減できる）ため、電圧検知精度の向上も図れる。

ただし、本質的には、必ずしも同一のトランジスタサイズに限定されるものではなく、また、バイアス生成回路ＢＳＧも、図１のような構成に限定されない。すなわち、本質的には、バイアス生成回路ＢＳＧは、ｐＭＯＳトランジスタＭＰ１〜ＭＰ３に電流値が判明している同一のバイアス電流を流せる構成であるか、または、ｐＭＯＳトランジスタＭＰ１〜ＭＰ３のゲートに電圧値が判明している同一のバイアス電圧を印加できる構成であればよい。例えば、出力信号ＯＵＴ１（ＯＵＴ２，ＯＵＴ３も同様）の論理レベルは、このバイアス電流と、ｎＭＯＳトランジスタＭＮ１に流れる電流との大小関係によって定まる。この２つの電流が等しくなる時のｎＭＯＳトランジスタＭＮ１のゲート電圧の値を算出すれば、この算出したゲート電圧の値は、図１の基準電圧Ｖｒｅｆの代わりとなる。この際の比較電圧は、式（１）の“Ｖｒｅｆ”をこの算出したゲート電圧の値に置き換えたものとなる。

また、基準電圧Ｖｒｅｆは、例えば、バンドギャップレファレンス回路からのバンドギャップ電圧を分圧することで生成される。バンドギャップ電圧は、通常、温度依存性が非常に小さいため、式（１）〜式（３）の比較電圧Ｖｃｐ１〜Ｖｃｐ３の温度依存性も小さくなり、電圧検知精度の向上が図れる。ただし、基準電圧Ｖｒｅｆが高いと、バイアス電流Ｉｂｉａｓが大きくなり、消費電力の増大が生じ得る。このため、基準電圧Ｖｒｅｆは、ｎＭＯＳトランジスタＭＮ０のしきい値電圧（Ｖｔｈ）に対して、例えば、“Ｖｔｈ＋０．２Ｖ”程度以下に設定されることが望ましく、場合によっては、Ｖｔｈ以下であってもよい。

《電圧監視ブロックの使用例》
図３（ａ）は、図１の電圧監視ブロックを適用した監視システムの構成例を示す概略図であり、図３（ｂ）は、図３（ａ）の動作例を示す説明図である。図３（ａ）では、所定のユーザ機能を担うユーザシステムＵＳＹＳが設けられる、ユーザシステムＵＳＹＳは、電源スイッチＳＷｐを介して入力された外部電源から所定の内部電源Ｖｄｄを生成する電源レギュレータＶＲＥＧと、当該内部電源Ｖｄｄと低電位側の電源Ｖｓｓとによって動作し、所定のユーザ機能を担う回路ブロックＣＢＫとを備える。

ここで、電圧監視ブロックＶＭＢＫは、内部電源Ｖｄｄとは異なる電源Ｖｃｃ（例えば、外部電源）で動作し、ユーザシステムＵＳＹＳの内部電源Ｖｄｄを入力電圧Ｖｉｎとして、その電圧レベルを監視する。制御ユニットＣＴＬＵは、電圧監視ブロックＶＭＢＫの監視結果となる出力信号ＯＵＴを受けて、ユーザシステムＵＳＹＳ全体を制御する。

この際に、図１の電圧監視ブロックＶＭＢＫの比較電圧Ｖｃｐ１〜Ｖｃｐ３は、例えば、図３（ｂ）のように定められる。比較電圧Ｖｃｐ１は、電源電圧Ｖｄｄの仕様上の最小値に設定され、比較電圧Ｖｃｐ２は、電源電圧Ｖｄｄの仕様上の最大値に設定される。また、比較電圧Ｖｃｐ３は、回路ブロックＣＢＫを構成する各素子のデバイス耐圧値よりも若干低い値に設定される。制御ユニットＣＴＬＵは、このような比較電圧Ｖｃｐ１〜Ｖｃｐ３に基づく出力信号ＯＵＴ（図２のＯＵＴ１〜ＯＵＴ３）を受けて動作する。

具体的には、制御ユニットＣＴＬＵは、内部電源Ｖｄｄの電圧レベルが比較電圧Ｖｃｐ１よりも小さい場合か、または、比較電圧Ｖｃｐ２と比較電圧Ｖｃｐ３の間の場合には、ユーザシステムＵＳＹＳが正常動作を行えない可能性があるため、ユーザシステムＵＳＹＳをリセットし、内部電源Ｖｄｄの再生成等を行わせる。一方、制御ユニットＣＴＬＵは、内部電源Ｖｄｄの電圧レベルが比較電圧Ｖｃｐ３よりも大きい場合には、回路ブロックＣＢＫの耐圧保護を図るため、電源スイッチＳＷｐをオフに制御することでユーザシステムＵＳＹＳの電源を遮断する。

なお、電圧検知回路の数は、勿論、図１に示した３個（ＶＤＥＴ１〜ＶＤＥＴ３）に限らず、２個以上であればよい。例えば、電圧検知回路の数を４個以上とした場合、システムの電圧レベルを、より詳細に監視しながら、その監視結果に応じてシステムをより適切に制御することができる。

《電圧監視ブロックのレイアウト構成》
図４は、図１の電圧監視ブロックの一部のレイアウト構成例を示す平面図である。図４には、図１におけるバイアス生成回路ＢＳＧおよび電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３の構成例が示される。図４において、電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３内の複数のｐＭＯＳトランジスタＭＰ１〜ＭＰ３は、ｐＭＯＳ形成領域ＡＲｐ内でＸ軸方向に並んで配置される。同様に、電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３内の複数のｎＭＯＳトランジスタＭＮ１〜ＭＮ３は、ｎＭＯＳ形成領域ＡＲｎ内でＸ軸方向に並んで配置される。また、ｐＭＯＳ形成領域ＡＲｐとｎＭＯＳ形成領域ＡＲｎは、Ｘ軸と交差するＹ軸方向に近接して配置される。このように、各トランジスタを、所定の方向に規則的に配置することで、製造ばらつき（例えば、相対的なトランジタサイズのばらつきや、しきい値電圧のばらつき）を低減することができる。

例えば、ｐＭＯＳ形成領域ＡＲｐは、ｎ型ウェル領域であり、ｎＭＯＳ形成領域ＡＲｎは、ｐ型ウェル領域である。各ｐＭＯＳトランジスタ（例えばＭＰ１）は、ｐ型拡散層となるソース領域ＳＣｐおよびドレイン領域ＤＲｐと、その間に配置されるゲート層ＧＴｐとを備える。同様に、各ｎＭＯＳトランジスタ（例えばＭＮ１）は、ｎ型拡散層となるソース領域ＳＣｎおよびドレイン領域ＤＲｎと、その間に配置されるゲート層ＧＴｎとを備える。

一方、バイアス生成回路ＢＳＧ内のｐＭＯＳトランジスタＭＰ０は、ｐＭＯＳ形成領域ＡＲｐ内で、複数のｐＭＯＳトランジスタＭＰ１〜ＭＰ３の間（ここでは、ＭＰ１とＭＰ２の間）に配置される。同様に、バイアス生成回路ＢＳＧ内のｎＭＯＳトランジスタＭＮ０は、ｎＭＯＳ形成領域ＡＲｎ内で、複数のｎＭＯＳトランジスタＭＮ１〜ＭＮ３の間（ここでは、ＭＮ１とＭＮ２の間）に配置される。このように、バイアス生成回路ＢＳＧを中心付近に配置することで、バイアス生成回路ＢＳＧから各電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３へのカレントミラー配線が短くなる。その結果、カレントミラー配線での電圧降下等が抑制され、電圧検知精度の向上が図れる。

また、ここでは、ペアとなるｐＭＯＳトランジスタ（例えばＭＰ１）およびｎＭＯＳトランジスタ（ＭＮ１）が近接配置されるため、その間の配線長を短くすることも可能である。なお、図示は省略されているが、抵抗分圧回路ＲＤＩＶ内の入力用ラダー抵抗（Ｒ１〜Ｒ４）は、例えば、ゲート層を用いて形成される。

図５は、図１の電圧監視ブロックの一部の他のレイアウト構成例を示す平面図である。図５では、複数のｐＭＯＳトランジスタＭＰ０〜ＭＰ３および複数のｎＭＯＳトランジスタＮＮ０〜ＭＮ３のそれぞれは、並列に結合される２個の単位トランジタで構成される。これに伴い、図４のようなｐＭＯＳ形成領域ＡＲｐおよびｎＭＯＳ形成領域ＡＲｎを一組として、Ｙ軸方向に２組のｐＭＯＳ形成領域ＡＲｐ１，ＡＲｐ２およびｎＭＯＳ形成領域ＡＲｎ１，ＡＲｎ２が配置される。そして、複数のｐＭＯＳトランジスタＭＰ０〜ＭＰ３および複数のｎＭＯＳトランジスタＮＮ０〜ＭＮ３は、コモンセントロイドで配置される。

コモンセントロイドとは、１個のトランジスタを複数の単位トランジスタで構成し、複数の単位トランジスタの配置に基づく重心位置が、複数のトランジスタで共通の一点に定まるような配置方式である。例えば、ｐＭＯＳトランジスタＭＰ１を構成する２個の単位トランジスタの重心位置や、ｐＭＯＳトランジスタＭＰ２を構成する２個の単位トランジスタの重心位置や、ｎＭＯＳトランジスタＭＮ１を構成する２個の単位トランジスタの重心位置は、共に、図５のレイアウト全体の中心点に定められる。このようなレイアウトを用いることで、図４の場合と比較してレイアウトの対称性が向上するため、製造ばらつきの更なる低減が可能になる。その結果、電圧検知精度の更なる向上が図れる。

《実施の形態１の主要な効果》
図２０は、本発明の比較例となる半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。図２０に示す電圧監視ブロックＶＭＢＫ’は、３個のコンパレータ回路ＣＭＰ１〜ＣＭＰ３と、基準電圧Ｖｒｅｆを分圧することで３個のコンパレータ回路の比較電圧Ｖｃｐ１’〜Ｖｃｐ３’を生成するラダー抵抗（Ｒ１〜Ｒ４）とを備える。コンパレータ回路ＣＭＰ１〜ＣＭＰ３のそれぞれは、ｐＭＯＳトランジスタＭＰ０’，ＭＰ１’，ＭＰ３’およびｎＭＯＳトランジスタＭＮ０’〜ＭＮ３’からなる７個のトランジスタで構成される。

コンパレータ回路ＣＭＰ１〜ＣＭＰ３は、それぞれ、図１の電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３と同様の機能を担う。例えば、コンパレータ回路ＣＭＰ１は、差動対の一方となるｎＭＯＳトランジスタＭＮ０’に印加される比較電圧Ｖｃｐ１’と、差動対の他方となるｎＭＯＳトランジスタＭＮ１’に印加される入力電圧Ｖｉｎとを比較し、その比較結果となる出力信号ＯＵＴ１を出力する。

図１の電圧監視ブロックＶＭＢＫを用いると、図２０の構成例と比較して、例えば次のような効果が得られる。第１に、回路面積を小さくできる。例えば、図２０では、２１個のトランジスタが必要とされる。一方、図１では、電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３の構成が簡素化され、さらに、バイアス生成回路ＢＳＧを複数の電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３で共通化していることから、８個のトランジスタでよい。

第２に、消費電力を低減できる。例えば、図２０では、１個のコンパレータ回路内に３個の電流パスが存在し、比較電圧の数（すなわち、コンパレータ回路の数）を“Ｎ”とした場合には、“３×Ｎ”本の電流パスが存在する。一方、図１では、１個の電圧検知回路内に１個の電流パスが存在するため、比較電圧の数が“Ｎ”の場合には“Ｎ”本の電流パスが存在し、これにバイアス生成回路ＢＳＧの電流パスを加えて、“Ｎ＋１”本の電流パスでよい。

第３に、電圧検知精度の向上が図れる場合がある。図２０では、基準電圧Ｖｒｅｆ側において、例えば、コンパレータ回路ＣＭＰ１のｎＭＯＳトランジスタＭＮ０’と、コンパレータ回路ＣＭＰ２のｎＭＯＳトランジスタＭＮ０’との間でしきい値電圧ばらつきが生じ得る。一方、図１では、基準電圧Ｖｒｅｆ側は、共通化された１個のｎＭＯＳトランジスタＭＮ０で構成されるため、このようなしきい値電圧ばらつきは生じない。その結果、理論的に、複数の電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３間の相対的なばらつき量は、複数のコンパレータ回路ＣＭＰ１〜ＣＭＰ３間の相対的なばらつき量の“１／√２”倍となり、ばらつき量が小さくなる分だけ電圧検知精度の向上が図れる。また、第１〜第３の効果は、比較電圧の数（電圧検知回路の数）が多くなるほど、より顕著となる。

なお、図１の電圧監視ブロックＶＭＢＫは、ＭＯＳトランジスタで構成されたが、必ずしも、これに限定されず、場合によっては、バイポーラトランジスタ等で構成されてもよい。また、図１の電圧監視ブロックＶＭＢＫは、場合によっては、ｎＭＯＳトランジスタでカレントミラー回路を構成し、ｐＭＯＳトランジスタに分圧入力電圧を印加するような構成に置き換えてもよい。

（実施の形態２）
《電圧監視ブロックの構成》
図６は、本発明の実施の形態２による半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。図６に示す電圧監視ブロックＶＭＢＫは、図１の構成例を拡張して、複数（この例では２個）の入力電圧Ｖｉｎ［１］，Ｖｉｎ［２］を監視する構成となっている。当該電圧監視ブロックＶＭＢＫは、複数の入力電圧Ｖｉｎ［１］，Ｖｉｎ［２］の大きさをそれぞれ検知する複数の電圧検知ユニットＶＤＥＴＵ［１］，ＶＤＥＴＵ［２］と、複数の電圧検知ユニットに対して共通に設けられるバイアス電圧生成回路ＶＢＳＧとを有する。

電圧検知ユニットＶＤＥＴＵ［１］は、図１の場合と同様に、複数の電圧検知回路ＶＤＥＴ１［１］〜ＶＤＥＴ３［１］と、入力電圧Ｖｉｎ［１］が印加される抵抗分圧回路ＲＤＩＶ［１］とを備える。電圧検知回路ＶＤＥＴ１［１］〜ＶＤＥＴ３［１］内のｎＭＯＳトランジスタＭＮ１１〜ＭＮ１３は、抵抗分圧回路ＲＤＩＶ［１］からの分圧入力電圧Ｖｉ１［１］〜Ｖｉ３［１］によってそれぞれ駆動される。同様に、電圧検知ユニットＶＤＥＴＵ［２］も、複数の電圧検知回路ＶＤＥＴ１［２］〜ＶＤＥＴ３［２］と、入力電圧Ｖｉｎ［２］が印加される抵抗分圧回路ＲＤＩＶ［２］とを備える。電圧検知回路ＶＤＥＴ１［２］〜ＶＤＥＴ３［２］内のｎＭＯＳトランジスタＭＮ２１〜ＭＮ２３は、抵抗分圧回路ＲＤＩＶ［２］からの分圧入力電圧Ｖｉ１［２］〜Ｖｉ３［２］によってそれぞれ駆動される。

バイアス電圧生成回路ＶＢＳＧは、図１のバイアス生成回路ＢＳＧと同様に、ｐＭＯＳトランジスタＭＰ０およびｎＭＯＳトランジスタＭＮ０を備え、バイアス電圧Ｖｂｉａｓを生成する。電圧検知回路ＶＤＥＴ１［１］〜ＶＤＥＴ３［１］内のｐＭＯＳトランジスタＭＰ１１〜ＭＰ１３、および電圧検知回路ＶＤＥＴ１［２］〜ＶＤＥＴ３［２］内のｐＭＯＳトランジスタＭＰ２１〜ＭＰ２３には、当該バイアス電圧Ｖｂｉａｓが共通に印加される。なお、当該電圧監視ブロックＶＭＢＫは、同様にして、３個以上の電圧検知ユニットを備えることができる。

《半導体装置の概略構成》
図７は、図６の電圧監視ブロックを備えた半導体装置の構成例を示す概略図である。近年、半導体装置（半導体チップ）には、複数の電源が設けられる場合が多い。具体的には、例えば、高速化や低消費電力化のために、電源系統を細分化する場合や、高速インターフェース用の電源を分離する場合等が挙げられる。特に、信頼性が要求される車両用途等の半導体装置では、このような複数の電源をそれぞれ監視することが求められる場合がある。また、半導体装置には、温度保護を図るため、単数または複数の温度センサが設けられる場合もある。図７は、このような半導体装置の一例である。

図７に示す半導体装置ＤＥＶは、例えば、一つの半導体チップで構成され、基準電圧生成回路ＶＲＥＦＧと、バイアス電圧生成回路ＶＢＳＧと、複数（ここでは３個）の電圧検知ユニットＶＤＥＴＵ［１］〜ＶＤＥＴＵ［３］と、複数の回路ブロックＣＢＫ［１］，ＣＢＫ［２］と、温度センサＴＳＥＮとを備える。回路ブロックＣＢＫ［１］，ＣＢＫ［２］は、それぞれ、内部電源Ｖｄｄ１，Ｖｄｄ２で動作し、所定のユーザ機能を実現する回路である。内部電源Ｖｄｄ１，Ｖｄｄ２は、例えば、図示しない電源レギュレータで生成される場合や、または、チップ外部から入力される外部電源がそのまま内部電源として流用される場合がある。

温度センサＴＳＥＮは、半導体チップの温度を検出し、例えば、正の温度特性を有する電圧（ＰＴＡＴ（Proportional To Absolute Temperature）電圧）か、負の温度特性を有する電圧（ＣＴＡＴ（Complementary to Absolute Temperature）電圧）を出力する。基準電圧生成回路ＶＲＥＦＧは、バンドギャップ電圧を生成するバンドギャップリファレンス回路ＢＧＲを備え、当該バンドギャップ電圧を用いて基準電圧Ｖｒｅｆを生成する。なお、温度センサＴＳＥＮを別途設けずに、基準電圧生成回路ＶＲＥＦＧにＰＴＡＴ電圧あるいはＣＴＡＴ電圧を出力させることで温度センサＴＳＥＮとしての機能を担わせてもよい。また、図７における電源Ｖｃｃは、例えば、チップ外部から外部電源として供給される。

電圧検知ユニットＶＤＥＴＵ［１］は、内部電源Ｖｄｄ１を入力電圧Ｖｉｎ［１］としてその電圧レベルを検知し、電圧検知ユニットＶＤＥＴＵ［２］は、内部電源Ｖｄｄ２を入力電圧Ｖｉｎ［２］としてその電圧レベルを検知する。一方、電圧検知ユニットＶＤＥＴＵ［３］は、温度センサＴＳＥＮからのＰＴＡＴ電圧またはＣＴＡＴ電圧を入力電圧Ｖｉｎ［３］として、その電圧レベルを検知する。この場合、電圧検知ユニットＶＤＥＴＵ［３］が備える複数の比較電圧（図２のＶｃｐ）は、それぞれ、所定の温度に対応する電圧として予め設定される。これにより、電圧検知ユニットＶＤＥＴＵ［３］は、例えば、半導体チップの温度がどの温度範囲にあるかを検知することができる。そして、半導体装置ＤＥＶは、電圧検知ユニットＶＤＥＴＵ［３］の検知結果に応じて、適切な制御（例えば、低消費電力モード等に移行することで温度保護を図る等）を実施することができる。

《バンドギャップリファレンス回路の詳細》
図８（ａ）および図８（ｂ）は、図７におけるバンドギャップリファレンス回路のそれぞれ異なる構成例および動作例を示す回路図である。図８（ａ）のバンドギャップリファレンス回路ＢＧＲでは、バイポーラトランジスタＱ１１，Ｑ１２のサイズ比が１：ｎに設定され、アンプ回路ＡＭＰ１の（＋）入力と（−）入力が同電位となるような制御ループが構築される。

これにより、抵抗素子Ｒ２３の両端には、正の温度特性を持つ差電圧ΔＶ_ＢＥが生じる。一方、バイポーラトランジスタＱ１２（Ｑ１１）のベース・エミッタ間電圧Ｖ_ＢＥは、負の温度特性を持つ。この２つの温度特性を加算することで、式（４）に示されるような所定の温度特性を持つバンドギャップ電圧Ｖｂｇｒが生成される。式（４）において、“Ｒ_２”、“Ｒ_３”は、それぞれ、抵抗素子Ｒ２３，Ｒ２４の抵抗値であり、“ｋＴ／ｑ”は、温度“Ｔ”に比例する熱電圧である。

Ｖｂｇｒ＝Ｖ_ＢＥ＋（２Ｒ_３／Ｒ_２）（ｋＴ／ｑ）ｌｎ（ｎ） （４）
具体的には、抵抗素子Ｒ２１，Ｒ２２には同じ値の電流が流れるため、抵抗素子Ｒ２３の抵抗値“Ｒ_２”と差電圧ΔＶ_ＢＥで定まる電流の２倍の電流が抵抗素子Ｒ２４に流れる。その結果、抵抗素子Ｒ２４の両端には、正の温度特性を持つＰＴＡＴ電圧Ｖ_ＰＴＡＴが生成される。当該ＰＴＡＴ電圧Ｖ_ＰＴＡＴにバイポーラトランジスタＱ１２（Ｑ１１）のベース・エミッタ電圧Ｖ_ＢＥ（すなわちＣＴＡＴ電圧Ｖ_ＣＴＡＴ）を加算することで、式（４）に示されるようなバンドギャップ電圧Ｖｂｇｒが生成される。

同様に、図８（ｂ）のバンドギャップリファレンス回路ＢＧＲでは、バイポーラトランジスタＱ２１，Ｑ２２のサイズ比が１：ｎに設定され、アンプ回路ＡＭＰ２の（＋）入力と（−）入力が同電位となるような制御ループが構築される。これにより、抵抗素子Ｒ３１の両端に正の温度特性を持つ差電圧ΔＶ_ＥＢが生じる。この差電圧ΔＶ_ＥＢと抵抗素子Ｒ３１の抵抗値“Ｒ_０”で定まる電流は、ｐＭＯＳトランジスタＭＰ３３にミラーされる。このミラー電流の一部が抵抗素子Ｒ３２に流れることで、抵抗素子Ｒ３２の両端に正の温度特性を持つＰＴＡＴ電圧が生成される。

また、当該ＰＴＡＴ電圧に、バイポーラトランジスタＱ２３のエミッタ・ベース間電圧Ｖ_ＥＢ（すなわちＣＴＡＴ電圧）を加算することで、式（５）に示されるような所定の温度特性を持つバンドギャップ電圧Ｖｂｇｒが生成される。式（５）において、“Ｒ_１”、“Ｒ_２”は、それぞれ、抵抗素子Ｒ３２，Ｒ３３の抵抗値であり、“ｋＴ／ｑ”は、温度“Ｔ”に比例する熱電圧である。

Ｖｂｇｒ＝｛Ｒ_２／（Ｒ_１＋Ｒ_２）｝｛Ｖ_ＥＢ＋（Ｒ_１／Ｒ_０）（ｋＴ／ｑ）ｌｎ（ｎ）｝ （５）
具体的には、抵抗素子Ｒ３２に流れる電流“（Ｖｂｇｒ−Ｖ_ＥＢ）／Ｒ_１”と、抵抗素子Ｒ３３に流れる電流“Ｖｂｇｒ／Ｒ_２”の加算電流がミラー電流に一致することで、式（５）に示されるようなバンドギャップ電圧Ｖｂｇｒが生成される。

バンドギャップリファレンス回路ＢＧＲとしては、図８（ａ）および図８（ｂ）に示されるような回路を代表に、様々な回路が知られている。そのいずれのバンドギャップリファレンス回路を用いた場合であっても、通常、ＰＴＡＴ電圧とＣＴＡＴ電圧とを所定の比率で加算することでバンドギャップ電圧Ｖｂｇｒが生成される。この際には、通常、バンドギャップ電圧Ｖｂｇｒの温度依存性を最小化するため、バンドギャップリファレンス回路は、ＣＴＡＴ電圧の温度特性とＰＴＡＴ電圧の温度特性とが相殺するように設計される。例えば、図８（ａ）のバンドギャップリファレンス回路ＢＧＲでは、正負の温度特性が相殺するように、抵抗値“Ｒ_２”、“Ｒ_３”が定められる。

なお、図７に示した温度センサＴＳＥＮは、図示は省略するが、このようなバンドギャップリファレンス回路ＢＧＲと同様の回路（その一部の回路）を用いることで、ＰＴＡＴ電圧やＣＴＡＴ電圧を生成することが可能である。

《電圧監視ブロックのレイアウト構成》
図９は、図６の電圧監視ブロックの一部のレイアウト構成例を示す平面図である。図９には、図６におけるバイアス電圧生成回路ＶＢＳＧおよび電圧検知回路ＶＤＥＴ１［１］〜ＶＤＥＴ３［１］，ＶＤＥＴ１［２］〜ＶＤＥＴ３［２］の構成例が示される。図４の場合と同様に、電圧検知回路ＶＤＥＴ１［１］〜ＶＤＥＴ３［１］内の複数のｐＭＯＳトランジスタＭＰ１１〜ＭＰ１３は、ｐＭＯＳ形成領域ＡＲｐ内でＸ軸方向に並んで配置される。さらに、ここでは、電圧検知回路ＶＤＥＴ１［２］〜ＶＤＥＴ３［２］内の複数のｐＭＯＳトランジスタＭＰ２１〜ＭＰ２３も、当該ｐＭＯＳ形成領域ＡＲｐ内でＸ軸方向に並んで配置される。

同様に、電圧検知回路ＶＤＥＴ１［１］〜ＶＤＥＴ３［１］内の複数のｎＭＯＳトランジスタＭＮ１１〜ＭＮ１３は、ｎＭＯＳ形成領域ＡＲｎ内でＸ軸方向に並んで配置される。さらに、ここでは、電圧検知回路ＶＤＥＴ１［２］〜ＶＤＥＴ３［２］内の複数のｎＭＯＳトランジスタＭＮ２１〜ＭＮ２３も、当該ｎＭＯＳ形成領域ＡＲｎ内でＸ軸方向に並んで配置される。

そして、バイアス電圧生成回路ＶＢＳＧ内のｐＭＯＳトランジスタＭＰ０は、ｐＭＯＳ形成領域ＡＲｐ内で、複数のｐＭＯＳトランジスタＭＰ１１〜ＭＰ１３と、複数のｐＭＯＳトランジスタＭＰ２１〜ＭＰ２３の間に配置される。同様に、バイアス電圧生成回路ＶＢＳＧ内のｎＭＯＳトランジスタＭＮ０は、ｎＭＯＳ形成領域ＡＲｎ内で、複数のｎＭＯＳトランジスタＭＮ１１〜ＭＮ１３と、複数のｎＭＯＳトランジスタＭＮ２１〜ＭＮ２３の間に配置される。このように、バイアス電圧生成回路ＶＢＳＧを中心付近に配置することで、各電圧検知ユニットＶＤＥＴＵ［１］，ＶＤＥＴＵ［２］へのカレントミラー配線が短くなるため、図４の場合と同様に、カレントミラー配線での電圧降下等が抑制され、電圧検知精度の向上が図れる。

《実施の形態２の主要な効果》
以上、実施の形態２の半導体装置を用いることで、実施の形態１で述べた各種効果に加えて、回路面積の低減効果や消費電力の低減効果をより顕著に得ることが可能になる。すなわち、複数の入力電圧Ｖｉｎに対してバイアス電圧生成回路ＶＢＳＧを共通化できるため、入力電圧Ｖｉｎの数が増大するほど、より顕著な効果が得られる。

（実施の形態３）
《電圧監視ブロックの構成》
図１０は、本発明の実施の形態３による半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。図１０に示す電圧監視ブロックＶＭＢＫは、図６の構成例と比較して次の点が異なっている。まず、図６のｐＭＯＳトランジスタＭＰ０が、電圧検知ユニットＶＤＥＴＵａ［１］，ＶＤＥＴＵａ［２］のそれぞれに設けられる。すなわち、電圧検知ユニットＶＤＥＴＵａ［１］，ＶＤＥＴＵａ［２］は、それぞれ、当該ｐＭＯＳトランジスタＭＰ０に対応するｐＭＯＳトランジスタＭＰ０１，ＭＰ０２を備える。

また、これに伴い、図６のバイアス電圧生成回路ＶＢＳＧの代わりに、当該ｐＭＯＳトランジスタＭＰ０１，ＭＰ０２にバイアス電流Ｉｂｉａｓをそれぞれ供給するためのバイアス電流生成回路ＩＢＳＧが設けられる。この例では、バイアス電流生成回路ＩＢＳＧは、図６のｎＭＯＳトランジスタＭＮ０に対応する２個のｎＭＯＳトランジスタＭＮ０１，ＭＮ０２を備える。ｎＭＯＳトランジスタＭＮ０１，ＭＮ０２は、共に基準電圧Ｖｒｅｆが印加されることで、ｐＭＯＳトランジスタＭＰ０１，ＭＰ０２にバイアス電流Ｉｂｉａｓをそれぞれ供給する。

《半導体装置の概略構成》
図１１は、図１０の電圧監視ブロックを備えた半導体装置における電圧監視ブロックの配置構成例を示す模式図である。図１１に示す半導体装置（半導体チップＣＨＰ）は、複数（この例では３個）の電源領域ＡＲ＿Ｖｄｄ１，ＡＲ＿Ｖｄｄ２，ＡＲ＿Ｖｄｄ３を備える。電源領域ＡＲ＿Ｖｄｄ１には、内部電源Ｖｄｄ１で動作する各回路ブロックが配置される。内部電源Ｖｄｄ１自体は、外部電源端子か、または、電源領域ＡＲ＿Ｖｄｄ１内に配置された電源レギュレータから供給される。ここで、内部電源Ｖｄｄ１を高精度に検知するため、対応する電圧検知ユニットＶＤＥＴＵａ［１］は、電源領域ＡＲ＿Ｖｄｄ１内に配置される。

同様に、電源領域ＡＲ＿Ｖｄｄ２には、内部電源Ｖｄｄ２で動作する各回路ブロックが配置される。内部電源Ｖｄｄ２を高精度に検知するため、対応する電圧検知ユニットＶＤＥＴＵａ［２］は、電源領域ＡＲ＿Ｖｄｄ２内に配置される。また、同様に、電源領域ＡＲ＿Ｖｄｄ３には、内部電源Ｖｄｄ３で動作する各回路ブロックが配置される。内部電源Ｖｄｄ３を高精度に検知するため、対応する電圧検知ユニットＶＤＥＴＵａ［３］は、電源領域ＡＲ＿Ｖｄｄ３内に配置される。

ここで、内部電源Ｖｄｄ１，Ｖｄｄ２，Ｖｄｄ３を生成する電源レギュレータは、チップ内な様々な箇所に配置される場合がある。また、内部電源Ｖｄｄ１，Ｖｄｄ２，Ｖｄｄ３が外部電源端子から供給される場合であっても、その供給箇所は、特にフリップチップ等において、チップ内に様々な箇所に分散される場合がある。これらの結果、電圧検知ユニットＶＤＥＴＵａ［１］〜ＶＤＥＴＵａ［３］は、チップ内の様々な箇所に分散して配置されることが望まれる。

こうした中、例えば、実施の形態２で述べた図６のような構成例を用いた場合、バイアス電圧Ｖｂｉａｓが遠距離配線を介して供給されるため、配線抵抗による電圧降下等によって各電圧検知ユニットに供給されるバイアス電流Ｉｂｉａｓにばらつきが生じる恐れがある。一方、図１０のような構成例を用いた場合、遠距離配線を介してバイアス電圧Ｖｂｉａｓではなくバイアス電流Ｉｂｉａｓが供給されるため、各電圧検知ユニットに供給されるバイアス電流Ｉｂｉａｓのばらつきを低減できる場合がある。その結果、電圧検知精度の向上が図れる。

なお、バイアス電流Ｉｂｉａｓは、基準電圧Ｖｒｅｆを用いて生成され、基準電圧Ｖｒｅｆは、実施の形態２で述べたように、バンドギャップリファレンス回路を用いて生成される。バンドギャップリファレンス回路は、回路面積を低減するため、チップ内の様々な箇所に複数設けるのではなく、例えば、１箇所に１個設けることが望ましい。図１１のバイアス電流生成回路ＩＢＳＧは、このバンドギャップリファレンス回路の形成領域に近接して配置される。これにより、バイアス電流生成回路ＩＢＳＧは、基準電圧Ｖｒｅｆを電圧降下を経ずに受け、複数系統（図１１では３系統）のバイアス電流Ｉｂｉａｓを高精度に生成することができる。

《電圧検知ユニットのレイアウト構成》
図１２は、図１０の電圧検知ユニットのレイアウト構成例を示す平面図である。図１２には、図１０における電圧検知ユニットＶＤＥＴＵａ［１］（ただし、抵抗分圧回路ＲＤＩＶ［１］は除く）の構成例が示される。図１２に示すレイアウト構成例は、図４の構成例とほぼ同様である。ただし、図４の場合と異なり、ｎＭＯＳ形成領域ＡＲｎ内には、複数のｎＭＯＳトランジスタＭＮ１１〜ＭＮ１３の間にダミートランジスタＤＭＹが配置される。当該ダミートランジスタＤＭＹは、図４におけるｎＭＯＳトランジスタＭＮ０の代わりに配置される。これにより、図４の場合と同様に、配線長の短縮や、レイアウトの規則性を保つことによる製造ばらつきの低減等が図れる。

《実施の形態３の主要な効果》
以上、実施の形態３の半導体装置を用いることで、実施の形態２で述べた各種効果に加えて、半導体チップ内の様々な箇所に電圧検知ブロックを配置した場合であっても、電圧検知精度の向上が図れる。

（実施の形態４）
《電圧監視ブロックの構成および動作》
図１３は、本発明の実施の形態４による半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。図１３に示す電圧監視ブロックＶＭＢＫは、図１の構成例と比較して、抵抗分圧回路ＲＤＩＶａ内に、複数のスイッチユニットＳＷＵａ１，ＳＷＵａ２を備える点が異なっている。また、ここでは、説明の簡素化のため、図１の電圧検知回路ＶＤＥＴ３は省略されている。スイッチユニットＳＷＵａ１，ＳＷＵａ２は、分圧入力電圧調整回路として機能する。分圧入力電圧調整回路は、複数のｎＭＯＳトランジスタＭＮ１，ＭＮ２の少なくとも一つを駆動する分圧入力電圧Ｖｉ１，Ｖｉ２の大きさを、入力用ラダー抵抗（Ｒ１〜Ｒ４）の複数の抵抗分圧ノードに結合される複数の入力用スイッチＳＷｉを選択することで調整する。

この例では、スイッチユニットＳＷＵａ１内の複数の入力用スイッチＳＷｉは、抵抗素子Ｒ２内の複数の抵抗分圧ノードのそれぞれをｎＭＯＳトランジスタＭＮ１の駆動ノードに結合する。同様に、スイッチユニットＳＷＵａ２内の複数の入力用スイッチＳＷｉは、抵抗素子Ｒ３内の複数の抵抗分圧ノードのそれぞれをｎＭＯＳトランジスタＭＮ２の駆動ノードに結合する。例えば、スイッチユニットＳＷＵａ１内の複数の入力用スイッチＳＷｉのいずれか一つを選択することで、抵抗素子Ｒ２を構成する部分抵抗素子Ｒ２’と部分抵抗素子Ｒ２”の抵抗分圧比が調整され、これに応じて分圧入力電圧Ｖｉ１の大きさも調整される。その結果、例えば、電圧検知回路ＶＤＥＴ１の比較電圧Ｖｃｐ１は、式（６）となる。

Ｖｃｐ１＝｛（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ２”＋Ｒ３＋Ｒ４）｝×Ｖｒｅｆ （６）
ここで、分圧入力電圧（Ｖｉ）（言い換えれば比較電圧（Ｖｃｐ））の調整は、例えば、次の（Ａ）〜（Ｃ）のいずれかのケースが生じる場合に行われる。ケース（Ａ）は、製造ばらつきにより電気的特性の違いが生じる場合であり、代表的には、ｎＭＯＳトランジスタＭＮ１，ＭＮ２の間でしきい値電圧（Ｖｔｈ）ばらつきが生じる場合や、ｎＭＯＳトランジスタＭＮ０とｎＭＯＳトランジスタＭＮ１，ＭＮ２の間でＶｔｈばらつきが生じる場合である。Ｖｔｈばらつきが生じると、各トランジスタに所望の電流が流れず、等価的に、式（６）における基準電圧Ｖｒｅｆのズレに繋がる。ケース（Ｂ）は、基準電圧Ｖｒｅｆに温度依存性が生じる場合である。ケース（Ａ）、（Ｂ）における基準電圧Ｖｒｅｆのズレは、式（６）における抵抗値（Ｒ２”）の調整によって補償することができる。

ケース（Ａ）に関しては、例えば、デバイス製造後のテスト時に、目標とする入力電圧Ｖｉｎで出力信号ＯＵＴ１が遷移するように、スイッチユニットＳＷＵａ１内でオンに制御する入力用スイッチＳＷｉを固定的に定めればよい。スイッチユニットＳＷＵａ２内の入力用スイッチＳＷｉに関しても同様である。ケース（Ｂ）に関しては、例えば、半導体装置内に温度センサを搭載し、当該温度センサの検出結果に基づいて、スイッチユニットＳＷＵａ１，ＳＷＵａ２内でオンに制御する各入力用スイッチＳＷｉを動的に切り替えればよい。

ケース（Ｃ）は、システムの要求等に応じて比較電圧の仕様自体の変更が必要とされる場合である。この場合、複数の分圧入力電圧Ｖｉ１，Ｖｉ２の全てが調整可能である必要はなく、システムの要求等に基づく一部が調整可能であればよい。

図１４は、図１３とは異なる電圧監視ブロックの構成例を示す回路図である。図１４に示す電圧監視ブロックＶＭＢＫは、図１３の場合と同様に、抵抗分圧回路ＲＤＩＶｂ内に、分圧入力電圧調整回路として機能する複数のスイッチユニットＳＷＵｂ１，ＳＷＵｂ２が設けられる。ただし、ここでは、図１３の場合と異なり、電圧検知回路ＶＤＥＴ１，ＶＤＥＴ２の数だけ入力用ラダー抵抗が設けられる。この例では、電圧検知回路ＶＤＥＴ１のｎＭＯＳトランジスタＭＮ１に対応して入力用ラダー抵抗（Ｒ１〜Ｒ３）が設けられ、電圧検知回路ＶＤＥＴ２のｎＭＯＳトランジスタＭＮ２に対応して入力用ラダー抵抗（Ｒ４〜Ｒ６）が設けられる。

スイッチユニットＳＷＵｂ１は、入力電圧Ｖｉｎを、入力用ラダー抵抗（Ｒ１〜Ｒ３）の複数の抵抗分圧ノードのいずれか一つに選択的に結合する。同様に、スイッチユニットＳＷＵｂ２は、入力電圧Ｖｉｎを、入力用ラダー抵抗（Ｒ４〜Ｒ６）の複数の抵抗分圧ノードのいずれか一つに選択的に結合する。この例では、入力電圧Ｖｉｎは、入力用ラダー抵抗（Ｒ１〜Ｒ３）内の抵抗素子Ｒ１に含まれる複数の抵抗分圧ノードに選択的に結合され、さらに、入力用ラダー抵抗（Ｒ４〜Ｒ６）内の抵抗素子Ｒ４に含まれる複数の抵抗分圧ノードに選択的に結合される。

また、ｎＭＯＳトランジスタＭＮ１の駆動ノードは、入力用ラダー抵抗（Ｒ１〜Ｒ３）の複数の抵抗分圧ノードのいずれか一つ（ここでは、抵抗素子Ｒ２と抵抗素子Ｒ３の結合ノード）に固定的に結合される。同様に、ｎＭＯＳトランジスタＭＮ２の駆動ノードは、入力用ラダー抵抗（Ｒ４〜Ｒ６）の複数の抵抗分圧ノードのいずれか一つ（ここでは、抵抗素子Ｒ５と抵抗素子Ｒ６の結合ノード）に固定的に結合される。例えば、スイッチユニットＳＷＵｂ１内の複数の入力用スイッチＳＷｉのいずれか一つを選択することで、抵抗素子Ｒ１を構成する部分抵抗素子Ｒ１’と部分抵抗素子Ｒ１”の抵抗分圧比が調整され、これに応じて分圧入力電圧Ｖｉ１の大きさも調整される。その結果、例えば、電圧検知回路ＶＤＥＴ１の比較電圧Ｖｃｐ１は、式（７）となる。

Ｖｃｐ１＝｛（Ｒ１”＋Ｒ２＋Ｒ３）／Ｒ３｝×Ｖｒｅｆ （７）
ここで、図１３の構成例では、比較電圧Ｖｃｐ１は、式（６）に示されるように、抵抗値（Ｒ２”）の変化に伴い分母が変化するため、抵抗値（Ｒ２”）に対してリニアに追従しない。その結果、例えば、比較電圧Ｖｃｐ１を等間隔で調整したい場合には、抵抗素子Ｒ２の抵抗分圧ノードを不均等な間隔で設ける必要がある。一方、図１４の構成例では、比較電圧Ｖｃｐ１は、式（７）に示されるように、抵抗値（Ｒ１”）の変化に伴い分子が変化するため、抵抗値（Ｒ１”）に対してリニアに追従する。その結果、抵抗素子Ｒ１の抵抗分圧ノードを均等な間隔で設けることができ、例えば、同一の単位抵抗素子をアレイ状に配置すること等で抵抗素子Ｒ１を容易に形成することができる。ただし、図１４の構成例では、電圧検知回路ＶＤＥＴ１，ＶＤＥＴ２の数だけ入力用ラダー抵抗が必要となるため、回路面積の観点からは図１３の構成例が望ましい。

図１５は、本発明の実施の形態４による半導体装置に含まれる電圧監視ブロックの他の構成例を示す回路図である。図１５に示す電圧監視ブロックＶＭＢＫは、図１の構成例に対して、基準電圧Ｖｒｅｆを生成する基準電圧生成回路ＶＲＥＦＧａが追加されている。基準電圧生成回路ＶＲＥＦＧａは、基準用ラダー抵抗（Ｒ１１〜Ｒ１３）と、バンドギャップリファレンス回路ＢＧＲと、スイッチユニットＳＷＵｃとを備える。

バンドギャップリファレンス回路ＢＧＲは、図８（ａ）および図８（ｂ）で述べたように、ＰＴＡＴ電圧とＣＴＡＴ電圧とを所定の比率で加算することでバンドギャップ電圧Ｖｂｇｒを生成する。バンドギャップリファレンス回路ＢＧＲは、当該バンドギャップ電圧Ｖｂｇｒを基準用ラダー抵抗（Ｒ１１〜Ｒ１３）に印加する。スイッチユニットＳＷＵｃは、基準電圧調整回路として機能する。基準電圧調整回路は、基準電圧Ｖｒｅｆの大きさを、基準用ラダー抵抗（Ｒ１１〜Ｒ１３）の複数の抵抗分圧ノードに結合される複数の基準用スイッチＳＷｒを選択することで調整する。この例では、バンドギャップ電圧Ｖｂｇｒは、基準用ラダー抵抗（Ｒ１１〜Ｒ１３）の一端に印加され、基準用スイッチＳＷｒは、基準用ラダー抵抗内の抵抗素子Ｒ１２に含まれる複数の抵抗分圧ノードのそれぞれを、ｎＭＯＳトランジスタＭＮ０の駆動ノードに結合する。

例えば、ｎＭＯＳトランジスタＭＮ０のしきい値電圧（Ｖｔｈ）にばらつきが生じると、基準電圧Ｖｒｅｆに伴うバイアス電流Ｉｂｉａｓにもばらつきが生じ、消費電力の増大を招く恐れがある。また、基準電圧Ｖｒｅｆに温度依存性がある場合には、電圧検知精度の低下や、バイアス電流Ｉｂｉａｓの変動と共に消費電力の増大が生じる恐れがある。

そこで、スイッチユニットＳＷＵｃは、例えば、ｎＭＯＳトランジスタＭＮ０のしきい値電圧（Ｖｔｈ）が設計値よりも低い場合には、基準電圧Ｖｒｅｆを低電位側にシフトさせ、Ｖｔｈが設計値よりも高い場合には、基準電圧Ｖｒｅｆを高電位側にシフトさせる。すなわち、スイッチユニットＳＷＵｃは、このようなシフトが行われるように、オンに制御する基準用スイッチＳＷｒを定める。また、スイッチユニットＳＷＵｃは、基準電圧Ｖｒｅｆの温度依存性を相殺するように（すなわち基準電圧Ｖｒｅｆが常に一定となるように）、オンに制御する基準用スイッチＳＷｒを温度に応じて動的に切り替える。これにより、各半導体装置（半導体チップ）において、消費電力を一定に保つことが可能になり、また、電圧検知精度の低下を抑制することができる。

図１６は、図１５とは異なる電圧監視ブロックの構成例を示す回路図である。図１６に示す電圧監視ブロックＶＭＢＫは、図１５の構成例と異なり、基準電圧生成回路ＶＲＥＦＧｂ内にスイッチユニットＳＷＵｄを含んだ電圧トリミング回路ＶＴＲＭが設けられる。スイッチユニットＳＷＵｄは、図１５の場合と同様に、基準電圧調整回路として機能する。電圧トリミング回路ＶＴＲＭは、バンドギャップ電圧Ｖｂｇｒを（−）入力とするアンプ回路ＡＭＰ３と、アンプ回路ＡＭＰ３の出力電圧によって駆動されるｐＭＯＳトランジスタＭＰｐと、そのドレイン電圧を抵抗分圧する基準用ラダー抵抗（Ｒ２１，Ｒ２２）とを備える。スイッチユニットＳＷＵｄは、抵抗素子Ｒ２１に含まれる複数の抵抗分圧ノードのいずれかを、複数の基準用スイッチＳＷｒのいずれか一つを介してアンプ回路ＡＭＰ３の（＋）入力へ帰還する。

このようなアンプ回路ＡＭＰ３を用いた負帰還ループにより、オンに制御された基準用スイッチＳＷｒの結合先となる抵抗分圧ノードの電圧が、バンドギャップ電圧Ｖｂｇｒに制御される。言い換えれば、複数の基準用スイッチＳＷｒは、バンドギャップ電圧Ｖｂｇｒを、基準用ラダー抵抗内の抵抗素子Ｒ２１に含まれる複数の抵抗分圧ノードのいずれか一つに選択的に結合する。なお、ｎＭＯＳトランジスタＭＮ０の駆動ノードは、基準用ラダー抵抗（Ｒ２１，Ｒ２２）の複数の抵抗分圧ノードのいずれか一つ（この例では抵抗素子Ｒ２１と抵抗素子Ｒ２２の結合ノード）に固定的に結合される。

図１５の構成例は、バンドギャップ電圧Ｖｂｇｒを固定し、それに対する抵抗分圧比を調整することで基準電圧Ｖｒｅｆを調整する方式となっている。一方、図１６の構成例は、言うなれば、図１５の構成例におけるバンドギャップ電圧Ｖｂｇｒ自体を抵抗分圧比の調整によって可変制御することで、基準電圧Ｖｒｅｆを調整する方式となっている。ここで、例えば、基準電圧Ｖｒｅｆを１０ｍＶ単位で調整する場合を想定する。

図１５の方式では、当該１０ｍＶに応じた単位抵抗素子が必要となる。一方、図１６の方式では、仮に、バンドギャップ電圧Ｖｂｇｒを１／２に抵抗分圧して基準電圧Ｖｒｅｆを生成する場合、バンドギャップ電圧Ｖｂｇｒを２０ｍＶ単位で調整すればよく、２０ｍＶに応じた単位抵抗素子を設ければよい。このように、図１６の方式では、図１５の方式と比較して、単位抵抗素子の抵抗値を、バンドギャップ電圧Ｖｂｇｒと基準電圧Ｖｒｅｆの抵抗分圧比に応じて高くすることができるため、単位抵抗素子の回路面積を低減することが可能になる。

《実施の形態４の主要な効果》
以上、実施の形態４の半導体装置を用いることで、実施の形態１で述べた各種効果に加えて、製造ばらつきや温度依存性等に伴う特性ばらつきを補償することができ、電圧検知精度の更なる向上が図れる。また、ばらつき補償によって消費電力の低減も図れる。

（実施の形態５）
《電圧監視ブロックの構成》
図１７は、本発明の実施の形態５による半導体装置に含まれる電圧監視ブロックの構成例を示す回路図である。図１７に示す電圧監視ブロックＶＭＢＫは、抵抗分圧回路ＲＤＩＶａを含んだ図１３の構成例に、図１５に示した基準電圧生成回路ＶＲＥＦＧａを追加した構成となっている。なお、ここでは、図１３と図１５の組み合わせを例とするが、図１３および図１４の一方と、図１５および図１６の一方との組み合わせであってもよい。

抵抗分圧回路ＲＤＩＶａを用いると、実施の形態４で述べたように、製造ばらつきによる特性の違いを補償することができる。具体的には、ｎＭＯＳトランジスタＭＮ１，ＭＮ２の間のしきい値電圧（Ｖｔｈ）ばらつきや、ｎＭＯＳトランジスタＭＮ０とｎＭＯＳトランジスタＭＮ１，ＭＮ２の間のＶｔｈばらつきを補償することができる。また、基準電圧Ｖｒｅｆに温度依存性が生じる場合であっても、温度に応じてスイッチユニットＳＷＵａ１，ＳＷＵａ２内の各入力用スイッチＳＷｉを動的に切り替えれば、当該温度依存性を補償できる場合がある。しかし、抵抗分圧回路ＲＤＩＶａで、このような製造ばらつきの補償と、温度依存性の補償の両方を行うと、入力用スイッチＳＷｉを選択する制御論理の複雑化を招く恐れがある。

そこで、図１７では、例えば、抵抗分圧回路ＲＤＩＶａは、製造ばらつきの補償（具体的には、しきい値電圧（Ｖｔｈ）のばらつき補償）を行い、基準電圧生成回路ＶＲＥＦＧａは、基準電圧Ｖｒｅｆの温度依存性の補償を行う。これにより、入力用スイッチＳＷｉを選択する制御論理と、基準用スイッチＳＷｒを選択する制御論理とを、互いに干渉することなくそれぞれ独立に構築できるため、制御論理の容易化が実現可能になる。

図１８は、図１７の基準電圧生成回路に含まれるバンドギャップリファレンス回路の温度特性の一例を示す図である。バンドギャップリファレンス回路ＢＧＲからのバンドギャップ電圧Ｖｂｇｒは、図８（ａ）および図８（ｂ）で述べたように、通常、温度依存性を最小化するため、ＰＴＡＴ電圧の温度特性とＣＴＡＴ電圧の温度特性とが相殺するように設計される。しかし、バンドギャップ電圧Ｖｂｇｒは、厳密には、図１８に示されるように、非線形（２次成分）の温度特性ＳＰ’を持つ。これは、図８（ａ）を例とすると、ＰＴＡＴ電圧Ｖ_ＰＴＡＴは温度に対して線形となるのに対して、ＣＴＡＴ電圧Ｖ_ＣＴＡＴ（＝Ｖ_ＢＥ）は、飽和電流（Ｉｓ）の関数であり、温度に対して非線形となるためである。その結果、基準電圧Ｖｒｅｆにも温度依存性が生じるため、電圧検知精度が低下する恐れがある。

電圧検知精度を高めるためには、このような温度依存性を補償することが望まれる。ただし、図１８のような非線形の温度特性ＳＰ’を補償することは容易でない。そこで、実施の形態５では、図１８に示されるように、温度特性の非線形性（２次成分）を小さくするため、僅かに正の温度特性ＳＰを持つバンドギャップ電圧Ｖｂｇｒを敢えて用いる。すなわち、ＣＴＡＴ電圧よりもＰＴＡＴ電圧の比率を高めて加算するようにバンドギャップリファレンス回路ＢＧＲを設計することで、温度特性ＳＰの線形性（直線性）が向上する。その結果、線形補間によって温度補償が行えるようになり、図１７のような基準電圧生成回路ＶＲＥＦＧａを用いて高精度な温度補償を実現することが可能になる。

なお、ＣＴＡＴ電圧よりもＰＴＡＴ電圧の比率を高めるほど（すなわち、温度特性ＳＰの正の傾きを大きくするほど）、温度特性ＳＰの線形性（直線性）は向上する。しかし、その反面、僅かな温度変化に対しても補償を行う必要性が生じるため、基準用ラダー抵抗（Ｒ１１〜Ｒ１３）およびスイッチユニットＳＷＵｃの構造が複雑化する恐れがある。このような観点から、温度特性ＳＰにおける−４０℃と１２５℃の２点を直線で結んだ傾きとしては、例えば、０．０５〜０．２ｍＶ／℃程度が望ましい。

《半導体装置の概略構成》
図１９は、図１７の電圧監視ブロックを備えた半導体装置の構成例を示す概略図である。図１９に示す半導体装置ＤＥＶは、例えば、一つの半導体チップで構成され、図１７に示したような基準電圧生成回路ＶＲＥＦＧａ、バイアス生成回路ＢＳＧ、電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３および抵抗分圧回路ＲＤＩＶａに加えて、記憶回路ＭＥＭと、温度センサＴＳＥＮと、制御回路ＣＴＬとを備える。記憶回路ＭＥＭは、例えば、不揮発性メモリであり、予め定めたトリミング情報を保持する。抵抗分圧回路ＲＤＩＶａ内のスイッチユニットＳＷＵは、当該トリミング情報（スイッチ情報）に基づき所定の入力用スイッチＳＷｉを選択する。

制御回路ＣＴＬは、記憶回路ＭＥＭのトリミング情報と、温度センサＴＳＥＮの検出結果とに応じてスイッチ情報を生成する。基準電圧生成回路ＶＲＥＦＧａ内のスイッチユニットＳＷＵは、当該スイッチ情報に基づき所定の基準用スイッチＳＷｒを選択する。また、制御回路ＣＴＬは、電圧検知回路ＶＤＥＴ１〜ＶＤＥＴ３からの出力信号ＯＵＴ１〜ＯＵＴ３に基づいて、入力電圧Ｖｉｎの電圧レベルを判定する。

ここで、スイッチ情報の具体例について図１７および図１９を用いて説明する。ここでは、説明の便宜上、半導体装置ＤＥＶは、２個の電圧検知回路ＶＤＥＴ１，ＶＤＥＴ２を備えるものとする。まず、半導体装置ＤＥＶの製造後のテスト段階で、所定のテスト装置は、ｎＭＯＳトランジスタＭＮ０に流れるバイアス電流が所望の値となるように基準用スイッチＳＷｒを定める。次いで、テスト装置は、当該定めた基準用スイッチＳＷｒのもとで、実施の形態４で述べたように、目標とする入力電圧Ｖｉｎで出力信号ＯＵＴ１，ＯＵＴ２が遷移するように、スイッチユニットＳＷＵａ１，ＳＷＵａ２内の各入力用スイッチＳＷｉを定める。テスト装置は、このようにして定めたスイッチ情報をトリミング情報として記憶回路ＭＥＭに記録する。

その後、半導体装置ＤＥＶの通常動作時において、抵抗分圧回路ＲＤＩＶａ内のスイッチユニットＳＷＵは、記憶回路ＭＥＭのトリミング情報に基づき、所定の入力用スイッチＳＷｉをオンに制御する。一方、制御回路ＣＴＬは、記憶回路ＭＥＭのトリミング情報に基づく基準用スイッチＳＷｒをデフォルトとして、温度センサＴＳＥＮの検出結果に応じて、オンに制御する基準用スイッチＳＷｒを定める。この際の規則（すなわち、温度の変化に応じて基準用スイッチＳＷｒをデフォルトからどのように変更するか）は、予めシミュレーション等の結果に基づいて定められる。

なお、温度センサＴＳＥＮは、一般的に知られている構成（例えば、温度を高分解で検出するような構成）の他に、実施の形態２の図７等で述べたよう構成であってもよい。すなわち、電圧検知回路および抵抗分圧回路を複数組設け、その一つの組を用いてＰＴＡＴ電圧またはＣＴＡＴ電圧の電圧範囲（言い換えれば温度範囲）を検知するような構成であってもよい。この場合、制御回路ＣＴＬは、例えば、温度範囲が変わる毎に基準用スイッチＳＷｒを切り替えるような処理を行えばよい。

《実施の形態５の主要な効果》
以上、実施の形態５の半導体装置を用いることで、実施の形態４で述べた各種効果に加えて、製造ばらつきや温度依存性に伴う特性ばらつきを、より簡素な仕組みで補償することが可能になる。また、バンドギャップ電圧Ｖｂｇｒに正の温度特性を持たせることで、基準電圧Ｖｒｅｆの温度依存性を容易かつ高精度に補償することができ、電圧検知精度の更なる向上が図れる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

《付記》
（１）入力電圧と複数の比較電圧との比較結果をそれぞれ出力する複数の出力ノードと、
前記複数の出力ノードと第１の電源との間にそれぞれ結合される第１の導電型の複数の第１のトランジスタと、
前記複数の出力ノードと第２の電源との間にそれぞれ結合される第２の導電型の複数の第２のトランジスタと、
前記入力電圧を入力用ラダー抵抗によって抵抗分圧し、抵抗分圧比が異なる複数の分圧入力電圧で前記複数の第２のトランジスタをそれぞれ駆動する抵抗分圧回路と、
バイアス電圧を生成し、前記バイアス電圧で前記複数の第１のトランジスタを共通に駆動するバイアス電圧生成回路と、
を有する、
半導体装置。
（２）（１）において、前記半導体装置は、１個の半導体チップで構成され、
前記複数の第１のトランジスタおよび前記複数の第２トランジスタは、コモンセントロイドで配置される。

ＡＭＰ アンプ回路
ＡＲ 領域
ＢＧＲ バンドギャップリファレンス回路
ＢＳＧ バイアス生成回路
ＣＢＫ 回路ブロック
ＣＨＰ 半導体チップ
ＣＴＬ 制御回路
ＣＴＬＵ 制御ユニット
ＤＥＶ 半導体装置
ＤＲ ドレイン
ＧＴ ゲート
ＩＢＳＧ バイアス電流生成回路
Ｉｂｉａｓ バイアス電流
ＭＥＭ 記憶回路
ＭＮ ｎＭＯＳトランジスタ
ＭＰ ｐＭＯＳトランジスタ
Ｎｏｕｔ 出力ノード
ＯＵＴ 出力信号
Ｒ 抵抗素子
ＲＤＩＶ 抵抗分圧回路
ＳＣ ソース
ＳＷ スイッチ
ＳＷＵ スイッチユニット
ＴＳＥＮ 温度センサ
ＵＳＹＳ ユーザシステム
ＶＢＳＧ バイアス電圧生成回路
ＶＤＥＴ 電圧検知回路
ＶＤＥＴＵ 電圧検知ユニット
ＶＭＢＫ 電圧監視ブロック
ＶＲＥＦＧ 基準電圧生成回路
ＶＲＥＧ 電源レギュレータ
ＶＴＲＭ 電圧トリミング回路
Ｖｂｉａｓ バイアス電圧
Ｖｃｃ，Ｖｄｄ，Ｖｓｓ 電源
Ｖｃｐ 比較電圧
Ｖｉ 分圧入力電圧
Ｖｉｎ 入力電圧
Ｖｒｅｆ 基準電圧

Claims (20)

1. 入力電圧と複数の比較電圧との比較結果をそれぞれ出力する複数の出力ノードと、
   前記複数の出力ノードと第１の電源との間にそれぞれ結合される第１の導電型の複数の第１のトランジスタと、
   前記複数の出力ノードと第２の電源との間にそれぞれ結合される第２の導電型の複数の第２のトランジスタと、
   前記入力電圧を入力用ラダー抵抗によって抵抗分圧し、抵抗分圧比が異なる複数の分圧入力電圧で前記複数の第２のトランジスタをそれぞれ駆動する抵抗分圧回路と、
   前記複数の第１のトランジスタに対して共通に設けられ、前記複数の第１のトランジスタのそれぞれとカレントミラー回路を構成する前記第１の導電型の第３のトランジスタと、
   前記第３のトランジスタにバイアス電流を供給するバイアス電流生成回路と、
   を有する、
   半導体装置。
2. 請求項１記載の半導体装置において、
   前記バイアス電流生成回路は、前記第３のトランジスタと前記第２の電源との間に結合され、所定の基準電圧によって駆動される前記第２の導電型の第４のトランジスタを有する、
   半導体装置。
3. 請求項２記載の半導体装置において、
   前記複数の第１のトランジスタのそれぞれと、前記第３のトランジスタは、同一のトランジスタサイズを有し、
   前記複数の第２のトランジスタのそれぞれと、前記第４のトランジスタは、同一のトランジスタサイズを有する、
   半導体装置。
4. 請求項１記載の半導体装置において、
   前記抵抗分圧回路は、さらに、前記複数の第２のトランジスタの少なくとも一つを駆動する前記分圧入力電圧の大きさを、前記入力用ラダー抵抗の複数の抵抗分圧ノードに結合される複数の入力用スイッチを選択することで調整する分圧入力電圧調整回路を有する、
   半導体装置。
5. 請求項４記載の半導体装置において、
   前記複数の入力用スイッチは、前記入力用ラダー抵抗の複数の抵抗分圧ノードのそれぞれを、前記複数の第２のトランジスタの少なくとも一つの駆動ノードに結合する、
   半導体装置。
6. 請求項４記載の半導体装置において、
   前記抵抗分圧回路は、
   前記複数の第２のトランジスタの一つに対応して設けられる第１の入力用ラダー抵抗と、
   前記複数の第２のトランジスタの他の一つに対応して設けられる第２の入力用ラダー抵抗と、
   前記入力電圧を、前記第１の入力用ラダー抵抗の複数の抵抗分圧ノードのいずれか一つに選択的に結合する第１の入力用スイッチユニットと、
   前記入力電圧を、前記第２の入力用ラダー抵抗の複数の抵抗分圧ノードのいずれか一つに選択的に結合する第２の入力用スイッチユニットと、
   を有する、
   半導体装置。
7. 請求項２記載の半導体装置において、
   さらに、前記第４のトランジスタを駆動する前記基準電圧を生成する基準電圧生成回路を備え、
   前記基準電圧生成回路は、
   基準用ラダー抵抗と、
   正の温度特性を有する電圧と負の温度特性を有する電圧とを所定の比率で加算することでバンドギャップ電圧を生成し、前記バンドギャップ電圧を前記基準用ラダー抵抗に印加するバンドギャップリファレンス回路と、
   前記基準電圧の大きさを、前記基準用ラダー抵抗の複数の抵抗分圧ノードに結合される複数の基準用スイッチを選択することで調整する基準電圧調整回路と、
   を有する、
   半導体装置。
8. 請求項７記載の半導体装置において、
   前記複数の基準用スイッチは、前記基準用ラダー抵抗の複数の抵抗分圧ノードのそれぞれを、前記第４のトランジスタの駆動ノードに結合する、
   半導体装置。
9. 請求項７記載の半導体装置において、
   前記第４のトランジスタの駆動ノードは、前記基準用ラダー抵抗の複数の抵抗分圧ノードのいずれか一つに固定的に結合され、
   前記複数の基準用スイッチは、前記バンドギャップ電圧を、前記基準用ラダー抵抗の複数の抵抗分圧ノードのいずれか一つに選択的に結合する、
   半導体装置。
10. 請求項７記載の半導体装置において、
    前記抵抗分圧回路は、さらに、前記複数の第２のトランジスタの少なくとも一つを駆動する前記分圧入力電圧の大きさを、前記入力用ラダー抵抗の複数の抵抗分圧ノードに結合される複数の入力用スイッチを選択することで調整する分圧入力電圧調整回路を有する、
    半導体装置。
11. 請求項１０記載の半導体装置において、
    さらに、温度を検出する温度センサを備え、
    前記バンドギャップ電圧は、正の温度特性を有し、
    前記基準電圧調整回路は、前記温度センサの検出結果に応じて前記複数の基準用スイッチを選択する、
    半導体装置。
12. 請求項１１記載の半導体装置において、
    前記分圧入力電圧調整回路は、前記半導体装置の製造段階で定められたトリミング情報に基づき前記複数の入力用スイッチを選択する、
    半導体装置。
13. 請求項１記載の半導体装置において、
    前記半導体装置は、一つの半導体チップで構成され、
    前記複数の第１のトランジスタは、第１の領域内で第１の方向に並んで配置され、
    前記複数の第２のトランジスタは、第２の領域内で前記第１の方向に並んで配置され、
    前記第１の領域と前記第２の領域は、前記第１の方向と交差する第２の方向に近接して配置される、
    半導体装置。
14. 請求項１３記載の半導体装置において、
    前記第３のトランジスタは、前記第１の領域内で、並んで配置される前記複数の第１のトランジスタの間に配置される、
    半導体装置。
15. 請求項１記載の半導体装置において、
    前記入力電圧は、正の温度特性を有する電圧か、負の温度特性を有する電圧であり、
    前記複数の比較電圧は、それぞれ、所定の温度に対応する電圧である、
    半導体装置。
16. 複数の入力電圧の大きさをそれぞれ検知する複数の電圧検知ユニットと、
    前記複数の電圧検知ユニットに対して共通に設けられるバイアス電圧生成回路と、
    を有し、
    前記複数の電圧検知ユニットのそれぞれは、
    対応する前記入力電圧と複数の比較電圧との比較結果をそれぞれ出力する複数の出力ノードと、
    前記複数の出力ノードと第１の電源との間にそれぞれ結合される第１の導電型の複数の第１のトランジスタと、
    前記複数の出力ノードと第２の電源との間にそれぞれ結合される第２の導電型の複数の第２のトランジスタと、
    前記対応する入力電圧を複数の抵抗素子によって抵抗分圧し、抵抗分圧比が異なる複数の分圧入力電圧で前記複数の第２のトランジスタをそれぞれ駆動する抵抗分圧回路と、
    を有し、
    前記バイアス電圧生成回路は、
    前記複数の電圧検知ユニット内の前記複数の第１のトランジスタに対して共通に設けられ、前記複数の第１のトランジスタのそれぞれとカレントミラー回路を構成する前記第１の導電型の第３のトランジスタと、
    前記第３のトランジスタにバイアス電流を供給するバイアス電流生成回路と、
    を有する、
    半導体装置。
17. 請求項１６記載の半導体装置において、
    前記バイアス電流生成回路は、前記第３のトランジスタと前記第２の電源との間に結合され、所定の基準電圧によって駆動される前記第２の導電型の第４のトランジスタを有する、
    半導体装置。
18. 複数の入力電圧の大きさをそれぞれ検知する複数の電圧検知ユニットと、
    前記複数の電圧検知ユニットに対して共通に設けられるバイアス電流生成回路と、
    を有し、
    前記複数の電圧検知ユニットのそれぞれは、
    対応する前記入力電圧と複数の比較電圧との比較結果をそれぞれ出力する複数の出力ノードと、
    前記複数の出力ノードと第１の電源との間にそれぞれ結合される第１の導電型の複数の第１のトランジスタと、
    前記複数の出力ノードと第２の電源との間にそれぞれ結合される第２の導電型の複数の第２のトランジスタと、
    前記対応する入力電圧を複数の抵抗素子によって抵抗分圧し、抵抗分圧比が異なる複数の分圧入力電圧で前記複数の第２のトランジスタをそれぞれ駆動する抵抗分圧回路と、
    前記複数の第１のトランジスタに対して共通に設けられ、前記複数の第１のトランジスタのそれぞれとカレントミラー回路を構成する前記第１の導電型の第３のトランジスタと、
    を有し、
    前記バイアス電流生成回路は、前記複数の電圧検知ユニット内の前記第３のトランジスタにそれぞれバイアス電流を供給する、
    半導体装置。
19. 請求項１８記載の半導体装置において、
    前記バイアス電流生成回路は、前記複数の電圧検知ユニットの前記第３のトランジスタと前記第２の電源との間にそれぞれ結合され、所定の基準電圧によって駆動される前記第２の導電型の複数の第４のトランジスタを有する、
    半導体装置。
20. 請求項１８記載の半導体装置において、
    前記半導体装置は、一つの半導体チップで構成され、
    前記複数の電圧検知ユニットのいずれかとなる所定の電圧検知ユニットの前記複数の第１のトランジスタは、第１の領域内で第１の方向に並んで配置され、
    前記所定の電圧検知ユニットの前記複数の第２のトランジスタは、第２の領域内で前記第１の方向に並んで配置され、
    前記第１の領域と前記第２の領域は、前記第１の方向と交差する第２の方向に近接して配置され、
    前記第３のトランジスタは、前記第１の領域内で、並んで配置される前記複数の第１のトランジスタの間に配置され、
    前記第２の領域には、並んで配置される前記複数の第２のトランジスタの間に、前記第３のトランジスタに対応するダミートランジスタが配置される、
    半導体装置。

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