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JP2019057534A - 半導体装置及び制御システム - Google Patents

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Hidetoshi Asahara
英敏 浅原
明広 田中
Akihiro Tanaka
明広 田中
徹 生野
Toru Shono
徹 生野
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

【課題】電気特性が向上した半導体装置及び制御システムを提供する。【解決手段】実施形態に係る半導体装置は、第１半導体層と、第１スイッチング素子と、第２スイッチング素子と、導電体と、を備える。前記導電体の少なくとも一部は、前記第１半導体層上に設けられる。前記導電体は、第１方向で前記第１スイッチング素子及び前記第２スイッチング素子の間に位置する。【選択図】図１

Description

実施形態は、半導体装置及び制御システムに関する。
半導体装置では、電流経路の方向を切り替える素子として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。このようなＭＯＳＦＥＴは、電極を共通にすることでチップに複数集積されており、保護回路等の回路内に組み込まれている。複数のＭＯＳＦＥＴを集積化すると、チップ内の電流経路が長くなって抵抗値が高くなることが懸念として挙げられる。
特開２００６−１４７７００号公報
実施形態の目的は、電気特性が向上した半導体装置及び制御システムを提供することである。
実施形態に係る半導体装置は、第１半導体層と、第１スイッチング素子と、第２スイッチング素子と、導電体と、を備える。前記第１半導体層の導電形は、第１導電形である。前記第１スイッチング素子は、前記第１半導体層上に設けられ、第１制御電極をそれぞれ有する複数の第１素子部と、前記複数の第１素子部上に設けられた第１電極と、を有する。前記第２スイッチング素子は、前記第１半導体層上に設けられ、第２制御電極をそれぞれ有する複数の第２素子部と、前記複数の第２素子部上に設けられた第２電極と、を有する。前記第２スイッチング素子は、前記第１スイッチング素子と第１方向で並んで配置する。前記導電体の少なくとも一部は、前記第１半導体層上に設けられる。前記導電体は、前記第１方向で前記第１スイッチング素子及び前記第２スイッチング素子の間に位置する。
実施形態に係る半導体装置を示す平面図である。 実施形態に係る半導体装置を示す断面図である。 実施形態に係る半導体装置の接続形態を示す回路図である。 実施形態に係る半導体装置の電流経路を示す断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（本実施形態）
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、図１のＡ１−Ａ２線の断面図である。
なお、本明細書においては、ＸＹＺ直交座標系を採用する。ドレイン電極８０から半導体層１０に向かう方向をＺ方向とし、Ｚ方向に対して垂直な方向であって相互に直交する２方向をＸ方向及びＹ方向とする。
図１及び図２に示すように、半導体装置１には、スイッチング素子１Ａ及びスイッチング素子１Ｂが設けられている。スイッチング素子１Ａ及びスイッチング素子１Ｂは、例えば、ＭＯＳＦＥＴである。スイッチング素子１Ａ及びスイッチング素子１Ｂは、Ｘ方向で隣り合うように配置されている。例えば、スイッチング素子１Ａ及びスイッチング素子１Ｂは、１つのチップに集積されている。
図１に示す例では、半導体装置１は２つのスイッチング素子１Ａ、１Ｂによって構成されているが、３つ以上のスイッチング素子によって構成されても良い。例えば、スイッチング素子１Ａ及びスイッチング素子１Ｂ内には同じ要素が設けられている。
以下、スイッチング素子１Ａ、１Ｂ内の要素について説明する。
スイッチング素子１Ａ、１Ｂには、第１導電形の半導体層１０と、第１導電形の半導体層２０と、第１導電形の半導体層２５と、第２導電形の半導体層３０と、第１導電形の半導体層４０と、ゲート電極５０と、ゲートコンタクト５１と、絶縁層５５と、絶縁層６０と、ソース電極７０と、ドレイン電極８０と、がそれぞれ設けられている。なお、第１導電形がｎ形であって、第２導電形がｐ形である場合について説明する。
半導体層１０は、半導体基板を含む。半導体層１０は、第１面１０ａと、第２面１０ｂとを有する。第２面１０ｂは、第１面１０ａに反対側の面である。例えば、半導体層１０は、シリコン（Ｓｉ）を含み、その導電形はｎ＋形である。
ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における実効的な不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
また、「実効的な不純物濃度」とは、半導体材料の導電性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、その相殺分を除いた濃度をいう。なお、ｎ形不純物は、例えば、リン（Ｐ）であり、ｐ形不純物は、例えば、ホウ素（Ｂ）である。
半導体層２０は、半導体層１０上に設けられている。半導体層２０は、半導体層１０の第１面１０ａ上に位置する。例えば、半導体層２０は、シリコンを含み、その導電形はｎ−形である。例えば、半導体層２０は、ドリフト領域である。
半導体層２５は、半導体層２０上に設けられている。例えば、半導体層２５は、シリコンを含み、その導電形はｎ＋形である。例えば、半導体層２５は、チャネルストッパとして機能する。
半導体層３０は、半導体層２０上に設けられている。例えば、半導体層３０は、シリコンを含み、その導電形はｐ形である。例えば、半導体層３０は、ベース領域である。
半導体層４０は、半導体層３０上に複数設けられている。複数の半導体層４０は、半導体層３０上に選択的に位置する。複数の半導体層４０は、Ｘ方向に互いに離間して配置されている。例えば、半導体層４０は、シリコンを含み、その導電形はｎ形である。
ゲート電極５０は、半導体層２０、半導体層３０及び半導体層４０上に複数設けられている。複数のゲート電極５０は、Ｘ方向に互いに離間して配置されている。ゲート電極５０の一部は、半導体層２０、３０、４０に設けられたトレンチ内に位置している。また、トレンチ内のゲート電極５０のＸ方向両側には、半導体層４０がそれぞれ位置する。
ゲート電極５０は、例えば、金属材料を含む。ゲート電極５０は、例えば、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）等の金属の少なくともいずれかを含む。なお、ゲート電極５０は、金属材料を含まないで構成されても良い。
例えば、ゲート電極５０の周囲には、ゲート絶縁膜等の絶縁膜（図示せず）が設けられている。ゲート絶縁膜を介して、ゲート電極５０が半導体層２０、３０、４０上に配置される。
ゲートコンタクト５１は、金属材料によって形成され、複数のゲート電極５０に接続される。ゲートコンタクト５１を介して、複数のゲート電極５０は、制御回路等の周辺回路（図示せず）に電気的に接続される。なお、図１に示すように、スイッチング素子１Ａ、１Ｂの中央付近にゲートコンタクト５１が設けられているが、ゲートコンタクト５１の形成位置や数は任意である。例えば、ソース電極７０の中央部に開口があり、その開口にゲートコンタクト５１が配置されて各ゲート電極５０と接続されている。
絶縁層５５は、半導体層４０及びゲート電極５０上に設けられている。例えば、絶縁層６０は、シリコン酸化物（ＳｉＯ）を含む。絶縁層５５を介して、各ゲート電極５０上にソース電極７０が配置されている。つまり、絶縁層５５によってゲート電極５０とソース電極７０とが電気的に絶縁される。
絶縁層６０は、半導体層２０、２５、３０上に設けられている。例えば、絶縁層６０は、シリコン酸化物を含む。
ソース電極７０は、半導体層３０、半導体層４０、絶縁層５５及び絶縁層６０上に設けられている。ソース電極７０は、例えば、金属材料を含む。ソース電極７０は、例えば、ニッケル、アルミニウム、チタン、タングステン、モリブデン、銅、金、白金等の金属の少なくともいずれかを含む。
ドレイン電極８０は、半導体層１０の第２面１０ｂ上に設けられている。ドレイン電極８０は、例えば、金属材料を含む。例えば、ドレイン電極８０は、例えば、ニッケル、アルミニウム、チタン、タングステン、モリブデン、銅、金、白金、銀（Ａｇ）等の金属の少なくともいずれかを含む。
図２に示すように、スイッチング素子１Ａには、素子部５Ａが複数設けられている。スイッチング素子１Ｂには、素子部５Ｂが複数設けられている。素子部５Ａ、５Ｂは、例えば、Ｘ方向及びＹ方向に沿って配置される。素子部５Ａ、５Ｂは、例えば、ＭＯＳトランジスタである。
本実施形態の半導体装置１では、ＭＯＳＦＥＴがＸ方向に配置され、各ＭＯＳＦＥＴは、Ｘ方向及びＹ方向に沿って配置された複数のＭＯＳトランジスタを有している。
スイッチング素子１Ａの素子部５Ａは、電極として、ゲート電極５０、ソース電極７０及びドレイン電極８０を有する。スイッチング素子１Ｂの素子部５Ｂは、電極として、ゲート電極５０、ソース電極７０及びドレイン電極８０を有する。なお、複数の素子部５Ａ、５Ｂにおいて、ドレイン電極８０は共通である。
素子部５Ａのソース電極７０と、素子部５Ｂのソース電極７０とは異なる電位が印加される。また、素子部５Ａのゲート電極５０にゲートコンタクト５１を介して印加される制御信号によってオンオフが切り替わり、素子部５Ｂのゲート電極５０にゲートコンタクト５１を介して印加される制御信号によってオンオフが切り替わる。制御信号によって素子部５Ａ、５Ｂが同時にオンすると、素子部５Ａのソース電極７０と、素子部５Ｂのソース電極７０との電位差により半導体装置１内に電流が流れる。つまり、スイッチング素子１Ａ及びスイッチング素子１Ｂ間を電流が流れる。この場合、例えば、ドレイン電極８０は絶縁されてフローティング状態になっているので、スイッチング素子１Ａ及びスイッチング素子１Ｂ間を水平方向（図２の例ではＸ方向）に電流が流れる。
素子部５Ａのソース電極７０が素子部５Ｂのソース電極７０より高電位の場合、スイッチング素子１Ａからスイッチング素子１Ｂに電流が流れる。素子部５Ａのソース電極７０が素子部５Ｂのソース電極７０より低電位の場合、スイッチング素子１Ｂからスイッチング素子１Ａに電流が流れる。
次に、スイッチング素子１Ａ及びスイッチング素子１Ｂ間の要素について説明する。
図１及び図２に示すように、半導体装置１には、導電体９０がさらに設けられている。
導電体９０は、半導体層１０上に設けられている。導電体９０は、Ｘ方向において、スイッチング素子１Ａ及びスイッチング素子１Ｂの間に位置し、Ｙ方向に延びている。
導電体９０は、半導体層２０の半導体層１０と対向する面と反対側の面からＺ方向に所定の厚さを有する。導電体９０によって、半導体層２０がＸ方向において分断されている。また、導電体９０によって、半導体層１０の一部がＸ方向において分断されている。つまり、導電体９０のＸ方向両側には、半導体層１０、２０が位置している。
図２の例では、導電体９０によって、半導体層２０がＸ方向において分断されているが、半導体層２０の一部がＸ方向において分断されていても良い。つまり、半導体層２０内に凹部を形成するように導電体９０が設けられても良い。この場合、導電体９０は半導体層２０上に位置し、導電体９０のＸ方向両側には、半導体層２０が位置する。
また、導電体９０によって、半導体層１０及び半導体層２０の両方がＸ方向において分断されていても良い。この場合、導電体９０はドレイン電極８０上に位置し、導電体９０のＸ方向両側には、半導体層１０、２０が位置する。
導電体９０は、例えば、タングステン等の金属材料を含む。導電体９０は、ニッケル、アルミニウム、チタン、モリブデン、銅、金、白金等の金属材料を含んでも良い。導電体９０は、チタン等を含む金属シリサイドを含んでも良い。導電体９０が金属材料を含む場合、導電体９０は、スイッチング素子１Ａ及びスイッチング素子１Ｂ間の半導体層２０にトレンチを形成した後、トレンチ内に金属材料を埋めこむことで形成される。
導電体９０は、例えば、シリコンを含んでも良い。導電体９０がシリコンを含む場合、導電体９０は、例えば、半導体層２０の半導体層１０と対向する面と反対側の面から、ｎ形不純物をイオン注入することで形成される。半導体層２０の導電形がｎ−形である場合、導電体９０は、イオン注入された半導体層２０の不純物濃度が高くなって導電形がｎ形やｎ＋形になることで形成される。導電体９０は、ポリシリコンを含んでも良い。
次に、半導体装置１の接続形態の一例について説明する。
図３は、本実施形態に係る半導体装置の接続形態を示す回路図である。図３において、半導体装置の接続形態の一例として、二次電池の保護回路が示されている。
図３に示すように、保護回路４は、半導体装置１及び制御回路２を有し、二次電池３と直列に接続されている。半導体装置１は、ＭＯＳＦＥＴであるスイッチング素子１Ａ、１Ｂを有する。スイッチング素子１Ａ及びスイッチング素子１Ｂは、寄生ダイオードをそれぞれ有し、互いに接続されている。
二次電池３及び保護回路４は、正極端子６ａ及び負極端子６ｂを介して、充電器等の電源６に接続されている。正極端子６ａ及び二次電池３の間には端子３ａが設けられ、負極端子６ｂ及び二次電池３の間（保護回路４及び二次電池３の間）には端子３ｂが設けられている。
保護回路４及び二次電池３の間には、負荷７Ａ及びコンデンサ８が設けられている。負荷７Ａ及び制御回路２の間には端子３ｃが設けられ、コンデンサ８及び制御回路２の間には端子３ｄが設けられている。負荷７Ａにおいて、一端は端子３ａに接続され、他端は端子３ｃに接続される。また、コンデンサ８において、一端は端子３ｃに接続され、他端は端子３ｄに接続される。
二次電池３、負荷７Ａ及びコンデンサ８が端子３ａ、３ｂ、３ｃ、３ｄを介して直列に接続されることで回路９が構成されている。
保護回路４及び電源６の間には、負荷７Ｂが設けられている。負荷７Ｂ及び負極端子６ｂの間には端子３ｅが設けられている。負荷７Ｂの一端は、端子３ｅに接続される。図３に示す例では、保護回路４（半導体装置１及び制御回路２）、電源６、負荷７Ａ、７Ｂ、及び、コンデンサ８によって、二次電池３の充電及び放電を制御するシステムが構成される。
制御回路２には、スイッチング素子１Ａ及びスイッチング素子１Ｂのゲート電極５０にそれぞれ接続される制御端子２ａ及び制御端子２ｂが設けられている。制御端子２ａ及び制御端子２ｂを介して、制御回路２からスイッチング素子１Ａ及びスイッチング素子１Ｂのゲート電極５０に制御信号がそれぞれ印加される。また、スイッチング素子１Ａのソース電極７０は、正極端子６ａ側に位置し、二次電池３を介して電源６に接続される。スイッチング素子１Ｂのソース電極７０は、負極端子６ｂ側に位置して電源６に接続される。これにより、半導体装置１において、スイッチング素子１Ａ及びスイッチング素子１Ｂ間を双方向に電流が流れる。
制御回路２には、入力端子２ｃ、２ｄ、２ｅが設けられている。例えば、制御回路２は、入力端子２ｃ、２ｄを介して、制御回路２の電源電圧や二次電池３の電圧を検出する。例えば、制御回路２は、入力端子２ｅを介して、入力端子２ｄ及び負極端子６ｂ間の電位を検出する。
次に、二次電池３の充電及び放電動作について説明する。
制御回路２は、入力端子２ｃを介して二次電池３の電圧を検出して通常状態である場合、スイッチング素子１Ａ及びスイッチング素子１Ｂをオンに切り替える。制御回路２は、二次電池３の充電動作の場合、スイッチング素子１Ａ及びスイッチング素子１Ｂをオンに切り替えて、二次電池３の充電方向である矢印ａ１の方向に電流が流れる。この場合、スイッチング素子１Ａからスイッチング素子１Ｂに電流が流れる。
一方、制御回路２は、二次電池３の放電動作の場合、スイッチング素子１Ａ及びスイッチング素子１Ｂをオンに切り替えて、二次電池３の放電方向である矢印ａ２の方向に電流が流れる。この場合、スイッチング素子１Ｂからスイッチング素子１Ａに電流が流れる。なお、保護回路４及び二次電池３は互いに接続されているので、放電を完全に停止できない。よって、放電時には、回路９内を矢印ａ３の方向に電流が流れる場合がある。
通常状態では、二次電池３の電圧が所定の電圧値の範囲内であるので、スイッチング素子１Ａ及びスイッチング素子１Ｂの両方をオンにする。
次に、過充電及び過放電の保護動作について説明する。
まず、入力端子２ｃを介した制御回路２の保護動作について説明する。
制御回路２は、入力端子２ｃを介して二次電池３の電圧を検出して過充電状態である場合、制御端子２ｂをオフにする（例えば、スイッチング素子１Ｂをオフにする信号を出力する）ので、スイッチング素子１Ｂがオフになってスイッチング素子１Ａからスイッチング素子１Ｂに電流が流れない。つまり、スイッチング素子１Ｂを介しては電流は流れず、半導体装置１に流れる電流としては、スイッチング素子１Ａの抵抗と寄生ダイオード（逆方向）に依存する。また、過充電状態から放電する場合、寄生ダイオードが順方向となるために放電することができる。
過充電状態では、二次電池３の電圧が所定の電圧値より大きいので、スイッチング素子１Ａ及びスイッチング素子１Ｂをそれぞれオン及びオフにする。これにより、充電は停止され、スイッチング素子１Ｂの寄生ダイオードとオン状態のスイッチング素子１Ａを介して二次電池３の放電による矢印ａ２の方向に電流が流れる。
制御回路２は、入力端子２ｃを介して二次電池３の電圧を検出して過放電状態である場合、制御端子２ａをオフにする（例えば、スイッチング素子１Ａをオフにする信号を出力する）ので、スイッチング素子１Ａがオフになってスイッチング素子１Ｂからスイッチング素子１Ａに電流が流れない。つまり、スイッチング素子１Ａを介しては電流は流れず、半導体装置１に流れる電流としては、スイッチング素子１Ｂの抵抗と寄生ダイオード（逆方向）に依存する。また、過放電状態から充電する場合、寄生ダイオードが順方向となるために充電することができる。
過放電状態では、二次電池３の電圧が所定の電圧値より小さいので、スイッチング素子１Ａ及びスイッチング素子１Ｂをそれぞれオフ及びオンにする。これにより、放電は停止され、スイッチング素子１Ａの寄生ダイオードとオン状態のスイッチング素子１Ｂを介して二次電池３の充電による矢印ａ１の方向に電流が流れる。
続いて、入力端子２ｅを介した制御回路２の保護動作について説明する。
制御回路２は、入力端子２ｅを介して、入力端子２ｄ及び負極端子６ｂ間の電位から充電時の過電流を検出した場合、制御端子２ｂをオフにするので、スイッチング素子１Ｂがオフになってスイッチング素子１Ａからスイッチング素子１Ｂに電流が流れない。つまり、半導体装置１に流れる電流としては、スイッチング素子１Ａの抵抗と寄生ダイオード（逆方向）に依存する。また、充電時の過電流を検出した状態から放電する場合、寄生ダイオードが順方向となるために放電することができる。
充電時の過電流を検出した場合、入力端子２ｄ及び負極端子６ｂ間の電位（電圧）が所定の電圧以下であるので、スイッチング素子１Ａ及びスイッチング素子１Ｂをそれぞれオン及びオフにする。
制御回路２は、入力端子２ｅを介して、入力端子２ｄ及び負極端子６ｂ間の電位から放電時の過電流を検出した場合、制御端子２ａをオフにするので、スイッチング素子１Ａがオフになってスイッチング素子１Ｂからスイッチング素子１Ａに電流が流れない。つまり、半導体装置１に流れる電流としては、スイッチング素子１Ｂの抵抗と寄生ダイオード（逆方向）に依存する。また、放電時の過電流を検出した状態から充電する場合、寄生ダイオードが順方向となるために充電することができる。
放電時の過電流を検出した場合、入力端子２ｄ及び負極端子６ｂ間の電位（電圧）が所定の電圧以上であるので、スイッチング素子１Ａ及びスイッチング素子１Ｂをそれぞれオフ及びオンにする。
なお、電源６に０Ｖの充電器が用いられた場合、制御回路２は、制御端子２ｂを一定の電位に固定する。その後、スイッチング素子１Ｂがオンになって充電動作が開始される。
前述したように、半導体装置１は二次電池３と直列に接続され、制御回路２によって半導体装置１のスイッチング素子１Ａ、１Ｂの一方をオンにして他方をオフにすることで、二次電池３の過充電及び過放電を抑制する。
次に、本実施形態の効果について説明する。
図４は、実施形態に係る半導体装置の電流経路を示す断面図である。
図４に示された領域は、図２に示された領域に相当する。
本実施形態では、半導体装置１は、半導体層１０及び半導体層２０内に設けられ、Ｘ方向においてスイッチング素子１Ａ及びスイッチング素子１Ｂの間に位置する導電体９０を有する。このような導電体９０を設けると、スイッチング素子１Ａ及びスイッチング素子１Ｂの間の抵抗値を下げて、半導体装置１内に電流が流れ易くなる。これにより、半導体装置１の電気特性が向上する。
ここで、図４に示すように、２つのスイッチング素子１Ａ、１Ｂによって構成された半導体装置１では、共通電極としてドレイン電極８０が設けられている。例えば、スイッチング素子１Ａからスイッチング素子１Ｂに電流が流れる場合、まず、スイッチング素子１Ａのソース電極７０から素子部５Ａを介して半導体層２０及び半導体層１０に電流が流れる。続いて、半導体層１０からドレイン電極８０に電流が流れて、半導体層１０及び半導体層２０から素子部５Ｂを介してスイッチング素子１Ｂのソース電極７０に電流が流れる。つまり、図４の矢印ａ４のように電流が流れる場合がある。
図４の矢印ａ４のような電流経路だけが形成される場合、電流経路が長くなってしまう。また、矢印ａ４の電流経路では半導体層２０を含むので、半導体層２０において、シリコンが含まれその導電形がｎ−形であるように抵抗率が高くなり易い。これにより、矢印ａ４の電流経路では抵抗値が高くなってしまう。
また、例えば、半導体層２０のＺ方向の厚さを小さくすることで、電流経路を短くして抵抗値を減少させることも考えられる。しかしながら、半導体層２０のＺ方向の厚さを小さくすると、半導体装置１の電気特性、例えば、スイッチング素子１Ａ、１Ｂのソース電極７０間の電位差に影響を及ぼして、半導体装置１の動作に不具合が生じる虞がある。
本実施形態の半導体装置１には、導電体９０が半導体層１０及び半導体層２０内に設けられ、Ｘ方向においてスイッチング素子１Ａ及びスイッチング素子１Ｂの間に位置している。このような導電体９０によって、スイッチング素子１Ａからスイッチング素子１Ｂに電流が流れる場合、まず、スイッチング素子１Ａのソース電極７０から素子部５Ａを介して半導体層２０に電流が流れる。続いて、半導体層２０から導電体９０に電流が流れて、半導体層２０から素子部５Ｂを介してスイッチング素子１Ｂのソース電極７０に電流が流れる。つまり、図４の矢印ａ４の電流経路とは別に、図４の矢印ａ５のように、電流が流れることになる。これにより、半導体層２０内に、半導体層２０の抵抗率より低い抵抗率を有する導電体９０が設けられているので、スイッチング素子１Ａ及びスイッチング素子１Ｂの間の抵抗値を下げてスイッチング素子１Ａからスイッチング素子１Ｂに電流が流れ易くなる。
本実施形態によれば、電気特性が向上した半導体装置及び制御システムを提供することができる。
前述したように、一例として、第１導電形がｎ形であって、第２導電形がｐ形である場合について説明したが、第１導電形がｐ形であって、第２導電形がｎ形でも良い。この場合、前述した各半導体層の導電形を反転させることで半導体装置１を形成する。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置、１Ａ、１Ｂ：スイッチング素子、２：制御回路、２ａ、２ｂ：制御端子、２ｃ、２ｄ、２ｅ：入力端子、３：二次電池、３ａ、３ｂ、３ｃ、３ｄ、３ｅ：端子、４：保護回路、５Ａ、５Ｂ：素子部、６：電源、６ａ：正極端子、６ｂ：負極端子、７Ａ、７Ｂ：負荷、８：コンデンサ、９：回路、１０、２０、２５、３０、４０：半導体層、１０ａ：第１面、１０ｂ：第２面、５０：ゲート電極、５１：ゲートコンタクト、５５：絶縁層、６０：絶縁層、７０：ソース電極、８０：ドレイン電極、９０：導電体、ａ１〜ａ５：矢印

Claims (8)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられ、第１制御電極をそれぞれ有する複数の第１素子部と、
    前記複数の第１素子部上に設けられた第１電極と、
    を有する第１スイッチング素子と、
    前記第１半導体層上に設けられ、第２制御電極をそれぞれ有する複数の第２素子部と、
    前記複数の第２素子部上に設けられた第２電極と、
    を有し、前記第１スイッチング素子と第１方向で並んで配置する第２スイッチング素子と、
    少なくとも一部が前記第１半導体層上に設けられ、前記第１方向で前記第１スイッチング素子及び前記第２スイッチング素子の間に位置する導電体と、
    を備えた半導体装置。
  2. 前記導電体は、金属材料を含む請求項１記載の半導体装置。
  3. 前記導電体及び前記第１半導体層は、不純物を含むシリコン層であり、
    前記導電体の導電形は、第１導電形であり、
    前記導電体の不純物濃度は、前記第１半導体層の不純物濃度より高い請求項１記載の半導体装置。
  4. 前記第１半導体層が位置する第１面と、前記第１面に反対側の第２面とを有する第１導電形の第２半導体層をさらに備え、
    前記導電体の底面は、前記第２半導体層上に位置し、
    前記導電体の前記第１方向の側面上には、前記第１半導体層及び第２半導体層が位置する請求項１から３のいずれか１つに記載の半導体装置。
  5. 前記導電体は、前記第２半導体層の前記第１面に平行であって、前記第１方向に交差する第２方向に延びている請求項４記載の半導体装置。
  6. 前記第１半導体層上に設けられ、前記複数の第１素子部の第１制御電極を囲む第２導電形の第３半導体層と、
    前記第１半導体層上に設けられ、前記複数の第２素子部の第２制御電極を囲む第２導電形の第４半導体層と、
    をさらに備えた請求項１から５のいずれか１つに記載の半導体装置。
  7. 前記第１半導体層が位置する第１面と、前記第１面に反対側の第２面とを有する前記第２半導体層と、
    前記第２半導体層の第２面上に設けられた第３電極と、
    をさらに備えた請求項１から６のいずれか１つに記載の半導体装置。
  8. 請求項１から７のいずれか１つに記載の半導体装置と、
    前記第１スイッチング素子の前記第１電極と一端で接続され、前記第２スイッチング素子の前記第２電極と他端で接続される電源部と、
    前記複数の第１素子部の第１制御電極と、前記複数の第２素子部の第２制御電極とに接続され、過電流を検出する回路部と、
    を備えた制御システム。
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