JP2019041346A - 送信回路、集積回路装置及び電子機器 - Google Patents

Abstract

【課題】送信信号の品質への悪影響を低減しながらアイパターンの特性を改善できる送信回路、集積回路装置及び電子機器等を提供すること。【解決手段】送信回路１００は、第１のノードＮ１に電流を出力する電流出力回路１１０と、第１のノードＮ１と第１の信号線との間に設けられる第１のスイッチ素子ＳＷＰと、第１のノードＮ１と第２の信号線との間に設けられる第２のスイッチ素子ＳＷＭと、を含む。送信信号が第１の論理レベルであるとき、第１のスイッチ素子ＳＷＰがオンであり、第２のスイッチ素子ＳＷＭがオフである。送信信号が第２の論理レベルであるとき、第１のスイッチ素子ＳＷＰがオフであり、第２のスイッチ素子ＳＷＭがオンである。電流出力回路１１０は、送信信号の論理レベルが反転してからｎビット期間では第２の電流（ＩＡ＋ＩＢ）を出力し、ｎビット期間の後では第１の電流ＩＡを出力する。【選択図】 図１

Description

本発明は、送信回路、集積回路装置及び電子機器等に関する。

ＵＳＢ規格の認証テストの１つにアイパターンのテストがある。即ち、認証を受けようとする機器のＵＳＢレセプタクルにおいて、送信信号のアイパターンが禁止領域に重ならないことが要求される。例えば送信回路からＵＳＢレセプタクルまでの伝送経路にはケーブル（ハーネス）や付加回路、付加部品があるが、それらの抵抗や容量がアイパターンを劣化させる要因となる。この抵抗や容量を、例えば部品の選択等によって低減することが考えられるが、例えばケーブルが長い場合においてはケーブルの容量の影響が大きくなり、アイパターンの特性を改善することが難しくなる。アイパターンの特性を改善する能動的な手法としては、例えば、送信回路の駆動電流（送信電流）を増やす手法や、送信回路のＴｒ／Ｔｆ（送信信号の信号レベルの遷移時間）を早くする手法、ＨＳターミネーション（ＨＳモードにおけるバスの終端抵抗）の抵抗値を下げる、といった手法がある。

例えば駆動電流を増やすタイプの差動電流ドライバーの従来技術が、特許文献１に開示されている。この従来技術では、送信信号の論理レベル（信号レベル）が反転してから最初の１ビット期間において駆動電流を増加させる。この差動電流ドライバーでは、電流を増加させないときの通常の電流でバスを駆動する通常駆動用ドライバーと、上記１ビット期間において増加分の電流を出力するプリエンファシス用ドライバーとが、バスに対して並列に設けられている。

特表２００７−５０５５７５号公報

上記のような駆動電流を増加させてアイパターンの特性を改善する手法では、送信信号の論理レベルが変化するタイミングと、駆動電流が変化するタイミングとの関係が、送信信号の品質（例えばエッジタイミングのジッター等）に影響を与える可能性がある。例えば、特許文献１のように２つのドライバーを並列に設ける手法では、通常駆動用ドライバーの正側用、負側用のトランジスターがオン及びオフするタイミングと、プリエンファシス用ドライバーの正側用、負側用のトランジスターがオン及びオフするタイミングがある。このため、考慮すべきタイミングの関係が２×２＝４個あることになり、タイミングの調整が複雑になるおそれがある。

本発明の幾つかの態様によれば、送信信号の品質への悪影響を低減しながらアイパターンの特性を改善できる送信回路、集積回路装置及び電子機器等を提供できる。

本発明の一態様は、差動信号線を構成する第１の信号線と第２の信号線を介して送信信号を送信する送信回路であって、第１のノードに電流を出力する電流出力回路と、前記第１のノードと前記第１の信号線との間に設けられる第１のスイッチ素子と、前記第１のノードと前記第２の信号線との間に設けられる第２のスイッチ素子と、を含み、前記送信信号が第１の論理レベルであるとき、前記第１のスイッチ素子がオンであり、前記第２のスイッチ素子がオフであり、前記電流出力回路からの前記電流により前記第１の信号線が駆動され、前記送信信号が第２の論理レベルであるとき、前記第１のスイッチ素子がオフであり、前記第２のスイッチ素子がオンであり、前記電流出力回路からの前記電流により前記第２の信号線が駆動され、前記送信信号の論理レベルが反転してからｎビット期間（ｎは１以上の整数）では、前記電流出力回路は、第１の電流よりも大きい第２の電流を前記電流として出力し、前記ｎビット期間の後、前記論理レベルが次に反転するまでの期間では、前記電流出力回路は、前記第１の電流を前記電流として出力する送信回路に関係する。

本発明の一態様によれば、送信信号の論理レベルが反転してからｎビット期間において、差動信号線を駆動する駆動電流を増加させることができる。これにより、送信信号の論理レベルが反転してからｎビット期間における送信信号の振幅と、ｎビット期間の後における送信信号の振幅との差が低減され、アイパターンの特性を改善できる。また本発明の一態様によれば、電流出力回路からの電流が第１、第２のスイッチ素子を介して第１、第２の信号線に出力される。このため、送信信号の論理レベルが変化するタイミングと、駆動電流が変化するタイミングとの関係に影響する切り替えタイミングの関係が、１×２＝２個となる。即ち、電流出力回路が第１の電流から第２の電流に切り替えるタイミングと、第１のスイッチ素子をオフからオンに切り替えるタイミングとの間の関係である。２つ目の関係は、電流出力回路が第１の電流から第２の電流に切り替えるタイミングと、第２のスイッチ素子をオフからオンに切り替えるタイミングとの間の関係である。このように、考慮すべきタイミングの関係が２個になるため、タイミング調整の簡素化を図ることができる。以上のように、本発明の一態様によれば、タイミング調整の簡素化によって送信信号の品質への悪影響を低減しながら、アイパターンの特性を改善できる。

また本発明の一態様では、前記電流出力回路は、前記第１の電流を前記第１のノードに出力する第１の電流源と、第３の電流を第２のノードに出力する第２の電流源と、前記第１のノードと前記第２のノードとの間に設けられる第３のスイッチ素子と、を有してもよい。

このようにすれば、第３のスイッチ素子がオフのときは、第１の電流が第１のノードに出力され、第３のスイッチ素子がオンのときは、第１の電流及び第３の電流が第１のノードに出力される。従って、電流出力回路が、第１の電流よりも大きい第２の電流を出力することが可能になる。

また本発明の一態様では、前記第３のスイッチ素子は、前記ｎビット期間においてオンになり、前記第２の電流は、前記第１の電流に前記第３の電流が加えられた電流であってもよい。

このようにすれば、送信信号の論理レベルが反転してからｎビット期間において、電流出力回路が第１の電流よりも大きい第２の電流を出力できるようになる。

また本発明の一態様では、送信回路は、前記第１のスイッチ素子のオン及びオフの駆動を行う第１のドライバーと、前記第１のドライバーと前記第１のスイッチ素子とを接続する第１の駆動用配線と、前記第２のスイッチ素子のオン及びオフの駆動を行う第２のドライバーと、前記第２のドライバーと前記第２のスイッチ素子とを接続する第２の駆動用配線と、前記第３のスイッチ素子のオン及びオフの駆動を行う第３のドライバーと、前記第３のドライバーと前記第３のスイッチ素子とを接続する第３の駆動用配線と、を含み、前記第３の駆動用配線の長さは、前記第１の駆動用配線の長さ及び前記第２の駆動用配線の長さ以上であってもよい。

このようにすれば、第３の駆動用配線の寄生抵抗や寄生容量による信号遅延は、第１、第２の駆動用配線の寄生抵抗や寄生容量による信号遅延以上になる。このため、第３のスイッチ素子がオフからオンになるタイミングを、第１、第２のスイッチ素子がオフからオンになるタイミング以降にできる。これにより、電流出力回路から出力される電流が第１の電流から第２の電流に変化するタイミングが、送信信号の論理レベルが反転するタイミング以後になるので、送信信号の品質への影響が低減される。

また本発明の一態様では、送信回路は、一端が前記第１の電流源に接続される第１の電流用配線と、一端が前記第３のスイッチ素子に接続され、他端が前記第１の電流用配線の他端に接続される第２の電流用配線と、を含み、前記第１の電流用配線の長さは、前記第２の電流用配線の長さよりも長くてもよい。

このようにすれば、第２の電流用配線での信号遅延（配線の寄生容量が電流により充電される時間）は、第１の電流用配線での信号遅延以上になる。このため、第３のスイッチ素子がオフからオンになって第３のスイッチ素子から第２の電流用配線の他端に信号（電流）が到達するタイミングを、第１、第２のスイッチ素子がオフからオンになって第１の電流源から第１の電流用配線の他端に信号（電流）が到達するタイミング以降にできる。これにより、電流出力回路から出力される電流が第１の電流から第２の電流に変化するタイミングが、送信信号の論理レベルが反転するタイミング以後になるので、送信信号の品質への影響が低減される。

また本発明の一態様では、送信回路は、前記第１のスイッチ素子をオフからオンに駆動する第１のオン駆動用トランジスターと、前記第１のスイッチ素子をオンからオフに駆動する第１のオフ駆動用トランジスターとを有する第１のドライバーと、前記第２のスイッチ素子をオフからオンに駆動する第２のオン駆動用トランジスターと、前記第２のスイッチ素子をオンからオフに駆動する第２のオフ駆動用トランジスターとを有する第２のドライバーと、前記第３のスイッチ素子をオフからオンに駆動する第３のオン駆動用トランジスターと、前記第３のスイッチ素子をオンからオフに駆動する第３のオフ駆動用トランジスターとを有する第３のドライバーと、を含み、前記第３のオン駆動用トランジスターのサイズは、前記第１のオン駆動用トランジスターのサイズ及び前記第２のオン駆動用トランジスターのサイズよりも小さくてもよい。

このようにすれば、第３のオン駆動用トランジスターの駆動能力は、第１、第２のオン駆動用トランジスターの駆動能力以下となる。このため、第３のスイッチ素子がオフからオンになるタイミングを、第１、第２のスイッチ素子がオフからオンになるタイミング以降にできる。これにより、電流出力回路から出力される電流が第１の電流から第２の電流に変化するタイミングが、送信信号の論理レベルが反転するタイミング以後になるので、送信信号の品質への影響が低減される。

また本発明の一態様では、前記電流出力回路は、前記第２の電流を前記第１のノードに出力する第１の電流源と、前記第１のノードと第２のノードとの間に設けられる第３のスイッチ素子と、前記第２のノードから第３のノードに第３の電流を流す第２の電流源と、を有してもよい。

このようにすれば、第３のスイッチ素子がオンのときは、第２の電流が第１のノードに出力されると共に第３の電流が第１のノードから第３のノードに流れる。第３のスイッチ素子がオフのときは、第２の電流が第１のノードに出力される。従って、電流出力回路が、第１の電流よりも大きい第２の電流を出力できるようになる。

また本発明の一態様では、前記第３のスイッチ素子は、前記ｎビット期間の後、前記論理レベルが次に反転するまでの期間においてオンになり、前記第１の電流は、前記第２の電流から前記第３の電流が減ぜられた電流であってもよい。

このようにすれば、送信信号の論理レベルが反転してからｎビット期間において、電流出力回路が第１の電流よりも大きい第２の電流を出力できるようになる。

また本発明の一態様では、ｎ＝１であってもよい。

送信信号の論理レベルが反転した後、送信信号の信号レベルの変化が大きいのは最初の１ビット期間であると想定される。このため、送信信号の論理レベルが反転してから１ビット期間において駆動電流を増加させることで、アイパターンにおける振幅ジッターを十分低減できると考えられる。

また本発明の一態様では、前記差動信号線は、ＵＳＢ（Universal Serial Bus）規格のバスの差動信号線であってもよい。

送信回路に接続されるバスがＵＳＢである場合、例えば送信回路とＵＳＢレセプタクルの間がケーブル又はハーネス等で接続される。このような接続において、種々のケーブルやハーネスが採用される可能性があるため、その容量等によって送信信号のアイパターンの特性が影響を受ける場合がある。本発明の一態様によれば、送信信号の論理レベルが反転してからｎビット期間において駆動電流を増加させることで、送信信号のアイパターンの特性を改善できる。

また本発明の一態様では、送信回路は、前記ＵＳＢ規格のＨＳ（High Speed）モードの送信回路であってもよい。

ＵＳＢ規格のＨＳモードでは、送信信号の符号化にＮＲＺＩ方式及びビットスタッフィング方式が採用されている。この方式では、受信信号を復号して受信データを生成し、その受信データを符号化して送信信号を生成した際に、受信信号と送信信号が同じ信号（同じビット列に対応する信号）になる。このため、送信信号の論理レベルが反転するタイミングが、受信データのビット列から判断可能になっている。従って、パケット解析等において受信信号を復号して受信データを生成するときに、その受信データから制御信号を生成することが可能になる。

また本発明の他の態様は、上記のいずれかに記載された送信回路を含む集積回路装置に関係する。

また本発明の他の態様では、集積回路装置は、ＵＳＢ規格の第１のバスが接続される第１の物理層回路と、前記送信回路を有し、前記差動信号線により構成される前記ＵＳＢ規格の第２のバスが接続される第２の物理層回路と、前記第１のバスから前記第１の物理層回路を介して受信したパケットを前記第２の物理層回路を介して前記第２のバスに送信する転送処理を行う処理回路と、を含み、前記処理回路は、前記パケットのパケット解析を行い、前記パケット解析の結果に基づいて前記転送処理を制御する転送制御回路を有し、前記転送制御回路は、前記パケット解析において、前記第１のバスからの受信信号を復号して受信データを取得し、前記ｎビット期間において前記電流出力回路に前記第２の電流を出力させる制御信号を、前記受信データから生成してもよい。

ＵＳＢ規格のＨＳモードでは、符号化方式はＮＲＺＩ方式及びビットスタッフィング方式が採用されている。この方式では、データと、そのデータを符号化した信号とが一意に対応するので、受信信号と送信信号が同じ信号（同じビット列に対応する信号）になる。このため、受信信号を復号した受信データから、送信信号の論理レベルが反転する位置（ビット）を知ることが可能である。従って、受信データから制御信号を生成することが可能になる。

また本発明の他の態様では、集積回路装置は、前記送信回路を有し、前記差動信号線により構成される前記ＵＳＢ規格のバスが接続される物理層回路と、前記物理層回路を介してパケットを前記バスに送信する処理回路と、を含み、前記処理回路は、送信データの符号化を行い、前記符号化後の送信信号を、前記物理層回路を介して前記バスに送信する送信制御回路を有し、前記送信制御回路は、前記ｎビット期間において前記電流出力回路に前記第２の電流を出力させる制御信号を、前記送信データから生成してもよい。

ＵＳＢ規格のＨＳモードで採用される符号化方式（ＮＲＺＩ方式及びビットスタッフィング方式）では、データと、そのデータを符号化した信号とが一意に対応する。このため、送信データから、送信信号の論理レベルが反転する位置（ビット）を知ることが可能である。従って、送信データから制御信号を生成することが可能である。

また本発明の更に他の態様は、上記のいずれかに記載された送信回路を含む電子機器に関係する。

本実施形態の送信回路の構成例。 本実施形態の送信回路の動作を説明するタイミングチャート。 駆動電流の増加を行わなかった場合の送信信号の波形例。 本実施形態における送信信号の波形例。 本実施形態の送信回路の変形例。 送信回路のレイアウト配置例。 送信回路の詳細な構成例。 タイミング調整の説明図。 集積回路装置の第１の構成例。 制御信号の生成処理を説明する図。 制御信号の生成処理を説明する図。 集積回路装置の第２の構成例。 集積回路装置の第３の構成例。 第３の構成例の集積回路装置の動作を説明する図。 第３の構成例の集積回路装置の動作を説明する図。 物理層回路の構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．送信回路
図１は、本実施形態の送信回路の構成例である。送信回路１００は、電流出力回路１１０と、スイッチ素子ＳＷＩＡ、ＳＷＭ、ＳＷＰ（スイッチ）と、抵抗ＲＩＡ、ＲＤＭ、ＲＤＰ（抵抗素子）と、を含む。電流出力回路１１０は、電流源ＩＳＡ、ＩＳＢ（電流源回路）と、スイッチ素子ＳＷＥ、ＳＷＩＢ（スイッチ）と、抵抗ＲＩＢ（抵抗素子）と、を含む。なお、送信回路は図１の構成に限定されず、その構成要素の一部（例えばスイッチ素子ＳＷＩＡ、ＳＷＩＢ、抵抗ＲＩＡ、ＲＩＢ）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

送信回路１００は、所与のシリアル通信規格のバスが接続される物理層回路に含まれる送信回路である。送信回路１００は、バスに接続される受信側装置（外部装置）に対して送信信号を出力し、その送信信号により例えば所与のシリアル通信規格のパケットを受信側装置に送信する。なお、以下では所与のシリアル通信規格がＵＳＢ規格（ＨＳモード）である場合を例に説明するが、本発明の適用対象はＵＳＢ規格に限定されない。即ち、所与のシリアル通信規格は、バスを電流駆動することにより送信信号を出力するシリアル通信規格であればよい。より具体的には、送信信号の周波数と受信側装置の動作クロック周波数が非同期であり、パケット（データ）以外にクロック信号を別途送信せず、送信信号の周波数に同期してパケットを受信するためのＳＹＮＣ（同期信号）がパケットの先頭に付与されるシリアル通信規格である。

送信回路１００が接続されるバスは、差動信号線を構成する第１の信号線及び第２の信号線などを含むバスである。差動信号線は、差動信号を構成する第１の信号ＤＰと第２の信号ＤＭの信号線である。なお、バスは、電源ＶＢＵＳ、ＧＮＤの信号線を更に含むことができる。

スイッチ素子ＳＷＰと抵抗ＲＤＰは、ノードＮ１と電源ノードＧＮＤ（低電位側電源ノード。例えばグランドノード）に直列接続される。スイッチ素子ＳＷＰと抵抗ＲＤＰの間のノードＮＰが第１の信号線に接続される。スイッチ素子ＳＷＭと抵抗ＲＤＭは、ノードＮ１と電源ノードＧＮＤに直列接続される。スイッチ素子ＳＷＭと抵抗ＲＤＭの間のノードＮＭが第２の信号線に接続される。スイッチ素子ＳＷＩＡと抵抗ＲＤＡは、ノードＮ１と電源ノードＧＮＤに直列接続される。スイッチ素子ＳＷＰ、ＳＷＮ、ＳＷＩＡは、トランジスターで構成され、例えばＮ型トランジスターである。なお、ノードＮ１とスイッチ素子ＳＷＰの間に更に他の回路素子（例えばトランジスター、抵抗等）が設けられてもよい。同様に、ノードＮ１とスイッチ素子ＳＷＭの間に更に他の回路素子が設けられてもよい。

スイッチ素子ＳＷＰがオンのとき、スイッチ素子ＳＷＭ及びスイッチ素子ＳＷＩＡがオフであり、電流出力回路１１０がノードＮ１に出力する電流ＩＤＲがノードＮＰに出力される。また、スイッチ素子ＳＷＭがオンのとき、スイッチ素子ＳＷＰ及びスイッチ素子ＳＷＩＡがオフであり、電流ＩＤＲがノードＮＭに出力される。抵抗ＲＤＰ、ＲＤＭは終端抵抗であり、同様の終端抵抗が受信側装置の受信回路にも設けられる。ノードＮＰ、ＮＭに出力された電流ＩＤＲは、送信側及び受信側の終端抵抗により電流電圧変換され、差動の電圧信号の送信信号（信号ＤＰ、ＤＭ）がバスに出力されることになる。スイッチ素子ＳＷＰがオンであり、スイッチ素子ＳＷＭがオフのとき、信号ＤＰがハイレベルであり、信号ＤＭがローレベルである。このとき差動の送信信号はハイレベル（第１の論理レベル）である。一方、スイッチ素子ＳＷＰがオフであり、スイッチ素子ＳＷＭがオンのとき、信号ＤＰがローレベルであり、信号ＤＭがハイレベルである。このとき差動の送信信号はローレベル（第２の論理レベル）である。

スイッチ素子ＳＷＰ、ＳＷＭのいずれかがオンのとき、スイッチ素子ＳＷＩＡがオフであり、スイッチ素子ＳＷＰ、ＳＷＭのいずれもオフのとき、スイッチ素子ＳＷＩＡがオンである。このため、送信信号を出力しない期間においても、電流出力回路１１０が出力する電流ＩＤＲが流れる経路が確保され、電流出力回路１１０の動作の安定化を図ることができる。

電流出力回路１１０の電流源ＩＳＡは、ノードＮ１に電流ＩＡを出力する。電流源ＩＳＢは、ノードＮ２に電流ＩＢを出力する。ここで、電流ＩＡ、ＩＢは、正の電流値の電流であり、ＩＡ＞ＩＢである。例えば電流ＩＢは、ゼロより大きく電流ＩＡの１／２以下である。電流源ＩＳＡ、ＩＳＢは、例えばカレントミラー回路等で構成される。スイッチ素子ＳＷＥは、ノードＮ２とノードＮ１との間に設けられる。スイッチ素子ＳＷＩＢは、ノードＮ２と電源ノードＧＮＤとの間に直列接続される。スイッチ素子ＳＷＥ、ＳＷＩＢは、トランジスターで構成され、例えばＮ型トランジスターである。

スイッチ素子ＳＷＥは、制御信号ＴＧＬ（トグル制御信号、トグルビット）によりオン又はオフに制御され、スイッチ素子ＳＷＰ又はスイッチ素子ＳＷＭがオフからオンになってからｎビット期間（ｎは１以上の整数）においてオンである。それ以外の期間ではスイッチ素子ＳＷＥはオフである。ｎは固定であってもよいし、例えばレジスター設定等により可変に設定されてもよい。スイッチ素子ＳＷＥがオンのとき、電流ＩＤＲはＩＡ＋ＩＢであり、スイッチ素子ＳＷＥがオフのとき、電流ＩＤＲはＩＡである。即ち、上記ｎビット期間において電流ＩＤＲが増加する（駆動電流がエンハンスされる）。このように駆動電流を増加させることで、後述するようにアイパターンの特性（送信信号の振幅ジッター）を改善できる。

ここで、ｎビット期間は、シリアルデータのｎビットに対応する送信信号が出力される期間である。例えば１ビット期間は、ビット「０」又は「１」に対応して、ローレベル又はハイレベルの送信信号が出力される期間である。ＵＳＢのＨＳモードでは、ＤＰがローレベルであり、ＤＭがハイレベルである信号を「Ｋ」と呼び、ＤＰがハイレベルであり、ＤＭがローレベルである信号を「Ｊ」と呼ぶ。「Ｋ」はビット「０」に対応し、「Ｊ」はビット「１」に対応する。

スイッチ素子ＳＷＩＢは、スイッチ素子ＳＷＥがオンのときオフであり、スイッチ素子ＳＷＥがオフのときオンである。このため、駆動電流の増加を行わない期間（ｎビット期間以外の期間）においても、電流源ＩＳＢが出力する電流ＩＢが流れる経路が確保され、電流源ＩＳＢの動作の安定化を図ることができる。

なお、電流ＩＢが可変に設定可能なように電流出力回路１１０が構成されてもよい。例えば、電流源ＩＳＢが電流源ＩＳＢａ〜ＩＳＢｃで構成され、スイッチ素子ＳＷＥがスイッチ素子ＳＷＥａ〜ＳＷＥｃで構成されるとする。この場合、電流源ＩＳＢａとスイッチ素子ＳＷＥａが電源ノードＮＶＤ（高電位側電源ノード）とノードＮ１との間に直列接続され、電流源ＩＳＢｂとスイッチ素子ＳＷＥｂが電源ノードＮＶＤとノードＮ１との間に直列接続され、電流源ＩＳＢｃとスイッチ素子ＳＷＥｃが電源ノードＮＶＤとノードＮ１との間に直列接続される。そして、スイッチ素子ＳＷＥａ〜ＳＷＥｃのうち１又は複数のスイッチ素子を（例えばレジスター設定等により）選択することで、電流ＩＢが可変に設定される。選択されなかったスイッチ素子はオフであり、選択されたスイッチ素子は制御信号ＴＧＬによりオン及びオフが制御される。

図２は、本実施形態の送信回路の動作を説明するタイミングチャートである。なお、図２はｎ＝１である場合を例に説明するが、ｎは１に限定されない。例えばＵＳＢではビットスタッフィングによって、同一の論理レベルの送信信号となるのは最大で７ビット期間である。この場合、ｎは１以上で６以下の整数である。

スイッチ素子ＳＷＰがオフからオンになり、スイッチ素子ＳＷＭがオンからオフになると、信号ＤＰがローレベルからハイレベルになり、信号ＤＭがハイレベルからローレベルになる。この信号ＤＰ、ＤＭのエッジから１ビット期間ＴＢでは、制御信号ＴＧＬがアクティブ（ハイレベル）であり、スイッチ素子ＳＷＥがオンである。この１ビット期間ＴＢでは、電流ＩＤＲ＝ＩＡ＋ＩＢであり、駆動電流が期間ＴＣより増加した状態である。

１ビット期間ＴＢの後、信号ＤＰ、ＤＭの次のエッジまでの期間ＴＣでは、制御信号ＴＧＬが非アクティブ（ローレベル）であり、スイッチ素子ＳＷＥがオフである。図２では、４ビット期間ＴＡにおいて信号ＤＰ、ＤＭが各々ハイレベル、ローレベルになっている。この場合、期間ＴＣは３ビット期間である。この期間ＴＣでは、電流ＩＤＲ＝ＩＡであり、通常の駆動電流である。この電流ＩＡの電流値は、例えばＵＳＢ規格において規定される駆動電流の電流値である。

スイッチ素子ＳＷＰがオンからオフになり、スイッチ素子ＳＷＭがオフからオンになると、信号ＤＰがハイレベルからローレベルになり、信号ＤＭがローレベルからハイレベルになる。この信号ＤＰ、ＤＭのエッジから１ビット期間においても、制御信号ＴＧＬがアクティブ（ハイレベル）であり、スイッチ素子ＳＷＥがオンであり、駆動電流が増加した状態である。

信号ＤＰ、ＤＭのエッジから次のエッジまでが１ビット期間ＴＢ’である場合には、次の１ビット期間ＴＢ”も、信号ＤＰ、ＤＭのエッジから１ビット期間に該当する。このため、形式的には２ビット期間（ＴＢ’＋ＴＢ”）において駆動電流が増加した状態である。

なお、図２では信号ＤＰ、ＤＭが排他的にハイレベル、ローレベルとなる場合を図示しているが、信号ＤＰ、ＤＭが共にローレベルとなる場合がある。この場合、信号ＤＰ、ＤＭのいずれかがローレベルからハイレベルに遷移したエッジから１ビット期間において、制御信号ＴＧＬがアクティブであり、スイッチ素子ＳＷＥがオンであり、駆動電流が増加した状態である。

以上の本実施形態の送信回路１００は、差動信号線を構成する第１の信号線（ＤＰの信号線）と第２の信号線（ＤＭの信号線）を介して送信信号（ＤＰ、ＤＭ）を送信する送信回路である。送信回路１００は、第１のノードＮ１に電流ＩＤＲを出力する電流出力回路１１０と、第１のノードＮ１と第１の信号線との間に設けられる第１のスイッチ素子ＳＷＰと、第１のノードＮ１と第２の信号線との間に設けられる第２のスイッチ素子ＳＷＭと、を含む。送信信号が第１の論理レベル（ハイレベル）であるとき、第１のスイッチ素子ＳＷＰがオンであり、第２のスイッチ素子ＳＷＭがオフであり、電流出力回路１１０からの電流ＩＤＲにより第１の信号線（ＤＰの信号線）が駆動される。送信信号が第２の論理レベル（ローレベル）であるとき、第１のスイッチ素子ＳＷＰがオフであり、第２のスイッチ素子ＳＷＭがオンであり、電流出力回路１１０からの電流ＩＤＲにより第２の信号線（ＤＭの信号線）が駆動される。そして、送信信号の論理レベルが反転してからｎビット期間（図２のＴＢ。ｎは１以上の整数）では、電流出力回路１１０は、第１の電流ＩＡよりも大きい第２の電流（ＩＡ＋ＩＢ）を電流ＩＤＲとして出力する。ｎビット期間の後、論理レベルが次に反転するまでの期間（図２のＴＣ）では、電流出力回路１１０は、第１の電流ＩＡを電流ＩＤＲとして出力する。

このようにすれば、送信信号の論理レベルが反転してからｎビット期間において、差動信号線を駆動する駆動電流を増加させることができる。これにより、アイパターンの特性を改善できる。この点について、図３、図４を用いて説明する。なお、以下ではｎ＝１とするが、ｎは１に限定されない。

図３に、駆動電流の増加を行わなかった場合の送信信号の波形例を示す。送信信号の論理レベルが反転すると、バス（差動信号線）のケーブル等の容量を駆動電流により充電するので、信号レベルの遷移が緩やかになる。このため、例えばケーブル等の容量が大きい場合には、送信信号の論理レベルが反転してから最初の１ビット期間ＴＢＰでは送信信号が最大振幅ＭＰＢに到達しない可能性がある。１ビット期間ＴＢＰの後に再び送信信号の論理レベルが反転する場合（点線で示す）、その送信信号の振幅ＭＰＡは最大振幅ＭＰＢより小さく、１ビット期間ＴＢＰの後も送信信号の論理レベルが維持される場合には送信信号は最大振幅ＭＰＢに到達する。この振幅ＭＰＡ、ＭＰＢの違いがアイパターンにおける振幅ジッター（振幅のばらつき又は揺らぎ）となる。

図４に、本実施形態における送信信号の波形例を示す。本実施形態では、送信信号の論理レベルが反転した後の１ビット期間ＴＢＰにおいて駆動電流が増加するので、その増加した駆動電流によりケーブル等の容量を充電できる。これにより、信号レベルの遷移が急峻になり、１ビット期間ＴＢＰの後に再び送信信号の論理レベルが反転する場合（点線で示す）であっても、その送信信号の振幅ＭＰＡ’を最大振幅ＭＰＢ（略最大振幅を含む）にできる。送信信号の振幅が最大振幅ＭＰＢに達した後は、その最大振幅ＭＰＢに対応する電荷がケーブル等の容量によって保持されているので、駆動電流を通常に戻すことが可能になる。このようにして、アイパターンにおける振幅ジッターが低減され、アイパターンの特性を改善できる。

また本実施形態によれば、電流出力回路１１０からの電流ＩＤＲがスイッチ素子ＳＷＰ、ＳＷＭを介して第１、第２の信号線に出力される。このため、送信信号の論理レベルが変化するタイミングと、駆動電流が変化するタイミングとの関係に影響する切り替えタイミングの関係が、１×２＝２個になる。即ち、１つ目の関係は、電流ＩＤＲを第１の電流ＩＡから第２の電流（ＩＡ＋ＩＢ）に切り替えるタイミングと、スイッチ素子ＳＷＰをオフからオンに切り替えるタイミングとの間の関係である。２つ目の関係は、電流ＩＤＲを第１の電流ＩＡから第２の電流（ＩＡ＋ＩＢ）に切り替えるタイミングと、スイッチ素子ＳＷＭをオフからオンに切り替えるタイミングとの間の関係である。これらの２つの関係についてタイミングを調整（設計）しておけばよい。例えば、スイッチ素子ＳＷＰがオフからオンに切り替わった後に、電流ＩＤＲが第１の電流ＩＡから第２の電流（ＩＡ＋ＩＢ）に切り替わるように調整しておけばよい。スイッチ素子ＳＷＰがオフからオンに切り替わるとき、スイッチ素子ＳＷＭがオンからオフに切り替わるが、上記のようなタイミングにしておけば、スイッチ素子ＳＷＭがオフになる前に電流ＩＤＲが増加してしまうことを防ぐことができる。同様に、スイッチ素子ＳＷＭがオフからオンに切り替わった後に、電流ＩＤＲが第１の電流ＩＡから第２の電流（ＩＡ＋ＩＢ）に切り替わるように調整しておけばよい。以上のように、考慮すべきタイミングの数が２個になるため、タイミング調整の簡素化を図ることができる。

このように、本実施形態によれば、タイミング調整の簡素化によって送信信号の品質への悪影響を低減しながら、送信信号の論理レベルが反転した後のｎビット期間における駆動電流の増加によってアイパターンの特性を改善できる。

また本実施形態では、電流出力回路１１０は、第１の電流ＩＡを第１のノードＮ１に出力する第１の電流源ＩＳＡと、第３の電流ＩＢを第２のノードＮ２に出力する第２の電流源ＩＳＢと、第１のノードＮ１と第２のノードＮ２との間に設けられる第３のスイッチ素子ＳＷＥと、を有する。

このようにすれば、第３のスイッチ素子ＳＷＥがオフのときは、第１の電流ＩＡのみが第１のノードＮ１に電流ＩＤＲとして出力され、第３のスイッチ素子ＳＷＥがオンのときは、第１の電流ＩＡ及び第３の電流ＩＢが第１のノードＮ１に電流ＩＤＲとして出力される。従って、電流出力回路１１０が、第１の電流ＩＡよりも大きい第２の電流（ＩＡ＋ＩＢ）を電流ＩＤＲとして出力することが可能になる。

また本実施形態では、第３のスイッチ素子ＳＷＥは、送信信号の論理レベルが反転してからｎビット期間においてオンである。そのｎビット期間において電流ＩＤＲとして出力される第２の電流は、第１の電流ＩＡに第３の電流ＩＢが加えられた電流（ＩＡ＋ＩＢ）である。なお、ｎビット期間の後、次に送信信号の論理レベルが反転するまでの期間では、第３のスイッチ素子ＳＷＥがオフである。

このようにすれば、送信信号の論理レベルが反転してからｎビット期間において、電流出力回路１１０が第１の電流ＩＡよりも大きい第２の電流（ＩＡ＋ＩＢ）を電流ＩＤＲとして出力できるようになる。

また本実施形態では、ｎ＝１である。即ち、送信信号の論理レベルが反転してから１ビット期間において、電流出力回路１１０が第１の電流ＩＡよりも大きい第２の電流（ＩＡ＋ＩＢ）を電流ＩＤＲとして出力する。

図３に示すように、送信信号の論理レベルが反転した後、送信信号の信号レベルの変化が大きいのは最初の１ビット期間であると想定される。このため、送信信号の論理レベルが反転してから１ビット期間において駆動電流を増加させることで、アイパターンにおける振幅ジッターを十分低減できると考えられる。また、ｎ＝１とすることで、駆動電流の増加を制御する制御信号ＴＧＬの生成を簡素化できる。例えば、図１０、図１１で後述するように、ＮＲＺＩ方式等の特性を利用することで、受信信号から復号された受信データを制御信号ＴＧＬに変換できる。このような変換は、ｎ＝１とすることで、非常に簡単な規則（例えば受信データを論理反転する等）で実現できる。

また本実施形態では、差動信号線は、ＵＳＢ規格のバスの差動信号線である。

送信回路に接続されるバスがＵＳＢである場合、例えば送信回路とＵＳＢレセプタクル（送信回路を含む送信側装置のＵＳＢレセプタクル）の間がケーブル又はハーネス等で接続され、そのＵＳＢレセプタクルと受信側装置のＵＳＢレセプタクルとの間がＵＳＢケーブルで接続される。このような接続において、種々のケーブル、ハーネス、ＵＳＢケーブルが採用される可能性があるため、図３のように送信信号のアイパターンの特性が影響を受ける場合がある。この点、本実施形態によれば、送信信号の論理レベルが反転してからｎビット期間において駆動電流を増加させることで、送信信号のアイパターンの特性を改善できる。

また本実施形態では、送信回路１００は、ＵＳＢ規格のＨＳ（High Speed）モードの送信回路である。

図１０、図１１で後述するように、ＨＳモードでは、送信信号の符号化にＮＲＺＩ方式及びビットスタッフィング方式が採用されている。ＮＲＺＩ方式及びビットスタッフィング方式では、受信信号を復号して受信データを生成し、その受信データを符号化して送信信号を生成した際に、受信信号と送信信号が同じ信号（同じビット列に対応する信号）になる。このため、送信信号の論理レベルが反転するタイミングが、受信データのビット列から判断可能になっている。従って、パケット解析等において受信信号を復号して受信データを生成するときに、その受信データから制御信号ＴＧＬを生成できる。

２．変形例
図５は、本実施形態の送信回路の変形例である。図５では、電流出力回路１１０が、電流源ＩＳＣ、ＩＳＤ（電流源回路）、スイッチ素子ＳＷＥ２を含む。

電流源ＩＳＣは、ノードＮ１に電流ＩＣを出力する。電流源ＩＳＤは、ノードＮ３から電源ノードＧＮＤに電流ＩＤを流す。即ち電流源ＩＳＤは、ノードＮ３に負の電流ＩＤを出力する。ここで、電流ＩＣ、ＩＤは、正の電流値の電流であり、ＩＣ＞ＩＤである。例えば電流ＩＤは、電流（ＩＣ−ＩＤ）の１／２以下となるように、設定される。電流源ＩＳＣ、ＩＳＤは、例えばカレントミラー回路等で構成される。スイッチ素子ＳＷＥ２は、ノードＮ１とノードＮ３との間に設けられる。スイッチ素子ＳＷＥ２は、トランジスターで構成され、例えばＮ型トランジスターである。

スイッチ素子ＳＷＥ２は、制御信号ＴＧＬＸによりオン及びオフが制御され、スイッチ素子ＳＷＰ又はスイッチ素子ＳＷＭがオフからオンになってからｎビット期間においてオフである。それ以外の期間ではスイッチ素子ＳＷＥ２はオンである。制御信号ＴＧＬＸは、制御信号ＴＧＬの論理反転信号である。スイッチ素子ＳＷＥ２がオフのとき、電流ＩＤＲはＩＣであり、スイッチ素子ＳＷＥがオンのとき、電流ＩＤＲはＩＣ−ＩＤである。即ち、上記ｎビット期間において電流ＩＤＲが増加する。なお、電流ＩＣは、図２のＩＡ＋ＩＢに相当し、電流ＩＣ−ＩＤは、図２のＩＡに相当する。

なお、電流出力回路１１０は、ノードＮ３と電源ノードＮＶＤとの間に直列接続される抵抗とスイッチ素子を更に含んでもよい。このスイッチ素子は、スイッチ素子ＳＷＥ２がオフのときオンであり、スイッチ素子ＳＷＥ２がオンのときオフである。

また、電流ＩＤが可変に設定可能なように電流出力回路１１０が構成されてもよい。例えば、電流源ＩＳＤが電流源ＩＳＤａ〜ＩＳＤｃで構成され、スイッチ素子ＳＷＥ２がスイッチ素子ＳＷＥ２ａ〜ＳＷＥ２ｃで構成されるとする。この場合、電流源ＩＳＤａとスイッチ素子ＳＷＥ２ａが電源ノードＮＶＤとノードＮ１との間に直列接続され、電流源ＩＳＤｂとスイッチ素子ＳＷＥ２ｂが電源ノードＮＶＤとノードＮ１との間に直列接続され、電流源ＩＳＤｃとスイッチ素子ＳＷＥ２ｃが電源ノードＮＶＤとノードＮ１との間に直列接続される。そして、スイッチ素子ＳＷＥ２ａ〜ＳＷＥ２ｃのうち１又は複数のスイッチ素子を選択することで、電流ＩＤが可変に設定される。選択されなかったスイッチ素子はオフであり、選択されたスイッチ素子は制御信号ＴＧＬＸによりオン及びオフが制御される。

以上の変形例によれば、電流出力回路１１０は、第２の電流（ＩＣ）を第１のノードＮ１に出力する第１の電流源（ＩＳＣ）と、第１のノードＮ１と第２のノード（Ｎ３）との間に設けられる第３のスイッチ素子（ＳＷＥ２）と、第２のノード（Ｎ３）から第３のノード（電源ノードＧＮＤ）に第３の電流（ＩＤ）を流す第２の電流源（ＩＳＤ）と、を有する。

このようにすれば、第３のスイッチ素子（ＳＷＥ２）がオンのときは、第２の電流（ＩＣ）が第１のノードＮ１に出力されると共に第３の電流（ＩＤ）が第１のノードＮ１から第３のノード（ＧＮＤ）に流れる。第３のスイッチ素子（ＳＷＥ２）がオフのときは、第２の電流（ＩＣ）が第１のノードＮ１に出力される。従って、電流出力回路１１０が、第１の電流（ＩＣ−ＩＤ）よりも大きい第２の電流（ＩＣ）を電流ＩＤＲとして出力することが可能になる。

また本変形例では、第３のスイッチ素子（ＳＷＥ２）は、送信信号の論理レベルが反転してからｎビット期間の後、次に送信信号の論理レベルが反転するまでの期間においてオンである。ｎビット期間の後、次に送信信号の論理レベルが反転するまでの期間において電流ＩＤＲとして出力される第１の電流は、第２の電流（ＩＣ）から第３の電流（ＩＤ）が減ぜられた電流（ＩＣ−ＩＤ）である。

このようにすれば、送信信号の論理レベルが反転してからｎビット期間において、電流出力回路１１０が第１の電流（ＩＣ−ＩＤ）よりも大きい第２の電流（ＩＣ）を電流ＩＤＲとして出力できるようになる。

３．レイアウト
図６は、送信回路のレイアウト配置例である。なお、図６には配線長の関係を説明するための配置例を示しており、必ずしも図６の通りの配置である必要はない。即ち、以下に説明するような配線長の関係が成り立つようにレイアウトされていればよい。

送信回路１００は、集積回路装置の基板（半導体基板）に配置（形成）される。基板には、電流源ＩＳＡ、ＩＳＢ、スイッチ素子ＳＷＥ、ＳＷＰ、ＳＷＭ、ドライバーＤＲＥ、ＤＲＶＰ、ＤＲＶＭが配置される。また、基板には、配線ＬＣ、ＬＤ、ＬＣＤ、ＬＥ（電流用配線）と、配線ＬＢ、ＬＡＰ、ＬＡＭ（駆動用配線）と、が配置される。これらの配線は、金属配線（例えばアルミ配線）及びビア（例えばタングステンビア）、コンタクトで形成される。

ドライバーＤＲＥは、スイッチ素子ＳＷＥを駆動するドライバーである。同様に、ドライバーＤＲＶＰ、ＤＲＶＭは、各々、スイッチ素子ＳＷＰ、ＳＷＭを駆動するドライバーである。配線ＬＢの一端は、ドライバーＤＲＥの出力に接続され、配線ＬＢの他端は、スイッチ素子ＳＷＥを構成するトランジスターのゲートに接続される。同様に、配線ＬＡＰ、ＬＡＭの一端は、各々、ドライバーＤＲＶＰ、ＤＲＶＭの出力に接続され、配線ＬＡＰ、ＬＡＭの他端は、各々、スイッチ素子ＳＷＰ、ＳＷＭを構成するトランジスターのゲートに接続される。

配線ＬＡＰ、ＬＡＭの長さは例えば同一である。この長さをＡとする。また配線ＬＢの長さをＢとする。このときＢ≧Ａである。例えば、配線ＬＡＰ、ＬＡＭ、ＬＢは同じ配線幅で同じ配線層に配線される。Ｂ≧Ａの場合、配線ＬＢでの信号遅延（配線の寄生抵抗や寄生容量）は、配線ＬＡＰ、ＬＡＭでの信号遅延以上になる。このため、スイッチ素子ＳＷＥがオフからオンになるタイミングを、スイッチ素子ＳＷＰ、ＳＷＭがオフからオンになるタイミング以降にできる。

配線ＬＣの一端は、電流源ＩＳＡの出力に接続され、配線ＬＤの一端は、スイッチ素子ＳＷＥを構成するトランジスターのソース（又はドレイン）に接続される。配線ＬＣの他端と配線ＬＤの他端とが接続されており、その接続される点を合流点ＰＣＤと呼ぶこととする。配線ＬＣＤは、合流点ＰＣＤと、スイッチ素子ＳＷＰ、ＳＷＭを構成するトランジスターのドレイン（又はソース）を接続する配線である。配線ＬＥの一端は、電流源ＩＳＢの出力に接続され、配線ＬＥの他端は、スイッチ素子ＳＷＥを構成するトランジスターのドレイン（又はソース）に接続される。

配線ＬＣの長さをＣとし、配線ＬＤの長さをＤとする。このときＤ≧Ｃである。例えば、配線ＬＣ、ＬＤは同じ配線幅で同じ配線層に配線される。Ｄ≧Ｃの場合、配線ＬＤでの信号遅延（配線の寄生容量が電流により充電される時間）は、配線ＬＣでの信号遅延以上になる。このため、スイッチ素子ＳＷＥがオフからオンになってスイッチ素子ＳＷＥから合流点ＰＣＤに信号（電流）が到達するタイミングを、スイッチ素子ＳＷＰ、ＳＷＭがオフからオンになって電流源ＩＳＡから合流点ＰＣＤに信号（電流）が到達するタイミング以降にできる。

図７は、送信回路の詳細な構成例である。図７では、電流源ＩＳＡがＰ型トランジスターＴＰＡであり、電流源ＩＳＢがＰ型トランジスターＴＰＢである。Ｐ型トランジスターＴＰＡ、ＴＰＢは、カレントミラー回路において電流をミラーするためのトランジスターであり、そのゲートにはカレントミラー回路により生成されたバイアス電圧が入力される。

また図７では、スイッチ素子ＳＷＥ、ＳＷＰ、ＳＷＮは、各々、Ｎ型トランジスターＴＮＳＥ、ＴＮＳＰ、ＴＮＳＥである。ＴＮＳＥを駆動するドライバーＤＲＥは、Ｐ型トランジスターＴＰＥとＮ型トランジスターＴＮＥで構成されるインバーターである。ＴＮＳＰを駆動するドライバーＤＲＶＰは、Ｐ型トランジスターＴＰＰとＮ型トランジスターＴＮＰで構成されるインバーターである。ＴＮＳＭを駆動するドライバーＤＲＶＭは、Ｐ型トランジスターＴＰＭとＮ型トランジスターＴＮＭで構成されるインバーターである。

なお、図７では抵抗ＲＤＰ、ＲＤＭ、ＲＩＡ、ＲＩＢ、スイッチ素子ＳＷＩＡ、ＳＷＩＡの図示を省略している。

例えば、トランジスターＴＮＳＥ、ＴＮＳＰ、ＴＮＳＭのサイズ（チャネル幅（Ｗ）とチャネル長（Ｌ）。ゲート面積）は同一である。そして、ドライバーＤＲＥのＰ型トランジスターＴＰＥの駆動能力（ゲートのサイズ（Ｗ／Ｌ））は、ドライバーＤＲＶＰ、ＤＲＶＭのＰ型トランジスターＴＰＰ、ＴＰＭの駆動能力以下である。このため、スイッチ素子ＳＷＥ（トランジスターＴＮＳＥ）がオフからオンになるタイミングを、スイッチ素子ＳＷＰ、ＳＷＭ（トランジスターＴＮＳＰ、ＴＮＳＭ）がオフからオンになるタイミング以降にできる。

なお、ここでは駆動能力がトランジスターのゲートのサイズ（Ｗ／Ｌ）であるとして説明したが、駆動能力の定義はこれに限定されない。例えば、駆動能力は、ドライバーのトランジスターのゲートのサイズ（Ｗ／Ｌ）と、ドライバーにより駆動されるトランジスターのゲート面積との比であってもよい。

以上の実施形態によれば、送信回路１００は、第１のスイッチ素子ＳＷＰのオン及びオフの駆動を行う第１のドライバーＤＲＶＰと、第１のドライバーＤＲＶＰと第１のスイッチ素子ＳＷＰとを接続する第１の駆動用配線ＬＡＰと、を含む。また送信回路１００は、第２のスイッチ素子ＳＷＭのオン及びオフの駆動を行う第２のドライバーＤＲＶＭと、第２のドライバーＤＲＶＭと第２のスイッチ素子ＳＷＭとを接続する第２の駆動用配線ＬＡＭと、を含む。また送信回路１００は、第３のスイッチ素子ＳＷＥのオン及びオフの駆動を行う第３のドライバーＤＲＥと、第３のドライバーＤＲＥと第３のスイッチ素子ＳＷＥとを接続する第３の駆動用配線ＬＢと、を含む。そして、第３の駆動用配線ＬＢの長さ（Ｂ）は、第１の駆動用配線ＬＡＰの長さ（Ａ）及び第２の駆動用配線ＬＡＭの長さ（Ａ）以上である。

このようにすれば、配線ＬＢの寄生抵抗や寄生容量による信号遅延は、配線ＬＡＰ、ＬＡＭの寄生抵抗や寄生容量による信号遅延以上になる。このため、スイッチ素子ＳＷＥがオフからオンになるタイミングを、スイッチ素子ＳＷＰ、ＳＷＭがオフからオンになるタイミング以降にできる。例えば図８に示す電流ＩＤＲ’のように、第１の電流から第２の電流に変化するタイミングが、送信信号の論理レベルが反転するタイミングの前になったとする。例えば図８のように信号ＤＭがハイレベルからローレベルになるタイミングの前に電流ＩＤＲ’が増加すると、信号ＤＭがローレベルに遷移する直前に信号ＤＭの信号レベルが上昇し、送信信号の品質に影響する可能性がある。本実施形態では、電流ＩＤＲが第１の電流から第２の電流に変化するタイミングが、送信信号の論理レベルが反転するタイミング以後になるので、送信信号の品質への影響が低減される。

また本実施形態では、送信回路１００は、一端が第１の電流源ＩＳＡに接続される第１の電流用配線ＬＣと、一端が第３のスイッチ素子ＳＷＥに接続され、他端が第１の電流用配線ＬＣの他端に接続される第２の電流用配線ＬＤと、を含む。そして、第１の電流用配線ＬＣの長さ（Ｃ）は、第２の電流用配線ＬＤの長さ（Ｄ）よりも長い。

このようにすれば、配線ＬＤでの信号遅延（配線の寄生容量が電流により充電される時間）は、配線ＬＣでの信号遅延以上になる。このため、スイッチ素子ＳＷＥがオフからオンになってスイッチ素子ＳＷＥから配線ＬＤの他端（ＰＣＤ）に信号（電流）が到達するタイミングを、スイッチ素子ＳＷＰ、ＳＷＭがオフからオンになって電流源ＩＳＡから配線ＬＣの他端（ＰＣＤ）に信号（電流）が到達するタイミング以降にできる。これにより、図８に示すように、電流ＩＤＲが第１の電流から第２の電流に変化するタイミングを、送信信号の論理レベルが反転するタイミング以後にできる。

また本実施形態では、送信回路１００は、第１のドライバーＤＲＶＰと、第２のドライバーＤＲＶＭと、第３のドライバーＤＲＥと、を含む。第１のドライバーＤＲＶＰは、第１のスイッチ素子ＳＷＰをオフからオンに駆動する第１のオン駆動用トランジスター（ＴＰＰ）と、第１のスイッチ素子ＳＷＰをオンからオフに駆動する第１のオフ駆動用トランジスター（ＴＮＰ）とを有する。第２のドライバーＤＲＶＭは、第２のスイッチ素子ＳＥＭをオフからオンに駆動する第２のオン駆動用トランジスター（ＴＰＭ）と、第２のスイッチ素子ＳＷＭをオンからオフに駆動する第２のオフ駆動用トランジスター（ＴＮＭ）とを有する。第３のドライバーＤＲＥは、第３のスイッチ素子ＳＷＥをオフからオンに駆動する第３のオン駆動用トランジスター（ＴＰＥ）と、第３のスイッチ素子ＳＷＥをオンからオフに駆動する第３のオフ駆動用トランジスター（ＴＮＥ）とを有する。そして、第３のオン駆動用トランジスター（ＴＰＥ）のサイズは、第１のオン駆動用トランジスター（ＴＰＰ）のサイズ及び第２のオン駆動用トランジスター（ＴＰＭ）のサイズよりも小さい。なお、トランジスターのサイズはＷ／Ｌである。Ｌ（チャネル長）が同一の場合、トランジスターのサイズはＷ（チャネル幅）である。

このようにすれば、第３のオン駆動用トランジスター（ＴＰＥ）の駆動能力は、第１、第２のオン駆動用トランジスター（ＴＰＰ、ＴＰＭ）の駆動能力以下である。このため、スイッチ素子ＳＷＥ（トランジスターＴＮＳＥ）がオフからオンになるタイミングを、スイッチ素子ＳＷＰ、ＳＷＭ（トランジスターＴＮＳＰ、ＴＮＳＭ）がオフからオンになるタイミング以降にできる。これにより、図８に示すように、電流ＩＤＲが第１の電流から第２の電流に変化するタイミングを、送信信号の論理レベルが反転するタイミング以後にできる。

４．集積回路装置の第１、第２の構成例
図９は、本実施形態の送信回路を含む集積回路装置の第１の構成例である。集積回路装置１０（広義には回路装置）は、物理層回路１１（第１の物理層回路）と、物理層回路１２（第２の物理層回路）と、処理回路２０と、を含む。なお、集積回路装置は図９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。図９のような構成の集積回路装置１０としては、例えばＵＳＢハブを想定できる。

物理層回路１１は、ＵＳＢ規格（所与のシリアル通信規格）のバスＢＳ１（第１のバス）が接続される。物理層回路１２は、ＵＳＢ規格のバスＢＳ２（第２のバス）が接続される。処理回路２０は、バスＢＳ１から物理層回路１１を介して受信したパケットを、物理層回路１２を介してバスＢＳ２に送信する転送処理を行う。また処理回路２０は、バスＢＳ２から物理層回路１２を介して受信したパケットを、物理層回路１１を介してバスＢＳ１に送信する転送処理を行う。

物理層回路１１、１２の各々は、物理層のアナログ回路により構成される。物理層のアナログ回路は、例えばＨＳ、ＦＳ用の送信回路、受信回路、各種の検出回路、プルアップ抵抗回路などである。物理層回路１１は、ＨＳ用の送信回路として送信回路１０１を含み、物理層回路１２は、ＨＳ用の送信回路として送信回路１０２を含む。送信回路１０１、１０２は、図１等の本実施形態の送信回路１００に対応する。なお、ＵＳＢを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路や、パラレルデータをシリアルデータに変換するパラレル／シリアル変換回路や、ＮＲＺＩ回路などのリンク層に相当する回路は、処理回路２０に含まれる。例えばＵＳＢのトランシーバマクロセルのうちのリンク層等に相当する回路は処理回路２０に含まれ、送信回路、受信回路、検出回路等のアナログ回路が物理層回路１１、１２に含まれる。

バスＢＳ１は例えばメインコントローラー側が接続されるバスであり、バスＢＳ２は例えばペリフェラルデバイス側が接続されるバスである。但し本実施形態はこのような接続構成に限定されるものではない。バスＢＳ１、ＢＳ２は、差動信号を構成する信号ＤＰ、ＤＭ（第１、第２の信号）などの信号線を含むＵＳＢ規格のバスである。バスＢＳ１、ＢＳ２は電源ＶＢＵＳ、ＧＮＤの信号線を含むことができる。

処理回路２０は、転送処理や各種の制御処理を行う回路であり、ゲートアレイなどの自動配置配線によるロジック回路などにより実現できる。なお処理回路２０をＣＰＵ、ＭＰＵ等のプロセッサーにより実現してもよい。処理回路２０は、パケットの転送を制御する転送制御回路２１（リピーター制御回路）を含む。転送制御回路２１は、受信したパケットのパケット解析を行い、その結果に基づいて、例えば転送処理の開始や終了、停止、再開等を制御する。パケット解析では、所与の符号化方式によって符号化された受信信号を復号して受信データに変換し、その受信データに基づいて例えばＳＯＰの検出やＥＯＰの検出、パケットのＣＲＣエラーのチェック、パケットのアライメントエラーのチェック等を行う。ＵＳＢ規格のＨＳモードでは、符号化方式はＮＲＺＩ（Non Return to Zero Inversion）方式及びビットスタッフィング方式が採用されている。転送制御回路２１は、この符号化における変換規則を用いて、受信データから制御信号ＴＧＬ（トグル制御信号）を生成し、送信回路１０１、１０２に出力する。

図１０、図１１は、制御信号ＴＧＬの生成処理を説明する図である。図１０に示すように、例えば受信信号として「ＬＨＬＨＬＨＬＨ」が受信されたとする。「Ｌ」はローレベル（「Ｋ」）を表し、「Ｈ」はハイレベル（「Ｊ」）を表す。処理回路２０は、この受信信号をビット列「０１０１０１０１」として受信し、そのビット列をＮＲＺＩ方式によりビット列「００００００００」の受信データに復号する。処理回路２０は、パケット解析に基づいてパケットを転送すると判断した場合、受信したビット列「０１０１０１０１」を送信信号「ＬＨＬＨＬＨＬＨ」に変換して物理層回路を介してバスに送信する。即ち、ＮＲＺＩ方式においては受信信号と送信信号とが同じ信号になる。このため、送信信号「ＬＨＬＨＬＨＬＨ」において論理レベルが反転するビット期間を、受信データのビット列「００００００００」から判断することができる。図１０では、８ビットのうち全てのビットで論理が反転しているので、制御信号ＴＧＬはビット列「１１１１１１１１」に相当する信号である。即ち、送信回路が送信信号「ＬＨＬＨＬＨＬＨ」をバスに送信する８ビット期間において制御信号ＴＧＬがハイレベル（「１」）である。転送制御回路２１は、受信データのビット列「００００００００」の論理を反転する変換により、制御信号ＴＧＬのビット列「１１１１１１１１」を生成する。

図１１に示すように、例えば受信信号として「ＬＬＬＬＬＬＬＨ」が受信されたとする。処理回路２０は、この受信信号をビット列「０００００００１」として受信し、そのビット列をＮＲＺＩ方式及びビットスタッフィング方式によりビット列「１１１１１１１１」の受信データに復号する。ビットスタッフィング方式は、同じ論理レベルが所与のビット数（ＨＳモードでは７ビット）続いた場合に、論理レベルを反転する方式である。ＮＲＺＩ方式及びビットスタッフィング方式を用いた場合も、受信信号と送信信号とは同じ信号になる。図１１では、送信信号の８ビットにおいて７ビット目と８ビット目の間で論理が反転しているので、制御信号ＴＧＬはビット列「０００００００１」に相当する信号である。転送制御回路２１は、受信データのビット列「１１１１１１１１」の論理を反転すると共に８ビット目以降の論理を更に反転させる変換により、制御信号ＴＧＬのビット列「０００００００１」を生成する。

以上の実施形態によれば、処理回路２０は、パケットのパケット解析を行い、そのパケット解析の結果に基づいて転送処理を制御する転送制御回路２１を有する。転送制御回路２１は、パケット解析において、第１のバスＢＳ１からの受信信号を復号して受信データを取得し、その受信データから制御信号ＴＧＬを生成する。制御信号ＴＧＬは、上述したように、送信信号の論理レベルが反転してからｎビット期間において電流出力回路１１０に第２の電流を出力させる制御信号である。

ＮＲＺＩ方式及びビットスタッフィング方式は、データと、そのデータを符号化した信号とが一意に対応する符号化方式になっている。図１０、図１１で説明したように、このような符号化方式では、受信信号と送信信号が同じ信号（同じビット列に対応する信号）になるので、受信信号を復号した受信データから、送信信号の論理レベルが反転する位置（ビット）を知ることが可能である。従って、受信データを変換して制御信号ＴＧＬを生成することが可能である。例えば、送信信号から制御信号ＴＧＬを生成しようとした場合、送信信号を１ビット遅延させた信号と元の送信信号との排他的論理和を制御信号ＴＧＬとして用いることが可能である。しかしながら、この手法では制御信号ＴＧＬと送信信号のタイミングを合わせるために、送信信号を１ビット遅延させる必要がある。本実施形態では、受信データの変換により制御信号ＴＧＬを生成可能になるので、このような遅延を加える必要がない。

図１２は、本実施形態の送信回路を含む集積回路装置の第２の構成例である。図１２では、集積回路装置１０は、物理層回路１３と、処理回路２５と、を含む。図１２のような構成の集積回路装置１０としては、例えばＵＳＢホスト（メインコントローラー）や、ＵＳＢデバイス（ペリフェラルデバイス）を想定できる。

処理回路２５は、物理層回路１３を介してパケットをバスＢＳに送信する。物理層回路１３は送信回路１０３を含み、送信回路１０３がバスＢＳの差動信号線に送信信号を出力する。送信回路１０３は、図１等の送信回路１００に対応する。また、処理回路２５は、物理層回路１３を介してバスＢＳからパケットを受信する。処理回路２５は送信制御回路２２を含み、送信制御回路２２は、送信データをＮＲＺＩ方式及びビットスタッフィング方式で符号化し、その符号化により得られた送信信号を、物理層回路１３を介してバスＢＳに送信する。送信制御回路２２は、図１０、図１１で説明した手法と同様の手法で制御信号ＴＧＬを生成する。即ち、送信データのビット列が「００００００００」である場合、そのビット列をＮＲＺＩ方式によりビット列「０１０１０１０１」に符号化する。そして、そのビット列に対応する送信信号「ＬＨＬＨＬＨＬＨ」が送信される。この場合、送信制御回路２２は、送信データのビット列「００００００００」の論理を反転する変換により、制御信号ＴＧＬのビット列「１１１１１１１１」を生成する。また、送信データのビット列が「１１１１１１１１」である場合、そのビット列をＮＲＺＩ方式及びビットスタッフィング方式によりビット列「０００００００１」に符号化する。そして、そのビット列に対応する送信信号「ＬＬＬＬＬＬＬＨ」が送信される。この場合、送信制御回路２２は、送信データのビット列「１１１１１１１１」の論理を反転すると共に８ビット目以降の論理を更に反転させる変換により、制御信号ＴＧＬのビット列「０００００００１」を生成する。

以上の実施形態によれば、処理回路２５は送信制御回路２２を有し、送信制御回路２２は、送信データの符号化を行い、符号化後の送信信号を、物理層回路１３を介してバスＢＳに送信する。送信制御回路２２は、送信信号の論理レベルが反転してからｎビット期間において電流出力回路１１０に第２の電流を出力させる制御信号ＴＧＬを、送信データから生成する。

上述のように、ＮＲＺＩ方式及びビットスタッフィング方式では、データと、そのデータを符号化した信号とが一意に対応する。このため、送信データから、送信信号の論理レベルが反転する位置（ビット）を知ることが可能である。従って、送信データを変換して制御信号ＴＧＬを生成することが可能である。

５．集積回路装置の第３の構成例
図１３は、本実施形態の送信回路を含む集積回路装置の第３の構成例である。集積回路装置１０は、物理層回路１１、１２と、処理回路２０と、バスモニター回路３０と、バススイッチ回路４０を含む。物理層回路１１、１２は各々、送信回路１０１、１０２を含む。処理回路２０は、転送制御回路２１を含む。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、その構成要素の説明を適宜省略する。

処理回路２０は、リンク層回路、リピーター回路などを更に含むことができる。リンク層回路は、リンク層に相当する処理を行う回路である。リンク層回路は、例えばＵＳＢにより受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換処理や、パラレルデータを送信用のシリアルデータに変換するパラレル／シリアル変換処理や、ＮＲＺＩの符号化や復号化のための処理などを行う。リピーター回路は、バスＢＳ１側から受信したパケットをバスＢＳ２側に送信し、バスＢＳ２側から受信したパケットをバスＢＳ１側に送信するためのロジック処理を行う。例えば、受信したパケットの各ビットはクロック信号を用いてサンプリングされ、サンプリングにより得られたシリアルデータがパラレルデータに変換される。そして、ＮＲＺＩなどの各種のロジック処理が行われた後のパラレルデータが、シリアルデータに変換されて、集積回路装置１０内のクロック信号に同期して送信される。このようにすることで、パケットのビットの再同期化処理（リシンクロナイズ）が実現される。

バスモニター回路３０は、バスＢＳ１、ＢＳ２のモニター動作を行う。例えば物理層回路１１や物理層回路１２（少なくとも一方の物理層回路）からの信号に基づいて、バスＢＳ１やバスＢＳ２（少なくとも一方のバス）の状態を監視するモニター動作を行う。そしてバススイッチ回路４０は、バスモニター回路３０でのモニター結果に基づいて、バスＢＳ１とバスＢＳ２の接続（電気的な接続）をオン又はオフにする。即ち、バスＢＳ１とバスＢＳ２を電気的に接続したり、電気的に非接続にする。バスＢＳ１とバスＢＳ２の接続をオン又はオフにする（電気的に接続又は非接続にする）とは、例えばバスＢＳ１のＤＰ、ＤＭの信号線とバスＢＳ２のＤＰ、ＤＭの信号線の間に設けられるスイッチ素子（第１、第２のスイッチ素子）などをオン又はオフにすることである。

具体的には、図１４に示すように、バススイッチ回路４０がバスＢＳ１とバスＢＳ２の接続をオンにする期間を期間Ｔ１（第１の期間）とする。即ち、期間Ｔ１において、バスＢＳ１とバスＢＳ２の間に設けられるバススイッチ回路４０のスイッチ素子がオンである。これにより、バスＢＳ１に接続されるメインコントローラー２００（広義には第１の装置）とバスＢＳ２に接続されるペリフェラルデバイス２６０（広義には第２の装置）とが、ＵＳＢのバスにより直接にＵＳＢの信号転送を行うことが可能になる。

また、図１５に示すように、バススイッチ回路４０がバスＢＳ１とバスＢＳ２の接続をオフにする期間を期間Ｔ２（第２の期間）とする。即ち、期間Ｔ２において、バスＢＳ１とバスＢＳ２の間に設けられるバススイッチ回路４０のスイッチ素子がオフである。そして処理回路２０は、期間Ｔ２において（少なくとも期間Ｔ２の一部において）、上記の転送処理を行う。即ち処理回路２０は期間Ｔ２において、バスＢＳ１から物理層回路１１を介して受信したパケットを、物理層回路１２を介してバスＢＳ２に転送し、バスＢＳ２から物理層回路１２を介して受信したパケットを、物理層回路１１を介してバスＢＳ１に転送する転送処理を行う。これにより、パケットのビットの再同期化処理が行われ、ＵＳＢの送信信号の信号特性の劣化を改善した高品質な信号転送を実現できるようになる。

具体的にはバスモニター回路３０がバススイッチ回路４０のスイッチ制御を行う。即ち、バスモニター回路３０は、期間Ｔ１において、バススイッチ回路４０によりバスＢＳ１とバスＢＳ２の接続をオンにする。例えばバスモニター回路３０は、期間Ｔ１において、バススイッチ回路４０のスイッチ素子のスイッチング制御信号をアクティブにして、スイッチ素子をオンにする。またバスモニター回路３０は、期間Ｔ２において、バススイッチ回路４０によりバスＢＳ１とバスＢＳ２の接続をオフにし、処理回路２０により転送処理を行わせる。例えばバスモニター回路３０は、期間Ｔ２において、バススイッチ回路４０のスイッチ素子のスイッチング制御信号を非アクティブにして、スイッチ素子をオフにする。またバスモニター回路３０は、処理回路２０に対する転送処理の指示信号（許可信号）をアクティブにする。

本実施形態では、バスＢＳ１とバスＢＳ２の接続のオン、オフの切り替えタイミング（期間Ｔ１、Ｔ２の切り替えタイミング）が、所定の範囲内のタイミングに設定される。即ち、ホスト側（メインコントローラー）がリセットを開始すると、デバイス側がデバイスチャープＫを送出する。少なくとも、このデバイスチャープＫの開始タイミングの後に、バスＢＳ１とバスＢＳ２の接続がオンからオフに切り替わる（期間Ｔ１からＴ２に切り替わる）。或いは、デバイスチャープＫの後、一定時間経過が経過すると、デバイス側はデバイスチャープＫを停止し、ホスト側がホストチャープＫ／Ｊを実行する。少なくとも、そのホストチャープＫ／Ｊの終了タイミングの後に、バスＢＳ１とバスＢＳ２の接続がオンからオフに切り替わる。デバイス側は、ホストチャープＫ／Ｊを検出すると、ＨＳターミネーションをオンにし、ＨＳモードに移行する。そしてホスト側がリセットを終了すると、ＨＳアイドルに移行し、ホスト側はＳＯＦの送出を開始する。例えば少なくともデバイスチャープＫの開始タイミングの後であって、例えばＳＯＦ送出の開始タイミングの前において、バスＢＳ１とバスＢＳ２の接続がオンからオフに切り替わり、図１５の転送経路ＴＲ２での転送処理がオフからオンに切り替わる。

また本実施形態では、ＨＳモードにおいてホストがリセットを開始した場合に、ＵＳＢスイッチがオフからオンに切り替わり、処理回路２０の転送処理がオンからオフに切り替わる。即ち、リセットが行われた場合に、バススイッチ回路４０がバスＢＳ１とバスＢＳ２の接続をオフからオンに切り替え、処理回路２０が転送処理を停止する。例えば、ホスト側がリセットを開始してＦＳモードに移行し、パケットがバス上に無くなってから３ｍｓ以上経過した場合に、ＵＳＢスイッチがオフからオンに切り替わる。また本実施形態では、ホストがサスペンドを開始した場合にも、ＵＳＢスイッチがオフからオンに切り替わり、処理回路２０の転送処理がオンからオフに切り替わる。即ち、サスペンドが行われた場合に、バススイッチ回路４０がバスＢＳ１とバスＢＳ２の接続をオフからオンに切り替え、処理回路２０が転送処理を停止する。例えば、ホスト側がサスペンドを開始してＦＳモードに移行し、パケットがバス上に無くなってから３ｍｓ以上経過した場合に、ＵＳＢスイッチがオフからオンに切り替わる。

６．物理層回路
図１６は物理層回路（１１、１２）の構成例である。物理層回路は、プルアップ抵抗Ｒｐｕ、スイッチ素子ＳＷ＿Ｒｐｕ、ＳＷ＿Ｄｍ、プルダウン抵抗Ｒｐｄ１、Ｒｐｄ２を含む。スイッチ素子ＳＷ＿Ｒｐｕは制御信号Ｒｐｕ＿Ｅｎａｂｌｅに基づいてオン又はオフにされる。これによりプルダウン動作が実現される。また物理層回路は、ＨＳモード用の送信回路ＨＳＤ（カレントドライバー）、ＬＳ／ＦＳモード用の送信回路ＬＳＤ（ドライバー）、抵抗Ｒｓ１、Ｒｓ２を含む。また物理層回路は、ＨＳモード用の差動の受信回路ＨＳＲ（データレシーバー）、スケルチの検出回路ＳＱＬ（トランスミッションエンベロープディテクター）、ＬＳ／ＦＳモード用の差動の受信回路ＬＳＲ（データレシーバー）、切断の検出回路ＤＩＳ（ディスコネクションエンベロープディテクター）、シングルエンドの受信回路ＤＰ＿ＳＥＲ、ＤＭ＿ＳＥＲ（レシーバー）を含む。

なお、本実施形態の送信回路１００（１０１、１０２、１０３）は、ＨＳモード用の送信回路ＨＳＤに対応する。

本実施形態では、物理層回路を構成するアナログ回路からの信号に基づいて、バスモニター回路３０でのバスのモニター動作が行われる。具体的には図１６に示すように、例えばＨＳモード用の差動の受信回路ＨＳＲ、スケルチ用の検出回路ＳＱＬ、ＬＳ／ＦＳモード用の差動の受信回路ＬＳＲ、切断の検出回路ＤＩＳ、或いはシングルエンドの受信回路ＤＰ＿ＳＥＲ、ＤＭ＿ＳＥＲからの信号に基づいて、バスモニター回路３０はバスのモニター動作を行う。即ち、これらのアナログ回路からの信号に基づいて、デバイスチャープＫ、ホストチャープＫ／Ｊ、アイドル、リセット、サスペンド、レジューム、ＳＥ０、Ｊ、Ｋ、バスリセット、或いはＨＳ切断などのバスの各状態を、バスモニター回路３０はモニターできる。そしてバスモニター回路３０は、モニター結果に基づいて、バススイッチ回路４０のスイッチ素子（ＵＳＢスイッチ、ＢＣスイッチ）をオン又はオフにする制御を行ったり、処理回路２０の転送処理をオン又はオフにする制御を行う。こうすることで、バスの状態を適切に判断した適正なバススイッチ回路４０のスイッチ制御や処理回路２０の転送制御を実現できるようになる。

７．電子機器
図１７に、本実施形態の送信回路（集積回路装置）を含む電子機器の構成例を示す。この電子機器３００は、集積回路装置１０とメインコントローラー２００（広義には処理装置）を含む。集積回路装置１０は本実施形態の送信回路１０１、１０２を含む。メインコントローラー２００はバスＢＳ１に接続される。例えばバスＢＳ１を介してメインコントローラー２００と集積回路装置１０は接続される。また集積回路装置１０のバスＢＳ２には例えばペリフェラルデバイス２６０が接続される。

メインコントローラー２００（処理装置）は、例えばＣＰＵ又はＭＰＵ等のプロセッサーにより実現される。或いはメインコントローラー２００を各種のＡＳＩＣの回路装置により実現してもよい。またメインコントローラー２００は、複数の回路装置（ＩＣ）や回路部品が実装された回路基板により実現されてもよい。ペリフェラルデバイス２６０としては、例えば携帯型端末装置などを想定できるが、これには限定されない。ペリフェラルデバイス２６０はウェアラブル機器などであってもよい。

電子機器３００は、記憶部３１０、操作部３２０、表示部３３０を更に含むことができる。記憶部３１０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。操作部３２０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどの操作デバイスにより実現できる。表示部３３０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部３２０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部３２０及び表示部３３０の機能を兼ねることになる。

本実施形態により実現される電子機器３００としては、例えば車載機器、印刷装置、投影装置、ロボット、頭部装着型表示装置、生体情報測定機器、距離、時間、流速又は流量等の物理量を計測する計測機器、基地局又はルーター等のネットワーク関連機器、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また送信回路、集積回路装置、電子機器の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…集積回路装置、１１…物理層回路（第１の物理層回路）、
１２…物理層回路（第２の物理層回路）、１３…物理層回路、２０…処理回路、
２１…転送制御回路、２２…送信制御回路、２５…処理回路、
３０…バスモニター回路、４０…バススイッチ回路、
１００，１０１，１０２，１０３…送信回路、１１０…電流出力回路、
２００…メインコントローラー、２６０…ペリフェラルデバイス、
３００…電子機器、３１０…記憶部、３２０…操作部、３３０…表示部、
ＢＳ…バス、ＢＳ１…バス（第１のバス）、ＢＳ２…バス（第２のバス）、
ＤＭ…信号（第２の信号）、ＤＰ…信号（第１の信号）、
ＤＲＥ…ドライバー（第３のドライバー）、
ＤＲＶＭ…ドライバー（第２のドライバー）、
ＤＲＶＰ…ドライバー（第１のドライバー）、
ＩＡ…電流（第１の電流）、ＩＢ…電流（第３の電流）、ＩＤＲ…電流、
ＩＳＡ…電流源（第１の電流源）、ＩＳＢ…電流源（第２の電流源）、
ＬＡＭ…配線（第２の駆動用配線）、ＬＡＰ…配線（第１の駆動用配線）、
ＬＢ…配線（第３の駆動用配線）、ＬＣ…配線（第１の電流用配線）、
ＬＤ…配線（第２の電流用配線）、Ｎ１…ノード（第１のノード）、
Ｎ２…ノード（第２のノード）、ＴＢ…ｎビット期間、ＴＣ…期間、
ＴＧＬ…制御信号

Claims (15)

1. 差動信号線を構成する第１の信号線と第２の信号線を介して送信信号を送信する送信回路であって、
   第１のノードに電流を出力する電流出力回路と、
   前記第１のノードと前記第１の信号線との間に設けられる第１のスイッチ素子と、
   前記第１のノードと前記第２の信号線との間に設けられる第２のスイッチ素子と、
   を含み、
   前記送信信号が第１の論理レベルであるとき、前記第１のスイッチ素子がオンであり、前記第２のスイッチ素子がオフであり、前記電流出力回路からの前記電流により前記第１の信号線が駆動され、
   前記送信信号が第２の論理レベルであるとき、前記第１のスイッチ素子がオフであり、前記第２のスイッチ素子がオンであり、前記電流出力回路からの前記電流により前記第２の信号線が駆動され、
   前記送信信号の論理レベルが反転してからｎビット期間（ｎは１以上の整数）では、前記電流出力回路は、第１の電流よりも大きい第２の電流を前記電流として出力し、
   前記ｎビット期間の後、前記論理レベルが次に反転するまでの期間では、前記電流出力回路は、前記第１の電流を前記電流として出力することを特徴とする送信回路。
2. 請求項１において、
   前記電流出力回路は、
   前記第１の電流を前記第１のノードに出力する第１の電流源と、
   第３の電流を第２のノードに出力する第２の電流源と、
   前記第１のノードと前記第２のノードとの間に設けられる第３のスイッチ素子と、
   を有することを特徴とする送信回路。
3. 請求項２において、
   前記第３のスイッチ素子は、
   前記ｎビット期間においてオンになり、
   前記第２の電流は、
   前記第１の電流に前記第３の電流が加えられた電流であることを特徴とする送信回路。
4. 請求項２又は３において、
   前記第１のスイッチ素子のオン及びオフの駆動を行う第１のドライバーと、
   前記第１のドライバーと前記第１のスイッチ素子とを接続する第１の駆動用配線と、
   前記第２のスイッチ素子のオン及びオフの駆動を行う第２のドライバーと、
   前記第２のドライバーと前記第２のスイッチ素子とを接続する第２の駆動用配線と、
   前記第３のスイッチ素子のオン及びオフの駆動を行う第３のドライバーと、
   前記第３のドライバーと前記第３のスイッチ素子とを接続する第３の駆動用配線と、
   を含み、
   前記第３の駆動用配線の長さは、前記第１の駆動用配線の長さ及び前記第２の駆動用配線の長さ以上であることを特徴とする送信回路。
5. 請求項２乃至４のいずれかにおいて、
   一端が前記第１の電流源に接続される第１の電流用配線と、
   一端が前記第３のスイッチ素子に接続され、他端が前記第１の電流用配線の他端に接続される第２の電流用配線と、
   を含み、
   前記第１の電流用配線の長さは、前記第２の電流用配線の長さよりも長いことを特徴とする送信回路。
6. 請求項２乃至５のいずれかにおいて、
   前記第１のスイッチ素子をオフからオンに駆動する第１のオン駆動用トランジスターと、前記第１のスイッチ素子をオンからオフに駆動する第１のオフ駆動用トランジスターとを有する第１のドライバーと、
   前記第２のスイッチ素子をオフからオンに駆動する第２のオン駆動用トランジスターと、前記第２のスイッチ素子をオンからオフに駆動する第２のオフ駆動用トランジスターとを有する第２のドライバーと、
   前記第３のスイッチ素子をオフからオンに駆動する第３のオン駆動用トランジスターと、前記第３のスイッチ素子をオンからオフに駆動する第３のオフ駆動用トランジスターとを有する第３のドライバーと、
   を含み、
   前記第３のオン駆動用トランジスターのサイズは、前記第１のオン駆動用トランジスターのサイズ及び前記第２のオン駆動用トランジスターのサイズよりも小さいことを特徴とする送信回路。
7. 請求項１において、
   前記電流出力回路は、
   前記第２の電流を前記第１のノードに出力する第１の電流源と、
   前記第１のノードと第２のノードとの間に設けられる第３のスイッチ素子と、
   前記第２のノードから第３のノードに第３の電流を流す第２の電流源と、
   を有することを特徴とする送信回路。
8. 請求項７において、
   前記第３のスイッチ素子は、
   前記ｎビット期間の後、前記論理レベルが次に反転するまでの期間においてオンになり、
   前記第１の電流は、
   前記第２の電流から前記第３の電流が減ぜられた電流であることを特徴とする送信回路。
9. 請求項１乃至８のいずれかにおいて、
   ｎ＝１であることを特徴とする送信回路。
10. 請求項１乃至９のいずれかにおいて、
    前記差動信号線は、ＵＳＢ（Universal Serial Bus）規格のバスの差動信号線であることを特徴とする送信回路。
11. 請求項１０において、
    前記ＵＳＢ規格のＨＳ（High Speed）モードの送信回路であることを特徴とする送信回路。
12. 請求項１乃至１１のいずれかに記載された送信回路を含むことを特徴とする集積回路装置。
13. 請求項１２において、
    ＵＳＢ規格の第１のバスが接続される第１の物理層回路と、
    前記送信回路を有し、前記差動信号線により構成される前記ＵＳＢ規格の第２のバスが接続される第２の物理層回路と、
    前記第１のバスから前記第１の物理層回路を介して受信したパケットを前記第２の物理層回路を介して前記第２のバスに送信する転送処理を行う処理回路と、
    を含み、
    前記処理回路は、
    前記パケットのパケット解析を行い、前記パケット解析の結果に基づいて前記転送処理を制御する転送制御回路を有し、
    前記転送制御回路は、
    前記パケット解析において、前記第１のバスからの受信信号を復号して受信データを取得し、前記ｎビット期間において前記電流出力回路に前記第２の電流を出力させる制御信号を、前記受信データから生成することを特徴とする集積回路装置。
14. 請求項１２において、
    前記送信回路を有し、前記差動信号線により構成される前記ＵＳＢ規格のバスが接続される物理層回路と、
    前記物理層回路を介してパケットを前記バスに送信する処理回路と、
    を含み、
    前記処理回路は、
    送信データの符号化を行い、前記符号化後の送信信号を、前記物理層回路を介して前記バスに送信する送信制御回路を有し、
    前記送信制御回路は、
    前記ｎビット期間において前記電流出力回路に前記第２の電流を出力させる制御信号を、前記送信データから生成することを特徴とする集積回路装置。
15. 請求項１乃至１１のいずれかに記載された送信回路を含むことを特徴とする電子機器。

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