JP2019004043A - 固体撮像素子およびその製造方法 - Google Patents

Abstract

【課題】縦方向に積層された２以上の半導体基板を有する固体撮像素子において、半導体基板同士の間を微細なプラグにより電気的に接続する。【解決手段】受光素子を有する半導体基板ＳＢ１の第１裏面を覆う絶縁膜ＩＦ１と、半導体素子を搭載した半導体基板ＳＢ２の第２主面を覆う層間絶縁膜ＩＬ２とを互いに接合する。その接合面では、絶縁膜ＩＦ１を貫通するプラグＰＧ１と、層間絶縁膜ＩＬ２の上面の接続孔内に埋め込まれたプラグＰＧ２とが接合しており、前記受光素子と前記半導体素子とは、プラグＰＧ１、ＰＧ２を介して電気的に接続されている。【選択図】図１

Description

本発明は、固体撮像素子およびその製造方法に関し、特に、縦方向に２以上の半導体基板を積層した固体撮像素子に適用して有効な技術に関するものである。

半導体基板上に半導体素子または配線などを形成したウェハを複数積層し、これにより形成された積層半導体基板から半導体チップを得ることで、半導体チップの集積度を向上することが知られている。

非特許文献１には、ＳＯＩ基板の裏面にプラグを形成し、ＳＯＩ基板上の配線層の上面に露出する配線を形成することで、素子および配線が形成された複数の基板を、互いに電気的に接続して積層することが記載されている。

「ファブリケーション テクノロジーズ フォー スリー−ディメンショナル インテグレイテッド サーキッツ」インターナショナル シンポジウム オン クオリティ エレクトロニック デザイン（ＩＳＱＥＤ）、２００２年、３３頁〜３７頁（Fabrication technologies for three-dimensional integrated circuits. International Symposium on Quality Electronic Design (ISQED), 2002, pp. 33-37）

受光素子が形成された半導体ウェハと他の半導体ウェハとを貼り合わせることで、積層基板を有する固体撮像素子を形成する場合、それぞれの半導体ウェハの主面側同士を接合することが考えられる。しかし、半導体ウェハの主面側同士を接合する技術のみでは、半導体ウェハを３つ以上積層させることができない。

また、積層した半導体ウェハ同士を電気的に接続する導電性接続部として、一方の半導体ウェハ内から他方の半導体ウェハ内に亘って形成されるＳｉ（シリコン）貫通電極（ＴＳＶ：Through-Silicon Via）を用いることが考えられる。しかし、ＴＳＶは直径が大きく、画素が並べられた画素アレイ内に配置することが困難であるため、ＴＳＶにより半導体ウェハ同士を電気的に接続すると、電流経路が長くなる問題などが生じる。

その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である固体撮像素子は、第１半導体基板と、第２半導体基板と、第１半導体基板の裏面を覆う絶縁膜と、第２半導体基板の主面を覆う層間絶縁膜と、絶縁膜を貫通する第１導電性接続部と、層間絶縁膜の上面の接続孔内に埋め込まれた第２導電性接続部と、を有し、絶縁膜と層間絶縁膜とを接合し、第１導電性接続部と第２導電性接続部とを接合するものである。

本願において開示される一実施の形態によれば、固体撮像素子の性能を向上させることができる。

本発明の実施の形態１である固体撮像素子を示す断面図である。 本発明の実施の形態１である固体撮像素子を構成する画素の等価回路図である。 本発明の実施の形態１である固体撮像素子の製造工程中の断面図である。 図３に続く固体撮像素子の製造工程中の断面図である。 図４に続く固体撮像素子の製造工程中の断面図である。 図５に続く固体撮像素子の製造工程中の断面図である。 図６に続く固体撮像素子の製造工程中の断面図である。 図７に続く固体撮像素子の製造工程中の断面図である。 図８に続く固体撮像素子の製造工程中の断面図である。 図９に続く固体撮像素子の製造工程中の断面図である。 本発明の実施の形態１の変形例１である固体撮像素子を示す断面図である。 本発明の実施の形態１の変形例１である固体撮像素子の製造工程中の断面図である。 図１２に続く固体撮像素子の製造工程中の断面図である。 図１３に続く固体撮像素子の製造工程中の断面図である。 本発明の実施の形態１の変形例２である固体撮像素子を示す断面図である。 本発明の実施の形態１の変形例２である固体撮像素子の製造工程中の断面図である。 図１６に続く固体撮像素子の製造工程中の断面図である。 図１７に続く固体撮像素子の製造工程中の断面図である。 本発明の実施の形態１の変形例３である固体撮像素子を示す断面図である。 本発明の実施の形態１の変形例３である固体撮像素子の製造工程中の断面図である。 図２０に続く固体撮像素子の製造工程中の断面図である。 本発明の実施の形態１の変形例４である固体撮像素子を示す断面図である。 本発明の実施の形態１の変形例４である固体撮像素子を構成する画素の等価回路図である。 本発明の実施の形態１の変形例５である固体撮像素子を示す断面図である。 本発明の実施の形態１の変形例６である固体撮像素子を示す断面図である。 本発明の実施の形態１の変形例６である固体撮像素子の製造工程中の断面図である。 本発明の実施の形態２である固体撮像素子を示す断面図である。 本発明の実施の形態２の変形例である固体撮像素子を示す断面図である。 本発明の実施の形態３である固体撮像素子を示す断面図である。 本発明の実施の形態３の変形例１である固体撮像素子を示す断面図である。 本発明の実施の形態３の変形例２である固体撮像素子を示す断面図である。 比較例である固体撮像素子を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

（実施の形態１）
本実施の形態の固体撮像素子は、各画素の受光素子（光電変換部、光電変換素子）であるフォトダイオードを備えた半導体基板と、各画素に形成された周辺トランジスタを、当該半導体基板に積層された他の半導体基板に形成するものである。また、本実施の形態の固体撮像素子は、一方の半導体基板の主面側において露出する絶縁膜およびプラグと、他方の半導体基板の裏面側の面において露出する絶縁膜およびプラグとを接合したものである。

＜固体撮像素子の構造および画素の動作＞
以下に、図１および図２を用いて、本実施の形態１の固体撮像素子の構造と、固体撮像素子を構成する画素の動作を説明する。図１は、本実施の形態の固体撮像素子を示す断面図である。図２は、本実施の形態の固体撮像素子を示す等価回路図である。図２には、１つの画素のうち、１つの受光素子と当該受光素子の周辺トランジスタとを含む等価回路図を示している。図１には、左側から順に画素領域ＰＥＲおよび周辺回路領域ＣＲを示しており、画素領域ＰＥＲには、２つの画素ＰＥのみを示している。

ここでは画素の一例として、ＣＭＯＳイメージセンサにおいて画素実現回路として使用される４トランジスタ型の画素を想定して説明を行うが、それに限るものではない。すなわち、各画素は受光素子を有し、１つの受光素子であるフォトダイオードを備えた１つの画素内には、転送トランジスタと、周辺トランジスタである３つのトランジスタとが配置されている。ここで、周辺トランジスタとは、リセットトランジスタ、増幅トランジスタおよび選択トランジスタのそれぞれを指す。

本実施の形態の固体撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。半導体チップである固体撮像素子は、図１に示す画素領域（画素アレイ領域）ＰＥＲと、画素領域ＰＥＲの周囲を平面視において囲む周辺回路領域ＣＲとを有している。画素領域ＰＥＲには、複数の画素ＰＥが平面視で行列状に配置されている。つまり、固体撮像素子を構成する半導体基板ＳＢ１の主面（上面）には、複数の画素ＰＥが、固体撮像素子を構成する半導体基板ＳＢ１の主面に沿うＸ方向およびＹ方向にアレイ状に並んでいる。Ｘ方向はＹ方向に対して直交している。

平面視において、各画素ＰＥの面積の大部分は、受光部（受光素子）であるフォトダイオードＰＤ１が占めている。画素領域ＰＥＲ、画素ＰＥおよびフォトダイオードＰＤ１は、平面視において矩形の形状を有している。周辺回路領域ＣＲは、例えば画素読み出し回路、出力回路、行選択回路および制御回路などを備えている。

複数の画素ＰＥのそれぞれは、照射される光の強度に応じた信号を生成する部分である。行選択回路は、複数の画素ＰＥを行単位で選択する。行選択回路によって選択された画素ＰＥは、生成した信号を出力線に出力する。読み出し回路は、画素ＰＥからに出力された信号を読み出して出力回路に出力する。読み出し回路は、複数の画素ＰＥの信号を読み出す。出力回路は、読み出し回路が読み出した画素ＰＥの信号を、固体撮像素子の外部に出力する。制御回路は、固体撮像素子全体の動作を統括的に管理し、固体撮像素子の他の構成要素の動作を制御する。

本実施の形態では、１つの画素ＰＥは、縦方向に積層された第１の半導体基板および第２の半導体基板のうち、第１の半導体基板に形成されたフォトダイオードＰＤ１を有しており、第２の半導体基板に、各画素ＰＥ内においてフォトダイオードＰＤ１に接続された周辺トランジスタを有している。

次に、図２に、１つの画素に形成された受光素子（光電変換部、フォトダイオード）を含む回路を示す。つまり、複数の画素のそれぞれが、図２に示す回路を有している。

図２に示すように、画素は、光電変換を行うフォトダイオードＰＤ１と、フォトダイオードで発生した電荷を転送する転送トランジスタＴＸとを有している。また、画素は、転送トランジスタＴＸから転送される電荷を蓄積する浮遊拡散容量部（浮遊拡散領域）ＦＤと、浮遊拡散容量部ＦＤの電位を増幅する増幅トランジスタＡＭＩとを有している。画素はさらに、増幅トランジスタＡＭＩで増幅された電位を、読み出し回路（図示しない）に接続された出力線ＯＬに出力するか否かを選択する選択トランジスタＳＥＬと、フォトダイオードＰＤ１のカソードおよび浮遊拡散容量部ＦＤの電位を所定電位に初期化するリセットトランジスタＲＳＴとを備えている。

転送トランジスタＴＸ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれは、例えばｎ型のＭＯＳＦＥＴである。フォトダイオードＰＤ１のアノードには、マイナス側電源電位Ｖｓｓである接地電位が印加され、フォトダイオードＰＤ１のカソードは、転送トランジスタＴＸのソースに接続されている。浮遊拡散容量部ＦＤは、転送トランジスタＴＸのドレインと、リセットトランジスタＲＳＴのソースと、増幅トランジスタＡＭＩのゲートとに接続されている。リセットトランジスタＲＳＴのドレインと、増幅トランジスタＡＭＩのドレインとには、プラス側電源電位Ｖｄｄが印加される。増幅トランジスタＡＭＩのソースは、選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは、出力線ＯＬに接続されている。

次に画素の動作について説明する。まず、転送トランジスタＴＸおよびリセットトランジスタＲＳＴのゲート電極に所定電位が印加されて、転送トランジスタＴＸおよびリセットトランジスタＲＳＴがともにオン状態となる。そうすると、フォトダイオードＰＤ１に残存する電荷および浮遊拡散容量部ＦＤに蓄積された電荷がプラス側電源電位Ｖｄｄに向かって流れて、フォトダイオードＰＤ１および浮遊拡散容量部ＦＤの電荷が初期化される。その後、リセットトランジスタＲＳＴがオフ状態となる。

次に、入射光がフォトダイオードＰＤ１のＰＮ接合に照射されて、フォトダイオードＰＤ１で光電変換が発生する。その結果、フォトダイオードＰＤ１に電荷が発生する。この電荷は、転送トランジスタＴＸによってすべて浮遊拡散容量部ＦＤに転送される。浮遊拡散容量部ＦＤは転送されてきた電荷を蓄積する。これにより、浮遊拡散容量部ＦＤの電位が変化する。

次に、選択トランジスタＳＥＬがオン状態となると、変化後の浮遊拡散容量部ＦＤの電位が、増幅トランジスタＡＭＩによって増幅され、その後、出力線ＯＬに出力される。そして、読み出し回路は、出力線ＯＬの電位を読み出す。このようにして、画素アレイ部に複数形成された画素のそれぞれから、電荷情報を読出し、撮像素子により撮像した画像を得ることができる。

次に、図１を用いて、本実施の形態の固体撮像素子の断面構造について具体的に説明する。本願では、半導体からなる基板と、当該基板上に形成されたエピタキシャル層（エピタキシャル成長層、半導体層）とをまとめて半導体基板と呼ぶ場合がある。ただし、基板とエピタキシャル層を積層して形成された半導体基板から基板を除去した場合でも、残ったエピタキシャル層を半導体基板と呼ぶ。

上記フォトダイオードはエピタキシャル層を含む半導体基板の上面に形成されており、上述した各種の回路を構成する電界効果トランジスタのソース・ドレイン領域およびチャネルは、エピタキシャル層を含む半導体基板の主面に形成される。

また、ここでは、第１主面および第１主面の反対側の第１裏面を備えた第１の半導体基板と、第２主面および第２主面の反対側の第２裏面を備えた第２の半導体基板とを用意し、第２の半導体基板の第２主面側と、第１の半導体基板の第１裏面側とを接合して形成した固体撮像素子について説明する。

なお、ここでいう半導体基板の主面とは、半導体基板の面のうち、フォトダイオードおよびトランジスタなどの半導体素子を形成する側の面を指し、ここでは、当該主面の反対側の面を半導体基板の裏面と呼ぶ。また、ここでいう半導体基板の主面側の面とは、半導体基板の主面上に層間絶縁膜を含む配線層が形成されている場合には、当該配線層の面のうち、半導体基板の主面側とは反対側の面、つまり当該配線層の最上面を指す。また、ここでいう半導体基板の裏面側の面とは、半導体基板の裏面を覆う絶縁膜が形成されている場合には、当該絶縁膜の面のうち、半導体基板の裏面側とは反対側の面、つまり当該絶縁膜の最下面を指す。

図１に、画素領域ＰＥＲおよび周辺回路領域ＣＲを含む固体撮像素子の断面を示す。図１に示すように、固体撮像素子は、第１の半導体基板であるｐ⁻型の半導体基板ＳＢ１と、第２の半導体基板であるｐ⁻型の半導体基板ＳＢ２とを有している。半導体基板ＳＢ１は、エピタキシャル層ＥＰ１からなり、半導体基板ＳＢ２は、Ｓｉ（シリコン）からなる基板Ｓ２（図３参照）とその上のエピタキシャル層ＥＰ２（図３参照）とからなる。図１に示す固体撮像素子では、半導体基板ＳＢ１はエピタキシャル層ＥＰ１を意味し、半導体基板ＳＢ２は基板Ｓ２とその上のエピタキシャル層ＥＰ２とを意味する。なお、図では基板Ｓ２およびエピタキシャル層ＥＰ２をまとめて半導体基板ＳＢ２として示している。

半導体基板ＳＢ１は、第１主面および第１主面の反対側の第１裏面を備えており、半導体基板ＳＢ２は、第２主面および第２主面の反対側の第２裏面を備えている。半導体基板ＳＢ１は、エピタキシャル成長層（半導体層）からなり、例えばＳｉ（シリコン）層からなる。

半導体基板ＳＢ１の第１裏面は、第１裏面に接する絶縁膜ＩＦ１により覆われている。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。画素領域ＰＥＲには、複数の画素ＰＥが横方向に並んでおり、図１ではそのうちの１つの画素ＰＥを示している。ここでいう横方向とは、半導体基板ＳＢ１の第１主面または半導体基板ＳＢ２の第２主面に沿う方向（水平方向）である。画素領域ＰＥＲおよび周辺回路領域ＣＲでは、第１の半導体基板ＳＢ１の上面（第１主面）に、素子同士を分離する素子分離領域（素子分離部、素子分離膜）ＥＩ１が形成されている。素子分離領域ＥＩ１は、半導体基板ＳＢ１の上面に形成された溝内に埋め込まれた酸化シリコン膜などの絶縁膜により構成されている。

素子分離領域ＥＩ１は、半導体基板ＳＢ１を貫通している。つまり、素子分離領域ＥＩ１は、半導体基板ＳＢ１の上面（第１主面）から下面（第１裏面）に亘って形成されており、素子分離領域ＥＩ１の下面は、絶縁膜ＩＦ１に接している。また、素子分離領域ＥＩ１の上面は、後述する層間絶縁膜ＩＬ１の下面に接している。素子分離領域ＥＩ１の上面の高さ（位置）は、半導体基板ＳＢ１の上面の高さ（位置）と略同一である。素子分離領域ＥＩ１はＳＴＩ（Shallow Trench Isolation）構造を有している。

画素ＰＥ内において素子分離領域ＥＩ１から露出する領域の半導体基板ＳＢ１の上面（活性領域）には、フォトダイオードＰＤ１が形成されている。フォトダイオードＰＤ１は、半導体基板ＳＢ１の上面に形成されたｐ^＋型半導体領域ＰＲと、ｐ^＋型半導体領域ＰＲの底面に接してｐ^＋型半導体領域ＰＲの下の半導体基板ＳＢ１内に形成されたｎ型半導体領域ＮＲとを有している。すなわち、フォトダイオードＰＤ１は、ｐ^＋型半導体領域ＰＲおよびｎ型半導体領域ＮＲのＰＮ接合により構成されている。ｎ型半導体領域ＮＲのｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））の濃度は、半導体基板ＳＢ１の不純物濃度よりも高い。

画素ＰＥにおいて、フォトダイオードＰＤ１が形成された活性領域内の半導体基板ＳＢ１の第１主面には、フォトダイオードＰＤ１と離間してｎ型半導体領域である浮遊拡散容量部ＦＤが形成されている。浮遊拡散容量部ＦＤの深さは、ｎ型半導体領域ＮＲの深さよりも浅い。また、半導体基板ＳＢ１の第１主面において隣り合う浮遊拡散容量部ＦＤおよびｎ型半導体領域ＮＲの間の当該第１主面の直上には、ゲート絶縁膜を介してゲート電極ＧＴが形成されている。ゲート電極ＧＴ、浮遊拡散容量部ＦＤおよびｎ型半導体領域ＮＲは、転送トランジスタＴＸを構成している。ｎ型半導体領域ＮＲは転送トランジスタＴＸのソース領域を構成し、浮遊拡散容量部ＦＤは転送トランジスタＴＸのドレイン領域を構成している。

周辺回路領域ＣＲでは、半導体基板ＳＢ１の上面にチャネル領域を有するトランジスタＱ１が形成されている。ここでは、トランジスタＱ１はｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であるものとして説明するが、トランジスタＱ１はｐチャネル型のＭＩＳＦＥＴでもよい。実際には、周辺回路領域ＣＲにはｎチャネル型およびｐチャネル型のそれぞれのトランジスタが形成されている。トランジスタＱ１は、素子分離領域ＥＩ１により規定された活性領域において、半導体基板ＳＢ１の上面上にゲート絶縁膜を介して形成されたゲート電極Ｇ１を有している。ゲート電極Ｇ１の横の半導体基板ＳＢ１の上面には、平面視においてゲート電極Ｇ１を挟むように、ソース・ドレイン領域ＳＤが形成されている。トランジスタＱ１は、ゲート電極Ｇ１およびソース・ドレイン領域ＳＤからなる。

周辺回路領域ＣＲでは、トランジスタＱ１が形成された半導体基板ＳＢ１の第１主面に、ｐ型の不純物（例えばＢ（ホウ素）が導入されたｐ型半導体領域であるウェルＷ１が形成されている。ウェルＷ１の深さは、ソース・ドレイン領域ＳＤよりも深い。また、周辺回路領域ＣＲには複数のトランジスタＱ１と、その他の種類の半導体素子が形成されており、それらの素子同士の間は、素子分離領域ＥＩ１により分離されている。素子分離領域ＥＩ１は、画素ＰＥに形成された素子分離領域ＥＩ１と同様の深さを有している。

転送トランジスタＴＸおよびトランジスタＱ１のそれぞれのゲート絶縁膜は例えば酸化シリコン膜からなり、ゲート電極ＧＴ、Ｇ１は例えばポリシリコン膜からなる。ソース・ドレイン領域ＳＤは、半導体基板ＳＢ１の上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されたｎ型半導体領域からなる。トランジスタＱ１が動作する際には、ソース・ドレイン領域ＳＤの間の半導体基板ＳＢ１の上面にチャネルが形成される。図示は省略するが、ソース・ドレイン領域ＳＤおよびゲート電極Ｇ１のそれぞれの上面は、ＣｏＳｉ（コバルトシリサイド）などからなるシリサイド層により覆われている。

半導体基板ＳＢ１上には、素子分離領域ＥＩ１、フォトダイオードＰＤ１およびトランジスタＱ１を覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、半導体基板ＳＢ１の第１主面側から順に積層されたコンタクト層および配線層のそれぞれを構成する層間絶縁膜からなる。つまり、層間絶縁膜ＩＬ１は、半導体基板ＳＢ１の第１主面上に積層された複数の層間絶縁膜を含んでいる。また、図では転送トランジスタＴＸおよびトランジスタＱ１のそれぞれのゲート絶縁膜と層間絶縁膜ＩＬ１とが一体となっているものとして図示を行っている。

コンタクト層を構成する層間絶縁膜は、半導体基板ＳＢ１上に堆積した窒化シリコン膜からなるライナー膜（エッチングストッパ膜）と、当該ライナー膜上に堆積された酸化シリコン膜とを含む。図では、層間絶縁膜ＩＬ１を構成する各層間絶縁膜同士の境界を示していない。それらの境界に位置する各層間絶縁膜の上面は、いずれも平坦化されている。ここでは半導体基板ＳＢ１上の配線層が１つのみである場合について説明するが、配線層は２層以上積層されていてもよい。

第１配線層は配線Ｍ１を含んでいる。配線Ｍ１は、例えば主にＣｕ（銅）またはＡｌ（アルミニウム）などからなる。コンタクト層である層間絶縁膜を縦方向、つまり半導体基板ＳＢ１の第１主面に対して垂直な方向（垂直方向）に貫通する複数のコンタクトホール内には、コンタクトプラグＣＰが埋め込まれている。コンタクトプラグＣＰは、例えば主にＷ（タングステン）からなる導電性接続部である。コンタクトプラグＣＰは、配線Ｍ１と、第１の半導体基板の第１主面に形成された半導体素子とを電気的に接続している。図１では、浮遊拡散容量部ＦＤおよびソース・ドレイン領域ＳＤに接続されたコンタクトプラグＣＰを示している。層間絶縁膜ＩＬ１は、配線Ｍ１を覆っており、層間絶縁膜ＩＬ１の上面は平坦である。フォトダイオードＰＤ１に照射される光が各配線により遮蔽されることを防ぐため、フォトダイオードＰＤ１の直上には配線Ｍ１は形成されていない。

画素領域ＰＥＲおよび周辺回路領域ＣＲにおいて、配線Ｍ１の直下には、層間絶縁膜ＩＬ１を構成するコンタクト層と、素子分離領域ＥＩ１と、絶縁膜ＩＦ１とを貫通するプラグＰＧ１が形成されている。プラグＰＧ１は素子分離領域ＥＩ１を貫通しているため、半導体基板ＳＢ１には接していない。言い換えれば、プラグＰＧ１は素子分離領域ＥＩ１を介して半導体基板ＳＢ１から離間している。プラグＰＧ１の底面と絶縁膜ＩＦ１の底面とは、略同一面において平坦化されている。プラグＰＧ１は、絶縁膜ＩＦ１の底面側から形成された接続孔（凹部、溝）内に埋め込まれた導電性接続部であり、台形の断面形状を有している。すなわち、横方向におけるプラグＰＧ１の幅は、プラグＰＧ１の下面側よりもプラグＰＧ１の上面側の方が小さい。

絶縁膜ＩＦ１およびプラグＰＧ１の下には、半導体基板ＳＢ２が配置されている。半導体基板ＳＢ２は、半導体基板ＳＢ１よりも縦方向の厚さが大きい。半導体基板ＳＢ２の第２裏面には、支持基板ＳＳＢが貼り付けられている。

画素領域ＰＥＲおよび周辺回路領域ＣＲにおいて、第２の半導体基板ＳＢ２の上面（第２主面）には、素子同士を分離する素子分離領域ＥＩ２が形成されている。素子分離領域ＥＩ２は、半導体基板ＳＢ２の上面に形成された溝内に埋め込まれた酸化シリコン膜などの絶縁膜により構成されている。素子分離領域ＥＩ２は、半導体基板ＳＢ２の途中深さまで達している。素子分離領域ＥＩ２の上面の高さは、半導体基板ＳＢ２の上面の高さと略同一である。素子分離領域ＥＩ２はＳＴＩ構造を有している。

ここでいう深さ、つまり、例えば半導体基板ＳＢ２の第２主面に形成された溝、素子分離領域または半導体領域などの深さとは、半導体基板ＳＢ２の第２主面から半導体基板ＳＢ２の第２裏面に向かう下向きの方向における、半導体基板ＳＢ２の第２主面からの距離を指す。

各画素ＰＥの半導体基板ＳＢ２の第２主面近傍には、周辺トランジスタであるリセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬ（図２参照）が形成されている。図１では、選択トランジスタＳＥＬは示していない。固体撮像素子により撮像を行った場合、光を受光したフォトダイオードＰＤ１に電荷が信号として発生し、当該電荷を、転送トランジスタＴＸにより転送トランジスタＴＸのドレイン領域に接続された浮遊拡散容量部ＦＤに転送する。この信号は、増幅トランジスタおよび選択トランジスタにより増幅されて上記出力線に出力される。このようにして、撮像により得られた信号を読出すことができる。なお、リセットトランジスタは、浮遊拡散容量部ＦＤに溜まった電荷をリセットするために用いられる。

ここでは、各画素ＰＥの半導体基板ＳＢ２の第２主面近傍にリセットトランジスタＲＳＴおよび増幅トランジスタＡＭＩなどのｎチャネル型ＭＩＳＦＥＴが形成されている場合について説明するが、各画素ＰＥの半導体基板ＳＢ２の第２主面近傍にはｐチャネル型ＭＩＳＦＥＴが形成されていてもよい。リセットトランジスタＲＳＴは、半導体基板ＳＢ２の上面上にゲート絶縁膜を介して形成されたゲート電極ＧＲと、ゲート電極ＧＲの横の半導体基板ＳＢ２の上面に、平面視においてゲート電極ＧＲを挟むように形成されたソース・ドレイン領域ＳＤとを有している。また、増幅トランジスタＡＭＩは、半導体基板ＳＢ２の上面上にゲート絶縁膜を介して形成されたゲート電極ＧＡと、ゲート電極ＧＡの横の半導体基板ＳＢ２の上面に、平面視においてゲート電極ＧＡを挟むように形成されたソース・ドレイン領域ＳＤとを有している。選択トランジスタは、リセットトランジスタＲＳＴおよび増幅トランジスタＡＭＩと同様の構造を有している。

周辺回路領域ＣＲでは、半導体基板ＳＢ２の上面にチャネル領域を有するトランジスタＱ２が形成されている。ここでは、トランジスタＱ２はｎチャネル型のＭＩＳＦＥＴであるものとして説明するが、トランジスタＱ２はｐチャネル型のＭＩＳＦＥＴでもよい。実際には、周辺回路領域ＣＲにはｎチャネル型およびｐチャネル型のそれぞれのトランジスタが形成されている。トランジスタＱ２は、素子分離領域ＥＩ２により規定された活性領域において、半導体基板ＳＢ２の上面上にゲート絶縁膜を介して形成されたゲート電極Ｇ２を有している。ゲート電極Ｇ２の横の半導体基板ＳＢ２の上面には、平面視においてゲート電極Ｇ２を挟むように、ソース・ドレイン領域ＳＤが形成されている。トランジスタＱ２は、ゲート電極Ｇ２およびソース・ドレイン領域ＳＤからなる。

画素領域ＰＥＲおよび周辺回路領域ＣＲでは、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩ、選択トランジスタ（図示しない）およびトランジスタＱ２が形成された半導体基板ＳＢ２の第２主面に、ｐ型の不純物（例えばＢ（ホウ素）が導入されたｐ型半導体領域であるウェルＷ２が形成されている。ウェルＷ２の深さは、ソース・ドレイン領域ＳＤおよび素子分離領域ＥＩ２よりも深い。また、ウェルＷ２の底面は、半導体基板ＳＢ２の第２裏面に達していない。なお、図示はしていないが、リセットトランジスタＲＳＴおよび増幅トランジスタＡＭＩのそれぞれが形成された活性領域の半導体基板ＳＢ２の第２主面にも、ｐ型の半導体領域であるウェルがウェルＷ２と同様に形成されている。

画素領域ＰＥＲおよび周辺回路領域ＣＲでは、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよびトランジスタＱ２のそれぞれのゲート絶縁膜は例えば酸化シリコン膜からなり、ゲート電極ＧＲ、ＧＡ、Ｇ２は例えばポリシリコン膜からなる。ソース・ドレイン領域ＳＤは、半導体基板ＳＢ２の上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されたｎ型半導体領域からなる。トランジスタＱ２が動作する際には、ソース・ドレイン領域ＳＤの間の半導体基板ＳＢ２の上面にチャネルが形成される。

半導体基板ＳＢ２上には、素子分離領域ＥＩ２、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩ、選択トランジスタ（図示しない）およびトランジスタＱ２を覆うように、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２は、半導体基板ＳＢ２の第２主面側から順に積層されたコンタクト層および複数の配線層のそれぞれを構成する層間絶縁膜からなる。つまり、層間絶縁膜ＩＬ２は、半導体基板ＳＢ２の第２主面上に積層された複数の層間絶縁膜を含んでいる。また、図では周辺トランジスタおよびトランジスタＱ２のそれぞれのゲート絶縁膜と層間絶縁膜ＩＬ２とが一体となっているものとして図示を行っている。

コンタクト層を構成する層間絶縁膜は、半導体基板ＳＢ２上に堆積した窒化シリコン膜からなるライナー膜（エッチングストッパ膜）と、当該ライナー膜上に堆積された酸化シリコン膜とを含む。図では、層間絶縁膜ＩＬ２を構成する各層間絶縁膜同士の境界を示していない。複数の配線層は、例えば、半導体基板ＳＢ２の第２主面側から順に積層された第１配線層、第２配線層および第３配線層を含んでいる。積層された配線層の数は３層より多くても少なくてもよい。

第１配線層は配線Ｍ１を含み、第２配線層は配線Ｍ１上に配置された配線Ｍ２を含み、第３配線層は配線Ｍ２上に配置された配線Ｍ３を含んでいる。配線Ｍ１〜Ｍ３は、例えば主にＣｕ（銅）またはＡｌ（アルミニウム）などからなる。コンタクト層である層間絶縁膜を縦方向に貫通する複数のコンタクトホール内にはコンタクトプラグＣＰが埋め込まれている。コンタクトプラグＣＰは、例えば主にＷ（タングステン）からなる。コンタクトプラグＣＰは、配線Ｍ１と、半導体基板ＳＢ２の第２主面に形成された半導体素子とを電気的に接続している。なお、リセットトランジスタＲＳＴおよび増幅トランジスタＡＭＩはソース・ドレイン領域ＳＤのうちの一方を互いに共有している。

図１では、ソース・ドレイン領域ＳＤに接続されたコンタクトプラグＣＰを示している。配線Ｍ１と配線Ｍ２とは、配線Ｍ１と配線Ｍ２との間の層間絶縁膜ＩＬ２を貫通するビアにより互いに電気的に接続されている。配線Ｍ２と配線Ｍ３とは、配線Ｍ２と配線Ｍ３との間の層間絶縁膜ＩＬ２を貫通するビアにより互いに電気的に接続されている。また、配線Ｍ３上には、配線Ｍ３の上面に接続されたビアが形成されている。上記複数のビアのそれぞれは、例えば主にＣｕ（銅）からなる。層間絶縁膜ＩＬ２は、配線Ｍ１〜Ｍ３を覆っており、層間絶縁膜ＩＬ２の上面は平坦である。

画素領域ＰＥＲおよび周辺回路領域ＣＲにおいて、層間絶縁膜ＩＬ２の上面には、接続孔（凹部、溝）が複数形成されている。当該接続孔内には、プラグＰＧ２が埋め込まれている。プラグＰＧ２は配線Ｍ３の上面に接続されたビアの直上に形成されており、当該ビアの上面は、当該接続孔の底部において層間絶縁膜ＩＬ２から露出している。接続孔の底部では、プラグＰＧ２の下面と当該ビアの上面とが接続されている。プラグＰＧ２は、層間絶縁膜ＩＬ２の上面側から形成された接続孔（凹部、溝）内に埋め込まれた導電性接続部であり、逆台形の断面形状を有している。すなわち、横方向におけるプラグＰＧ２の幅は、プラグＰＧ２の下面側よりもプラグＰＧ２の上面側の方が大きい。

図示はしていないが、層間絶縁膜ＩＬ１の上面上には、表面保護膜であるパッシベーション膜ＰＦと、パッシベーション膜ＰＦ上のマイクロレンズＭＬとが形成されていてもよい。パッシベーション膜は、例えば、酸化シリコン膜と、当該酸化シリコン膜上に配置された窒化シリコン膜とから形成される。マイクロレンズＭＬは上面が曲面である半球状の膜からなり、各画素ＰＥに１つずつ形成される。マイクロレンズＭＬは、フォトダイオードＰＤ１の直上に形成される。

本実施の形態の固体撮像素子は、半導体基板ＳＢ１の第１裏面側に形成された絶縁膜ＩＦ１およびプラグＰＧ１のそれぞれの下面と、半導体基板ＳＢ２の第２主面側に形成された層間絶縁膜ＩＬ２およびプラグＰＧ２のそれぞれの上面とを接合させた構造を有している。すなわち、絶縁膜ＩＦ１の下面は層間絶縁膜ＩＬ２の上面に接合され、プラグＰＧ１の下面はプラグＰＧ２の上面に接合されている。

言い換えれば、絶縁膜ＩＦ１の面のうち、第１裏面側の面とは反対側の面（下面）と、層間絶縁膜ＩＬ２の面のうち、第２裏面側の面とは反対側の面（上面）とが互いに接合している。また、プラグＰＧ１の面のうち、第１裏面側の面とは反対側の面（下面）と、プラグＰＧ２の面のうち、第２裏面側の面とは反対側の面（上面）とが互いに接合している。つまり、絶縁膜ＩＦ１と層間絶縁膜ＩＬ２とは半導体基板ＳＢ１、ＳＢ２のそれぞれの主面に対して垂直な方向において接合され、プラグＰＧ１、ＰＧ２は、互いに半導体基板ＳＢ１、ＳＢ２のそれぞれの主面に対して垂直な方向において接合されている。

よって、半導体基板ＳＢ１の第１主面近傍に形成された半導体素子と、半導体基板ＳＢ２の第２主面近傍に形成された半導体素子とは、プラグＰＧ１、ＰＧ２を介して電気的に接続されている。すなわち、プラグＰＧ１、ＰＧ２のそれぞれは、ボンディングパッドとして用いられている。プラグＰＧ１、ＰＧ２は、平面視で互いに重なる位置に形成されている。

例えば、転送トランジスタＴＸを構成するドレイン領域である浮遊拡散容量部ＦＤは、半導体基板ＳＢ１上に形成されたコンタクトプラグＣＰおよび配線Ｍ１と、プラグＰＧ１、ＰＧ２と、層間絶縁膜ＩＬ２内に形成された配線Ｍ１〜Ｍ３、ビアおよびコンタクトプラグＣＰとを介して、リセットトランジスタＲＳＴのソース領域およびゲート電極ＧＡに電気的に接続されている。なお、ゲート電極ＧＡに接続されたコンタクトプラグＣＰは図示されていない領域に形成されている。

このように、半導体基板ＳＢ１の第１裏面側のプラグＰＧ１と、半導体基板ＳＢ２の第２主面側のＰＧ２とを互いに接続することで、積層された半導体基板ＳＢ１、ＳＢ２間を電気的に接続することができる。図１に示すように、各画素ＰＥにおいて、半導体基板ＳＢ１、ＳＢ２間を電気的に接続することも可能である。

撮像時において、撮像素子に照射された光は、マイクロレンズＭＬ、各配線層を順に透過してフォトダイオードＰＤ１に達する。フォトダイオードＰＤ１のＰＮ接合に入射光が照射されることで、フォトダイオードＰＤ１およびフォトダイオードＰＤ１の下の半導体基板ＳＢ１において光電変換が起こる。その結果、電子が発生し、この電子は、フォトダイオードＰＤ１のｎ型半導体領域ＮＲ内に電荷として溜まる。このように、フォトダイオードＰＤ１は、入射光の光量に応じた信号電荷を、その内部に生成する受光素子、つまり光電変換素子である。

なお、ｎ型半導体領域ＮＲと半導体基板ＳＢ１との間のＰＮ接合も、フォトダイオードＰＤ１を構成しておいる。ここでは、半導体基板ＳＢ１の第１主面および半導体基板ＳＢ２の第２主面に高濃度のｐ^＋型半導体領域ＰＲを形成することを説明したが、フォトダイオードＰＤ１は、ｐ^＋型半導体領域ＰＲを有していなくてもよい。つまり、フォトダイオードＰＤ１はｎ型半導体領域ＮＲおよび半導体基板ＳＢ１のみにより構成されていてもよい。

＜固体撮像素子の製造方法＞
以下に、本実施の形態の固体撮像素子の製造方法について、図３〜図１０を用いて説明する。図３〜図１０は、本実施の形態の固体撮像素子の製造工程中の断面図である。図３〜図１０の各図では、左から順に画素領域ＰＥＲおよび周辺回路領域ＣＲを示している。図１では画素領域ＰＥＲに２つの画素ＰＥが並ぶ範囲を示したが、図３〜図８の画素領域ＰＥＲでは、１つの画素の形成領域のみを示す。また、図１０では、周辺回路領域ＣＲの右側にパッド領域ＰＤＲを示している。

本実施の形態の固体撮像素子の製造工程では、例えば図５を用いて説明する工程において第１半導体ウェハの上下の向きを逆さまにする。つまり、逆さまになった半導体ウェハの裏面は上方向を向き、主面は下方向を向く。ここでは、半導体ウェハの主面が上向きである場合、当該半導体ウェハの主面側の方向を上方向と呼び、当該半導体ウェハの裏面側の方向を下方向と呼ぶ。逆に、半導体ウェハの裏面が上向きである場合、当該半導体ウェハの裏面側の方向を上方向と呼び、当該半導体ウェハの主面側の方向を下方向と呼ぶ。

固体撮像素子の製造工程では、まず、図３に示すように、例えば単結晶シリコン（Ｓｉ）からなるｐ型の半導体基板（半導体ウェハ）ＳＢ１およびＳＢ２のそれぞれを用意する。半導体基板ＳＢ１は、後の工程においてフォトダイオードおよびトランジスタなどの半導体素子が形成される第１主面と、その反対側の第１裏面とを有している。半導体基板ＳＢ２は、後の工程においてトランジスタなどの半導体素子が形成される第２主面と、その反対側の第２裏面とを有している。

半導体基板ＳＢ１は、単結晶シリコンからなる基板Ｓ１と、基板Ｓ１上にエピタキシャル成長法により形成されたエピタキシャル層ＥＰ１とを備えており、積層構造を有している。半導体基板ＳＢ２は、単結晶シリコンからなる基板Ｓ２と、基板Ｓ２上にエピタキシャル成長法により形成されたエピタキシャル層ＥＰ２とを備えており、積層構造を有している。

ここでは、ダイシングにより切削される前の半導体基板を半導体ウェハと呼ぶ。また、半導体基板と、製造工程において半導体基板上に形成される素子および配線層などとを含めて半導体ウェハと呼ぶ。半導体基板ＳＢ１は第１半導体ウェハであり、半導体基板ＳＢ２は第２半導体ウェハである。

なお、半導体基板ＳＢ１、ＳＢ２のそれぞれは別々の半導体ウェハであり、ここでは、半導体基板ＳＢ１、ＳＢ２に対して行う同様の工程のそれぞれを同じタイミングで行う場合について説明する。しかし、半導体基板ＳＢ１、ＳＢ２のそれぞれに対し同時進行で処理を行う必要はなく、例えば、半導体基板ＳＢ１について図３〜図８を用いて説明する工程を行った後、半導体基板ＳＢ２について図３〜図８を用いて説明する工程を行ってもよい。すなわち、第１半導体ウェハと第２半導体ウェハとを接合する工程（図９参照）の前までは、第１半導体ウェハおよび第２半導体ウェハのいずれか一方に対して優先的に、素子の形成、配線層の形成、裏面の研磨、および、裏面を覆う絶縁膜の形成などの工程を行ってもよい。

また、図３ではエピタキシャル層とその下の基板とを区別して示しているが、他の図では、エピタキシャル層とその下の基板とをからなる積層基板またはエピタキシャル層のみからなる基板を、１つの半導体基板として図示している。

次に、図４に示すように、半導体基板ＳＢ１の第１主面に複数の溝を形成する。これらの溝は、半導体基板ＳＢ１上に形成した絶縁膜からなるパターンをマスク（ハードマスク）として用いてエッチングを行うことで形成することができる。半導体基板ＳＢ２の第２主面に対しても、同様に複数の溝を形成する。

続いて、上記工程で形成した溝内に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて絶縁膜を埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、半導体基板ＳＢ１の第１主面および半導体基板ＳＢ２の第２主面のそれぞれの上の当該絶縁膜を除去する。これにより、当該浅い溝内に残された当該絶縁膜により、半導体基板ＳＢ１の第１主面の溝内に素子分離領域ＥＩ１が形成され、半導体基板ＳＢ２の第２主面の溝内に素子分離領域ＥＩ２が形成される。ここでは、素子分離領域ＥＩ１、ＥＩ２をＳＴＩ（Shallow Trench Isolation）法で形成している。素子分離領域ＥＩ１、ＥＩ２は、例えば酸化シリコン膜からなる。素子分離領域ＥＩ１、ＥＩ２は、エピタキシャル層ＥＰ１、ＥＰ２（図３参照）のそれぞれの途中深さまで達して形成され、エピタキシャル層ＥＰ１、ＥＰ２を貫通しない。

続いて、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＢ１の周辺回路領域ＣＲの第１主面にｐ型のウェルＷ１を形成し、半導体基板ＳＢ２の画素領域ＰＥＲおよび周辺回路領域ＣＲの第２主面にｐ型のウェルＷ２を形成する。当該イオン注入では、ｐ型の不純物（例えばＢ（ホウ素））を打ち込む。なお、本実施の形態では周辺回路領域ＣＲにｎチャネル型のトランジスタを形成することについて説明をするが、周辺回路領域ＣＲの図示していない領域には、ｐチャネル型のトランジスタも形成する。ｐチャネル型のトランジスタを形成する箇所では、ｎチャネル型のトランジスタを形成する際に半導体基板ＳＢ１、ＳＢ２に形成する不純物領域の導電型を異なる導電型とする。

続いて、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＢ１の画素領域ＰＥＲの主面にフォトダイオードＰＤ１を形成する。ここでは、半導体基板ＳＢ１の画素領域ＰＥＲの上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を例えばイオン注入法により打ち込むことでｎ型半導体領域ＮＲを形成し、半導体基板ＳＢ１の画素領域ＰＥＲの上面にｐ型の不純物（例えばＢ（ホウ素））を例えばイオン注入法により打ち込むことでｐ^＋型半導体領域ＰＲを形成する。ｐ^＋型半導体領域ＰＲの深さは、ｎ型半導体領域ＮＲよりも浅い。ｎ型半導体領域ＮＲの深さは、素子分離領域ＥＩ１よりも浅い。フォトダイオードＰＤ１は、主にｎ型半導体領域ＮＲからなり、ここでは、ｐ^＋型半導体領域ＰＲと、ｎ型半導体領域ＮＲの周囲の半導体基板ＳＢ１であるｐ型半導体領域とにより構成されている。すなわち、フォトダイオードＰＤ１は、ｎ型半導体領域およびｐ型半導体領域のＰＮ接合により構成されている。

半導体基板ＳＢ１の画素領域ＰＥＲでは、平面視において複数のフォトダイオードＰＤ１が並んで形成されており、各フォトダイオードＰＤ１は、素子分離領域ＥＩ１により規定された活性領域に形成されている。ここでは、半導体基板ＳＢ１の第１主面において複数のフォトダイオードＰＤ１が形成された領域のそれぞれが１つの画素ＰＥとなる。言い換えれば、１つの画素ＰＥは１つのフォトダイオードＰＤ１を有している。

続いて、半導体基板ＳＢ１上に転送トランジスタＴＸと、トランジスタＱ１と、転送トランジスタＴＸ、トランジスタＱ１およびフォトダイオードＰＤ１のそれぞれを覆う配線層とを形成する。本実施の形態の固体撮像素子の製造方法の主な特徴は、トランジスタおよび配線層の形成工程にはないため、ここでは当形成工程の具体的な説明を省略する。ｎチャネル型のＭＩＳＦＥＴである転送トランジスタＴＸは画素領域ＰＥＲに形成され、ｎチャネル型のＭＩＳＦＥＴであるトランジスタＱ１は周辺回路領域ＣＲに形成される。ｎ型半導体領域ＮＲは、転送トランジスタＴＸのソース領域を構成している。

転送トランジスタＴＸは半導体基板ＳＢ１の第１主面に形成された浮遊拡散容量部ＦＤおよび当該第１主面上のゲート電極ＧＴを有し、トランジスタＱ１は半導体基板ＳＢ１の第１主面に形成されたソース・ドレイン領域ＳＤおよび当該第１主面上のゲート電極Ｇ１を有している。トランジスタＱ１が形成された活性領域は、素子分離領域ＥＩ１により規定されている。配線層は、層間絶縁膜ＩＬ１と、層間絶縁膜ＩＬ１内のコンタクトプラグＣＰおよび配線Ｍ１を含んでいる。

また、画素領域ＰＥＲおいて、半導体基板ＳＢ２の第２主面近傍には、各画素の周辺トランジスタ、つまり、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタ（図示しない）を形成する。また、周辺回路領域ＣＲにおいて、半導体基板ＳＢ２の第２主面近傍には、トランジスタＱ２を形成する。

その後、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩ、選択トランジスタ（図示しない）およびトランジスタＱ２のそれぞれを覆う複数の配線層からなる積層配線層を形成する。半導体基板ＳＢ２上のリセットトランジスタＲＳＴは半導体基板ＳＢ２の第２主面に形成されたソース・ドレイン領域ＳＤおよび当該第２主面上のゲート電極ＧＲを有する。増幅トランジスタＡＭＩは半導体基板ＳＢ２の第２主面に形成されたソース・ドレイン領域ＳＤおよび当該第２主面上のゲート電極ＧＡを有する。選択トランジスタは、増幅トランジスタＡＭＩと同様の構造を有している。トランジスタＱ２は半導体基板ＳＢ２の第２主面に形成されたソース・ドレイン領域ＳＤおよび当該第２主面上のゲート電極Ｇ２を有している。各トランジスタが形成された活性領域は、素子分離領域ＥＩ２により規定されている。積層配線層は、層間絶縁膜ＩＬ２と、層間絶縁膜ＩＬ２内のコンタクトプラグＣＰ、配線Ｍ１、Ｍ２、Ｍ３およびビアを含んでいる。

層間絶縁膜ＩＬ１内の配線Ｍ１は、フォトダイオードＰＤ１、転送トランジスタＴＸおよびトランジスタＱ１などの素子に対し、コンタクトプラグＣＰを介して電気的に接続されている。層間絶縁膜ＩＬ２内の配線Ｍ１は、周辺トランジスタおよびトランジスタＱ２などの素子に対し、コンタクトプラグＣＰを介して電気的に接続されている。層間絶縁膜ＩＬ２内の配線Ｍ１、Ｍ２およびＭ３は、ビアを介して互いに電気的に接続されている、半導体基板ＳＢ１上の配線層の上面は層間絶縁膜ＩＬ１により構成され、半導体基板ＳＢ２上の積層配線層の上面は層間絶縁膜ＩＬ２により構成されている。層間絶縁膜ＩＬ２内の配線Ｍ３の直上には、配線Ｍ３に接続されたビアが形成されており、当該ビアの上面は、層間絶縁膜ＩＬ２の上部を構成する絶縁膜により覆われている。

続いて、層間絶縁膜ＩＬ２の上面に、複数の接続孔（凹部、溝）を形成し、それらの接続孔内を埋め込むプラグ（導電性接続部）ＰＧ２を、例えばいわゆるダマシン法により形成する。プラグＰＧ２は、例えば主にＣｕ（銅）からなる。当該接続孔は、例えばフォトリソグラフィ技術およびエッチング法により形成することができる。プラグＰＧ２は、例えば、当該接続孔上にＴａ（タンタル）などを含むバリア導体膜およびＣｕ（銅）からなるシード膜を順に積層した後、主導体膜である銅膜をめっき法により形成し、これにより接続孔内を完全に埋め込んだ後、層間絶縁膜ＩＬ２の上面上の金属膜を例えばＣＭＰ法により除去することで形成することができる。プラグＰＧ２の底面は、配線Ｍ３の上面に接続されたビアの上面に接続されている。ここでは、プラグＰＧ２を画素領域ＰＥＲおよび周辺回路領域ＣＲのそれぞれに形成する。上記ＣＭＰ法による金属膜の研磨工程により、プラグＰＧ２の上面と層間絶縁膜ＩＬ２の上面とは、略同一面において平坦化される。

次に、図５に示すように、第１半導体ウェハの主面側、つまり層間絶縁膜ＩＬ１の上面に支持基板ＳＳＡを貼り付ける。支持基板ＳＳＡは、支持基板ＳＳＡ上の配線層および半導体基板ＳＢ１を含む構造が変形することなどを防ぐ役割を有する。同様に、第２半導体ウェハの裏面、つまり半導体基板ＳＢ２の第２裏面に支持基板ＳＳＢを貼り付ける。支持基板ＳＳＡ、ＳＳＢのそれぞれは、例えばＳｉ（シリコン）基板からなる。続いて、半導体基板ＳＢ１、つまり第１半導体ウェハの上下を逆さまにする。つまり、半導体基板ＳＢ１の第１裏面を上向きにする。なお、半導体基板ＳＢ２が半導体ウェハの強度を保つために十分な厚さを有している場合には、半導体基板ＳＢ２に支持基板ＳＳＢを貼り付けなくてもよい。

次に、図６に示すように、半導体基板ＳＢ１の第１裏面を例えばＣＭＰ法で研磨（研削）する。これにより、第１裏面を後退させることで、素子分離領域ＥＩ１を露出させる。この工程により、基板Ｓ１（図３参照）は全て除去される。半導体基板ＳＢ１の第１裏面であるエピタキシャル層ＥＰ１の裏面は、素子分離領域ＥＩ１の上面まで後退し、半導体基板ＳＢ２の第２裏面であるエピタキシャル層ＥＰ２の裏面は、素子分離領域ＥＩ１の上面まで後退する。ここでは、ｎ型半導体領域ＮＲは第１裏面において露出しない。この研磨工程により、半導体基板ＳＢ１および素子分離領域ＥＩ１のそれぞれの膜厚は、例えば１５０〜３５０ｎｍ程度となる。なお、必要に応じて、半導体基板ＳＢ２の第２裏面をＣＭＰ法などにより研磨し、後退させてもよい。

次に、図７に示すように、例えばプラズマＣＶＤ法を用いて、第１半導体ウェハの裏面、つまり半導体基板ＳＢ１の第１裏面を覆う絶縁膜（酸化絶縁膜）ＩＦ１を形成（堆積）する。絶縁膜ＩＦ１は素子分離領域ＥＩ１の上面に接して素子分離領域ＥＩ１の当該上面を覆っている。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。

絶縁膜ＩＦ１の形成方法として、例えば熱酸化法を用いることが考えられるが、熱酸化法を用いた場合、既に形成した配線Ｍ１などが熱負荷を受けるため、ここでは半導体基板ＳＢ１の温度上昇が小さい成膜方法であるプラズマＣＶＤ法を用いて絶縁膜ＩＦ１を形成する。

次に、図８に示すように、フォトリソグラフィ技術およびエッチング法を用いて、第１半導体ウェハの裏面に、比較的深い接続孔（凹部、溝）を複数形成する。すなわち、絶縁膜ＩＦ１の上面から、半導体基板ＳＢ１を貫通し、配線Ｍ１の上面に達する接続孔を形成する。当該接続孔は、絶縁膜ＩＦ１、素子分離領域ＥＩ１と、層間絶縁膜ＩＬ１を構成するコンタクト層とを貫通している。当該接続孔と半導体基板ＳＢ１との間には素子分離領域ＥＩ１が介在しているため、半導体基板ＳＢ１は接続孔内で露出していない。接続孔の底面では、配線Ｍ１の上面が露出している。

続いて、上記複数の接続孔のそれぞれの内部を埋め込むプラグ（導電性接続部）ＰＧ１を、例えばいわゆるダマシン法により形成する。プラグＰＧ１は、例えば主にＣｕ（銅）からなる。プラグＰＧ１は、例えば、当該接続孔上にＴａ（タンタル）などを含むバリア導体膜およびＣｕ（銅）からなるシード膜を順に積層した後、主導体膜である銅膜をめっき法により形成し、これにより接続孔内を完全に埋め込んだ後、絶縁膜ＩＦ１の上面上の金属膜を例えばＣＭＰ法により除去することで形成することができる。プラグＰＧ１の底面は、配線Ｍ１の上面に接続される。ここでは、プラグＰＧ１を画素領域ＰＥＲおよび周辺回路領域ＣＲのそれぞれに形成する。上記ＣＭＰ法による金属膜の研磨工程により、プラグＰＧ１の上面と絶縁膜ＩＦ１の上面とは、略同一面において平坦化される。

なお、ここではプラグＰＧ１を配線Ｍ１に接続しているが、半導体基板ＳＢ１の下に複数の配線層が積層されている場合は、配線Ｍ１とは異なる高さの配線にプラグＰＧ１を接続してもよい。

次に、図９に示すように、第１半導体ウェハの裏面と第２半導体ウェハの主面とを接合する。つまり、図８に示す絶縁膜ＩＦ１の上面と、図８に示す層間絶縁膜ＩＬ２の上面とを貼り合わせて接合する。このとき、第１半導体ウェハの上下を再度逆さまにすることで、半導体基板ＳＢ１の第１主面は上方向を向く。これにより、半導体基板ＳＢ１の第１裏面と、半導体基板ＳＢ２の第２主面とが対向した状態で、第１半導体ウェハおよび第２半導体ウェハからなる積層ウェハを形成する。

ここでは、第１半導体ウェハの裏面において露出する絶縁膜ＩＦ１と第２半導体ウェハの主面において露出する層間絶縁膜ＩＬ２とを貼り合わせた後に、４００℃で熱処理を行うことで接合強度を高める。熱処理を行うと絶縁膜ＩＦ１および層間絶縁膜ＩＬ２のそれぞれの表面から水分が除去される脱離反応が起こる。これにより、例えばＳｉＯ（酸化シリコン）からなる絶縁膜ＩＦ１および層間絶縁膜ＩＬ２の相互間の境界で絶縁膜ＩＦ１と層間絶縁膜ＩＬ２とが酸素原子を共有する。よって、絶縁膜ＩＦ１と層間絶縁膜ＩＬ２とはそれら間の界面で共有結合するため、第１半導体ウェハと第２半導体ウェハとは強固に接合される。

また、当該接合工程では、酸化シリコン膜からなる絶縁膜ＩＦ１および層間絶縁膜ＩＬ２同士が接合すると共に、主にＣｕ（銅）からなるプラグＰＧ１、ＰＧ２のそれぞれが相互間で接合される。つまり、図８に示すプラグＰＧ１の上面と、プラグＰＧ２の上面とが互いに接合される。このように、本実施の形態の半導体ウェハ同士の接合工程では、酸化シリコン膜とＣｕプラグとが共に接合されるハイブリッド接合が行われる。

続いて、支持基板ＳＳＡを層間絶縁膜ＩＬ１の上面から剥がし取ることで除去する。

次に、図１０に示すように、パッド領域ＰＤＲの層間絶縁膜ＩＬ１上にパッドＰＤを形成し、続いて、層間絶縁膜ＩＬ１の上面およびパッドＰＤを覆うパッシベーション膜ＰＦを形成する。パッド領域ＰＤＲの層間絶縁膜ＩＬ１内には、図４を用いて説明した工程において、配線Ｍ１が形成されている。パッド領域ＰＤＲは、層間絶縁膜ＩＬ１上にボンディングパッドなどを形成する領域である。図では周辺回路領域ＣＲとパッド領域ＰＤＲとを別々に示しているが、パッド領域ＰＤＲは周辺回路領域ＣＲ内の一部と考えてもよい。

ここでは、パッド領域ＰＤＲにおいて、配線Ｍ１上の層間絶縁膜ＩＬ１を貫通するビアを形成した後、パッド領域ＰＤＲにおいて、当該ビアの上面に接続されたパッドＰＤを形成する。パッドＰＤは層間絶縁膜ＩＬ１上に形成された導体膜からなるパターンである。パッドＰＤは、層間絶縁膜ＩＬ１上に例えばスパッタリング法により形成した金属膜（例えばＡｌ（アルミニウム）膜）をフォトリソグラフィ技術およびエッチング法を用いて加工することで形成する。

一部のパッドＰＤの底面は、当該ビアを介して、第１半導体ウェハに形成されている配線Ｍ１および素子に電気的に接続されている。また、一部のパッドＰＤの底面は、当該ビア、配線Ｍ１、プラグＰＧ１およびＰＧ２を介して、第２半導体ウェハに形成されている配線Ｍ１および素子に電気的に接続されている。

パッシベーション膜ＰＦは、層間絶縁膜ＩＬ１上およびパッドＰＤ上に、例えば、ＣＶＤ法により酸化シリコン膜および窒化シリコン膜を順に積層することで形成することができる。パッシベーション膜ＰＦは、反射防止膜としても機能する。つまり、パッシベーション膜ＰＦは、半導体基板ＳＢ１の第１主面側からフォトダイオードＰＤ１に入射する光が、層間絶縁膜ＩＬ１上で反射することを防ぐ役割を有する。続いて、フォトリソグラフィ技術およびエッチング法を用いてパッシベーション膜ＰＦの一部を除去することで、パッドＰＤの上面の一部を露出させる。なお、この工程でパッシベーション膜ＰＦを開口した箇所は、図に示していない。露出したパッドＰＤは、例えば、ボンディングワイヤを接着させる対象であるボンディングパッドとして用いられる。

その後、図示は省略するが、各画素ＰＥのパッシベーション膜ＰＦの直上にマイクロレンズを形成してもよい。マイクロレンズは、例えば、パッシベーション膜ＰＦ上に形成した絶縁膜を、平面視において円形のパターンに加工した後、例えば当該絶縁膜を加熱することで当該膜の上面および側面からなる表面を丸め、これにより当該膜をレンズ状に加工することで形成する。

その後、第１半導体ウェハおよび第２半導体ウェハからなる積層ウェハをダイシングにより切削することで個片化し、これにより、複数の半導体チップのそれぞれである固体撮像素子を得る。以上の工程により、半導体基板ＳＢ１、ＳＢ２を含む本実施の形態の固体撮像素子が略完成する。

なお、図示はしていないが、図１０を用いて説明した工程では、パッドＰＤを形成する工程の前に、パッド領域ＰＤＲにおいて、層間絶縁膜ＩＬ１、半導体基板ＳＢ１および絶縁膜ＩＦ１を貫通し、層間絶縁膜ＩＬ２の途中深さまで達するＳｉ（シリコン）貫通電極（貫通ビア、上下チップ導電接続部、ＴＳＶ：Through Silicon Via）を形成してもよい。

Ｓｉ貫通電極を形成する際には、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１、半導体基板ＳＢ１および絶縁膜ＩＦ１を貫通し、層間絶縁膜ＩＬ２の途中深さまで達する貫通孔（接続孔）を形成する。これにより、当該貫通孔の底部において、層間絶縁膜ＩＬ２内の配線Ｍ３の上面を露出させる。その後、例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法などにより層間絶縁膜ＩＬ１上に堆積した後、ドライエッチングを行うことで、層間絶縁膜ＩＬ１の上面上の当該絶縁膜と、貫通孔の底面を覆う当該絶縁膜とを除去する。これにより、貫通孔の側面にのみ当該絶縁膜を残し、貫通孔の底部において、層間絶縁膜ＩＬ２内の配線Ｍ３の上面を露出させる。

続いて、例えばＴａ（タンタル）を含むバリア導体膜と、例えばＣｕ（銅）からなる薄いシード膜とを、貫通孔の側面および底面を覆うように形成した後、めっき法を用いて、シード膜上に、例えばＣｕ（銅）からなる主導体膜を形成し、これにより、貫通孔内を完全に埋め込む。その後、例えばＣＭＰ法により、層間絶縁膜ＩＬ１上の余分なバリア導体膜、シード膜および主導体膜を除去することで層間絶縁膜ＩＬ１の上面を露出させ、これにより、貫通孔に埋め込まれたバリア導体膜、シード膜および主導体膜からなるＳｉ貫通電極を形成する。

＜本実施の形態の効果＞
以下に、本実施の形態の固体撮像素子の製造方法の効果について、図３２に示す比較例を用いて説明する。図３２は、比較例の固体撮像素子の断面図である。

図３２に示す比較例の固体撮像素子は、半導体基板ＳＢ１、ＳＢ２を積層した構造を有し、１つの画素内に半導体基板ＳＢ１内のフォトダイオードＰＤ１と、半導体基板ＳＢ２内のフォトダイオードＰＤ２とを有するものである。ここで、半導体基板ＳＢ１の第１主面は下側を向いているため、半導体基板ＳＢ１の第１主面と半導体基板ＳＢ２の第２主面とが対向した状態で半導体基板ＳＢ１、ＳＢ２が積層されている。

図３２に示すように、半導体基板ＳＢ１の画素領域ＰＥＲの第１主面（下面）にはフォトダイオードＰＤ１が形成され、半導体基板ＳＢ２の画素領域ＰＥＲの第２主面（上面）にはフォトダイオードＰＤ２が形成されている。周辺回路領域ＣＲの第１主面近傍にはトランジスタＱ１が形成され、周辺回路領域ＣＲの第２主面近傍にはトランジスタＱ２が形成されている。半導体基板ＳＢ１の第１主面の下には、フォトダイオードＰＤ１およびトランジスタＱ１を覆う層間絶縁膜ＩＬ１を含む積層配線層が形成されている。半導体基板ＳＢ２の第２主面の上には、フォトダイオードＰＤ２およびトランジスタＱ２を覆う層間絶縁膜ＩＬ２を含む積層配線層が形成されている。半導体基板ＳＢ２の下面には支持基板ＳＳＢが貼り付けられており、半導体基板ＳＢ１は薄膜化されている。

層間絶縁膜ＩＬ１、ＩＬ２のそれぞれの内部には、配線Ｍ１、Ｍ２、Ｍ３、ビアおよびコンタクトプラグＣＰが形成されている。層間絶縁膜ＩＬ１の下面と層間絶縁膜ＩＬ２の上面とが接合されることにより、半導体基板ＳＢ１、ＳＢ２が積層されている。ここで、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２との界面と同一面に、２つの接続部（プラグ）が互いに接続される界面は存在しない。つまり、半導体基板ＳＢ１および層間絶縁膜ＩＬ１を含む第１積層体と、半導体基板ＳＢ２および層間絶縁膜ＩＬ２を含む第２積層体との接合は、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２との接合、つまり酸化シリコン膜同士の接合のみにより実現されている。

図示していないパッド領域（周辺回路領域）にはＳｉ貫通電極が半導体基板ＳＢ１および層間絶縁膜ＩＬ１を貫通し、層間絶縁膜ＩＬ２内の配線Ｍ１に接続されている。Ｓｉ貫通電極は層間絶縁膜ＩＬ１上のパッドに接続されている。Ｓｉ貫通電極は、当該パッドの底面に接続されたビアを介して、層間絶縁膜ＩＬ１内の配線Ｍ１、Ｍ２に電気的に接続されている。すなわち、半導体基板ＳＢ１の第１主面に近傍に形成された半導体素子と、半導体基板ＳＢ２の第２主面に近傍に形成された半導体素子とは、層間絶縁膜ＩＬ１、ＩＬ２のそれぞれの内部の配線Ｍ１、Ｍ２、ビアおよびコンタクトプラグＣＰと、Ｓｉ貫通電極およびパッドとを介して電気的に接続されている。

当該比較例の固体撮像素子において、例えば、フォトダイオードＰＤ１の感度性能を向上させるため、１つの画素ＰＥ内の平面視におけるフォトダイオードＰＤ１の占有面積を増大させる方法がある。そのために、各画素ＰＥに形成される周辺トランジスタの全てを半導体基板ＳＢ２の第２主面近傍に形成することが考えられる。その場合、フォトダイオードＰＤ１と周辺トランジスタは、パッド領域に形成されたＳｉ貫通電極を介して電気的に接続される。言い換えれば、Ｓｉ貫通電極を介さなければ、１つの画素ＰＥ内のフォトダイオードＰＤ１と周辺トランジスタとを電気的に接続することができない。

これは、半導体基板ＳＢ１を含む第１積層体と、半導体基板ＳＢ２を含む第２積層体との接合を、酸化シリコン膜同士の接合のみにより行い、半導体基板ＳＢ１側の素子等と半導体基板ＳＢ２側の素子等との電気的な接続をＳｉ貫通電極により行っているためである。Ｓｉ貫通電極は深さが深く、一定のアスペクト比を保って形成する必要があるため、コンタクトプラグＣＰおよびビアなどの接続部に比べて幅が非常に大きい。したがって、Ｓｉ貫通電極は、画素領域ＰＥＲにアレイ状に配置された各画素ＰＥ内の半導体基板ＳＢ１側の素子と半導体基板ＳＢ２側の素子とを電気的に接続するための接続部には不向きである。

よって、例えば上記のように１つの画素ＰＥ内において、半導体基板ＳＢ１に形成されたフォトダイオードＰＤ１と半導体基板ＳＢ２に形成された周辺トランジスタとをＳｉ貫通電極により接続しようとすると、固体撮像素子の面積が増大する問題が生じる。これは、各画素ＰＥのフォトダイオードＰＤ１と周辺トランジスタとを接続するＳｉ貫通電極を、画素ＰＥの数に応じて多数形成する必要があるためである。

フォトダイオードＰＤ１に接続された転送トランジスタと周辺トランジスタとの間の電流経路は、撮像により得られた電荷を一時的に蓄える浮遊拡散容量部として用いられるが、上記の比較例では、当該電流回路がＳｉ貫通電極を含むため、非常に長くなり、固体撮像素子の消費電力の増大およびノイズの増大などが起きる。また、各画素ＰＥのそれぞれの当該電流経路の長さを一定に保つことが困難であるため、画素ＰＥによって浮遊拡散容量部の容量がばらつき、固体撮像素子の性能が低下する問題が生じる。

画素ＰＥによって浮遊拡散容量部の容量がばらつくことを防ぐため、各画素ＰＥにＳｉ貫通電極を形成することも考えられるが、その場合各画素ＰＥにおけるフォトダイオードＰＤ１、ＰＤ２の画素ＰＥ内での占有面積が著しく減少し、固体撮像素子の感度性能が低下する。すなわち、比較例の固体撮像素子では、積層した半導体基板ＳＢ１、ＳＢ２の相互間において、微細な導電性接続部による電気的な接続を行うことができない問題がある。

また、比較例では、半導体基板ＳＢ１、ＳＢ２のそれぞれの主面側同士を接続する技術により半導体基板ＳＢ１、ＳＢ２を積層している。すなわち、酸化シリコン膜同士の接合は容易であるため、比較例では、層間絶縁膜ＩＬ１、ＩＬ２同士を接合している。しかし、半導体基板の主面側同士を接続する技術のみでは、３つ以上の半導体基板を積層することができない。比較例では、半導体基板ＳＢ１、ＳＢ２のそれぞれの裏面が酸化シリコン膜により覆われていないため、半導体基板ＳＢ１、ＳＢ２のいずれかの裏面を他の半導体基板の主面側に形成された層間絶縁膜などに接合することは困難である。

シリコン基板と、当該シリコン基板上にＢＯＸ（Buried Oxide、層埋込酸化）膜を介して形成されたシリコン層とからなるＳＯＩ（Silicon On Insulator）基板を用いた場合、当該シリコン層上半導体素子および配線層を形成した後、当該シリコン基板を除去すれば、シリコン層の裏面側にＢＯＸ膜の底面が露出する。したがって、当該ＢＯＸの底面と、他の半導体基板上の層間絶縁膜などの上面とを接合することが考えられる。この場合、半導体基板の裏面側と他の半導体基板の主面側とを接合することができるが、ＳＯＩ基板を用いると、固体撮像素子の製造コストが増大する問題が生じる。

これに対し、本実施の形態の固体撮像素子は、図１に示すように、半導体基板ＳＢ１の第１裏面側の絶縁膜ＩＦ１と、半導体基板ＳＢ２の第２主面側の層間絶縁膜ＩＬ２とを接合している。ここで、各画素ＰＥにおいて、半導体基板ＳＢ１に形成された素子と、半導体基板ＳＢ２に形成された素子とは、Ｓｉ貫通電極ではなく、絶縁膜ＩＦ１の下面の接続孔内に埋め込まれたプラグＰＧ１と、層間絶縁膜ＩＬ２の上面の接続孔内に埋め込まれたプラグＰＧ２とを互いに接合することで形成された電流経路により電気的に接続されている。このため、Ｓｉ貫通電極を用いなくても画素ＰＥ内で半導体基板ＳＢ１側の素子等と半導体基板ＳＢ２側の素子等とを電気的に接続することができる。同様に、周辺回路領域ＣＲにもプラグＰＧ１、ＰＧ２を形成することで、半導体基板ＳＢ１側の素子等と半導体基板ＳＢ２側の素子等とを、Ｓｉ貫通電極よりも微細な接続部により電気的に接続することができる。

プラグＰＧ１は、Ｓｉ貫通電極と異なり、層間絶縁膜ＩＬ２内の配線およびビアに達していない。言い換えれば、プラグＰＧ１は、層間絶縁膜ＩＬ２内の配線およびビアのうち、最も半導体基板ＳＢ１側に近い配線Ｍ３およびビアに対し、半導体基板ＳＢ１側に離間している。プラグＰＧ２は、Ｓｉ貫通電極と異なり、層間絶縁膜ＩＬ１内のコンタクトプラグＣＰ、配線およびビアに達していない。言い換えれば、プラグＰＧ２は、層間絶縁膜ＩＬ１内のコンタクトプラグＣＰ、配線およびビアのうち、最も半導体基板ＳＢ２側に近いコンタクトプラグＣＰ、配線Ｍ１およびビアに対し、半導体基板ＳＢ２側に離間している。すなわち、プラグＰＧ１は層間絶縁膜ＩＬ２よりも上（半導体基板ＳＢ１側）に位置し、プラグＰＧ２は絶縁膜ＩＦ１よりも下（半導体基板ＳＢ２側）に位置している。

本実施の形態では、酸化シリコンを含む絶縁膜同士と、プラグ（ボンディングパッド）同士とを共に接合させるハイブリッド接合技術を用いることで、上記のような基板間の電気的な接続を実現している。ここではＳＯＩ基板を用いる必要がないため、固体撮像素子の製造コストが増大することを防ぐことができる。

また、１つの基板を含む第１積層体と、他の１つの基板を含む第２積層体とを接合する場合、接合面においてそれぞれの積層体表面に酸化シリコン膜およびプラグ（ボンディングパッド）が共に存在していることが考えられる。ここで、各積層体の表面の酸化シリコン膜同士のみが接合する場合と、各積層体の表面のプラグ同士のみが接合する場合とのそれぞれでは、積層体同士の接合強度が低くなる虞がある。これに対し、本実施の形態の固体撮像素子では、酸化シリコン膜からなる絶縁膜ＩＦ１および層間絶縁膜ＩＬ２同士が接合すると共に、主にＣｕ（銅）からなるプラグＰＧ１、ＰＧ２のそれぞれが相互間で接合されている。つまり、半導体基板ＳＢ１、プラグＰＧ１、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１を含む第１積層体と、半導体基板ＳＢ２、プラグＰＧ２および層間絶縁膜ＩＬ２を含む第１積層体との接合面では、絶縁膜ＩＦ１と層間絶縁膜ＩＬ２とが互いに接続し、且つ、プラグＰＧ１、ＰＧ２が互いに接続されている。これにより、積層体同士の接合強度を高めることができる。

プラグＰＧ１は絶縁膜ＩＦ１、半導体基板ＳＢ１およびコンタクト層のみを貫通する接続部であり、プラグＰＧ２は層間絶縁膜ＩＬ２の最上部の絶縁膜のみを貫通する接続部である。よって、プラグＰＧ１、ＰＧ２のそれぞれは、Ｓｉ貫通電極に比べて深さが浅い。このため、プラグＰＧ１、ＰＧ２のそれぞれは、Ｓｉ貫通電極に比べて小さい幅で形成することができる。したがって、Ｓｉ貫通電極に比べて微細な接続部により、画素ＰＥ内において半導体基板ＳＢ１側の素子等と半導体基板ＳＢ２側の素子等とを電気的に接続することができる。これにより、画素ＰＥ内で半導体基板ＳＢ１側の素子等と半導体基板ＳＢ２側の素子等とを電気的に接続する電流経路を短くすることができる。よって、固体撮像素子の消費電力およびノイズを低減することができる。また、基板間の電流経路を短くすることで、固体撮像素子のレイアウトの自由度を向上させることができる。

また、固体撮像素子の動作時には、フォトダイオードＰＤ１に光電変換により生じた電荷を、転送トランジスタＴＸのドレイン領域、リセットトランジスタＲＳＴのソース領域およびゲート電極ＧＡを互いに接続する電流経路である容量部（浮遊拡散容量部）に蓄える。本実施の形態では、半導体基板ＳＢ１の第１主面近傍に形成された転送トランジスタＴＸのドレイン領域と、半導体基板ＳＢ２の第２主面近傍に形成されたリセットトランジスタＲＳＴのソース領域およびゲート電極ＧＡとを、各画素ＰＥ内のプラグＰＧ１、ＰＧ２を介して接続している。よって、各画素ＰＥにおいて、浮遊拡散容量部である電流経路の長さを統一することができるため、浮遊拡散容量部の容量がばらつくことを防ぐことができる。よって、固体撮像素子の性能を向上させることができる。

また、各画素ＰＥにおいて、浮遊拡散容量部である電流経路の長さを統一することができるため、ノイズの大きさがばらつくことを防ぐことができる。つまり、所定の画素ＰＥで生じるノイズが、他の画素ＰＥで生じるノイズより過度に大きくなることを防ぐことができる。

また、ここでは、各画素ＰＥの半導体基板ＳＢ１にフォトダイオードＰＤ１および転送トランジスタＴＸを形成し、当該転送トランジスタＴＸに接続された周辺トランジスタを全て半導体基板ＳＢ２に形成している。このため、１つの半導体基板の各画素にフォトダイオードおよび周辺トランジスタを形成する場合に比べ、各画素ＰＥ内での平面視におけるフォトダイオードＰＤ１の占有面積を増大させることができる。したがって、固体撮像素子の感度性能を向上させることができる。

また、周辺トランジスタを半導体基板ＳＢ２側に形成することで、半導体基板ＳＢ１上の層間絶縁膜ＩＬ１内に形成する配線数を減らすことができる。よって、層間絶縁膜ＩＬ１内の配線層の積層数を低減することができるため、層間絶縁膜ＩＬ１を薄膜化することができる。その結果、フォトダイオードＰＤ１に照射される光が、層間絶縁膜ＩＬ１の厚さに起因して減衰することを防ぐことができる。また、上層の配線により光の遮蔽（けられ）が起こり、フォトダイオードＰＤ１の受光量が低下することを防ぐことができる。このため、固体撮像素子の感度性能を向上させることができる。

また、ここでは素子分離領域ＥＩ１を貫通するプラグＰＧ１を形成しているため、プラグＰＧ１と半導体基板ＳＢ１とは互いに絶縁されている。よって、プラグＰＧ１と半導体基板ＳＢ１とが短絡すること、および、プラグＰＧ１を流れる電流などの影響により、フォトダイオードＰＤ１から得られる信号にノイズが生じることを防ぐことができる。

また、積層した半導体基板ＳＢ１、ＳＢ２の相互間の電気的な接続を微細なプラグＰＧ１、ＰＧ２により行うことができるため、固体撮像素子を微細化することができる。また、本実施の形態のように、半導体基板ＳＢ１の第１裏面側と半導体基板ＳＢ２の第２主面側とを接合する技術を用いれば、半導体基板を３つ以上積層することもできる。なお、半導体基板を３つ以上積層することについては、実施の形態２において後述する。

＜変形例１＞
図１１に、本実施の形態の変形例１である固体撮像素子の断面図を示す。図１１は、図１に対応する箇所の断面図である。ここでは、素子に接続されるコンタクトプラグよりも深く、素子分離領域を貫通するプラグを第１半導体基板上の配線の直下に形成し、第１半導体基板の第１裏面側に形成するプラグの深さを縮小することについて説明する。

図１１に示すように、本変形例の固体撮像素子の構造は、図１に示す構造とほぼ同様である。ただし、図１１ではプラグＰＧ１の深さが小さく、プラグＰＧ１と半導体基板ＳＢ１上の配線Ｍ１との間に、素子分離領域ＥＩ１を貫通するプラグ（導電性接続部）ＤＰが形成されている点で、図１に示す構造とは異なる。プラグＤＰは配線Ｍ１の底面に接続されており、コンタクトプラグＣＰと同様の材料により構成されている。プラグＤＰは、コンタクトプラグＣＰよりも深く形成されており、層間絶縁膜ＩＬ１を構成するコンタクト層と、素子分離領域ＥＩ１とを貫通して形成されている。

プラグＰＧ１は、絶縁膜ＩＦ１の底面に形成された溝内を埋め込んで形成されており、絶縁膜ＩＦ１を貫通している。図１１に示すプラグＰＧ１の絶縁膜ＩＦ１の底面（下面）から上方向に向かう深さは、図１に示すプラグＰＧ１の深さよりも小さい。例えば、図１１に示すプラグＰＧ１は、絶縁膜ＩＦ１の底面から、半導体基板ＳＢ１を貫通する素子分離領域ＥＩ１の底面（下面）に渡って形成されている。プラグＰＧ１の上面は、素子分離領域ＥＩ１の底面近傍において、プラグＤＰの底面に接続されている。

すなわち、層間絶縁膜ＩＬ１内の配線Ｍ１と、層間絶縁膜ＩＬ２内の配線Ｍ３とは、プラグＤＰ、ＰＧ１、ＰＧ２およびビアを介して電気的に接続されている。なお、プラグＤＰの下面の位置は、素子分離領域ＥＩ１の最下面より高い箇所に位置していてもよい。その場合、プラグＰＧ１の上端は、素子分離領域ＥＩ１の途中深さまで達する。また、プラグＰＧ１の一部が、プラグＤＰの側面の下端を覆っていてもよい。

次に、本変形例の固体撮像素子の製造工程について、図１２〜図１４を用いて説明する。図１２〜図１３は、本変形例の固体撮像素子の製造工程中の断面図である。

まず、図３を用いて説明した工程を行った後、図４を用いて説明したように、フォトダイオードＰＤ１、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩ、トランジスタＱ１およびＱ２などの半導体素子を形成する。続いて、図１２に示すように、半導体基板ＳＢ１上に、層間絶縁膜ＩＬ１を構成するコンタクト層を形成した後、当該コンタクト層を貫通するコンタクトプラグＣＰおよびプラグＤＰを形成する。

ここでは、例えば、コンタクトプラグＣＰを埋め込むための接続孔をコンタクト層に開口した後、プラグＤＰを埋め込むための接続孔を、コンタクト層および素子分離領域ＥＩ１を貫通するように形成する。その後、それらの接続孔内に、例えば主にＣｕ（銅）からなる導電部材を埋め込むことで、コンタクトプラグＣＰおよびプラグＤＰを形成することができる。なお、プラグＤＰは素子分離領域ＥＩ１を貫通せず、素子分離領域ＥＩ１の途中深さまで達する深さで形成してもよい。また、半導体基板ＳＢ２上には、コンタクト層である層間絶縁膜ＩＬ２と、コンタクト層を貫通するコンタクトプラグＣＰとを形成する。

次に、図１３に示すように、図４を用いて説明した工程を行うことで、コンタクト層上、プラグＤＰ上およびコンタクトプラグＣＰ上に、層間絶縁膜ＩＬ１を含む配線層を形成する。また、半導体基板ＳＢ２上には、層間絶縁膜ＩＬ２およびプラグＰＧ２を含む積層配線層を形成する。ここでは、プラグＤＰおよびコンタクトプラグＣＰのそれぞれの上面に接続された配線Ｍ１を形成する。

次に、図１４に示すように、図５〜図７を用いて説明した工程を行い、その後、図８を用いて説明したように、プラグＰＧ１を形成する。ただし、図８を用いて説明した工程とは異なり、プラグＰＧ１は浅く形成する。すなわち、ここではプラグＰＧ１を、絶縁膜ＩＦ１の上面から、例えば素子分離領域ＥＩ１の上面に渡って形成する。これにより、プラグＰＧ１の下面は、プラグＤＰの上面に接続される。なお、プラグＤＰが縦方向において素子分離領域ＥＩ１の途中深さで終端している場合は、プラグＰＧ１を埋め込む接続孔を形成する工程において、素子分離領域ＥＩ１の上面の位置をエッチング法により除去することで、当該接続孔の底面にプラグＤＰの上面を露出させる。その後、当該接続孔内に導電膜を埋め込むことで、プラグＤＰの上面に接続されたプラグＰＧ１を形成することができる。

その後の工程は、図９および図１０を用いて説明した工程と同様に行い、これにより図１１に示す本変形例の固体撮像素子が完成する。

本変形例では、図１〜１０を用いて説明した実施の形態と同様の効果を得ることができる。

また、本変形例では、半導体基板ＳＢ１上のコンタクトプラグＣＰを形成する際、素子分離領域ＥＩ１内に達するプラグＤＰを形成している。このため、配線Ｍ１に達するプラグＰＧ１を形成する場合に比べ、半導体基板ＳＢ１の第１裏面側から形成するプラグＰＧ１の深さを小さく抑えることができる。深さが小さいプラグＰＧ１は、より深い接続孔内に埋め込まれたプラグを形成する場合に比べ、容易に形成することができる。また、浅い接続孔内に埋め込まれたプラグＰＧ１は、より深い接続孔内に形成されるプラグに比べ、幅を縮小することができる。よって、固体撮像素子の微細化が可能となる。

＜変形例２＞
図１５に、本実施の形態の変形例２である固体撮像素子の断面図を示す。図１５は、図１に対応する箇所の断面図である。ここでは、第１半導体基板を厚く形成することで感度性能を向上させ、第１半導体基板上の配線と、第１半導体基板の第１裏面側のプラグ（ボンディングパッド）とを、ＤＴＩ（Deep Trench Isolation）内のプラグにより接続することについて説明する。なお、図１５〜図１８では、半導体基板ＳＢ２より大きい膜厚を有する半導体基板ＳＢ１を示しているが、半導体基板ＳＢ２の膜厚は半導体基板ＳＢ１の膜厚以上の大きさを有していてもよい。

図１５に示すように、本変形例の固体撮像素子の構造は、半導体基板ＳＢ１の厚さが素子分離領域ＥＩ１の厚さに比べて大きい点と、半導体基板ＳＢ１上の配線Ｍ１の下面とプラグＰＧ１との間に、側面を絶縁膜ＩＦ２により保護された深いプラグＤＴＰが形成されている点とにおいて、図１に示す構造と異なっており、その他の構造は、図１に示す構造とほぼ同様である。図１５では画素領域ＰＥＲに素子分離領域ＥＩ１を示していないが、素子分離領域ＥＩ１は形成されていてもよい。

本変形例では、図１〜１０を用いて説明した実施の形態と同様の効果を得ることができる。

また、半導体基板ＳＢ１の厚さは、例えば数十μｍである。本変形例では、半導体基板ＳＢ１の厚さを大きく維持することで、半導体基板ＳＢ１に照射された光が光電変換される領域を増大させることができる。したがって、撮像時にフォトダイオードＰＤ１に蓄積される電荷量を増大させることができるため、固体撮像素子の感度性能を向上させることができる。ここで、ｎ型半導体領域ＮＲの深さは、図１に示すｎ型半導体領域ＮＲの深さより大きくてもよい。

このような大きい膜厚を有する半導体基板ＳＢ１を用い、且つ半導体基板ＳＢ１上の配線Ｍ１とプラグＰＧ１とを電気的に接続するため、深い絶縁部（ＤＴＩ）内に埋め込まれたプラグ（導電性接続部）ＤＴＰを形成している。すなわち、当該配線Ｍ１の下の層間絶縁膜ＩＬ１を構成するコンタクト層および半導体基板ＳＢ１を貫通して、プラグＰＧ１の上面に達する溝（接続孔）ＤＴが形成されており、溝ＤＴ内には、溝ＤＴの側面を覆う絶縁膜ＩＦ２を介してプラグＤＴＰが完全に埋め込まれている。

プラグＤＴＰの深さはコンタクトプラグＣＰよりも深い。プラグＤＴＰの上面は配線Ｍ１の底面に接続され、プラグＤＴＰの下面はプラグＰＧ１の上面に接続されている。すなわち、プラグＤＴＰの下面は、半導体基板ＳＢ１と絶縁膜ＩＦ１との界面とほぼ同じ高さに位置する。絶縁膜ＩＦ２は、例えば酸化シリコン膜からなり、プラグＤＴＰは、例えばＷ（タングステン）からなる。絶縁膜ＩＦ２は、プラグＤＴＰと層間絶縁膜ＩＬ１との間にも介在している。

このように、比較的深いプラグＤＴＰを各画素ＰＥに形成することで、半導体基板ＳＢ１の膜厚が大きい場合でも、半導体基板ＳＢ１側の素子等と半導体基板ＳＢ２側の素子等とを電気的に接続することができる。ここでは、プラグＤＴＰが素子分離領域ＥＩ１を貫通していない構造について説明したが、プラグＤＴＰは素子分離領域ＥＩ１を貫通していてもよい。プラグＤＴＰが素子分離領域ＥＩ１を貫通していなくても、プラグＤＴＰと半導体基板ＳＢ１との間は絶縁膜ＩＦ２により絶縁されているため、プラグＤＴＰと半導体基板ＳＢ１とが短絡することを防ぐことができる。

また、ここでは図１１〜図１４を用いて説明したプラグＰＧ１と同様に浅いプラグＰＧ１を形成している。よって、本実施の形態の前記変形例１と同様に、プラグＰＧ１を比較的小さい幅で形成することが可能である。

次に、本変形例の固体撮像素子の製造工程について、図１６〜図１８を用いて説明する。図１６〜図１８は、本変形例の固体撮像素子の製造工程中の断面図である。

まず、図３を用いて説明した工程を行った後、図４を用いて説明したように、フォトダイオードＰＤ１、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩ、トランジスタＱ１およびＱ２などの半導体素子を形成する。続いて、図１６に示すように、半導体基板ＳＢ１上に、層間絶縁膜ＩＬ１を構成するコンタクト層を形成した後、当該コンタクト層を貫通するコンタクトプラグＣＰを形成する。

続いて、フォトリソグラフィ技術およびエッチング法を用いて、半導体基板ＳＢ１の途中深さまで達する深い溝ＤＴを形成する。溝ＤＴは、素子分離領域ＥＩ１の底面よりも深い位置まで達しており、数十μｍ程度の深さを有する。続いて、例えばＣＶＤ法を用いて、溝ＤＴ内を含む層間絶縁膜ＩＬ１上に絶縁膜ＩＦ２を形成する。その後、ドライエッチングを行うことで、層間絶縁膜ＩＬ１上の絶縁膜ＩＦ２と、溝ＤＴの底部の絶縁膜ＩＦ２とを除去する。このドライエッチングにより、溝ＤＴの底面は露出しても露出しなくてもよい。

続いて、スパッタリング法を用いて、溝ＤＴ内を例えばＷ（タングステン）からなる導体膜により完全に埋め込む。なお、当該導体膜を形成する前に、例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）などからなるバリア導体膜を、絶縁膜ＩＦ２の表面を覆うように形成してもよい。当該導体膜の形成後、例えばＣＭＰ法を用いて、層間絶縁膜ＩＬ１上の上記バリア導体膜および上記導体膜を除去し、層間絶縁膜ＩＬ１の上面を露出させる。これにより、溝ＤＴ内に、絶縁膜ＩＦ２を介して、上記バリア導体膜および上記導体膜からなるプラグＤＴＰを形成する。

次に、図１７に示すように、図４を用いて説明した工程を行うことで、コンタクト層、コンタクトプラグＣＰおよびプラグＤＴＰを覆い、層間絶縁膜ＩＬ１を含む配線層を形成する。ここでは、プラグＤＴＰおよびコンタクトプラグＣＰのそれぞれに接続された配線Ｍ１を形成する。また、半導体基板ＳＢ２上には、層間絶縁膜ＩＬ２およびプラグＰＧ２を含む積層配線層を形成する。

続いて、半導体基板ＳＢ１を上下逆さまにした後、半導体基板ＳＢ１の第１裏面を例えばＣＭＰ法により研磨する。ここでの研磨による第１裏面の後退量（研磨量）は、図６を用いて説明した半導体基板ＳＢ１の第１裏面の研磨量よりも小さい。これにより、半導体基板ＳＢ１の厚さは数十μｍとなる。当該研磨工程により、第１裏面と略同一面内でプラグＤＴＰの上面が露出する。

次に、図１８に示すように、図７を用いて説明した工程を行い、その後、図８を用いて説明したように、プラグＰＧ１を形成する。ただし、プラグＰＧ１は図１４を用いて説明した工程と同様に浅く形成する。これにより、下面がプラグＤＴＰの上面に接続されたプラグＰＧ１を形成する。

その後の工程は、図９および図１０を用いて説明した工程と同様に行い、これにより図１５に示す本変形例の固体撮像素子が完成する。

本変形例の固体撮像素子の製造工程では、図１５を用いて説明した効果を得ることができる。

＜変形例３＞
図１９に、本実施の形態の変形例３である固体撮像素子の断面図を示す。図１９は、図１に対応する箇所の断面図である。ここでは、図１５〜図１８を用いて説明した本実施の形態の前記変形例２の固体撮像素子と同様に、深い絶縁部（ＤＴＩ）内のプラグを介して第１の半導体基板と第２の半導体基板とを接続する場合において、当該深い溝の側面である第１半導体基板にｐ型半導体領域からなる保護層を形成する場合について説明する。

図１９に示すように、本変形例の固体撮像素子の構造は、図１５に示す構造とほぼ同様である。ただし、図１９では、溝ＤＴの側面の半導体基板ＳＢ１にｐ型の不純物（例えばＢ（ホウ素））が導入されている点で、図１５に示す構造とは異なる。すなわち、例えば酸化シリコン膜からなる絶縁膜ＩＦ２と接する半導体基板ＳＢ１には、ｐ型半導体領域ＰＲ１が形成されている。

次に、本変形例の固体撮像素子の製造工程について、図２０〜図２１を用いて説明する。図２０〜図２１は、本変形例の固体撮像素子の製造工程中の断面図である。

まず、図３を用いて説明した工程を行った後、図４を用いて説明したように、フォトダイオードＰＤ１、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩ、トランジスタＱ１およびＱ２などの半導体素子を形成する。続いて、図２０に示すように、半導体基板ＳＢ１上に、層間絶縁膜ＩＬ１を構成するコンタクト層を形成した後、当該コンタクト層を貫通するコンタクトプラグＣＰを形成する。

続いて、フォトリソグラフィ技術およびエッチング法を用いて、半導体基板ＳＢ１の途中深さまで達する深い溝ＤＴを形成する。続いて、例えばイオン注入法を用いて、溝ＤＴの側面にｐ型の不純物（例えばＢ（ホウ素））を打ち込む。これにより、溝ＤＴの側面にはｐ型半導体領域ＰＲ１が形成される。ここでは、溝ＤＴの底面にもｐ型半導体領域ＰＲ１が形成される。続いて、図１６を用いて説明した工程と同様にして、溝ＤＴ内に絶縁膜ＩＦ２を介してプラグＤＴＰを形成する。

次に、図２１に示すように、図１７および図１８を用いて説明した工程を行うことで、層間絶縁膜ＩＬ１を含む配線層、絶縁膜ＩＦ１およびプラグＰＧ１を形成する。また、半導体基板ＳＢ２上には、層間絶縁膜ＩＬ２およびプラグＰＧ２を含む積層配線層を形成する。

その後の工程は、図９および図１０を用いて説明した工程と同様に行い、これにより図１９に示す本変形例の固体撮像素子が完成する。

本変形例では、溝ＤＴの側面に保護層としてｐ型半導体領域ＰＲ１を形成することで、半導体基板ＳＢ１内に生じた電荷がプラグＤＴＰ側に移動することを防ぐことができ、プラグＤＴＰ内の電流がフォトダイオードＰＤ１に影響を与えることができる。その結果、固体撮像素子の感度性能の低下を防ぐことができ、ノイズの発生を抑えることができる。

また、フォトダイオードを有するシリコン層内では、当該シリコン層と絶縁膜とが接する界面において電子が発生し易く、この電子の存在により、暗電流が発生する問題がある。暗電流とは、固体撮像素子の画素領域のうち、光が照射されていない画素において当該電子が生じることにより発生する電流である。このため、暗電流が発生すると固体撮像素子の撮像性能が低下する。

本変形例の固体撮像素子では、半導体基板ＳＢ１と絶縁膜ＩＦ２との界面で生じる電子を、ｐ型半導体領域ＰＲ１内の正孔により捕獲、消滅させることができる。よって、暗電流の発生を防ぐことができるため、固体撮像素子の性能を向上させることができる。

＜変形例４＞
図２２に、本実施の形態の変形例４である固体撮像素子の断面図を示す。図２２は、図１に対応する箇所の断面図である。また、図２３に、本変形例の固体撮像素子の各画素の等価回路図を示す。ここでは、図１９〜図２１を用いて説明した本実施の形態の前記変形例３の固体撮像素子とほぼ同様の構造を有する固体撮像素子であって、グローバルシャッター機能を有する固体撮像素子について説明する。

図２２に示すように、本変形例の固体撮像素子の構造は、図１９に示す構造とほぼ同様である。ただし、本変形例の固体撮像素子はグローバルシャッター機能を有している。固体撮像素子を用いた撮像方式には、ローリングシャッターを用いた方法と、グローバルシャッターを用いた方法とがある。

ローリングシャッターは、ライン露光順次読み出しとも呼ばれ、固体撮像素子の画素領域に行列状に並ぶ複数の画素のうち、１行または複数行の画素を１ブロックとして、各ブロック毎に順に画像を撮像し、各ブロックで得られた画像を合わせて１つの画像を得る方式である。撮像は全てのブロックで同時に行われるのではなく、各ブロックが時間差で撮像を行う。このため、撮像対象が動いている場合には、撮像により得られた画像内の当該撮像対象の形が歪む場合がある。

これに対し、グローバルシャッターは、同時露光一括読み出しとも呼ばれ、画素領域内の全ての画素で同時に撮像を行う方式である。このため、動く撮像対象を撮像しても、ローリングシャッター方式のように、画像内において撮像対象が歪むことを防ぐことができる。

図２３に示すように、本変形例の固体撮像素子の画素は、図２に示す画素と異なり、フォトダイオードＰＤ１とリセットトランジスタＲＳＴおよび増幅トランジスタＡＭＩとの間に、互いに直列に接続された２つの転送トランジスタＴＸ１、ＴＸ２を有している。言い換えれば、フォトダイオードＰＤ１のカソードには、順に転送トランジスタＴＸ１、ＴＸ２が直列に接続されている。つまり、フォトダイオードＰＤ１にソース領域が接続された転送トランジスタＴＸ１のドレイン領域ＤＲ（図２２参照）は、転送トランジスタＴＸ２のソース領域に接続されており、転送トランジスタＴＸ２のドレイン領域である浮遊拡散容量部ＦＤは、リセットトランジスタＲＳＴのソース電極および増幅トランジスタＡＭＩのゲート電極に接続されている。

また、転送トランジスタＴＸ１のドレイン領域（ドレイン電極）ＤＲおよび転送トランジスタＴＸ２のソース領域（ソース電極）は、容量素子ＣＰ１の電極の１つに接続され、転送トランジスタＴＸ２のドレイン領域（ドレイン電極）である浮遊拡散容量部ＦＤ、リセットトランジスタＲＳＴのソース電極および増幅トランジスタＡＭＩのゲート電極は、容量素子ＣＰ２の電極の１つに接続されている。容量素子（キャパシタ）ＣＰ１、ＣＰ２のそれぞれには、マイナス側電源電位Ｖｓｓである接地電位が印加されている。すなわち、転送トランジスタＴＸ２のドレイン領域、容量素子ＣＰ２、リセットトランジスタＲＳＴのソース電極および増幅トランジスタＡＭＩのゲート電極を結ぶ電流経路が、浮遊拡散容量部ＦＤとして用いられる。記憶ノード（メモリ部）である容量素子ＣＰ１は、撮像によりフォトダイオードＰＤ１で得られた電荷を一時的に保持するための素子である。

図２２に示すように、フォトダイオードＰＤ１は、半導体基板ＳＢ１の第１主面近傍に形成された転送トランジスタＴＸ１に接続されている。また、半導体基板ＳＢ２の第２主面近傍には、リセットトランジスタＲＳＴと、リセットトランジスタＲＳＴと同様の構造を有する転送トランジスタＴＸ２とが形成されている。転送トランジスタＴＸ２を構成するソース・ドレイン領域ＳＤのうち、ドレイン領域（浮遊拡散容量部ＦＤ）は、リセットトランジスタＲＳＴのソース領域と一体となっている。ｎチャネル型の電界効果トランジスタである転送トランジスタＴＸ２は、半導体基板ＳＢ２上にゲート絶縁膜を介して形成されたゲート電極ＧＴを有している。なお、図は画素ＰＥ内に形成された増幅トランジスタおよび選択トランジスタを示していない。

転送トランジスタＴＸ１のドレイン領域ＤＲは、半導体基板ＳＢ１上のコンタクトプラグＣＰおよび配線Ｍ１と、プラグＤＴＰ、ＰＧ１およびＰＧ２とを介して、半導体基板ＳＢ２側に電気的に接続されている。図示はしていないが、ドレイン領域ＤＲと転送トランジスタＴＸ２のソース領域との間の電流経路には、容量素子ＣＰ１（図２３参照）が接続されており、容量素子ＣＰ１は、例えば半導体基板ＳＢ２の主面近傍または層間絶縁膜ＩＬ２内に形成されている。また、図示はしていないが、転送トランジスタＴＸ２とリセットトランジスタＲＳＴとが共有するソース・ドレイン領域ＳＤ（浮遊拡散容量部ＦＤ）には、容量素子ＣＰ２（図２３参照）が接続されており、容量素子ＣＰ２は、例えば半導体基板ＳＢ２の主面近傍または層間絶縁膜ＩＬ２内に形成されている。

半導体基板ＳＢ２に容量素子ＣＰ１、ＣＰ２が形成される場合、容量素子ＣＰ１、ＣＰ２は、半導体基板ＳＢ２の第２主面にｐ型またはｎ型の不純物が導入されて形成された拡散領域（半導体領域）により構成される拡散領域であることが考えられる。また、層間絶縁膜ＩＬ２内に容量素子ＣＰ１、ＣＰ２が形成される場合については、本実施の形態の変形例５において図２４を用いて後述する。

また、各画素ＰＥの絶縁膜ＩＦ１の下面には溝（凹部）が形成され、当該溝内には、金属膜ＭＦ１が埋め込まれている。また、各画素ＰＥの層間絶縁膜ＩＬ２の上面には溝（凹部）が形成され、当該溝内には、金属膜ＭＦ２が埋め込まれている。金属膜ＭＦ１、ＭＦ２は、互いに平面視で重なる位置に形成されている。また、金属膜ＭＦ１、ＭＦ２は、フォトダイオードＰＤ１と平面視で重なる位置に形成されている。金属膜ＭＦ１、ＭＦ２は、平面視において、各画素ＰＥの大部分を占めており、水平方向に広がって形成されている。

金属膜ＭＦ１は、例えばプラグＰＧ１の形成工程において形成することができ、金属膜ＭＦ２は、例えばプラグＰＧ２の形成工程において形成することができる。このため、金属膜ＭＦ１は、例えばプラグＰＧ１と同様の深さを有し、金属膜ＭＦ２は、例えばプラグＰＧ２と同様の深さを有する。金属膜ＭＦ１、ＭＦ２は、例えば主にＣｕ（銅）からなる。

金属膜ＭＦ１、ＭＦ２は、記憶ノードに接続された容量素子ＣＰ１、および、浮遊拡散容量部ＦＤに接続された容量素子ＣＰ２に蓄えられる電荷（信号、情報）が、絶縁膜ＩＦ１の上方から層間絶縁膜ＩＬ２側に浸入する光により変動することを防ぐための遮光膜（反射膜）としての役割を有する。したがって、金属膜ＭＦ１、ＭＦ２は、容量素子ＣＰ１、ＣＰ２を覆うように、容量素子ＣＰ１、ＣＰ２のそれぞれの直上に形成されている。金属膜ＭＦ１、ＭＦ２は、配線などに接続されておらず、電気的に浮遊状態にある。つまり、金属膜ＭＦ１、ＭＦ２は回路を構成していない。

本変形例では、本実施の形態の前記変形例３と同様の効果を得ることができる。また、グローバルシャッター機能を有する固体撮像素子において、各画素ＰＥの容量素子ＣＰ１、ＣＰ２、転送トランジスタＴＸ２および周辺トランジスタを半導体基板ＳＢ２の主面近傍および層間絶縁膜ＩＬ２内に形成することができる。よって、それらの素子とフォトダイオードＰＤ１とを１つの半導体基板上にまとめて形成する必要がないため、各画素ＰＥにおけるフォトダイオードＰＤ１の平面視での占有面積を増大させることができる。よって、固体撮像素子の感度性能を向上させることができる。

また、Ｓｉ貫通電極に比べて微細な接続部であるプラグＤＴＰ、ＰＧ１およびＰＧ２を用いて半導体基板ＳＢ１側の素子等と半導体基板ＳＢ２側の素子等とを電気的に接続しているため、各画素ＰＥにおいて、記憶ノードおよび浮遊拡散容量部ＦＤを構成する電流経路の長さがばらつくことを防ぐことができる。

また、図３２を用いて説明した比較例の固体撮像素子では、半導体基板ＳＢ１、ＳＢ２のそれぞれの主面同士を対向させて積層基板を形成している。このような固体撮像素子を、例えば密着イメージセンサ（ＣＳＩ：Contact Image Sensor）に用いた場合、上側のフォトダイオードＰＤ１がＢＳＩ（Back Side Illumination、背面照射型、裏面照射型）となるため、青色の光に対する感度が低くなる問題が生じる。密着イメージセンサは、光源と固体撮像素子とが一体となった装置である。

これに対し、本変形例では図２２に示すように、半導体基板ＳＢ１の第１裏面と半導体基板ＳＢ２の第２主面とを対向させて積層基板を形成している。よって、全てのフォトダイオードＰＤ１はＦＳＩ（Front Side Illumination、表面照射型）となるため、青色の光に対する感度が低くなることを防ぐことができる。

なお、金属膜ＭＦ１、ＭＦ２のうち、どちらか一方のみを形成し、他方を形成しないことが考えられる。その場合、積層体同士の接合面において金属膜と絶縁膜とが接することとなるため、積層体同士の接合強度が低くなる虞がある。そこで、ここでは金属膜ＭＦ１と、金属膜ＭＦ１に対向する金属膜ＭＦ２とを形成することで、金属膜ＭＦ１、ＭＦ２を互いに接合させ、これにより、半導体基板ＳＢ１を含む第１積層体と、半導体基板ＳＢ２を含む第２積層体との接合強度を高めている。

＜変形例５＞
図２４に、本実施の形態の変形例５である固体撮像素子の断面図を示す。図２４は、図１に対応する箇所の断面図である。ここでは、図２２および図２３を用いて説明した本実施の形態の前記変形例４の固体撮像素子とほぼ同様の構造を有する固体撮像素子であって、第２半導体基板側の配線層内に容量素子を設ける場合について説明する。

図２４に示すように、本変形例の固体撮像素子の構造は、図２２に示す構造とほぼ同様であり、図２３に示す等価回路図と同様の回路を各画素ＰＥに有している。すなわち、本変形例の固体撮像素子はグローバルシャッター機能を有している。

図２２に示す構造と異なり、図２４には、層間絶縁膜ＩＬ２内に形成された容量素子ＣＰ１を示している。容量素子ＣＰ１は、各画素ＰＥの層間絶縁膜ＩＬ２内において、配線Ｍ１の上であって、且つ、金属膜ＭＦ２の直下の領域に形成されている。容量素子ＣＰ１は、配線Ｍ２と、配線Ｍ２上に絶縁膜を介して形成された金属膜ＭＦ３とにより構成されている。当該絶縁膜は、例えば酸化シリコン膜からなる。また、金属膜ＭＦ３は、Ｃｕ（銅）膜またはＡｌ（アルミニウム）膜からなる。なお、図では当該絶縁膜は層間絶縁膜ＩＬ２と一体化して示している。

このような容量素子ＣＰ１を形成する場合には、例えば、図４を用いて説明した工程の途中で、配線Ｍ２を含む配線層を形成する。つまり、配線Ｍ２が上面の溝内に埋め込まれた層間絶縁膜ＩＬ２を形成する。このとき、配線Ｍ２の上面は露出している。次に、ＣＶＤ法およびスパッタリング法などを用いて、配線Ｍ２上に絶縁膜および金属膜ＭＦ３を順に形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、金属膜ＭＦ３を加工する。これにより、配線Ｍ２および金属膜ＭＦ３からなる容量素子ＣＰ１を形成する。その後は、金属膜ＭＦ３上に配線Ｍ３およびビアなどを含む層間絶縁膜ＩＬ２を形成する。図示はしていないが、容量素子ＣＰ２（図２３参照）も容量素子ＣＰ１と同様に層間絶縁膜ＩＬ２内に形成することができる。

容量素子ＣＰ１は、記憶ノードを構成し、金属膜ＭＦ３の上面に接続されたビアと、当該ビアの上面に接続された配線Ｍ３を介して、転送トランジスタＴＸ１を構成するドレイン領域ＤＲおよび転送トランジスタＴＸ２のソース領域に電気的に接続されている。

本変形例では、本実施の形態の前記変形例４と同様の効果を得ることができる。また、半導体基板ＳＢ２上の層間絶縁膜ＩＬ２内に容量素子ＣＰ１を形成することで、半導体基板ＳＢ１上に容量素子ＣＰ１を形成しないで済む。よって、半導体基板ＳＢ１の第１主面近傍および第１主面上の層間絶縁膜ＩＬ１内に、フォトダイオードＰＤ１および転送トランジスタＴＸ１以外の素子を形成する必要がないため、各画素ＰＥでの平面視におけるフォトダイオードＰＤ１の占有面積を増大させることができる。よって、固体撮像素子の感度性能を向上させることができる。

＜変形例６＞
図２５に、本実施の形態の変形例６である固体撮像素子の断面図を示す。図２５は、図１に対応する箇所の断面図である。ここでは、図１５〜図１８を用いて説明した本実施の形態の前記変形例２の固体撮像素子と同様に、深い溝（ＤＴＩ）内のプラグを介して第１の半導体基板と第２の半導体基板とを接続する場合において、当該深い溝の側面と絶縁膜ＩＦ２との間に高誘電率膜を形成する場合について説明する。

図２５に示すように、本変形例の固体撮像素子の構造は、図１５に示す構造とほぼ同様である。ただし、図２５では、溝ＤＴの側面と絶縁膜ＩＦ２との間に絶縁膜ＨＫが形成されている点で、図１５に示す構造とは異なる。すなわち、溝ＤＴ内には、溝ＤＴの側面から順に絶縁膜ＨＫ、絶縁膜ＩＦ２およびプラグＤＴＰが形成されている。絶縁膜ＨＫは、絶縁膜ＩＦ２と半導体基板ＳＢ１との間のみならず、絶縁膜ＩＦ２と層間絶縁膜ＩＬ１との間にも形成されており、溝ＤＴの側面を覆っている。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率が高い膜（高誘電率膜、ｈｉｇｈ−ｋ膜）である。絶縁膜ＨＫは、例えばＨｆ（ハフニウム）を含む。

次に、本変形例の固体撮像素子の製造工程について、図２６を用いて説明する。図２６は、本変形例の固体撮像素子の製造工程中の断面図である。

まず、図３を用いて説明した工程を行った後、図４を用いて説明したように、フォトダイオードＰＤ１、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩ、トランジスタＱ１およびＱ２などの半導体素子を形成する。続いて、図２６に示すように、半導体基板ＳＢ１上に、層間絶縁膜ＩＬ１を構成するコンタクト層を形成した後、当該コンタクト層を貫通するコンタクトプラグＣＰを形成する。

続いて、フォトリソグラフィ技術およびエッチング法を用いて、半導体基板ＳＢ１の途中深さまで達する深い溝ＤＴを形成する。続いて、例えばＣＶＤ法を用いて、溝ＤＴ内を含む半導体基板ＳＢ１上に絶縁膜ＨＫを形成する。これにより、溝ＤＴの側面および底面を覆う絶縁膜ＨＫが形成される。続いて、図１６を用いて説明した工程と同様にして、溝ＤＴ内に絶縁膜ＩＦ２を介してプラグＤＴＰを形成する。つまり、絶縁膜ＩＦ２および導体膜により溝ＤＴ内を埋め込んだ後、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ１上の絶縁膜ＨＫ、ＩＦ２および導体膜を除去することで、溝ＤＴ内に、絶縁膜ＨＫ、ＩＦ２を順に介して、上記導体膜からなるプラグＤＴＰを形成する。

次に、図１７および図１８を用いて説明した工程を行うことで、層間絶縁膜ＩＬ１を含む配線層および絶縁膜ＩＦ１と、プラグＤＴＰに接続されたプラグＰＧ１とを形成する。また、半導体基板ＳＢ２上には、層間絶縁膜ＩＬ２およびプラグＰＧ２を含む積層配線層を形成する。

その後の工程は、図９および図１０を用いて説明した工程と同様に行い、これにより図２５に示す本変形例の固体撮像素子が完成する。

本変形例では、図１５〜図１８を用いて説明した本実施の形態の前記変形例２と同様の効果を得ることができる。

また、本変形例では、溝ＤＴの側面を覆う保護膜として絶縁膜ＨＫを形成することで、半導体基板ＳＢ１内に生じた電荷がプラグＤＴＰ側に移動することを防ぐことができ、プラグＤＴＰ内の電流がフォトダイオードＰＤ１に影響を与えることができる。その結果、固体撮像素子の感度性能の低下を防ぐことができ、ノイズの発生を抑えることができる。

（実施の形態２）
図２７に、本実施の形態２である固体撮像素子の断面図を示す。図２７には画素領域ＰＥＲのみを示し、周辺回路領域の図示は省略している。図２７の画素領域ＰＥＲには、横方向に並ぶ２つの画素ＰＥを示している。ここでは、フォトダイオードを備えた半導体基板を３つ重ねて積層する場合について説明する。

図２７に示すように、本実施の形態の固体撮像素子の構造は、主面にフォトダイオードを有し、裏面を上方向に向けた半導体基板を３つ積層した構造を有している。ここでは、半導体基板ＳＢ３上に半導体基板ＳＢ２を積層し、半導体基板ＳＢ２上に半導体基板ＳＢ１を積層している。半導体基板ＳＢ１は、第１主面と、第１主面の半導体側の第１裏面とを有している。半導体基板ＳＢ２は、第２主面と、第２主面の半導体側の第２裏面とを有している。半導体基板ＳＢ３は、第３主面と、第３主面の半導体側の第３裏面とを有している。

半導体基板ＳＢ３、第３主面近傍に形成された半導体素子および当該半導体素子を覆う層間絶縁膜ＩＬ３の構造は、図１を用いて説明した半導体基板ＳＢ１、半導体基板ＳＢ１の第１主面近傍に形成された半導体素子および当該半導体素子を覆う層間絶縁膜ＩＬ１の構造の上下を逆さまにしたものである。すなわち、半導体基板ＳＢ３の各画素ＰＥの第３主面にはフォトダイオードＰＤ３が形成されており、半導体基板ＳＢ３の第３裏面上には、絶縁膜ＩＦ１が形成されている。また、絶縁膜ＩＦ１と、半導体基板ＳＢ３を貫通する素子分離領域ＥＩ３と、層間絶縁膜ＩＬ３の一部とを貫通し、層間絶縁膜ＩＬ３内の配線Ｍ１の上面に接続されたプラグＰＧ１が形成されている。プラグＰＧ１は、層間絶縁膜ＩＬ３内の配線Ｍ１およびコンタクトプラグＣＰを介して、半導体基板ＳＢ３の第３主面近傍の転送トランジスタＴＸに電気的に接続されている。層間絶縁膜ＩＬ３の下面には、支持基板ＳＳＢが貼り付けられている。

半導体基板ＳＢ２、第２主面近傍に形成された半導体素子および当該半導体素子を覆う層間絶縁膜ＩＬ２の構造は、一部分、つまり、層間絶縁膜ＩＬ２内の配線Ｍ１より下の構造を除き、半導体基板ＳＢ３、第３主面近傍に形成された半導体素子および当該半導体素子を覆う層間絶縁膜ＩＬ３の構造と同じである。すなわち、半導体基板ＳＢ２の各画素ＰＥの第２主面にはフォトダイオードＰＤ２が形成されており、半導体基板ＳＢ２の第２裏面上には、絶縁膜ＩＦ１が形成されている。また、絶縁膜ＩＦ１と、半導体基板ＳＢ２を貫通する素子分離領域ＥＩ２と、層間絶縁膜ＩＬ２の一部とを貫通し、層間絶縁膜ＩＬ２内の配線Ｍ１の上面に接続されたプラグＰＧ１が形成されている。プラグＰＧ１は、層間絶縁膜ＩＬ２内の配線Ｍ１およびコンタクトプラグＣＰを介して、半導体基板ＳＢ２の第２主面近傍の転送トランジスタＴＸに電気的に接続されている。

加えて、層間絶縁膜ＩＬ２内には、配線Ｍ１の下に配線Ｍ２が形成されている。なお、層間絶縁膜ＩＬ３内にも、配線Ｍ１とは高さが異なる配線Ｍ２、Ｍ３などが形成されていてもよい。層間絶縁膜ＩＬ２内において、配線Ｍ２の下面にはビアが接続されており、当該ビアの下面には、層間絶縁膜ＩＬ２の下面に形成された接続孔（溝）内を埋め込むプラグＰＧ２の上面が接続されている。すなわち、図２７に示すプラグＰＧ２は、図１に示すプラグＰＧ２を逆さまにした構造を有している。

半導体基板ＳＢ１、第１主面近傍に形成された半導体素子および当該半導体素子を覆う層間絶縁膜ＩＬ１の構造は、半導体基板ＳＢ２、第２主面近傍に形成された半導体素子および当該半導体素子を覆う層間絶縁膜ＩＬ２の構造と同じである。すなわち、半導体基板ＳＢ１の各画素ＰＥの第１主面にはフォトダイオードＰＤ１が形成されており、半導体基板ＳＢ１の第１裏面上には、絶縁膜ＩＦ１が形成されている。また、絶縁膜ＩＦ１と、半導体基板ＳＢ１を貫通する素子分離領域ＥＩ１と、層間絶縁膜ＩＬ１の一部とを貫通し、層間絶縁膜ＩＬ１内の配線Ｍ１の上面に接続されたプラグＰＧ１が形成されている。プラグＰＧ１は、層間絶縁膜ＩＬ１内の配線Ｍ１およびコンタクトプラグＣＰを介して、半導体基板ＳＢ１の第１主面近傍の転送トランジスタＴＸに電気的に接続されている。層間絶縁膜ＩＬ１内において、配線Ｍ１の下に配線Ｍ２が形成されており、配線Ｍ２の下面にはビアを介してプラグＰＧ２が接続されている。

フォトダイオードＰＤ１〜ＰＤ３のそれぞれが形成された半導体基板ＳＢ１〜ＳＢ３は、いずれも裏面側を上方に向けている。すなわち、フォトダイオードＰＤ１〜ＰＤ３はいずれも裏面照射型の受光素子（光電変換部）である。つまり、固体撮像素子を用いた撮像時には、各半導体基板ＳＢ１〜ＳＢ３の裏面側から照射された光をフォトダイオードＰＤ１〜ＰＤ３のそれぞれにおいて受光し、光電変換を行う。

各画素ＰＥは、縦方向に積層された３つのフォトダイオードＰＤ１、ＰＤ２およびＰＤ３を有している。フォトダイオードＰＤ１〜ＰＤ３のそれぞれは、互いに異なる波長の光を光電変換する受光部である。例えば、フォトダイオードＰＤ１は青色の光を光電変換し、フォトダイオードＰＤ２は緑色の光を光電変換し、フォトダイオードＰＤ３は赤色の光を光電変換する。本実施の形態では、複数のフォトダイオードを１つの画素内に積層して設けることで、複数種類の波長の光のそれぞれを１つの画素において別々に受光することができる。よって、１つの半導体基板の主面に、互いに異なる波長の光を光電変換する画素を複数並べて配置する場合に比べて、固体撮像素子の感度特性の向上、画素の高集積化、固体撮像素子の微細化が容易となる。よって、固体撮像素子の性能を向上させることができる。

なお、ここでは周辺トランジスタを図示していないが、増幅トランジスタなどの周辺トランジスタは、各画素ＰＥ内において、各フォトダイオードＰＤ１〜ＰＤ３のそれぞれと同じ半導体基板ＳＢ１〜ＳＢ３の主面近傍、または、半導体基板ＳＢ１〜ＳＢ３のいずれかの主面近傍に形成されている。すなわち、例えばフォトダイオードＰＤ１に転送トランジスタＴＸを介して接続された周辺トランジスタは、半導体基板ＳＢ１の第１主面近傍に形成されている。

ここで、各画素ＰＥにおいて、層間絶縁膜ＩＬ１の下面に形成された溝内に埋め込まれたプラグＰＧ２の下面は、半導体基板ＳＢ２の第２裏面に接する絶縁膜ＩＦ１および素子分離領域ＥＩ２を貫通するプラグＰＧ１の上面に接続されている。また、各画素ＰＥにおいて、層間絶縁膜ＩＬ２の下面に形成された溝内に埋め込まれたプラグＰＧ２の下面は、半導体基板ＳＢ３の第３裏面に接する絶縁膜ＩＦ１および素子分離領域ＥＩ３を貫通するプラグＰＧ１の上面に接続されている。このようにして、半導体基板ＳＢ１の第１主面近傍の半導体素子および層間絶縁膜ＩＬ１内の配線Ｍ１、Ｍ２と、半導体基板ＳＢ２の第２主面近傍の半導体素子および層間絶縁膜ＩＬ２内の配線Ｍ１、Ｍ２と、半導体基板ＳＢ３の第３主面近傍の半導体素子および層間絶縁膜ＩＬ３内の配線Ｍ１とは、プラグＰＧ１、ＰＧ２を介して互いに電気的に接続されている。

このように、裏面側に露出するプラグＰＧ１および主面側に露出するプラグＰＧ２を備えた半導体基板は、縦方向に３つ以上積層することが可能である。

本実施の形態の固体撮像素子は、半導体基板ＳＢ１と、半導体基板ＳＢ１の第１裏面を覆う絶縁膜ＩＦ１と、半導体基板ＳＢ１の第１主面を覆う層間絶縁膜ＩＬ１と、第１裏面側に露出するプラグＰＧ１と、第１主面側に露出するプラグＰＧ２とを備えた第１積層体と、第１積層体と同様の構造を有する複数の積層体を互いに重ねて接合することで形成することができる。これらの積層体同士の接合面では、酸化シリコン膜からなる層間絶縁膜ＩＬ１またはＩＬ２と、酸化シリコン膜からなる絶縁膜ＩＦ１とが接合し、プラグＰＧ１とプラグＰＧ２とが接合している。このようなハイブリッド接合により、一方の半導体基板の裏面側と、他の半導体基板の主面側との接合を実現し、画素ＰＥ毎に微細な接続部による積層体同士の間の電気的接続を実現している。

すなわち、Ｓｉ貫通電極を用いなくても、画素ＰＥ内において、半導体基板ＳＢ１を含む第１積層体と、半導体基板ＳＢ２を含む第２積層体と、半導体基板ＳＢ３を含む第３積層体とを微細なプラグＰＧ１、ＰＧ２により電気的に接続することができる。よって、固体撮像素子を微細化することができる。また、画素ＰＥ内で各半導体基板ＳＢ１〜ＳＢ３同士の間を電気的に接続する電流経路を短くすることができるため、固体撮像素子の消費電力およびノイズを低減することができる。

また、ここでは素子分離領域ＥＩ１、ＥＩ２またはＥＩ３を貫通するプラグＰＧ１を形成しているため、プラグＰＧ１と半導体基板ＳＢ１〜ＳＢ３とは互いに絶縁されている。よって、プラグＰＧ１と半導体基板ＳＢ１〜ＳＢ３とが短絡すること、および、プラグＰＧ１を流れる電流などの影響により、フォトダイオードＰＤ１〜ＰＤ３から得られる信号にノイズが生じることを防ぐことができる。

また、本実施の形態の固体撮像素子の製造工程では、ＳＯＩ基板を用いる必要がないため、固体撮像素子の製造コストが増大することを防ぐことができる。

なお、図１１を用いて説明した前記実施の形態１の変形例１の固体撮像素子のように、各積層体において、配線Ｍ１とプラグＧＰ１との間に、素子分離領域ＥＩ１、ＥＩ２またはＥＩ３を貫通するプラグＤＰを設けてもよい。

また、ここではフォトダイオードＰＤ１〜ＰＤ３のそれぞれを裏面照射型の受光素子として使用する場合について説明したが、図２７に示す構造の上下を逆さまにし、支持基板ＳＳＢを、半導体基板ＳＢ１の第１裏面を覆う絶縁膜ＩＦ１に貼り付けることで、フォトダイオードＰＤ１〜ＰＤ３のそれぞれを表面照射型の受光素子として使用してもよい。

＜変形例＞
図２８に、本実施の形態の変形例である固体撮像素子の断面図を示す。図２８は、図２７に対応する箇所の断面図である。ここでは、図２８に示す固体撮像素子と同様に３つ以上の積層基板を含む構造において、一部の半導体基板を含む積層体が、深い溝（ＤＴＩ）内のプラグを有する場合について説明する。

図２８に示すように、本変形例の固体撮像素子の構造は、半導体基板ＳＢ２の厚さが大きく、半導体基板ＳＢ２を貫通する深いプラグＤＴＰが形成されている点を除き、図２７に示す構造と同様である。半導体基板ＳＢ２の第２主面（下面）を覆う層間絶縁膜ＩＬ２内の配線Ｍ１から、半導体基板ＳＢ２の第２裏面（上面）を覆う絶縁膜ＩＦ１までの間の構造は、図１５に示す半導体基板ＳＢ１の第１主面（上面）を覆う層間絶縁膜ＩＬ１内の配線Ｍ１から、半導体基板ＳＢ１の第１裏面（下面）を覆う絶縁膜ＩＦ１までの間の構造の上下を逆さまにしたものと同じである。

すなわち、図２８に示す半導体基板ＳＢ２の厚さ、溝ＤＴおよびプラグＤＴＰの深さは数十μｍ程度であり、プラグＤＴＰの上面は、半導体基板ＳＢ２の第２裏面を覆う絶縁膜ＩＦ１に形成された接続孔内のプラグＰＧ１の下面に接続されており、プラグＤＴＰの下面は、層間絶縁膜ＩＬ２内の配線Ｍ１の上面に接続されている。

本変形例では、図２７に示す固体撮像素子の効果を得ることができる。加えて、半導体基板ＳＢ２の膜厚を大きく確保することで、半導体基板ＳＢ２に照射された光が光電変換される領域を増大させることができる。したがって、撮像時にフォトダイオードＰＤ２に蓄積される電荷量を増大させることができるため、固体撮像素子の感度性能を向上させることができる。また、例えばフォトダイオードＰＤ２において光電変換する対象である光の波長に合わせて、半導体基板ＳＢ２の厚さを調整することもできる。

なお、半導体基板ＳＢ２のみならず、他の半導体基板ＳＢ１またはＳＢ２も数十μｍ程度の膜厚を有し、深いプラグＤＴＰを有していてもよい。

（実施の形態３）
図２９に、本実施の形態３である固体撮像素子の断面図を示す。図２９は、図１に対応する箇所の断面図である。ここでは、２つの半導体基板の裏面側同士を対向させて当該２つの半導体基板を積層する場合について説明する。

図２９に示すように、本変形例の固体撮像素子は、支持基板ＳＳＢ上に、半導体基板ＳＢ２と、半導体基板ＳＢ２上の半導体基板ＳＢ１とを積層した構造を有するものである。各画素ＰＥにおいて、半導体基板ＳＢ２の第２主面にはフォトダイオードＰＤ２が形成されており、半導体基板ＳＢ１の第１主面にはフォトダイオードＰＤ１が形成されている。すなわち、１つの画素ＰＥは、縦方向に並ぶ２つのフォトダイオードＰＤ１、ＰＤ２を有している。半導体基板ＳＢ１の第１主面は上側を向いているのに対し、半導体基板ＳＢ２の第２主面は下側を向いている。すなわち、フォトダイオードＰＤ１は表面照射型（ＦＳＩ）の受光素子であり、フォトダイオードＰＤ２は裏面照射型（ＢＳＩ）の受光素子である。

半導体基板ＳＢ１と、半導体基板ＳＢ１の第１裏面を覆う絶縁膜ＩＦ１と、半導体基板ＳＢ１の第１主面を覆う層間絶縁膜ＩＬ１と、第１裏面側に露出するプラグＰＧ１を備えた第１積層体の構造は、図１に示す層間絶縁膜ＩＬ２上に形成された積層体であって、半導体基板ＳＢ１、絶縁膜ＩＦ１および層間絶縁膜ＩＬ１を含む第１積層体と同じ構造を有している。また、図２９の半導体基板ＳＢ２と、半導体基板ＳＢ２の第２裏面を覆う絶縁膜ＩＦ３と、半導体基板ＳＢ２の第２主面を覆う層間絶縁膜ＩＬ２と、第２裏面側に露出するプラグＰＧ３を備えた第３積層体の構造は、図１５に示す層間絶縁膜ＩＬ２上に形成された積層体の上下を逆さまにしたものと同じ構造を有している。すなわち、第３積層体の構造は、半導体基板ＳＢ１、絶縁膜ＩＦ１および層間絶縁膜ＩＬ１を含む第１積層体の上下を逆さまにしたものと同じ構造を有している。つまり、図１５に示す絶縁膜ＩＦ３は、図１に示す絶縁膜ＩＦ１に対応し、図１５に示すプラグＰＧ３は、図１に示すプラグＰＧ１に対応する。

図２９に示すように、数十μｍの厚さを有する半導体基板ＳＢ２を貫通するプラグＤＴＰの上面は、半導体基板ＳＢ２の第２裏面（上面）を覆う絶縁膜ＩＦ３を貫通する接続孔内に埋め込まれたプラグ（導電性接続部）ＰＧ３の下面に接続されている。絶縁膜ＩＦ３は、例えば酸化シリコン膜からなる。半導体基板ＳＢ２の第２主面（下面）を覆う層間絶縁膜ＩＬ２の下面には、支持基板ＳＳＢが貼り付けられている。

なお、ここでは周辺トランジスタを図示していないが、増幅トランジスタなどの周辺トランジスタは、各画素ＰＥ内において、各フォトダイオードＰＤ１、ＰＤ２のそれぞれと同じ半導体基板ＳＢ１、ＳＢ２の主面近傍、または、半導体基板ＳＢ１、ＳＢ２のいずれかの主面近傍に形成されている。すなわち、例えばフォトダイオードＰＤ１に転送トランジスタＴＸを介して接続された周辺トランジスタは、半導体基板ＳＢ１の第１主面近傍に形成されている。

例えば、所定の画素ＰＥでは、フォトダイオードＰＤ１により青色の光を光電変換し、フォトダイオードＰＤ２により赤色の光を光電変換する。また、当該画素ＰＥと隣り合う他の画素ＰＥでは、フォトダイオードＰＤ１により青色の光を光電変換し、フォトダイオードＰＤ２により緑色の光を光電変換する。このように、フォトダイオードＰＤ１、ＰＤ２のそれぞれにおいて異なる波長の光を光電変換することで、２つの画素ＰＥにより、赤、青、緑の３種類の光を光電変換する。すなわち、１つの半導体基板の主面に形成された受光素子のみを用いる場合に比べ、少ない画素数の固体撮像素子を用いて、撮像により波長別の信号を得ることができる。よって、固体撮像素子の感度性能の向上、微細化および高画素化が容易となる。

プラグＰＧ３の上面は、プラグＰＧ１の下面に接続（接合）されている。これにより、各画素ＰＥにおいて、半導体基板ＳＢ２側の半導体素子および配線Ｍ１は、半導体基板ＳＢ１側の半導体素子および配線Ｍ１に、プラグＤＴＰ、ＰＧ３およびＰＧ１を介して電気的に接続される。

本実施の形態の固体撮像素子は、半導体基板ＳＢ１と、絶縁膜ＩＦ１と、層間絶縁膜ＩＬ１と、第１裏面側のプラグＰＧ１とを備えた第１積層体と、半導体基板ＳＢ２と、絶縁膜ＩＦ３と、層間絶縁膜ＩＬ２と、第１裏面側のプラグＰＧ３とを備えた第２積層体とを互いに重ねて接合することで形成することができる。これらの積層体同士の接合面では、酸化シリコン膜からなる絶縁膜ＩＦ１、ＩＦ３のそれぞれが相互に接合し、プラグＰＧ１とプラグＰＧ３とが互いに接合している。このようなハイブリッド接合により、上側の半導体基板ＳＢ１の第１裏面側と、下側の半導体基板ＳＢ２の第２裏面側との接合を実現し、画素ＰＥ毎に微細な接続部による積層体同士の間の電気的接続を実現している。

すなわち、Ｓｉ貫通電極を用いなくても、画素ＰＥ内において、半導体基板ＳＢ１を含む第１積層体と、半導体基板ＳＢ２を含む第２積層体とを微細なプラグＰＧ１、ＰＧ３により電気的に接続することができる。よって、固体撮像素子を微細化することができる。また、半導体基板ＳＢ１、ＳＢ２の相互間の接続にＳｉ貫通電極を用いないことで、画素ＰＥ内で各半導体基板ＳＢ１、ＳＢ２同士の間を電気的に接続する電流経路を短くすることができるため、固体撮像素子の消費電力およびノイズを低減することができる。

図３２を用いて説明した比較例のように、基板の主面側同士を接合する場合、上側に積層された半導体基板ＳＢ１の第１主面に形成されたフォトダイオードＰＤ１は裏面照射型の受光素子となる。ここで、上層の当該フォトダイオードＰＤ１を用いて青色の光を光電変換しようとすると、表面照射型の受光素子を用いて青色の光を光電変換する場合に比べ、感度性能が低下する問題がある。

これに対し、本実施の形態では、基板の主面側同士を接合するのではなく、半導体基板ＳＢ１、ＳＢ２のそれぞれの裏面同士を対向させて接合することで、上側の半導体基板ＳＢ１に形成されたフォトダイオードＰＤ１を表面照射型の受光素子とすることができる。よって、上側の半導体基板ＳＢ１に形成されたフォトダイオードＰＤ１が裏面照射型である場合に比べ、フォトダイオードＰＤ１が青色の光を光電変換する場合の感度性能が低くなることを防ぐことができる。

また、ここでは素子分離領域ＥＩ１を貫通するプラグＰＧ１を形成しているため、プラグＰＧ１と半導体基板ＳＢ１とは互いに絶縁されている。よって、プラグＰＧ１と半導体基板ＳＢ１とが短絡すること、および、プラグＰＧ１を流れる電流などの影響により、フォトダイオードＰＤ１から得られる信号にノイズが生じることを防ぐことができる。

また、半導体基板ＳＢ２の厚さが数十μｍ程度あり、大きいため、半導体基板ＳＢ２に照射された光が光電変換される領域を増大させることができる。したがって、撮像時にフォトダイオードＰＤ２に蓄積される電荷量を増大させることができるため、固体撮像素子の感度性能を向上させることができる。ここで、フォトダイオードＰＤ２を構成するｎ型半導体領域ＮＲの深さは、フォトダイオードＰＤ１を構成するｎ型半導体領域ＮＲの深さより大きくてもよい。

また、本実施の形態の固体撮像素子の製造工程では、ＳＯＩ基板を用いる必要がないため、固体撮像素子の製造コストが増大することを防ぐことができる。

なお、図１１を用いて説明した前記実施の形態１の変形例１の固体撮像素子のように、配線Ｍ１とプラグＧＰ１との間に、素子分離領域ＥＩ１を貫通するプラグＤＰを設けてもよい。

＜変形例１＞
図３０に、本実施の形態の変形例１である固体撮像素子の断面図を示す。図３０は、図２９に対応する箇所の断面図である。ここでは、２つの半導体基板の裏面側同士を対向させて当該２つの半導体基板を積層する技術と、半導体基板の主面側と他の半導体基板の裏面側とを対向させて当該２つの半導体基板を積層する技術とを用いて３つ以上の半導体基板を積層する場合について説明する。

図３０に示すように、本変形例の固体撮像素子は、支持基板ＳＳＢ上に、半導体基板ＳＢ３と、半導体基板ＳＢ３上の半導体基板ＳＢ２と、半導体基板ＳＢ２上の半導体基板ＳＢ１とを積層した構造を有するものである。各画素ＰＥにおいて、半導体基板ＳＢ３の第２主面にはフォトダイオードＰＤ３が形成されており、半導体基板ＳＢ２の第２主面にはフォトダイオードＰＤ２が形成されており、半導体基板ＳＢ１の第１主面にはフォトダイオードＰＤ１が形成されている。すなわち、１つの画素ＰＥは、縦方向に並ぶ３つのフォトダイオードＰＤ１〜ＰＤ３を有している。半導体基板ＳＢ１の第１主面および半導体基板ＳＢ２の第２主面は上側を向いているのに対し、半導体基板ＳＢ３の第３主面は下側を向いている。すなわち、フォトダイオードＰＤ１、ＰＤ２は表面照射型（ＦＳＩ）の受光素子であり、フォトダイオードＰＤ３は裏面照射型（ＢＳＩ）の受光素子である。

図３０に示す半導体基板ＳＢ１と、半導体基板ＳＢ１の第１裏面を覆う絶縁膜ＩＦ１と、半導体基板ＳＢ１の第１主面を覆う層間絶縁膜ＩＬ１と、第１裏面側に露出するプラグＰＧ１を備えた第１積層体の構造は、図２９に示す層間絶縁膜ＩＬ２上に形成された積層体であって、半導体基板ＳＢ１、絶縁膜ＩＦ１および層間絶縁膜ＩＬ１を含む第１積層体と同じ構造を有している。

図３０に示す半導体基板ＳＢ２と、半導体基板ＳＢ２の第２裏面を覆う絶縁膜ＩＦ１と、半導体基板ＳＢ２の第２主面を覆う層間絶縁膜ＩＬ２と、第２裏面側に露出するプラグＰＧ１を備えた第２積層体の構造は、図２９に示す層間絶縁膜ＩＬ２上に形成された積層体であって、半導体基板ＳＢ１、絶縁膜ＩＦ１および層間絶縁膜ＩＬ１を含む第１積層体の構造と同様である。ただし、図３０に示す層間絶縁膜ＩＬ２内において、配線Ｍ１の上面にはビアが接続されており、当該ビアの上面には、層間絶縁膜ＩＬ２の上面に形成された接続孔に埋め込まれたプラグＰＧ２の底面が接続されている。

また、図３０の半導体基板ＳＢ３と、半導体基板ＳＢ３の第３裏面を覆う絶縁膜ＩＦ３と、半導体基板ＳＢ３の第３主面を覆う層間絶縁膜ＩＬ３と、第３裏面側に露出するプラグＰＧ３を備えた第３積層体の構造は、図２９に示す絶縁膜ＩＦ１と支持基板ＳＳＢとの間の積層体であって、半導体基板ＳＢ２を含む第２積層体の構造と同じである。

すなわち、図３０に示すように、半導体基板ＳＢ３は半導体基板ＳＢ１、ＳＢ２のそれぞれより大きい膜厚を有しており、その膜厚は例えば数十μｍである。半導体基板ＳＢ３を貫通するプラグＤＴＰの上面は、プラグＰＧ３の下面に接続されている。半導体基板ＳＢ３を含む第３積層体と、半導体基板ＳＢ２を含む第２積層体との接合面では、酸化シリコン膜からなる絶縁膜ＩＦ１、ＩＦ３のそれぞれが相互に接合し、第２積層体側のプラグＰＧ１と第３積層体側のプラグＰＧ３とが互いに接合している。また、半導体基板ＳＢ２を含む第２積層体と、半導体基板ＳＢ１を含む第１積層体との接合面では、酸化シリコン膜からなる絶縁膜ＩＦ１と層間絶縁膜ＩＬ２とが相互に接合し、第１積層体側のプラグＰＧ１と第２積層体側のプラグＰＧ２とが互いに接合している。

このようなハイブリッド接合により、半導体基板ＳＢ１の第１裏面側と、半導体基板ＳＢ２の第２主面側との接合を実現し、半導体基板ＳＢ２の第２裏面側と、半導体基板ＳＢ３の第３裏面側との接合を実現し、画素ＰＥ毎に微細な接続部による積層体同士の間の電気的接続を実現している。ここでは、プラグＤＴＰ、ＰＧ３およびＰＧ１を介して、半導体基板ＳＢ３側の素子等と半導体基板ＳＢ２側の素子等とを電気的に接続し、プラグＰＧ２、ＰＧ１を介して、半導体基板ＳＢ２側の素子等と半導体基板ＳＢ１側の素子等とを電気的に接続している。

本変形例では、図２９を用いて説明した固体撮像素子と同様の効果を得ることができる。加えて、基板の裏面側同士を接合する技術と、基板の主面側と基板の裏面側とを接合する技術とを用いることで、１つの画素ＰＥ内に３つ以上積層された受光素子を形成することができ、各受光素子において互いにことなる波長の光を光電変換することができる。

本変形例では、例えば、フォトダイオードＰＤ１は青色の光を光電変換し、フォトダイオードＰＤ２は緑色の光を光電変換し、フォトダイオードＰＤ３は赤色の光を光電変換する。このように、複数種類の波長の光のそれぞれを１つの画素において受光し、それらの光から変換された別々の電気信号を得ることができる。よって、１つの半導体基板の主面に、互いに異なる波長の光を光電変換する画素を複数並べて配置する場合に比べて、固体撮像素子の感度特性の向上、画素の高集積化、固体撮像素子の微細化が容易となる。よって、固体撮像素子の性能を向上させることができる。

また、基板の裏面側同士を対向させて２つの基板を積層する技術と、基板の主面側と他の基板の裏面側とを対向させて２つの基板を積層する技術とを用いて３つ以上の半導体基板を積層することで、積層基板からなる固体撮像素子内に表面照射型の受光素子と裏面照射型の受光素子とを自由に配置することができる。

なお、裏面照射型のフォトダイオードＰＤ３を有する半導体基板ＳＢ３のみならず、表面照射型のフォトダイオードＰＤ１またはＰＤ２を有する半導体基板ＳＢ１またはＳＢ２も、数十μｍ程度の膜厚を有し、深いプラグＤＴＰを有していてもよい。

なお、ここでは半導体基板ＳＢ２の第２裏面側に半導体基板ＳＢ３を含む第３積層体を接合しているが、第３積層体は第１積層体と第２積層体との間に位置していてもよい。その場合、プラグＰＧ２と同様のプラグを層間絶縁膜ＩＬ３の下面に形成し、当該プラグと、第２積層体の上面のプラグＰＧ２とを接続させる。また、プラグＰＧ３と、半導体基板ＳＢ１を含む第１積層体の下面のプラグＰＧ１とを接続させる。これにより、３つの積層体をそれぞれ電気的に接続することができる。

＜変形例２＞
図３１に、本実施の形態の変形例２である固体撮像素子の断面図を示す。図３１では、図の左側から順に画素領域ＰＥＲ、周辺回路領域ＣＲおよび配線領域ＭＲを示している。図では画素領域ＰＥＲおよび周辺回路領域ＣＲと配線領域ＭＲとを分離して示しているが、これらの領域は、同一の積層基板からなる１つの固体撮像素子を構成する領域である。ここでは周辺回路領域ＣＲおよび配線領域ＭＲをそれぞれ別々に示しているが、配線領域ＭＲは周辺回路領域ＣＲの一部であってもよい。ここでは、配線領域ＭＲに低抵抗な配線を形成することについて説明する。

図３１に示す画素領域ＰＥＲおよび周辺回路領域ＣＲの構造は、図３０に示す画素領域ＰＥＲおよび周辺回路領域ＣＲの構造と同じである。よって、本変形例では、図３０を用いて説明した固体撮像素子と同様の効果得ることができる。

固体撮像素子などの積層配線を有する半導体装置では、上層のビア（プラグ）および配線の幅または厚さを、下層のビア（プラグ）および配線などに比べて大きく設定し、これにより、積層配線層内の上部に低抵抗なビア（プラグ）および配線を形成する場合がある。すなわち、例えば半導体素子上に形成され、半導体素子に最も近い１層目の配線を含む第１配線層と、第１配線層上の２層目の配線を含む第２配線層とを備えた半導体装置において、第２配線層上に、２層目の配線よりも厚く低抵抗なセミグローバル配線を形成し、セミグローバル配線上に、セミグローバル配線よりも厚く低抵抗なグローバル配線を形成する場合がある。

しかし、固体撮像素子の上部のビアおよび配線の厚さを大きくすると、装置の最上部の層間絶縁膜が厚膜化するため、受光素子に照射される光が減衰し、感度性能が低下する問題がある。これに対し、本変形例では、半導体基板を積層した構造を有する固体撮像素子では、低抵抗配線を半導体素子の上方に積層するのではなく、画素領域の横方向に並べて低抵抗配線を形成している。

図３１に示すように、上記低抵抗配線として、ここではＳｉ貫通電極を用いず、画素ＰＥ内で積層基板間を電気的に接続するために用いられているプラグと同じ構造のプラグを配線領域ＭＲに形成している。配線領域ＭＲには、セミグローバル配線ＳＭと、グローバル配線ＧＭとが形成されている。セミグローバル配線ＳＭおよびグローバル配線ＧＭは、下側から順に形成された層間絶縁膜ＩＬ３内の配線Ｍ１、プラグＤＴＰ、ＰＧ３、ＰＧ１、層間絶縁膜ＩＬ２内の配線Ｍ１、層間絶縁膜ＩＬ２内のビア、プラグＰＧ２、ＰＧ１および層間絶縁膜ＩＬ１内の配線Ｍ１により構成されている。

セミグローバル配線ＳＭを構成する層間絶縁膜ＩＬ３内の配線Ｍ１と、層間絶縁膜ＩＬ２内の配線Ｍ１とは、層間絶縁膜ＩＬ３側から層間絶縁膜ＩＬ２側に向かって順に直列に接続されたプラグＤＴＰ、ＰＧ３およびＰＧ１により電気的に接続されている。層間絶縁膜ＩＬ３内の配線Ｍ１と層間絶縁膜ＩＬ２内の配線Ｍ１とを接続するそのようなプラグＤＴＰ、ＰＧ３およびＰＧ１からなる電流経路は、層間絶縁膜ＩＬ３内の配線Ｍ１と層間絶縁膜ＩＬ２内の配線Ｍ１との間に並列に複数接続されている。また、セミグローバル配線ＳＭを構成する層間絶縁膜ＩＬ２内の配線Ｍ１とプラグＰＧ２とは、複数のビアにより並列に接続されている。また、セミグローバル配線ＳＭを構成するプラグＰＧ２と層間絶縁膜ＩＬ１内の配線Ｍ１とは、複数のプラグＰＧ１により並列に接続されている。

セミグローバル配線ＳＭにより、層間絶縁膜ＩＬ３内の配線Ｍ１と層間絶縁膜ＩＬ１内の配線Ｍ１とは、プラグＤＴＰ、ＰＧ３、ＰＧ１、層間絶縁膜ＩＬ２内の配線Ｍ１、層間絶縁膜ＩＬ２内のビア、プラグＰＧ２およびＰＧ１を介して電気的に接続されている。

グローバル配線ＧＭも、セミグローバル配線ＳＭと同様の構成を有している。ただし、グローバル配線ＧＭを構成するプラグＰＧ１、ＰＧ３、ＤＴＰおよびビアの数は、セミグローバル配線ＳＭを構成するプラグＰＧ１、ＰＧ３、ＤＴＰおよびビアの数よりも多い。このため、グローバル配線ＧＭにおける層間絶縁膜ＩＬ３内の配線Ｍ１と層間絶縁膜ＩＬ２内の配線Ｍ１との間の抵抗は、セミグローバル配線ＳＭにおける層間絶縁膜ＩＬ３内の配線Ｍ１と層間絶縁膜ＩＬ２内の配線Ｍ１との間の抵抗よりも低い。

このように、各画素ＰＥ内において基板同士の間を電気的に接続するために設けられたプラグ等と同じ工程で形成された配線Ｍ１、プラグＰＧ１〜ＰＧ３、ＤＴＰおよびビアを用いて、配線領域ＭＲに低抵抗な配線（導電性接続部）を設けることができる。本変形例では、プラグＰＧ１、ＰＧ３、ＤＴＰおよびビアの数を変更することで、所望の抵抗値を有する低抵抗な配線を容易に形成することができる。

なお、図３１の断面では１方向に並ぶ複数のＰＧ１、ＰＧ３、ＤＴＰおよびビアを示しているが、セミグローバル配線ＳＭおよびグローバル配線ＧＭを構成する複数のＰＧ１、ＰＧ３、ＤＴＰおよびビアは、平面視において、例えば行列状に並んで各配線Ｍ１に接続されていてもよい。

また、図３１ではプラグＰＧ２を配線Ｍ１と同様に横方向に延在した形状で示しているが、プラグＰＧ３と同様に複数配置されたプラグＰＧ２によりセミグローバル配線ＳＭまたはグローバル配線ＧＭを構成してもよい。逆に、プラグＰＧ３を図３１に示すプラグＰＧ２のように横方向に延在させ、１つのプラグＰＧ３に複数のプラグＰＧ１およびＤＴＰを接続させてもよい。

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

その他、実施の形態に記載された内容の一部を以下に記載する。

（付記１）画素領域に並ぶ複数の画素を備えた固体撮像素子であって、
第１主面および前記第１主面の反対側の第１裏面を備えた第１半導体基板と、
前記第１半導体基板の前記複数の画素のそれぞれの前記第１主面に形成された第１受光素子と、
前記第１半導体基板の前記第１裏面を覆う第１絶縁膜と、
前記第１絶縁膜を貫通し、前記第１受光素子に電気的に接続された第１導電性接続部と、
第２主面および前記第２主面の反対側の第２裏面を備えた第２半導体基板と、
前記第２半導体基板の前記第２主面近傍に形成された半導体素子と、
前記第２半導体基板の前記第２裏面を覆う第２絶縁膜と、
前記第２絶縁膜を貫通し、前記半導体素子に電気的に接続された第２導電性接続部と、
を有し、
前記第１半導体基板、前記第１導電性接続部および前記第１絶縁膜を含む第１積層体と、前記第２半導体基板、前記第２導電性接続部および前記第２絶縁膜を含む第２積層体との接合面では、前記第１絶縁膜と前記第２絶縁膜とが互いに接合され、前記第１導電性接続部と前記第２導電性接続部とが互いに接合されている、固体撮像素子。

（付記２）画素領域に並ぶ複数の画素を備えた固体撮像素子の製造方法であって、
（ａ）第１主面および前記第１主面の反対側の第１裏面を有し、前記第１主面に形成された第１受光素子と、前記第１主面を覆う第１層間絶縁膜と、前記第１裏面を覆う第１絶縁膜とを備えた第１半導体基板を用意する工程、
（ｂ）第２主面および前記第２主面の反対側の第２裏面を有し、前記第２主面近傍に形成された半導体素子と、前記第２主面を覆う第２層間絶縁膜とを備えた第２半導体基板を用意する工程、
（ｃ）前記第１絶縁膜を貫通し、前記第１受光素子に電気的に接続された第１導電性接続部を形成する工程、
（ｄ）前記第２層間絶縁膜の上面に第１接続孔を形成した後、前記第１接続孔内に、前記半導体素子に電気的に接続された第２導電性接続部を形成する工程、
（ｅ）前記（ｃ）工程および前記（ｄ）工程の後、前記第１絶縁膜の下面と前記第２層間絶縁膜の前記上面とを互いに接合し、前記第１導電性接続部の下面と前記第２導電性接続部の上面とを互いに接合することで、前記第１半導体基板および前記第２半導体基板を積層する工程、
を有し、
複数の前記画素のそれぞれは、前記第１受光素子を有する、固体撮像素子の製造方法。

（付記３）（付記２）の固体撮像素子の製造方法において、
前記（ａ）工程は、
（ａ２）前記第１受光素子と、前記第１主面に形成された溝内に埋め込まれた素子分離領域とを備えた前記第１半導体基板を用意する工程、
（ａ３）前記第１主面上に前記第１層間絶縁膜を形成する工程、
（ａ４）前記第１層間絶縁膜および前記素子分離領域を貫通する第３接続孔を形成する工程、
（ａ５）前記第３接続孔内に、第３導電性接続部を埋め込む工程、
（ａ６）前記第３導電性接続部上に、前記第３導電性接続部と前記第１受光素子とを電気的に接続する第１配線を形成する工程、
（ａ７）前記第１裏面を研磨することで、前記第３導電性接続部および前記素子分離領域を露出させる工程、
（ａ８）前記（ａ７）工程の後、前記第１裏面を覆う前記第１絶縁膜を形成する工程、
（ａ９）前記第１絶縁膜を貫通し、前記第３導電性接続部に接続された前記第１導電性接続部を形成する工程、
を有する、固体撮像素子の製造方法。

（付記４）（付記２）の固体撮像素子の製造方法において、
前記（ａ）工程は、
（ａ２）前記第１受光素子を備えた前記第１半導体基板を用意する工程、
（ａ３）前記第１主面上に前記第１層間絶縁膜を形成する工程、
（ａ４）前記第１層間絶縁膜および前記第１半導体基板を貫通する第２接続孔を形成する工程、
（ａ５）前記第２接続孔内に、第２絶縁膜を介して第４導電性接続部を埋め込む工程、
（ａ６）前記第４導電性接続部上に、前記第４導電性接続部と前記第１受光素子とを電気的に接続する第１配線を形成する工程、
（ａ７）前記第１裏面を研磨することで、前記第４導電性接続部および前記第２絶縁膜を露出させる工程、
（ａ８）前記（ａ７）工程の後、前記第１裏面を覆う前記第１絶縁膜を形成する工程、
（ａ９）前記第１絶縁膜を貫通し、前記第４導電性接続部に接続された前記第１導電性接続部を形成する工程、
を有する、固体撮像素子の製造方法。

（付記５）（付記４）の固体撮像素子の製造方法において、
（ａ１０）前記（ａ４）工程の後、前記（ａ５）工程の前に、前記第２接続孔内に露出する前記第１半導体基板の表面にｐ型不純物を導入することで、ｐ型半導体領域を形成する工程、
をさらに有し、
前記第１半導体基板の導電型は、ｐ型である、固体撮像素子の製造方法。

（付記６）（付記４）の固体撮像素子の製造方法において、
（ａ１１）前記（ａ４）工程の後、前記（ａ５）工程の前に、前記第２接続孔の側面を覆う第３絶縁膜を形成する工程、
をさらに有し、
前記第３絶縁膜の誘電率は、窒化シリコンの誘電率よりも高い、固体撮像素子の製造方法。

ＣＲ 周辺回路領域
ＥＩ１〜ＥＩ３ 素子分離領域
ＩＦ１〜ＩＦ３ 絶縁膜
ＩＬ１〜ＩＬ３ 層間絶縁膜
ＰＥＲ 画素領域
ＰＤ１〜ＰＤ３ フォトダイオード
ＰＧ１〜ＰＧ３ プラグ
ＳＢ１〜ＳＢ３ 半導体基板

Claims (15)

1. 画素領域に並ぶ複数の画素を備えた固体撮像素子であって、
   第１主面および前記第１主面の反対側の第１裏面を備えた第１半導体基板と、
   前記第１半導体基板の前記複数の画素のそれぞれの前記第１主面に形成された第１受光素子と、
   前記第１半導体基板の前記第１裏面を覆う第１絶縁膜と、
   前記第１絶縁膜を貫通し、前記第１受光素子に電気的に接続された第１導電性接続部と、
   第２主面および前記第２主面の反対側の第２裏面を備えた第２半導体基板と、
   前記第２半導体基板の前記第２主面近傍に形成された半導体素子と、
   前記第２半導体基板の前記第２主面を覆う第２層間絶縁膜と、
   前記第２層間絶縁膜の上面の第１接続孔内に埋め込まれ、前記半導体素子に電気的に接続された第２導電性接続部と、
   を有し、
   前記第１半導体基板、前記第１導電性接続部および前記第１絶縁膜を含む第１積層体と、前記第２半導体基板、前記第２導電性接続部および前記第２層間絶縁膜を含む第２積層体との接合面では、前記第１絶縁膜と前記第２層間絶縁膜とが互いに接合され、前記第１導電性接続部と前記第２導電性接続部とが互いに接合されている、固体撮像素子。
2. 請求項１記載の固体撮像素子において、
   前記半導体素子は、増幅トランジスタ、選択トランジスタまたはリセットトランジスタであり、
   前記半導体素子、前記第１導電性接続部および前記第２導電性接続部は、前記複数の画素のそれぞれに形成されている、固体撮像素子。
3. 請求項１記載の固体撮像素子において、
   前記第１半導体基板を貫通する素子分離領域と、
   前記第１半導体基板の前記第１主面を覆う第１層間絶縁膜と、
   前記第１層間絶縁膜内に形成された第１配線と、
   前記第１配線および前記第１導電性接続部に接続され、前記素子分離領域を貫通する第３導電性接続部と、
   をさらに有し、
   前記第１導電性接続部は、前記第３導電性接続部および前記第１配線を介して前記第１受光素子に電気的に接続されている、固体撮像素子。
4. 請求項１記載の固体撮像素子において、
   前記第１半導体基板の前記第１主面を覆う第１層間絶縁膜と、
   前記第１層間絶縁膜内に形成された第１配線と、
   前記第１配線および前記第１導電性接続部に接続され、前記第１半導体基板を貫通する第４導電性接続部と、
   前記第４導電性接続部と前記第１半導体基板との間、および、前記第４導電性接続部と前記第１層間絶縁膜との間に介在する第２絶縁膜と、
   をさらに有し、
   前記第１導電性接続部は、前記第４導電性接続部および前記第１配線を介して前記第１受光素子に電気的に接続されている、固体撮像素子。
5. 請求項４記載の固体撮像素子において、
   前記第２絶縁膜に接する前記第１半導体基板の面に形成されたｐ型半導体領域をさらに有し、
   前記第１半導体基板の導電型は、ｐ型である、固体撮像素子。
6. 請求項４記載の固体撮像素子において、
   前記第２絶縁膜と前記第１半導体基板および前記第１層間絶縁膜との間に介在する第３絶縁膜をさらに有し、
   前記第３絶縁膜の誘電率は、窒化シリコンの誘電率よりも高い、固体撮像素子。
7. 請求項１記載の固体撮像素子において、
   前記第１半導体基板の前記第１主面近傍に形成された第１転送トランジスタと、
   前記第２積層体内に形成された第１容量素子および第２容量素子と、
   前記第１絶縁膜の下面に形成された第１溝内に埋め込まれた第１金属膜と、
   前記第２層間絶縁膜の前記上面に形成された第２溝内に埋め込まれた第２金属膜と、
   をさらに有し、
   前記半導体素子は、第２転送トランジスタであり、
   前記接合面において、前記第１金属膜と前記第２金属膜とは互いに接合しており、
   前記第１受光素子のカソードには、前記第１転送トランジスタおよび前記第２転送トランジスタが順に直列に接続されており、
   前記第２転送トランジスタのソース電極には、前記第１容量素子の電極の１つが接続されており、前記第２転送トランジスタのドレイン電極には、前記第２容量素子の電極の１つが接続されており、
   前記第１転送トランジスタ、前記第２転送トランジスタ、前記第１容量素子、前記第２容量素子、前記第１金属膜および前記第２金属膜は、前記複数の画素のそれぞれに形成されている、固体撮像素子。
8. 請求項７記載の固体撮像素子において、
   前記第１容量素子または前記第２容量素子は、
   前記第２層間絶縁膜内に形成された第２配線と、
   前記第２層間絶縁膜内で前記第２配線の直上に第４絶縁膜を介して形成された第３金属膜と、
   により構成されている、固体撮像素子。
9. 請求項１記載の固体撮像素子において、
   前記半導体素子は、前記第２半導体基板の前記複数の画素のそれぞれの前記第２主面に形成された第２受光素子であり、
   前記第２半導体基板の前記第２裏面を覆う第５絶縁膜と、
   前記第５絶縁膜を貫通し、前記第２受光素子に電気的に接続された第５導電性接続部と、
   第３主面および前記第３主面の反対側の第３裏面を備えた第３半導体基板と、
   前記第３半導体基板の前記複数の画素のそれぞれの前記第３主面に形成された第３受光素子と、
   前記第３半導体基板の前記第３主面を覆う第３層間絶縁膜と、
   前記第３層間絶縁膜の上面の第２接続孔内に埋め込まれ、前記第３受光素子に電気的に接続された第６導電性接続部と、
   をさらに有し、
   前記第５絶縁膜および前記第５導電性接続部を含む前記第２積層体と、前記第３半導体基板、前記第６導電性接続部および前記第３層間絶縁膜を含む第３積層体との接合面では、前記第５絶縁膜と前記第３層間絶縁膜とが互いに接合され、前記第５導電性接続部と前記第６導電性接続部とが互いに接合されている、固体撮像素子。
10. 請求項１記載の固体撮像素子において、
    前記半導体素子は、前記第２半導体基板の前記複数の画素のそれぞれの前記第２主面に形成された第２受光素子であり、
    前記第２半導体基板の前記第２裏面を覆う第５絶縁膜と、
    前記第５絶縁膜を貫通し、前記第２受光素子に電気的に接続された第５導電性接続部と、
    第３主面および前記第３主面の反対側の第３裏面を備えた第３半導体基板と、
    前記第３半導体基板の前記複数の画素のそれぞれの前記第３主面に形成された第３受光素子と、
    前記第３半導体基板の前記第３裏面を覆う第６絶縁膜と、
    前記第６絶縁膜を貫通し、前記第３受光素子に電気的に接続された第７導電性接続部と、をさらに有し、
    前記第５絶縁膜および前記第５導電性接続部を含む前記第２積層体と、前記第３半導体基板、前記第７導電性接続部および前記第６絶縁膜を含む第３積層体との接合面では、前記第５絶縁膜と前記第６絶縁膜とが互いに接合され、前記第５導電性接続部と前記第７導電性接続部とが互いに接合されている、固体撮像素子。
11. 請求項１記載の固体撮像素子において、
    前記第１半導体基板の第１主面を覆う第１層間絶縁膜と、
    前記第１層間絶縁膜内に形成された第３配線と、
    前記第２層間絶縁膜内に形成された第４配線と、
    前記第１絶縁膜を貫通する複数の第８導電性接続部と、
    前記第２層間絶縁膜の上面の第３接続孔内に埋め込まれた複数の第９導電性接続部と、
    をさらに有し、
    前記画素領域の周囲の第１領域で、前記第３配線と前記第４配線とは、前記複数の第８導電性接続部および前記複数の第９導電性接続部を介して電気的に接続されている、固体撮像素子。
12. 画素領域に並ぶ複数の画素を備えた固体撮像素子であって、
    第１主面および前記第１主面の反対側の第１裏面を備えた第１半導体基板と、
    前記第１半導体基板の前記複数の画素のそれぞれの前記第１主面に形成された第１受光素子と、
    前記第１半導体基板の前記第１主面を覆う第１層間絶縁膜と、
    を有し、
    前記第１半導体基板の前記第１裏面を覆う第１絶縁膜および前記第１絶縁膜を貫通し、前記第１受光素子に電気的に接続された第１導電性接続部、または、前記第１層間絶縁膜の上面の第１接続孔内に埋め込まれ、前記第１受光素子に電気的に接続された第２導電性接続部と、
    をさらに有する、固体撮像素子。
13. 画素領域に並ぶ複数の画素を備えた固体撮像素子の製造方法であって、
    （ａ）第１主面および前記第１主面の反対側の第１裏面を有し、前記第１主面に形成された第１受光素子と、前記第１主面を覆う第１層間絶縁膜と、前記第１裏面を覆う第１絶縁膜とを備えた第１半導体基板を用意する工程、
    （ｂ）第２主面および前記第２主面の反対側の第２裏面を有し、前記第２主面近傍に形成された半導体素子と、前記第２主面を覆う第２層間絶縁膜とを備えた第２半導体基板を用意する工程、
    （ｃ）前記第１絶縁膜を貫通し、前記第１受光素子に電気的に接続された第１導電性接続部を形成する工程、
    （ｄ）前記第２層間絶縁膜の上面に第１接続孔を形成した後、前記第１接続孔内に、前記半導体素子に電気的に接続された第２導電性接続部を形成する工程、
    （ｅ）前記（ｃ）工程および前記（ｄ）工程の後、前記第１絶縁膜の下面と前記第２層間絶縁膜の前記上面とを互いに接合し、前記第１導電性接続部の下面と前記第２導電性接続部の上面とを互いに接合することで、前記第１半導体基板および前記第２半導体基板を積層する工程、
    を有し、
    前記複数の画素のそれぞれは、前記第１受光素子を有する、固体撮像素子の製造方法。
14. 請求項１３記載の固体撮像素子の製造方法において、
    前記半導体素子は、増幅トランジスタ、選択トランジスタまたはリセットトランジスタであり、
    前記半導体素子、前記第１導電性接続部および前記第２導電性接続部は、前記複数の画素のそれぞれに形成されている、固体撮像素子の製造方法。
15. 請求項１３記載の固体撮像素子の製造方法において、
    前記半導体素子は、前記第２半導体基板の前記複数の画素のそれぞれの前記第２主面に形成された第２受光素子であり、
    前記（ｂ）工程では、前記第２受光素子と、前記第２裏面を覆う第５絶縁膜を備えた第２半導体基板を用意し、
    （ａ１）第３主面および前記第３主面の反対側の第３裏面を有し、前記第３主面に形成された第３受光素子と、前記第３主面を覆う第３層間絶縁膜とを備えた第３半導体基板を用意する工程、
    （ｃ１）前記第５絶縁膜を貫通し、前記第２受光素子に電気的に接続された第５導電性接続部を形成する工程、
    （ｄ１）前記第３層間絶縁膜の上面に第２接続孔を形成した後、前記第２接続孔内に、前記第３受光素子に電気的に接続された第６導電性接続部を形成する工程、
    （ｅ１）前記（ｃ１）工程、前記（ｄ）工程および前記（ｄ１）工程の後、前記第５絶縁膜の下面と前記第３層間絶縁膜の前記上面とを互いに接合し、前記第５導電性接続部の下面と前記第６導電性接続部の上面とを互いに接合することで、前記第２半導体基板および前記第３半導体基板を積層する工程、
    をさらに有する、固体撮像素子の製造方法。

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