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JP2018534760A - 縦型電界効果トランジスタ - Google Patents

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ソ，フランキー
キム，ドヨン
プラダーン，バーベンドラ，ケイ．
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Abstract

縦型電界効果トランジスタであって、第１の電極と、導電性材料の層から形成された多孔質導電層であって、その中に配置された導電性材料を貫通して延びる複数の孔を有する多孔質導電層と、第１の電極と多孔質導電層との間の誘電体層と、多孔質導電層と接触する電荷輸送層と、電荷輸送層に電気的に接続された第２の電極とを備える縦型電界効果トランジスタが提供される。誘電体層と第１の電極との間に光活性層を設けることができる。縦型電界効果トランジスタの製造方法であって、誘電体層を形成するステップと、誘電体層上に導電層を堆積させるステップとを備え、導電層が当該導電層を貫通して延びる複数の孔を含むように、誘電体層の１またはそれ以上の領域が堆積中にマスクされる方法が提供される。【選択図】図１

Description

本発明は、縦型電界効果トランジスタに関するものである。
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、マイクロ電子デバイスにおける主要な構成要素である。技術的な改良による、ソース−ドレインのチャネル長の減少によって、消費電力およびスイッチング速度が大幅に向上している。しかしながら、ホットキャリア輸送のような短チャネル効果によって、トランジスタの低いオン／オフ比や非飽和出力電流が引き起こされる可能性がある。さらに、そのような短いチャネル長を規定するためには、高分解能パターニングプロセスが必要であり、それが製造コストを大幅に増加させる可能性がある。
幾つかの態様は、縦型電界効果トランジスタを提供し、この縦型電界効果トランジスタが、第１の電極と、導電性材料の層から形成された多孔質導電層であって、その中に配置された導電性材料を貫通して延びる複数の孔を有する多孔質導電層と、前記第１の電極と前記多孔質導電層との間の誘電体層と、前記多孔質導電層と接触する電荷輸送層と、前記電荷輸送層に電気的に接続された第２の電極とを備える。
幾つかの態様は、縦型電界効果トランジスタの製造方法を提供し、この方法が、誘電体層を形成するステップと、前記誘電体層上に導電層を堆積させるステップとを備え、前記導電層が当該導電層を貫通して延びる複数の孔を含むように、前記誘電体層の１またはそれ以上の領域が堆積中にマスクされる。
幾つかの態様は、縦型電界効果トランジスタを動作させる方法を提供し、前記縦型電界効果トランジスタが、第１の電極と、誘電体層と、多孔質導電層と、前記多孔質導電層と接触する電荷輸送層と、第２の電極とを備え、前記誘電体層が前記第１の電極と前記多孔質導電層との間に配置され、前記電荷輸送層が前記多孔質導電層と前記第２の電極との間に配置されており、当該方法が、前記多孔質導電層から前記第１の電極に第１のバイアス電圧を印加するステップと、前記多孔質導電層から前記第２の電極に第２のバイアス電圧を印加するステップとを備え、前記第２のバイアス電圧の符号が、前記第１のバイアス電圧の符号と反対であり、前記第１の電極に注入された正孔が、前記電荷輸送層に自由電子を１０００％を超える変換効率で生成する。
上述したものは、添付の特許請求の範囲によって規定される本発明の非限定的な概要である。
図１は、幾つかの実施形態に係る例示的な縦型電界効果トランジスタデバイスの概略図である。 図２ａは、幾つかの実施形態に係る例示的なＶＦＥＴデバイスの概略図である。図２ｂは、図２ａに示すＶＦＥＴデバイスの例示的な多孔質ＩＴＯ電極の細孔を示している。 図３ａ〜図３ｄは、幾つかの実施形態に係る、図２ａに示すＶＦＥＴの基礎理論を説明する概略的なバンド図を示している。 図４は、幾つかの実施形態に係る、光活性層を含む例示的なＶＦＥＴデバイスの概略図である。 図５ａ〜図５ｆは、幾つかの実施形態に係る、図４に示す縦型ＩＲフォトトランジスタの基礎理論を説明する概略的なバンド図を示している。 図６ａおよび図６ｂは、幾つかの実施形態に係る例示的な縦型電界効果トランジスタの伝達曲線および出力曲線をそれぞれ示している。 図７ａおよび図７ｂは、幾つかの実施形態に係る発光伝達曲線および発光出力曲線をそれぞれ示している。 図８は、幾つかの実施形態に係る、酸素プラズマエッチング時間による細孔サイズ制御を示している。 図９は、幾つかの実施形態に係る、ゲートバイアスの関数としての縦型フォトトランジスタの電流および光子−電子変換効率を示している。 図１０は、幾つかの実施形態に係る、デバイス動作ウィンドウに対するＰｂＳの厚さの影響を示している。 図１１は、幾つかの実施形態に係る外部量子効率（ＥＱＥ）に対するＶＤＳの影響を示している。 図１２は、幾つかの実施形態に係る縦型フォトトランジスタの再現性を示している。 図１３は、幾つかの実施形態に係る、ソース−ドレインバイアスの関数としての縦型ＩＲフォトトランジスタのソース−ドレイン電流を示している。
本発明の実施形態は、縦型電界効果トランジスタを対象とし、任意には高利得光検出器を含むことができる。本発明者等は、誘電体層と多孔性導電層とを組み合わせることにより、光活性層と誘電体層との間の界面における電荷蓄積の結果として高い電流利得をもたらすことができ、それにより、多孔質導電層からの電子の注入を高利得で引き起こすことができることを認識および理解するに至った。多孔性導電層は、孔（または細孔）が層を貫通して延びるように、半導体または導体の層から形成することができる。これにより、後述するようにトランジスタデバイス内での高利得化を促進しながらも、従来の半導体製造技術を用いて多孔性導電層を形成することができる。
幾つかの実施形態では、誘電体層中の自由電荷は、光活性層に入射する光子から生成することができる。幾つかの実施形態では、誘電体層中の自由電荷は、トランジスタのゲート電極に電流が供給される結果として生成することができる。いずれの場合も、多孔質導電層から隣接する電荷輸送層（例えば、電子輸送層）に注入される電子から出力電流を生成することができる。このようにして、多孔質導電層は出力電流を調節する。多孔質導電層は誘電層に隣接させることができ、誘電層は光活性層またはゲート電極に隣接させることができる。
バイアス電圧が誘電体層に印加されない場合、電子輸送層への電子注入を実質的にブロックするのに十分な高さのショットキー障壁（またはその他のポテンシャルエネルギー障壁）が多孔質導電層と電子輸送層との間の界面に存在し得る。バイアス電圧が誘電体層と多孔質導電層との間に印加されると、電子は誘電体層と電子輸送層との間の界面（すなわち、導電層の細孔の領域内）に蓄積する。これは、多孔質導電層と電子輸送層との間の界面におけるショットキー障壁をある程度低減することができるが、電界効果は、誘電体層の存在により、幾つかの実施形態では光活性層の誘電特性により、小さくなることがある。
光活性層を含む実施形態では、光活性層に光子が照射され、かつ光活性層、誘電体層および多孔質導電層にバイアスが印加されるときに、光活性層で生成された正孔が、光活性層と誘電体層との間の界面で蓄積される。正孔の蓄積は、電界効果を介して、電子が導電層から電子輸送層に容易に注入されるように、導電層の細孔の領域におけるポテンシャルエネルギー障壁を低下させることができる。実際には、蓄積された正孔の電界効果によってショットキー障壁の高さの低い領域を設けることにより、多孔質導電層から電子輸送層への電子注入を調節するために細孔が使用される。幾つかの実施形態によれば、本明細書に記載の縦型電界効果トランジスタは、１，０００％〜１０，０００％、または１０，０００％〜１００，０００％、または１００，０００％〜１，０００，０００％の光子対電子利得を有することができる。
光活性層を含まない実施形態では、ゲート電極からの電流の流れが、ゲート電極に正孔の蓄積をもたらすことができる。それらの正孔は電界効果を発揮して、誘電体層と導電層の細孔との界面に電子蓄積を生じる。このため、電子が導電層から電子輸送層に容易に注入されるように、導電層の細孔の領域におけるポテンシャルエネルギー障壁を低下させることができる。実際には、蓄積された正孔の電界効果によってショットキー障壁の高さの低い領域を設けることにより、多孔質導電層から電子輸送層への電子注入を調節するために細孔が使用される。幾つかの実施形態によれば、光活性層を含まない縦型電界効果トランジスタは、１，０００％〜１０，０００％、または１０，０００％〜１００，０００％、または１００，０００％〜１，０００，０００％の電子対電子利得を有することができる。
本発明者等は、このような縦型電界効果トランジスタが高速動的応答で入力対出力利得を提供し得ることを認識および理解するに至った。特に、縦型電界効果トランジスタは、光活性層を含む実施形態において高い光子対電子利得をもたらすことができ、あるいは、一実施形態では、電流がゲート電極に供給されるときに、高い相互コンダクタンスをもたらすことができる。比較すると、幾つかの赤外線有機またはコロイド量子ドット（ＣＱＤ）光検出器が許容可能な光子対電子利得を有することが報告されているが、そのような利得は、動的応答が本質的に遅い電荷トラッピングに起因している。これとは対照的に、本明細書に記載の光活性層を含む縦型電界効果トランジスタは、より高速の動的応答をもたらす容量性ゲート効果の結果として、高い光子対電子利得をもたらすことができる。
幾つかの実施形態によれば、本明細書に記載の縦型電界効果トランジスタの製造に従来のリソグラフィプロセスを使用することができ、その結果、周知の技術を用いてデバイスを製造することができる。特に、多孔質導電層は、従来の技術によって、かつ特別なプロセス無しで容易に形成することができる。本明細書に記載の縦型電界効果トランジスタは、薄膜トランジスタ（ＴＦＴ）アプリケーションのようなトランジスタを含む任意の適切なデバイスで使用することができる。光活性層を含む縦型電界効果トランジスタの実施形態は、例えばイメージセンサにおいて、または感光性トランジスタを利用するその他の任意の用途において使用され得るものである。
図１は、幾つかの実施形態に係る例示的な縦型電界効果トランジスタ（ＶＦＥＴ）１００の概略図である。このデバイスは、ゲート電極１２１、誘電体層１２４、ソース電極１２５、電子輸送層１２６およびドレイン電極１２７を含む。動作中、多孔質電極１２５から透明電極１２１にバイアス電圧ＶＧＳが印加され、多孔質電極１２５から電極１２８にバイアス電圧ＶＤＳが印加される。各バイアス電圧の符号は同じであってもよいし、あるいはバイアス電圧が異なる符号を有するものであってもよい（例えば、電極１２１，１２８はともに、電極１２５よりも低い電位であってもよいし、若しくはともに高い電位であってもよい）。
デバイスは、任意選択的に、光子が透明な電極１２１を通過した後に入射する光活性層１２３を含む。任意の光活性層中の光電流の結果としてかつ／またはゲート電極１２１から引き込まれる電流を介して、電子注入が行われるかどうかにかかわらず、電子は（後述するプロセスを介して）多孔質電極１２５から電子輸送層１２６内に注入される。電極１２５は、「多孔質」であるとして記載しているが、これは概して、本明細書に記載されるような電子の注入を可能にする意図的に形成された開口（細孔または孔などであるが、これらに限定されるものではない）を含む固体層を指している。
図２ａは、幾つかの実施形態に係る例示的なＶＦＥＴデバイスの概略図である。図２ａは、後述するように製造および作動される縦型の薄膜トランジスタの一例である。図２ａの実施例では、誘電体層としてＨｆＯ２を用い、ゲート電極としてＩＴＯを用い、ＶＦＥＴのソース電極として多孔質ＩＴＯ層を用いている。任意の適切な電子輸送材料をＶＦＥＴデバイスに使用することができ、そのような材料の１つが、望ましく高い電子移動度を示しかつＩＴＯソース層との界面で適切なエネルギー障壁を提供するＣ６０である。幾つかの実施形態では、誘電体層がｈｉｇｈ−κ誘電体であってもよい（この記述を満たす可能性のある１つの誘電体として、図２ａの実施例では、ＨｆＯ２が提供されている）。ｈｉｇｈ−κ誘電体は、二酸化シリコンよりも高い誘電率を有する誘電体である。
幾つかの実施形態によれば、ＩＴＯソース層との界面におけるエネルギー障壁は、０．２ｅＶ〜１ｅＶ、例えば０．４ｅＶ〜０．８ｅＶ、例えば０．６ｅＶである。幾つかの実施形態によれば、多孔質導電層はＵＶオゾン処理を受けてその仕事関数を増大させ、それによりＣ６０層に対して高いショットキー障壁（例えば、４．１ｅＶ〜５．３ｅＶ）を形成することができる。
図２ｂは、ソース電極（例えば、ＩＴＯ）層を貫通して延在する複数の細孔を含む例示的な多孔質ＩＴＯ膜（〜４５ｎｍの厚さ）の走査型電子顕微鏡（ＳＥＭ）画像である。図２ｂの実施例では、細孔直径は約０．８μｍであり、スケールバーは５μｍを表している。幾つかの実施形態によれば、細孔直径はそれぞれ０．１μｍ〜１０μｍ、例えば０．５μｍ〜２μｍであってもよい。各細孔の直径はそれぞれこの範囲内にあるが、細孔はソース導電層においてある範囲の直径を示すことができることを理解されたい。幾つかの実施形態によれば、平均細孔直径は０．１μｍ〜１０μｍ、例えば０．５μｍ〜２μｍである。細孔が存在するソース導電層の表面積の割合は、幾つかの実施形態では約４０％〜６０％、例えば約５０％であってもよい。
図３ａ〜図３ｄは、図２ａに示したＶＦＥＴの基礎となる機構を説明するための概略バンド図を示している。ゲートバイアスがゼロである（しかしながら、ドレインソースバイアスがゼロではない）場合（図３ａ）、多孔質ＩＴＯソース電極からＣ６０チャネル層への電子注入は、界面における大きな電子注入障壁によりブロックされる。黒の破線は、Ｃ６０がＨｆＯ２ゲート誘電体層と直接接触する場合の細孔の中心部におけるＣ６０層の最低空分子軌道（ＬＵＭＯ）レベルを表している。図３ｂは、横方向における多孔質ＩＴＯ／Ｃ６０接合部の横方向バンド図を示している。
正のゲートバイアスＶＧＳ＞０では、図３ｃに示すように、ＩＴＯゲート電極の正孔蓄積が、多孔質ＩＴＯ領域におけるＨｆＯ２／Ｃ６０界面に電子蓄積を生じさせる電界効果を発揮する。このため、Ｃ６０層ではバンドの曲がりが発生し、図３ａの場合よりも多孔質ＩＴＯ／Ｃ６０界面の横方向ショットキー障壁幅が大きく減少する。その後、図２ｄに示すように、ＩＴＯからＣ６０への電子注入が実質的に増加する。
図４は、幾つかの実施形態に係る光活性層を含む例示的なＶＦＥＴデバイスの概略図である。図４の実施例では、光活性ゲートは、ＩＴＯゲート電極とＨｆＯ２ゲート誘電体層との間にＩＲ増感ゲートとして挿入された、溶液処理された量子ドット（ＰｂＳ）層からなる。動作中、ＩＴＯゲート電極を介してＰｂＳ層に衝突するＩＲ光子は光キャリアを生成し、Ｃ６０から形成される電子輸送層（ＥＴＬ）が多孔質ＩＴＯソース電極およびＨｆＯ２ゲート誘電体層と接触する領域において強い電界効果を誘発し、ＩＴＯソース電極からＣ６０チャネル層への電子注入を調節する。幾つかの実施形態によれば、多孔質導電層はＵＶオゾン処理を受けてその仕事関数を増大させ、それによりＣ６０層に対して高いショットキー障壁（例えば、４．１ｅＶ〜５．３ｅＶ）を形成することができる。
図５ａ〜図５ｆは、図４に示した例示的なＶＦＥＴデバイスの基礎となる機構を説明するための概略バンド図を示している。ゲートバイアスがゼロであり（しかしながら、ドレインソースバイアスがゼロではなく）ＩＲ照射が無い場合（図５ａ）、多孔質ＩＴＯソース電極からＣ６０チャネル層への電子注入は、界面における大きな電子注入障壁によりブロックされる。黒の破線は、Ｃ６０がＨｆＯ２ゲート誘電体層と直接接触する（★でマークされている）細孔の中心部におけるＣ６０層の最低空分子軌道（ＬＵＭＯ）レベルを表している。
図５ｂは、横方向における多孔質ＩＴＯ／Ｃ６０接合部の横方向バンド図を示している。図４に示すように、逆ソース−ドレインバイアスがＩＴＯ／Ｃ６０ショットキー接合部に印加されるため、ゲートバイアスがゼロの下では暗電流が低くなる。図５ｃに示すように、ＩＲ照射のない正のゲートバイアス下では、深いイオン化ポテンシャル（＝７．６ｅＶ）を有する溶液処理されたＺｎＯナノ結晶（ＮＣ）正孔ブロック層は、ＩＴＯ多孔質ＩＴＯ領域内のＨｆＯ２／Ｃ６０界面に電子を引き付けながら、ＩＴＯゲート電極からの正孔の注入をブロックする。電子蓄積の結果として、Ｃ６０層のバンド曲げが、多孔質ＩＴＯソース電極およびＨｆＯ２誘電体層と接触している位置で生じる。その後、図５ｄに示すように、横方向のＩＴＯ／Ｃ６０界面のショットキー障壁幅が減少する。しかしながら、厚いゲート誘電体スタック（例えば、ＺｎＯ＋ＰｂＳ＋ＨｆＯ２）のために電界効果は強くなく、そのため、暗電流の増加は非常に小さい。幾つかの実施形態では、誘電体スタックは、１００ｎｍ〜５００ｎｍ、２００ｎｍ〜４００ｎｍ、２５０ｎｍ〜３５０ｎｍ、または約３１０ｎｍの厚さを有することができる。幾つかの実施形態では、光活性層（例えば、図４に示す例示的なＶＦＥＴデバイスのＰｂＳ層）は、６０ｎｍ〜２４０ｎｍ、例えば１００ｎｍ〜１５０ｎｍ、例えば１２０ｎｍの厚さを有することができる。
図５ｅは、動作の重要な部分である光電流利得機構を示している。ＩＲ照射を伴う正のゲートバイアス下では、ＰｂＳ層の光生成された正孔がＰｂＳ／ＨｆＯ２界面に蓄積される一方、ＰｂＳ層の光生成された電子がＺｎＯ層を通ってＩＴＯゲート電極に輸送される。ＰｂＳ／ＨｆＯ２界面に蓄積された正孔は、暗い場所でデバイスが動作しているときの厚い実効ゲート誘電体スタック（ＺｎＯ＋ＰｂＳ＋ＨｆＯ２）と比較すると非常に薄い実効ゲート誘電体層（５０ｎｍ、ＨｆＯ２）により、電界効果が著しく増加する。この強力な電界効果は、Ｃ６０層の強いバンド曲がりをもたらし、それにより横方向ＩＴＯ／Ｃ６０ショットキー障壁幅および多孔質ＩＴＯ／Ｃ６０界面での電子注入の著しい狭小化を引き起こし、デバイスにおける高い光電流利得を引き起こす。
実施例
幾つかの実施形態によれば、図６ａ、図６ｂおよび図７ａ、図７ｂは、例示的なＶＦＥＴの特性を示している。この例示的なＶＦＥＴの特性の説明を含むこれら図面の以下の説明は、一例として提供するものであり、上述したＶＦＥＴの特性に関して限定するものではない。
図６ａはトランジスタの伝達曲線を示している。多孔質ＩＴＯソース電極上のＵＶ−オゾン処理のないデバイスは、ショットキー障壁が低く、オフ電流が抑制されないため、オン／オフ比が低くなる。ＵＶ−オゾン処理後、オフ電流は、多孔質ＩＴＯソース電極の仕事関数の増加により３桁の減少を生じる。オン電流は、Ｃ６０チャネル層の空間電荷制限電流であるため、同じとなることに留意されたい。図６ｂは、空間電荷効果による飽和出力電流を表すトランジスタの出力曲線を示している。
幾つかの実施形態によれば、有機発光ダイオードを縦型トランジスタのチャネルに組み込むことによって、縦型発光電界効果トランジスタ（ＶＬＥＴ）が実証される。ＶＬＥＴは、次の構造：Ａｌ（ドレイン電極）／ＭｏＯＸ（正孔注入層）／４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（ＮＰＢ、正孔輸送層）／４，４８，４９−トリス（Ｎ−カルバゾリル）トリフェニルアミン（ＴＣＴＡ、発光層）／４，７−ジフェニル−１，１０−フェナントロリン（Ｂｐｈｅｎ、電子輸送層）／Ｃ６０（チャネル層）／多孔質ＩＴＯ（ソース電極）／ＨｆＯ２（ゲート誘電体／ＩＴＯ（ゲート電極））を有する。ＴＣＴＡ発光層には、燐光色素として９容量％のｆａｃトリス（２−フェニルピリジン）イリジウム［Ｉｒ（ｐｐｙ）３］がドープされている。
図７ａは、ＶＬＥＴの発光伝達曲線をゲート電圧の関数として示している。電流伝達曲線（黒線）は、発光伝達曲線（赤線）と比較するためのもので、同じターンオンゲート電圧を示しているのが分かる。図７ｂは、ＶＬＥＴの発光出力曲線を示している。
製造技術
以下に、上述したＶＦＥＴデバイスの例示的な製造技術を述べる。これらの技術は単なる例として提供するものであり、ＶＦＥＴデバイスおよびＶＦＥＴの製造方法の両方に関して限定するものではないことを理解されたい。上述したように、ＶＦＥＴは任意選択的に光活性層を含むことができ、ＶＦＥＴが光活性層を含むか否かに応じて、以下に説明する例示的な製造技術の一部のみをＶＦＥＴデバイスの特定の実施形態に適用することができる。
１．ＺｎＯナノ結晶とＰｂＳナノ結晶の合成
ＺｎＯナノ結晶合成およびスピンコーティング手順：０．６５８５ｇの酢酸亜鉛二水和物（ＺｎＡｃ、９８＋％、ＡＣＲＯＳ有機物）および３０ｍｌのジメチルスルホキシド（Ｆｉｓｈｅｒ Ｓｃｉｅｎｔｉｆｉｃ社）を室温下で４７５ｒｐｍの速度でフラスコ内で一緒に撹拌した。別のフラスコにおいて、０．６ｇのテトラメチルアンモニウムヒドロキシド（＞９７％、Ｓｉｇｍａ Ａｌｄｒｉｃｈ社）および３０ｍｌのエチルアルコールを２分間振とうすることによって混合した。その後、両フラスコの溶媒を合わせて、６２５ｒｐｍの速度で５０分間攪拌した。次に、溶媒を１０ｍｌの量ずつ６本の遠心管に分けた。各管に２０ｍｌの酢酸エチルと２０ｍｌのヘプタンを加えた後、２０℃で６分間７０００ｒｐｍの速度で遠心分離した。遠心分離プロセスの後、上清み溶媒を除去し、各管に６ｍｌのエタノールを添加してＺｎＯ前駆体溶液を作製した。その後、溶液とエタノールが２：３の体積比となるようにエタノールを添加することによってＺｎＯ溶液を希釈した。希釈したＺｎＯ溶液をＩＴＯ基板上で、２０００ｒｐｍの速度で１秒間（第１段階）、４０００ｒｐｍで１秒間（第２段階）、５０００ｒｐｍで４０秒間（第３段階）スピンコーティングした。スピンコーティングの直後、基板を加熱板上に置き、８０℃で１０分間の熱処理を行った。最後に、酸素および水分濃度が１ｐｐｍ未満のグローブボックス内で、３０秒間のＵＶ硬化（λ＝３６５ｎｍ）を行った。
ＰｂＳナノ結晶合成およびスピンコーティング手順：０．７ｇの鉛（ＩＩ）酸化物（９９．９９９％、ｍｅｔａｌ ｂａｓｉｓ、Ｐｕｒａｔｒｏｎｉｃ）、５０ｍｌの１−オクタデセン（９０％、Ｓｉｇｍａ Ａｌｄｒｉｃｈ社）および４ｍｌのオレイン酸（９０％、Ｓｉｇｍａ Ａｌｄｒｉｃｈ社）を１００ｍｌの３つ口フラスコに入れ、温度が１１０℃に達するまで加熱板上で攪拌した。フラスコの一方の口を凝縮器に接続してＡｒガスをフラスコに流し、他方の口を熱電対に接続して温度を監視し、中央の口をゴムで蓋をした。温度が１１０℃に達したら、１−オクタデセン１０ｍｌおよびヘキサメチルジシラチアン（合成グレード、Ｓｉｇｍａ Ａｌｄｒｉｃｈ社）３６０μｌを混合して、フラスコ内に注いだ。４分後、フラスコ内の溶媒を、イソプロパノール１５０ｍｌを入れたビーカーに入れて急冷した。
溶媒を３５ｍｌの量ずつ６本の遠心管に分けて、２５℃で２０分間、７０００ｒｐｍの速度で遠心分離した。上清み液を注いだ後、トルエン７．５ｍｌを各管に加え、管をボルテックスで振とうした。アセトンを注いで各管を同じ重量および容量３７．５ｍｌにした後、２回目の遠心分離ステップを２５℃、７０００ｒｐｍの速度で５分間行った。上清み液を注いだ後、７．５ｍｌのトルエンを各管に加え、管をボルテックスで振とうした。次に、各管にメタノールを注いで同じ重量および容量３５ｍｌとし、３回目の遠心分離ステップを２５℃、１１，０００ｒｐｍの速度で１０分間行った。上清み液を注いだ後、すべての管を真空チャンバ内で２時間乾燥させた。その後、３ｍｌのクロロホルムを各管に加え、すべての管を真空チャンバ内で一晩再び乾燥させた。
クロロホルム中のＰｂＳ前駆体粉末３０ｍｇ／ｍｌを調製し、その溶液をＺｎＯ／ＩＴＯ基板上で２，０００ｒｐｍの速度で１秒間（第１段階）、２，５００ｒｐｍで１０秒間（第２段階）スピンコーティングした。次に、アセトニトリル２０ｍｌを混合したベンゼン−１，３−ジチオール（ＢＤＴ）２２．４μｌを、ＰｂＳ膜上に１０秒間の待機時間で滴下し、オレイン酸配位子をＢＤＴ配位子と置換した。１０秒後直ちに、ＰｂＳスピンコーティングプロセスで説明したのと同じスピンコーティングステップを行った。最後に、表面上の未置換の配位子を洗浄するために、ＰｂＳスピンコーティングプロセスで説明したのと同じスピンコーティングステップでアセトニトリルをスピンコーティングした。上記プロセスすべてを「１層」のコーティングとして、１〜５層のＰｂＳ膜のコーティングを行った。
２．多孔質ＩＴＯ電極の作製
ポリスチレン単層形成：ポリスチレン粒子懸濁液（平均粒径１．１μｍ、ＬＢ１１、Ｓｉｇｍａ Ａｌｄｒｉｃｈ社）１ｍｌを１０ｍｌの脱イオン水と混合し、その溶液を２０℃、８，０００ｒｐｍの速度で２０分間遠心分離した。上清み液を注いだ後、エタノール１０ｍｌを加え、溶液を上記条件で遠心分離した。上清みエタノールを注いだ後、エチレングリコール４ｍｌを加え、ロッド超音波処理機で攪拌した。
次に、ＨｆＯ２／ＰｂＳ／ＺｎＯ／ＩＴＯ基板を水で満たされたビーカ内で浸漬した。その後、ポリスチレン−エチレングリコール前駆体溶液をピペットで水の上に滴下し、水面をポリスチレン球の単層で覆った。シリンジポンプ（ＫＤＳ２００、ＫＤ Ｓｃｉｅｎｔｉｆｉｃ社）を用いて、ドデシル硫酸ナトリウム（Ｓｉｇｍａ Ａｌｄｒｉｃｈ社）を水面上に滴下することにより、ポリスチレン単層を基板に向かって押しながら、４００μｌ／分の速度でゆっくりと引き上げた。
図８は、酸素プラズマによる細孔サイズ制御を示している。基板上に単層を形成した後、０〜２分間、反応性イオンエッチング（Ｕｎａｘｉｓ社、ＲＩＥ電力＝１００Ｗ、Ｏ２圧力＝４０ｍＴｏｒｒ、チャンバ圧力＝４０ｍＴｏｒｒ）によりポリスチレン粒子のサイズを制御した。ポリスチレンのサイズは、それが最終的にＩＴＯ細孔サイズになることから、重要である。最適条件のために、１または２分間のＲＩＥエッチング時間を適用した。
多孔質ＩＴＯ作製：ＲＩＥプロセスによってポリスチレンサイズを制御した後、基板をスパッタチャンバ内に移動させた。４５ｎｍの厚さのＩＴＯ膜を、１５０ＷのＤＣスパッタリング電力、５０ｓｃｃｍのＡｒ流量および７ｓｃｃｍのＯ２流量下で、１Å／ｓの堆積速度で基板上にスパッタリングした。スパッタリングプロセスの間、シャドウメタルマスクを用いて多孔質ＩＴＯパターンを規定した。スパッタリングプロセスの後、基板上のポリスチレン単層を、図８に示すように、基材上に多孔質ＩＴＯパターンのみを残してテープにより除去した。
３．デバイス作製
ＶＦＥＴの作製：パターニングされたＩＴＯガラスを、超音波浴中でアセトンおよびイソプロパノールを用いてそれぞれ１５分間洗浄し、続いて３０分間ＵＶ−オゾン処理を行った。溶液処理したＺｎＯナノ結晶膜を空気中でＩＴＯガラス基板上にスピンコーティングし、続いて８０℃で１５分間熱処理を行った。ＰｂＳ量子ドットナノ結晶は、前のセクションで説明したように、スピンコーティングプロセス中の表面配位子として１，３−ベンゼンジチオール（ＢＤＴ）を処理することによって、１，０４６ｎｍにあるピーク吸収波長で合成された。最適な厚さとするために、ＰｂＳ膜のスピンコーティングを４回行い、２４０ｎｍのＰｂＳ膜厚を得た。次に、原子層堆積（Ｃａｍｂｒｉｄｇｅ Ｎａｎｏ Ｆｉｊｉ ２００、チャンバ温度＝８０℃、堆積速度＝サイクル当たり１Å、サイクル数＝５００）により、厚さ５０ｎｍのＨｆＯ２ゲート誘電体をＰｂＳ層上に堆積させた。前のセクションで説明したように多孔質ＩＴＯソース電極を作製した後、多孔質ＩＴＯ／ＨｆＯ２／ＰｂＳ／ＺｎＯ／ＩＴＯサンプルを３０分間ＵＶ−オゾン処理して多孔質ＩＴＯ電極の仕事関数を増加させた。ＵＶ処理の後、サンプルを熱蒸発チャンバ（Ｋｕｒｔ Ｊ．Ｌｅｓｋｅｒ社）に移し、Ｃ６０チャンネルの電流短絡パス（current short path）を避けるために、厚さ１μｍのＣ６０チャンネル層（９９．５％、Ｍ．Ｅ．Ｒ社）を堆積させた。上部ドレイン電極には、厚さ１００ｎｍのＡｌ膜を堆積させた。
デバイス特性：Ｋｅｉｔｈｌｅｙ４２００を使用して電気特性を測定した。輝度−電流−電圧（ＬＩＶ）特性について、Ｋｅｉｔｈｌｅｙ４２００に接続された較正済みのＳｉフォトダイオード（Ｎｅｗｐｏｒｔ社、応答度＝０．３４Ａ／Ｗ、波長５５０ｎｍ）を使用して光電流を測定した。ＯＲＩＥＬ７４１２５モノクロメータと結合させた１５０ＷオゾンフリーキセノンＤＣアークランプを使用して単色赤外光を発生させた。ＩＲ強度は、中性濃度フィルタおよびディフューザを用いて制御した。すべてのデバイスを、Ｏ２および水分レベルが１ｐｐｍ未満のグローブボックス内に封入し、測定を室温で周囲雰囲気下で行った。
４．ＶＦＥＴのＩＲ出力依存性
図９は、ＶＦＥＴの出力依存性を示している。０．８８μＷ／ｃｍ２から８１．２μＷ／ｃｍ２までの異なるＩＲ出力密度を持つ伝達曲線が図９（左）にプロットされている。ＥＱＥを最大にするために、高いＶＤＳ（＝１３Ｖ）を印加した。図９において、例示的な曲線Ａ、Ｂ、ＣおよびＤは、光電流無し（暗）、０．８８μＷ／ｃｍ２、１．０５μＷ／ｃｍ２および８１．２μＷ／ｃｍ２にそれぞれ対応するものである。
５．ＰｂＳの厚さの影響
図１０は、デバイス動作ウィンドウに対するＰｂＳの厚さの影響を示している。ＰｂＳの厚さは、ＰｂＳスピンコーティングプロセスの数によって制御した。図示のように、より厚いＰｂＳ膜は、暗伝達曲線（dark transfer curve）をオンにするために、より高いゲート電圧を必要とする。さらに、厚いＰｂＳ膜におけるＩＲ吸収は、薄いＰｂＳ膜における吸収よりも大きく、ＩＲ照明下でより大きな閾値電圧シフトを引き起こす。その結果、厚さ２４０ｎｍのＰｂＳ層を有するデバイスにおいて、より広いデバイス動作ウィンドウが観察された。
６．ソース・ドレイン電圧（Ｖ ＤＳ ）の影響
図１１は、ＶＤＳがＥＱＥに与える影響を示している。ＥＱＥに対するＶＤＳ（３Ｖ、６Ｖ、１０Ｖ、１３Ｖ）の影響を調べた。ＶＤＳの関数としてのＥＱＥの大きな変化を示すために、相対的に強いＩＲ出力密度（１５７μＷ／ｃｍ２）を適用した。
７．ＶＦＥＴの再現性
図１２は、感光性ＶＦＥＴの再現性を示している。２０個のＩＲ感光性ＶＦＥＴデバイスをまったく同じ条件で製造し、各デバイスについてＶＧＳ＝８ＶおよびＶＤＳ＝３ＶでＥＱＥを測定した。測定には強力なＩＲ出力密度（１５７μＷ／ｃｍ２）を適用し、２０個のデバイスのうち１８個が利得ＥＱＥを示した。
８．ＶＦＥＴのＲＣ測定
検出率Ｄ＊は、以下の式（１）で表される。
Figure 2018534760
ここで、Ａはデバイス面積、Δｆは帯域幅（Ｈｚ）、ＲはＡ／Ｗの応答度、ｉｎはノイズ電流（アンペア）である。Ｒは、以下の式で表される。
Figure 2018534760
ここで、ｑは電子電荷、ｈはプランク定数、νは入射光子の周波数である。ノイズ電流は、Ｓｔａｎｆｏｒｄ Ｒｅｓｅａｒｃｈ社のＳＲ８３０ロックインアンプとＳＲ５７０低ノイズプリアンプ（２）を使用して、電気的および光学的シールド環境下で測定した。ノイズ電流のロックイン周波数は、測定中に３０Ｈｚに設定した。電圧源として、アルカリ電池を使用してノイズを最小限に抑えた。厚さ２４０ｎｍのＰｂＳ膜を用いたＶＦＥＴでは、ＶＧＳ＝３．５Ｖ、ＶＤＳ＝１３Ｖで１．２３×１０１３ｊｏｎｅｓの高い検出感度が得られ、これは市販のＩｎＧａＡｓフォトダイオード（３）の検出感度に匹敵する。
９．ＶＦＥＴのＲＣ測定
図１３は、ソース−ドレインバイアスの関数としてのＶＦＥＴのソース−ドレイン電流の一例を示している。ＶＦＥＴにおけるＣ６０層の抵抗は、低電圧でＶＤＳを掃引しながらＶＧＳ＝１１Ｖで測定した。ＶＧＳが高くＶＤＳが低いため、ソース−ドレイン電流はオームの法則に従い、Ｃ６０層の抵抗を６，０２４Ωとして計算することができる。抵抗をＣ６０（１，０１４Ω／ｍ）の一般的な抵抗率から計算する場合、抵抗は２５０Ωとなるはずであり、これは本出願人のＶＦＥＴのＣ６０層の測定抵抗率のほぼ２４分の１である。抵抗の大きな違いは、上部Ａｌドレイン電極の接触抵抗に起因する。ＶＦＥＴの合計静電容量はＶＤＳ＝７ＶおよびＶＧＳ＝６Ｖで１．６ｎＦと測定されたため、ＲＣ測定から計算されたＲＣ定数は１７ｋＨｚのカットオフ周波数に対応する９．６μｓであった。
文献
以下の文献は、引用によりその全体が本明細書に援用されるものである。
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Ｇ．Ｈｅ，Ｍ．Ｐｆｅｉｆｆｅｒ，Ｋ．Ｌｅｏ，Ｍ．Ｈｏｆｍａｎｎ，Ｊ．Ｂｉｒｎｓｔｏｃｋ，Ｒ．Ｐｕｄｚｉｃｈ，Ｊ．Ｓａｌｂｅｃｋ，「Ｈｉｇｈ−ｅｆｆｉｃｉｅｎｃｙ ａｎｄ ｌｏｗ−ｖｏｌｔａｇｅ ｐ−ｉ−ｎ ｅｌｅｃｔｒｏｐｈｏｓｐｈｏｒｅｓｃｅｎｔ ｏｒｇａｎｉｃ ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ ｄｉｏｄｅｓ ｗｉｔｈ ｄｏｕｂｌｅ−ｅｍｉｓｓｉｏｎ ｌａｙｅｒｓ」 Ａｐｐｌ Ｐｈｙｓ Ｌｅｔｔ ８５，３９１１−３９１３（２００４）．
このように、本発明の少なくとも１つの実施形態の幾つかの態様を説明してきたが、様々な変更、修正および改良が当業者には容易に思い浮かぶことを理解されたい。そのような変更、修正および改良は、本開示の一部であることが意図されており、また、本発明の主旨および範囲内にあることが意図されている。さらに、本発明の効果が示されているが、本明細書に記載の技術のすべての実施形態が、記載されたすべての効果を含むわけではないことを理解されたい。幾つかの実施形態は、本明細書において有利であると説明される任意の特徴を実装しないことがあり、場合によっては、記載された特徴のうちの１またはそれ以上を実装してさらなる実施形態を実現することができる。このため、上述した説明および図面は単なる例示である。
本発明の様々な態様は、単独で、組み合わせて、または上述した実施形態で具体的に論じられていない様々な構成で使用されるものであってもよく、よって、その適用においては、上述した説明または図面に記載または例示された細部構成およびコンポーネントの配置構成に限定されるものではない。例えば、一実施形態に記載される態様は、その他の実施形態に記載される態様と任意の方法で組み合わされるものであってもよい。
また、本発明は、その一例が提供された方法として具体化されるものであってもよい。その方法の一部として実行される動作は、任意の適切な方法で順序付けることができる。このため、例示的な実施形態では連続的な動作として示されているが、幾つかの動作を同時に実行することを含む、例示された順序とは異なる順序で、動作が実施される実施形態を構成することができる。
特許請求の範囲における「第１」、「第２」、「第３」などのような順序を示す用語を使用して請求項の構成要素を修飾することは、それ自体、請求項のある構成要素の他の構成要素に対する優先順位、順位または順序、若しくは方法の動作が実行される時間的順序を含意するものではなく、単に、請求項の構成要素の違いが分かるように、特定の名称を有する請求項のある構成要素を、同じ名称を有する（ただし、順序を示す用語を使用する）他の構成要素から区別するためのラベルとして使用されている。
また、本明細書で使用される表現および用語は、説明のためのものであり、限定と見なされるべきではない。「ｉｎｃｌｕｄｉｎｇ」（含む）、「ｃｏｍｐｒｉｓｉｎｇ」（備える）または「ｈａｖｉｎｇ」（有する）、「ｃｏｎｔａｉｎｉｎｇ」（含む）、「ｉｎｖｏｌｖｉｎｇ」（含む）およびそれらの変化形は、それらの後に列挙されたアイテムおよびその均等物のほかに、追加のアイテムを包含することを意味している。

Claims (20)

  1. 縦型電界効果トランジスタであって、
    第１の電極と、
    導電性材料の層から形成された多孔質導電層であって、その中に配置された導電性材料を貫通して延びる複数の孔を有する多孔質導電層と、
    前記第１の電極と前記多孔質導電層との間の誘電体層と、
    前記多孔質導電層と接触する電荷輸送層と、
    前記電荷輸送層に電気的に接続された第２の電極とを備えることを特徴とする縦型電界効果トランジスタ。
  2. 請求項１に記載の縦型電界効果トランジスタにおいて、
    前記複数の孔の各々が０．１μｍ〜１０μｍの直径を有することを特徴とする縦型電界効果トランジスタ。
  3. 請求項１に記載の縦型電界効果トランジスタにおいて、
    前記導電性材料が透明であることを特徴とする縦型電界効果トランジスタ。
  4. 請求項１に記載の縦型電界効果トランジスタにおいて、
    前記導電性材料が透明導電体または透明ドープ半導体であることを特徴とする縦型電界効果トランジスタ。
  5. 請求項４に記載の縦型電界効果トランジスタにおいて、
    前記導電性材料がインジウムスズ酸化物（ＩＴＯ）であることを特徴とする縦型電界効果トランジスタ。
  6. 請求項１に記載の縦型電界効果トランジスタにおいて、
    前記第１の電極、多孔質導電層および第２の電極の各々に結合された電気接続部をさらに備えることを特徴とする縦型電界効果トランジスタ。
  7. 請求項１に記載の縦型電界効果トランジスタにおいて、
    前記電荷輸送層がフラーレンを含むことを特徴とする縦型電界効果トランジスタ。
  8. 請求項１に記載の縦型電界効果トランジスタにおいて、
    前記誘電体層と前記第１の電極との間に光活性層をさらに備えることを特徴とする縦型電界効果トランジスタ。
  9. 請求項８に記載の縦型電界効果トランジスタにおいて、
    前記光活性層が、硫化鉛、硫化銀およびセレン化銀のうちの１またはそれ以上を含むことを特徴とする縦型電界効果トランジスタ。
  10. 請求項８に記載の縦型電界効果トランジスタにおいて、
    前記光活性層がナノ結晶を含むことを特徴とする縦型電界効果トランジスタ。
  11. 請求項８に記載の縦型電界効果トランジスタにおいて、
    前記光活性層と電極との間に正孔ブロック層をさらに備え、前記電極が前記多孔質導電層に電気的に接続されていることを特徴とする縦型電界効果トランジスタ。
  12. 請求項１１に記載の縦型電界効果トランジスタにおいて、
    前記正孔ブロック層が、二酸化チタン、酸化亜鉛および硫化亜鉛のうちの１またはそれ以上を含むことを特徴とする縦型電界効果トランジスタ。
  13. 請求項１１に記載の縦型電界効果トランジスタにおいて、
    前記正孔ブロック層がナノ結晶を含むことを特徴とする縦型電界効果トランジスタ。
  14. 請求項１に記載の縦型電界効果トランジスタにおいて、
    前記誘電体層がｈｉｇｈ−κ誘電体を含むことを特徴とする縦型電界効果トランジスタ。
  15. 請求項１４に記載の縦型電界効果トランジスタにおいて、
    前記誘電体層が酸化ハフニウムを含むことを特徴とする縦型電界効果トランジスタ。
  16. 請求項１に記載の縦型電界効果トランジスタにおいて、
    前記電荷輸送層が、前記多孔質導電層の仕事関数よりも高い仕事関数を有することを特徴とする縦型電界効果トランジスタ。
  17. 縦型電界効果トランジスタの製造方法であって、
    誘電体層を形成するステップと、
    前記誘電体層上に導電層を堆積させるステップとを備え、
    前記導電層が当該導電層を貫通して延びる複数の孔を含むように、前記誘電体層の１またはそれ以上の領域が堆積中にマスクされることを特徴とする方法。
  18. 請求項１７に記載の方法において、
    前記孔の各々が０．１μｍ〜１０μｍの直径を有することを特徴とする方法。
  19. 請求項１７に記載の方法において、
    前記導電層がスパッタリングにより形成されることを特徴とする方法。
  20. 縦型電界効果トランジスタを動作させる方法において、
    前記縦型電界効果トランジスタが、第１の電極と、誘電体層と、多孔質導電層と、前記多孔質導電層と接触する電荷輸送層と、第２の電極とを備え、前記誘電体層が前記第１の電極と前記多孔質導電層との間に配置され、前記電荷輸送層が前記多孔質導電層と前記第２の電極との間に配置されており、
    当該方法が、
    前記多孔質導電層から前記第１の電極に第１のバイアス電圧を印加するステップと、
    前記多孔質導電層から前記第２の電極に第２のバイアス電圧を印加するステップとを備え、前記第２のバイアス電圧の符号が、前記第１のバイアス電圧の符号と反対であり、
    前記第１の電極に注入された正孔が、前記電荷輸送層に自由電子を１０００％を超える変換効率で生成することを特徴とすることを特徴とする方法。
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