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JP2018164070A - Semiconductor memory device - Google Patents

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JP2018164070A
JP2018164070A JP2017168249A JP2017168249A JP2018164070A JP 2018164070 A JP2018164070 A JP 2018164070A JP 2017168249 A JP2017168249 A JP 2017168249A JP 2017168249 A JP2017168249 A JP 2017168249A JP 2018164070 A JP2018164070 A JP 2018164070A
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JP
Japan
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wiring
memory
pillar
wirings
memory cell
Prior art date
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Pending
Application number
JP2017168249A
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Japanese (ja)
Inventor
拓也 二山
Takuya Futayama
拓也 二山
剛 四方
Takeshi Yomo
剛 四方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
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Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
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Priority to TW106136069A priority patent/TWI644399B/en
Priority to TW107137803A priority patent/TWI724338B/en
Priority to CN201711135070.8A priority patent/CN108666323B/en
Priority to US15/909,906 priority patent/US10269828B2/en
Publication of JP2018164070A publication Critical patent/JP2018164070A/en
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Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供する。
【解決手段】一実施形態の半導体記憶装置は、第1方向(X方向)に沿って複数並行に配列された第1配線SGDと、隣り合う第1配線SGD間を分離する第1絶縁膜SLT2と、隣り合う第1配線SGD間を跨ぐようにして設けられた第1ピラーMPとを含む第1領域BLKと、第1領域BLKを、第2方向(Y方向)で挟むように位置し、第2絶縁膜を含む第2、第3領域SLT1とを備える。第1ピラーMPは、導電層と、ゲート絶縁膜と、電荷蓄積層とを含む。第1領域BLK内に設けられる第1配線SGDの本数は奇数本である。
【選択図】図3
A semiconductor memory device capable of improving operation reliability is provided.
According to one embodiment, a semiconductor memory device includes a plurality of first wirings SGD arranged in parallel along a first direction (X direction) and a first insulating film SLT2 that separates adjacent first wirings SGD. And the first region BLK including the first pillar MP provided so as to straddle between the adjacent first wirings SGD and the first region BLK are positioned so as to be sandwiched in the second direction (Y direction), Second and third regions SLT1 including a second insulating film are provided. The first pillar MP includes a conductive layer, a gate insulating film, and a charge storage layer. The number of first wirings SGD provided in the first region BLK is an odd number.
[Selection] Figure 3

Description

実施形態は、半導体記憶装置に関する。   Embodiments described herein relate generally to a semiconductor memory device.

メモリセルが三次元に配列された半導体メモリが知られている。   A semiconductor memory in which memory cells are arranged three-dimensionally is known.

米国特許第8,250,437号明細書US Pat. No. 8,250,437

動作信頼性を向上出来る半導体記憶装置を提供する。   A semiconductor memory device capable of improving operation reliability is provided.

本実施形態の半導体記憶装置は、半導体基板上方に設けられ、半導体基板の面内方向である第1方向に沿って複数並行に配列された第1配線と、隣り合う第1配線間を分離する第1絶縁膜と、隣り合う第1配線間を跨ぐようにして設けられた第1ピラーとを含む第1領域と、第1領域を、半導体基板の面内方向であって第1方向と異なる第2方向で挟むように位置し、半導体基板上から第1配線の高さまで設けられた第2絶縁膜を含む第2、第3領域とを具備する。第1ピラーは、導電層と、ゲート絶縁膜と、電荷蓄積層とを含む。
第1領域内に設けられる第1配線の本数は奇数本である。
The semiconductor memory device according to the present embodiment is provided above a semiconductor substrate and separates a plurality of first wirings arranged in parallel along a first direction that is an in-plane direction of the semiconductor substrate and adjacent first wirings. A first region including a first insulating film and a first pillar provided so as to straddle between adjacent first wirings, and the first region are in-plane directions of the semiconductor substrate and different from the first direction. And a second region and a third region including a second insulating film which are located between the semiconductor substrate and the height of the first wiring. The first pillar includes a conductive layer, a gate insulating film, and a charge storage layer.
The number of first wires provided in the first region is an odd number.

図1は、第1実施形態に係る半導体記憶装置のブロック図。FIG. 1 is a block diagram of a semiconductor memory device according to the first embodiment. 図2は、第1実施形態に係るメモリセルアレイの回路図。FIG. 2 is a circuit diagram of the memory cell array according to the first embodiment. 図3は、第1実施形態に係るセレクトゲート線の平面レイアウト。FIG. 3 is a plan layout of select gate lines according to the first embodiment. 図4は、第1実施形態に係るワード線の平面レイアウト。FIG. 4 is a plan layout of word lines according to the first embodiment. 図5は、第1実施形態に係るブロックの断面図。FIG. 5 is a cross-sectional view of a block according to the first embodiment. 図6は、第1実施形態に係るブロックの断面図。FIG. 6 is a cross-sectional view of a block according to the first embodiment. 図7は、第1実施形態に係るメモリセルトランジスタの断面図。FIG. 7 is a cross-sectional view of the memory cell transistor according to the first embodiment. 図8は、第1実施形態に係るメモリセルトランジスタの断面図。FIG. 8 is a cross-sectional view of the memory cell transistor according to the first embodiment. 図9は、第1実施形態に係るメモリセルトランジスタの断面図。FIG. 9 is a cross-sectional view of the memory cell transistor according to the first embodiment. 図10は、第1実施形態に係るメモリセルトランジスタの断面図。FIG. 10 is a cross-sectional view of the memory cell transistor according to the first embodiment. 図11は、第1実施形態に係るメモリピラーの等価回路図。FIG. 11 is an equivalent circuit diagram of the memory pillar according to the first embodiment. 図12は、第1実施形態に係るセレクトゲート線の平面レイアウト。FIG. 12 is a plan layout of select gate lines according to the first embodiment. 図13は、第1実施形態に係るセレクトゲート線の平面レイアウト。FIG. 13 is a plan layout of select gate lines according to the first embodiment. 図14は、第1実施形態に係る読み出し動作時における各種信号のタイミングチャート。FIG. 14 is a timing chart of various signals during a read operation according to the first embodiment. 図15は、第1実施形態の第1変形例に係るセレクトゲート線の平面レイアウト。FIG. 15 is a plan layout of select gate lines according to a first modification of the first embodiment. 図16は、第2実施形態に係る書き込み動作時における各種信号のタイミングチャート。FIG. 16 is a timing chart of various signals during a write operation according to the second embodiment. 図17は、第2実施形態に係る書き込み動作時における各種信号のタイミングチャート。FIG. 17 is a timing chart of various signals during a write operation according to the second embodiment. 図18は、第3実施形態に係るセレクトゲート線の平面レイアウト。FIG. 18 is a plan layout of select gate lines according to the third embodiment. 図19は、第3実施形態に係るセレクトゲート線の平面レイアウト。FIG. 19 is a plan layout of select gate lines according to the third embodiment. 図20は、第3実施形態に係るセレクトゲート線の平面レイアウト。FIG. 20 is a plan layout of select gate lines according to the third embodiment. 図21は、第3実施形態に係るセレクトゲート線の平面レイアウト。FIG. 21 is a plan layout of select gate lines according to the third embodiment. 図22は、第3実施形態の第1変形例に係るセレクトゲート線の平面レイアウト。FIG. 22 is a plan layout of select gate lines according to a first modification of the third embodiment. 図23は、第3実施形態の第2変形例に係るセレクトゲート線の平面レイアウト。FIG. 23 is a plan layout of select gate lines according to a second modification of the third embodiment. 図24は、第4実施形態に係るセレクトゲート線の平面レイアウト。FIG. 24 is a plan layout of select gate lines according to the fourth embodiment. 図25は、第4実施形態の第1変形例に係るセレクトゲート線の平面レイアウト。FIG. 25 is a plan layout of select gate lines according to a first modification of the fourth embodiment. 図26は、第4実施形態の第2変形例に係るセレクトゲート線の平面レイアウト。FIG. 26 is a plan layout of select gate lines according to a second modification of the fourth embodiment. 図27は、第1乃至第4実施形態の第1変形例に係るワード線の平面レイアウト。FIG. 27 is a planar layout of word lines according to a first modification of the first to fourth embodiments. 図28は、第1乃至第4実施形態の第2変形例に係るメモリピラーの等価回路図。FIG. 28 is an equivalent circuit diagram of a memory pillar according to a second modification of the first to fourth embodiments. 図29は、第1乃至第4実施形態の第3変形例に係るメモリピラーの一部領域の断面図。FIG. 29 is a cross-sectional view of a partial region of a memory pillar according to a third modification of the first to fourth embodiments.

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。   Hereinafter, embodiments will be described with reference to the drawings. In the following description, constituent elements having the same function and configuration are denoted by common reference numerals.

1.第1実施形態
第1実施形態に係るメモリシステムについて説明する。以下では、半導体記憶装置としてNAND型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
1. First embodiment
A memory system according to the first embodiment will be described. Hereinafter, a memory system including a NAND flash memory as a semiconductor memory device will be described as an example.

1.1 構成について
本実施形態に係るNAND型フラッシュメモリの構成について説明する。
1.1 Configuration
The configuration of the NAND flash memory according to this embodiment will be described.

1.1.1 全体構成について
まず、本実施形態に係るNAND型フラッシュメモリの大まかな全体構成について、図1を用いて説明する。
1.1.1 Overall configuration
First, a rough overall configuration of the NAND flash memory according to the present embodiment will be described with reference to FIG.

図示するようにNAND型フラッシュメモリ1は、メモリセルアレイ2、ロウデコーダ3、及びセンスアンプ4を備えている。   As shown in the figure, the NAND flash memory 1 includes a memory cell array 2, a row decoder 3, and a sense amplifier 4.

メモリセルアレイ2は、複数のブロックBLKを備えている。図1では4つのブロックBLK0〜BLK3のみを示しているが、その数は限定されない。ブロックBLKは、ロウ及びカラムに関連付けられ、三次元に積層された複数のメモリセルを含む。また、ブロックBLKは半導体基板上に設けられ、隣り合うブロック間にはスリットSLT1が設けられる。メモリセルアレイ2の構成の詳細については後述する。   The memory cell array 2 includes a plurality of blocks BLK. Although only four blocks BLK0 to BLK3 are shown in FIG. 1, the number is not limited. The block BLK includes a plurality of memory cells that are associated with rows and columns and are stacked three-dimensionally. The block BLK is provided on the semiconductor substrate, and a slit SLT1 is provided between adjacent blocks. Details of the configuration of the memory cell array 2 will be described later.

ロウデコーダ3は、外部から受信したロウアドレスをデコードする。そしてロウデコーダ3は、デコード結果に基づいてメモリセルアレイ2のロウ方向を選択する。より具体的には、ロウ方向を選択するための種々の配線に電圧を与える。   The row decoder 3 decodes a row address received from the outside. The row decoder 3 selects the row direction of the memory cell array 2 based on the decoding result. More specifically, a voltage is applied to various wirings for selecting the row direction.

センスアンプ4は、データの読み出し時には、いずれかのブロックBLKから読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ2に与える。   The sense amplifier 4 senses data read from one of the blocks BLK when reading data. When data is written, a voltage corresponding to the write data is applied to the memory cell array 2.

1.1.2 メモリセルアレイ2の構成について
次に、本実施形態に係るメモリセルアレイ2の構成について説明する。
1.1.2 Configuration of Memory Cell Array 2
Next, the configuration of the memory cell array 2 according to the present embodiment will be described.

<回路構成について>
まず、メモリセルアレイ2の回路構成について、図2を用いて説明する。図2は、ブロックBLKの等価回路図である。図示するように、ブロックBLKは複数のメモリグループMG(MG0、MG1、MG2、…)を含む。また各々のメモリグループMGは、複数のNANDストリング50を含む。以下では、偶数番目のメモリグループMGe(MG0、MG2、MG4、…)のNANDストリングをNANDストリング50eと呼び、奇数番目のメモリグループMGo(MG1、MG3、MG5、…)のNANDストリングをNANDストリング50oと呼ぶ。
<About circuit configuration>
First, the circuit configuration of the memory cell array 2 will be described with reference to FIG. FIG. 2 is an equivalent circuit diagram of the block BLK. As illustrated, the block BLK includes a plurality of memory groups MG (MG0, MG1, MG2,...). Each memory group MG includes a plurality of NAND strings 50. Hereinafter, the NAND string of the even-numbered memory group MGe (MG0, MG2, MG4,...) Is referred to as a NAND string 50e, and the NAND string of the odd-numbered memory group MGo (MG1, MG3, MG5,. Call it.

NANDストリング50の各々は、例えば8個のメモリセルトランジスタMT(MT0〜MT7)及び選択トランジスタST1、ST2を含んでいる。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタMTは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に直列接続されている。   Each of the NAND strings 50 includes, for example, eight memory cell transistors MT (MT0 to MT7) and select transistors ST1 and ST2. The memory cell transistor MT includes a control gate and a charge storage layer, and holds data in a nonvolatile manner. The memory cell transistor MT is connected in series between the source of the selection transistor ST1 and the drain of the selection transistor ST2.

メモリグループMGeの各々における選択トランジスタST1のゲートは、それぞれセレクトゲート線SGD(SGD0、SGD1、…)に接続される。セレクトゲート線SGDは、ロウデコーダ3によって独立に制御される。また、偶数番目のメモリグループMGe(MG0、MG2、…)の各々における選択トランジスタST2のゲートは、例えばセレクトゲート線SGSeに共通接続され、奇数番目のメモリグループMGo(MG1、MG3、…)の各々における選択トランジスタST2のゲートは、例えばセレクトゲート線SGSoに共通接続される。セレクトゲート線SGSe及びSGSoは、例えば共通に接続されても良いし、独立に制御可能であっても良い。   The gates of the select transistors ST1 in each of the memory groups MGe are connected to select gate lines SGD (SGD0, SGD1,...), Respectively. The select gate line SGD is independently controlled by the row decoder 3. Further, the gates of the selection transistors ST2 in each of the even-numbered memory groups MGe (MG0, MG2,...) Are commonly connected to, for example, the select gate line SGSe, and each of the odd-numbered memory groups MGo (MG1, MG3,...). For example, the gates of the select transistors ST2 are commonly connected to a select gate line SGSo. The select gate lines SGSe and SGSo may be connected in common, for example, or may be independently controllable.

また、同一のブロックBLK内のメモリグループMGeに含まれるメモリセルトランジスタMT(MT0〜MT7)の制御ゲートは、それぞれワード線WLe(WLe0〜WLe7)に共通接続される。他方で、メモリグループMGoに含まれるメモリセルトランジスタMT(MT0〜MT7)の制御ゲートは、それぞれワード線WLo(WLo0〜WLo7)に共通接続される。セレクトゲート線WLe及びWLoは、ロウデコーダ3によって独立に制御される。   The control gates of the memory cell transistors MT (MT0 to MT7) included in the memory group MGe in the same block BLK are commonly connected to the word lines WLe (WLe0 to WLe7), respectively. On the other hand, the control gates of the memory cell transistors MT (MT0 to MT7) included in the memory group MGo are commonly connected to the word lines WLo (WLo0 to WLo7), respectively. The select gate lines WLe and WLo are independently controlled by the row decoder 3.

ブロックBLKは、例えばデータの消去単位である。すなわち、同一ブロックBLK内に含まれるメモリセルトランジスタMTの保持するデータは、一括して消去される。   The block BLK is, for example, a data erasing unit. That is, the data held by the memory cell transistors MT included in the same block BLK is erased collectively.

更に、メモリセルアレイ2内において同一列にあるNANDストリング50の選択トランジスタST1のドレインは、ビット線BL(BL0〜BL(L−1)、但し(L−1)は2以上の自然数)に共通接続される。すなわちビット線BLは、複数のメモリグループMG間でNANDストリング50を共通に接続する。更に、複数の選択トランジスタST2のソースは、ソース線SLに共通に接続されている。   Further, the drains of the select transistors ST1 of the NAND strings 50 in the same column in the memory cell array 2 are commonly connected to the bit lines BL (BL0 to BL (L-1), where (L-1) is a natural number of 2 or more). Is done. That is, the bit line BL connects the NAND strings 50 in common between the plurality of memory groups MG. Further, the sources of the plurality of selection transistors ST2 are commonly connected to the source line SL.

つまりメモリグループMGは、異なるビット線BLに接続され、且つ同一のセレクトゲート線SGDに接続されたNANDストリング50を複数含む。またブロックBLKは、ワード線WLを共通にする複数のメモリグループMGを複数含む。そしてメモリセルアレイ2は、ビット線BLを共通にする複数のブロックBLKを含む。そしてメモリセルアレイ2内において、上記セレクトゲート線SGS、ワード線WL、及びセレクトゲート線SGDが半導体基板上方に積層されることで、メモリセルトランジスタMTが三次元に積層されている。   That is, the memory group MG includes a plurality of NAND strings 50 connected to different bit lines BL and connected to the same select gate line SGD. The block BLK includes a plurality of memory groups MG that share the word line WL. The memory cell array 2 includes a plurality of blocks BLK that share the bit line BL. In the memory cell array 2, the select gate line SGS, the word line WL, and the select gate line SGD are stacked above the semiconductor substrate, so that the memory cell transistors MT are stacked three-dimensionally.

<メモリセルアレイの平面レイアウトについて>
次に、メモリセルアレイ2の平面構成について説明する。図3は、あるブロックBLKの、半導体基板面内(これをXY平面と呼ぶ)における、セレクトゲート線SGDの平面レイアウトを示している。本例では、1つのブロックBLK内にセレクトゲート線SGDが8本含まれる場合について説明する。
<About planar layout of memory cell array>
Next, the planar configuration of the memory cell array 2 will be described. FIG. 3 shows a planar layout of the select gate line SGD in a certain block BLK in the semiconductor substrate plane (this is called an XY plane). In this example, a case where eight select gate lines SGD are included in one block BLK will be described.

図示するように、X方向に延びる9個の導電層10(10−0〜10−7、但し10−0は10−0aと10−0bとを含む)が、X方向に直交するY方向に沿って配列されている。各導電層10は、セレクトゲート線SGDとして機能する。図3の例であると、ブロックBLK内においてY方向に沿った両端に位置する2つの配線層10−0a及び10−0bがセレクトゲート線SGD0として機能する。すなわち、Y方向における両端に位置する2つの配線層10は、互いに共通に接続されるか、あるいはロウデコーダ3によって同じように制御される。そしてこれらの間にある7本の配線層10−1〜10−7が、それぞれセレクトゲート線SGD1〜SGD7として機能する。従って、ブロックBLK内においてXY平面で見た場合、メモリグループMG1〜MG7がY方向に沿って配列され、その両側にメモリグループMG0が配置される。   As shown in the drawing, nine conductive layers 10 (10-0 to 10-7, where 10-0 includes 10-0a and 10-0b) extending in the X direction are arranged in the Y direction orthogonal to the X direction. Are arranged along. Each conductive layer 10 functions as a select gate line SGD. In the example of FIG. 3, two wiring layers 10-0a and 10-0b located at both ends along the Y direction in the block BLK function as the select gate line SGD0. That is, the two wiring layers 10 located at both ends in the Y direction are connected in common to each other or controlled in the same manner by the row decoder 3. The seven wiring layers 10-1 to 10-7 located between them function as select gate lines SGD1 to SGD7, respectively. Accordingly, when viewed on the XY plane in the block BLK, the memory groups MG1 to MG7 are arranged along the Y direction, and the memory groups MG0 are arranged on both sides thereof.

ブロックBLK内においてY方向で隣り合う配線層10は、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域を、スリットSLT2と呼ぶ。スリットSLT2では、例えば半導体基板面から、少なくとも配線層10が設けられるレイヤまでの領域を絶縁膜が埋め込んでいる。また、メモリセルアレイ2内には、例えばY方向に、図3に示すブロックBLKが複数配列されている。そして、Y方向で隣り合うブロックBLK間も、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域が、図1で述べたスリットSLT1である。スリットSLT1もSLT2と同様である。   In the block BLK, the wiring layers 10 adjacent in the Y direction are separated by an insulating film (not shown). A region where this insulating film is provided is called a slit SLT2. In the slit SLT2, for example, an insulating film is embedded in a region from the semiconductor substrate surface to at least a layer where the wiring layer 10 is provided. In the memory cell array 2, for example, a plurality of blocks BLK shown in FIG. 3 are arranged in the Y direction. The blocks BLK adjacent in the Y direction are also separated by an insulating film (not shown). The region where this insulating film is provided is the slit SLT1 described in FIG. The slit SLT1 is the same as SLT2.

更に、Y方向で隣り合う配線層10間には、各々がZ方向に沿った複数のメモリピラーMP(MP0〜MP15)が設けられる。Z方向は、XY方向に直交する方向であり、すなわち半導体基板面に垂直な方向である。   Further, between the wiring layers 10 adjacent in the Y direction, a plurality of memory pillars MP (MP0 to MP15) are provided, each along the Z direction. The Z direction is a direction orthogonal to the XY direction, that is, a direction perpendicular to the semiconductor substrate surface.

具体的には、配線層10−1と10−2との間にはメモリピラーMP0及びMP8が設けられ、配線層10−3と10−4との間にはメモリピラーMP1及びMP9が設けられ、配線層10−5と10−6との間にはメモリピラーMP2及びMP10が設けられ、配線層10−7と10−0bとの間にはメモリピラーMP3及びMP11が設けられる。メモリピラーMPは、選択トランジスタST1及びST2並びにメモリセルトランジスタMTを形成する構造体であり、その詳細は後述する。   Specifically, memory pillars MP0 and MP8 are provided between the wiring layers 10-1 and 10-2, and memory pillars MP1 and MP9 are provided between the wiring layers 10-3 and 10-4. Memory pillars MP2 and MP10 are provided between the wiring layers 10-5 and 10-6, and memory pillars MP3 and MP11 are provided between the wiring layers 10-7 and 10-0b. The memory pillar MP is a structure that forms the selection transistors ST1 and ST2 and the memory cell transistor MT, and details thereof will be described later.

メモリピラーMP0〜MP3は、Y方向に沿って配列されている。またメモリピラーMP8〜MP11は、メモリピラーMP0〜MP3にX方向で隣り合うようにして、Y方向に沿って配列されている。つまり、メモリピラーMP0〜MP3と、メモリピラーMP8〜MP11とが並行に配列されている。   The memory pillars MP0 to MP3 are arranged along the Y direction. The memory pillars MP8 to MP11 are arranged along the Y direction so as to be adjacent to the memory pillars MP0 to MP3 in the X direction. That is, the memory pillars MP0 to MP3 and the memory pillars MP8 to MP11 are arranged in parallel.

そして、ビット線BL0が配線層10の上方に、メモリピラーMP0〜MP3に共通に接続されるようにして設けられる。またビット線BL2が配線層10の上方に、メモリピラーMP8〜MP11に共通に接続されるようにして設けられる。以下では、メモリピラーMP0〜MP3及びメモリピラーMP8〜MP11、並びにビット線BL0及びBL2をグループGR1と呼ぶことがある。   The bit line BL0 is provided above the wiring layer 10 so as to be commonly connected to the memory pillars MP0 to MP3. The bit line BL2 is provided above the wiring layer 10 so as to be commonly connected to the memory pillars MP8 to MP11. Hereinafter, the memory pillars MP0 to MP3, the memory pillars MP8 to MP11, and the bit lines BL0 and BL2 may be referred to as a group GR1.

また、配線層10−0aと10−1との間にはメモリピラーMP4及びMP12が設けられ、配線層10−2と10−3との間にはメモリピラーMP5及びMP13が設けられ、配線層10−4と10−5との間にはメモリピラーMP6及びMP14が設けられ、配線層10−6と10−7との間にはメモリピラーMP7及びMP15が設けられる。   Memory pillars MP4 and MP12 are provided between the wiring layers 10-0a and 10-1, and memory pillars MP5 and MP13 are provided between the wiring layers 10-2 and 10-3. Memory pillars MP6 and MP14 are provided between 10-4 and 10-5, and memory pillars MP7 and MP15 are provided between the wiring layers 10-6 and 10-7.

メモリピラーMP4〜MP7はY方向に沿って配列され、メモリピラーMP12〜MP15もまたY方向に沿って配列される。そして、メモリピラーMP4〜MP7は、X方向においてメモリピラーMP0〜MP3とメモリピラーMP8〜MP11との間に位置する。またメモリピラーMP12〜MP15は、X方向においてメモリピラーMP4〜MP7と共にメモリピラーMP8〜MP11を挟むようにして位置する。つまり、メモリピラーMP4〜MP7と、メモリピラーMP12〜MP15とが並行に配列されている。   The memory pillars MP4 to MP7 are arranged along the Y direction, and the memory pillars MP12 to MP15 are also arranged along the Y direction. The memory pillars MP4 to MP7 are located between the memory pillars MP0 to MP3 and the memory pillars MP8 to MP11 in the X direction. Further, the memory pillars MP12 to MP15 are positioned so as to sandwich the memory pillars MP8 to MP11 together with the memory pillars MP4 to MP7 in the X direction. That is, the memory pillars MP4 to MP7 and the memory pillars MP12 to MP15 are arranged in parallel.

そして、ビット線BL1が配線層10の上方に、メモリピラーMP4〜MP7に共通に接続されるようにして設けられる。またビット線BL3が配線層10の上方に、メモリピラーMP12〜MP15に共通に接続されるようにして設けられる。以下では、メモリピラーMP4〜MP7及びメモリピラーMP12〜MP15、並びにビット線BL1及びBL3をグループGR2と呼ぶことがある。   The bit line BL1 is provided above the wiring layer 10 so as to be commonly connected to the memory pillars MP4 to MP7. The bit line BL3 is provided above the wiring layer 10 so as to be commonly connected to the memory pillars MP12 to MP15. Hereinafter, the memory pillars MP4 to MP7, the memory pillars MP12 to MP15, and the bit lines BL1 and BL3 may be referred to as a group GR2.

すなわち、メモリピラーMPは、Y方向では2つの配線層10を跨ぎ、且ついずれかのスリットSLT2の一部に埋め込まれるようにして設けられ、且つY方向で隣り合うメモリピラーMP間には1つのスリットSLT2が存在する。そして、グループGR1に属するメモリピラーMPが埋め込まれるスリットSLT2は、グループGR2に属する2つのメモリピラーMP間に位置し、グループGR2に属するメモリピラーMPが埋め込まれるスリットSLT2は、グループGR1に属する2つのメモリピラーMP間に位置する。   That is, the memory pillar MP is provided so as to straddle the two wiring layers 10 in the Y direction and embedded in a part of one of the slits SLT2, and one memory pillar MP is adjacent between the adjacent memory pillars MP in the Y direction. There is a slit SLT2. The slit SLT2 in which the memory pillar MP belonging to the group GR1 is embedded is located between the two memory pillars MP belonging to the group GR2, and the slit SLT2 in which the memory pillar MP belonging to the group GR2 is embedded is two slits SLT2 belonging to the group GR1. Located between the memory pillars MP.

なお、スリットSLT1を挟んで隣り合う配線層10−0aと10−0bとの間には、メモリピラーMPは設けられない。   Note that the memory pillar MP is not provided between the wiring layers 10-0a and 10-0b adjacent to each other with the slit SLT1 interposed therebetween.

図4は、図3と同様に、XY平面におけるワード線WLの平面レイアウトを示している。図4は図3の1ブロック分の領域に対応しており、図3で説明した配線層10よりも下層に設けられる配線層11のレイアウトである。   FIG. 4 shows a planar layout of the word lines WL in the XY plane, similar to FIG. 4 corresponds to the area of one block in FIG. 3, and is a layout of the wiring layer 11 provided below the wiring layer 10 described in FIG.

図示するように、X方向に延びる9個の導電層11(11−0〜11−7、但し11−0は11−0aと11−0bとを含む)が、Y方向に沿って配列されている。各配線層11−0〜11−7は、配線層10−0〜10−7の直下に、絶縁膜を介在して設けられる。   As shown, nine conductive layers 11 (11-0 to 11-7, where 11-0 includes 11-0a and 11-0b) extending in the X direction are arranged along the Y direction. Yes. Each of the wiring layers 11-0 to 11-7 is provided directly below the wiring layers 10-0 to 10-7 with an insulating film interposed.

各導電層10は、ワード線WL7として機能する。その他のワード線WL0〜WL6も同様である。図4の例であると、配線層11−0a、11−3、11−5、11−7、及び11−0bがワード線WLo7として機能する。そして、これらの配線層11−0a、11−3、11−5、11−7、及び11−0bは、X方向に沿った端部(これを第1接続部と呼ぶ)まで引き出され、互いに共通に接続される。そして、第1接続部において、配線層11−0a、11−3、11−5、11−7、及び11−0bは、ロウデコーダ3に接続される。   Each conductive layer 10 functions as a word line WL7. The same applies to the other word lines WL0 to WL6. In the example of FIG. 4, the wiring layers 11-0a, 11-3, 11-5, 11-7, and 11-0b function as the word line WLo7. And these wiring layers 11-0a, 11-3, 11-5, 11-7, and 11-0b are pulled out to the end portions (referred to as first connecting portions) along the X direction, Connected in common. In the first connection portion, the wiring layers 11-0a, 11-3, 11-5, 11-7, and 11-0b are connected to the row decoder 3.

また、配線層11−1、11−3、11−5、及び11−7が、ワード線WLe7として機能する。そして、これらの配線層11−1、11−3、11−5、及び11−7は、X方向において第1接続部とは反対側に位置する第2接続部まで引き出され、互いに共通に接続される。そして第2接続部において、配線層11−1、11−3、11−5、及び11−7は、ロウデコーダ3に接続される。   In addition, the wiring layers 11-1, 11-3, 11-5, and 11-7 function as the word line WLe7. These wiring layers 11-1, 11-3, 11-5, and 11-7 are drawn out to the second connection portion located on the opposite side of the first connection portion in the X direction, and are connected in common to each other. Is done. In the second connection portion, the wiring layers 11-1, 11-3, 11-5, and 11-7 are connected to the row decoder 3.

そして、第1接続部と第2接続部の間にメモリセル部が設けられる。メモリセル部においては、Y方向で隣り合う配線層11は、図3で説明したスリットSLT2によって離隔されている。また、Y方向で隣り合うブロックBLK間の配線層11も、同様にスリットSLT1によって離隔されている。またメモリセル部においては、図3と同様にしてメモリピラーMP0〜MP15が設けられている。   A memory cell portion is provided between the first connection portion and the second connection portion. In the memory cell portion, the wiring layers 11 adjacent in the Y direction are separated by the slit SLT2 described in FIG. Similarly, the wiring layer 11 between the blocks BLK adjacent in the Y direction is also separated by the slit SLT1. In the memory cell portion, memory pillars MP0 to MP15 are provided as in FIG.

上記構成は、その他のワード線WL及びセレクトゲート線SGSが形成されるレイヤにおいても同様である。   The above configuration is the same in the layer where the other word lines WL and select gate lines SGS are formed.

<メモリセルアレイの断面構造について>
次に、メモリセルアレイ2の断面構造について説明する。図5は、Y方向に沿ったブロックBLKの断面図であり、一例として図3におけるビット線BL0に沿った領域の断面構造を示している。
<About the cross-sectional structure of the memory cell array>
Next, the cross-sectional structure of the memory cell array 2 will be described. FIG. 5 is a cross-sectional view of the block BLK along the Y direction, and shows a cross-sectional structure of a region along the bit line BL0 in FIG. 3 as an example.

図示するように、半導体基板(例えばp型ウェル領域)13の上方には、セレクトゲート線SGSとして機能する配線層12が設けられる。配線層12の上方には、ワード線WL0〜WL7として機能する8層の配線層11が、Z方向に沿って積層される。これらの配線11及び12の平面レイアウトが図4である。そして配線層11の上方には、セレクトゲート線SGDとして機能する配線層10が設けられる。配線層10の平面レイアウトは図3で説明した通りである。   As shown in the drawing, a wiring layer 12 functioning as a select gate line SGS is provided above a semiconductor substrate (for example, a p-type well region) 13. Above the wiring layer 12, eight wiring layers 11 functioning as the word lines WL0 to WL7 are stacked along the Z direction. A planar layout of these wirings 11 and 12 is shown in FIG. A wiring layer 10 functioning as a select gate line SGD is provided above the wiring layer 11. The planar layout of the wiring layer 10 is as described with reference to FIG.

そして、配線層10から半導体基板13に達するようにして、スリットSLT2とメモリピラーMPとが、Y方向に沿って交互に設けられる。前述の通り、スリットSLT2の実体は絶縁膜である。しかし、半導体基板13内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットSLT2内に設けられても良い。例えば、選択トランジスタST2のソースをソース線に接続するためのコンタクトプラグが設けられても良い。   Then, the slits SLT2 and the memory pillars MP are alternately provided along the Y direction so as to reach the semiconductor substrate 13 from the wiring layer 10. As described above, the substance of the slit SLT2 is an insulating film. However, a contact plug or the like for applying a voltage to a region provided in the semiconductor substrate 13 may be provided in the slit SLT2. For example, a contact plug for connecting the source of the selection transistor ST2 to the source line may be provided.

そして、配線層12は、スリットSLT2またはメモリピラーMPを挟んで、交互にセレクトゲート線SGSoまたはSGSeとして機能する。同様に配線層11は、スリットSLT2またはメモリピラーMPを挟んで交互に、ワード線WLoまたはWLeとして機能する。   The wiring layers 12 alternately function as select gate lines SGSo or SGSe with the slit SLT2 or the memory pillar MP interposed therebetween. Similarly, the wiring layer 11 alternately functions as the word line WLo or WLe with the slit SLT2 or the memory pillar MP interposed therebetween.

また、Y方向で隣り合うブロックBLK間にはスリットSLT1が設けられる。前述の通り、スリットSLT1の実体も絶縁膜である。しかし、半導体基板13内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットSLT1内に設けられても良い。例えば、選択トランジスタST2のソースをソース線に接続するためのコンタクトプラグあるは溝形状の導体が設けられても良い。なお、スリットSLT1のY方向に沿った幅は、スリットSLT2のY方向に沿った幅よりも大きい。   A slit SLT1 is provided between the blocks BLK adjacent in the Y direction. As described above, the substance of the slit SLT1 is also an insulating film. However, a contact plug or the like for applying a voltage to a region provided in the semiconductor substrate 13 may be provided in the slit SLT1. For example, a contact plug or a groove-shaped conductor for connecting the source of the selection transistor ST2 to the source line may be provided. Note that the width along the Y direction of the slit SLT1 is larger than the width along the Y direction of the slit SLT2.

そして、メモリピラーMP上にはコンタクトプラグ16が設けられ、これらのコンタクトプラグ16に共通に接続されるようにして、ビット線BLとして機能する配線層15がY方向に沿って設けられる。   A contact plug 16 is provided on the memory pillar MP, and a wiring layer 15 functioning as the bit line BL is provided along the Y direction so as to be connected to the contact plug 16 in common.

図6は、X方向に沿ったブロックBLKの断面図であり、一例として図3におけるセレクトゲート線SGD3に沿い、且つメモリピラーMP5及びMP13を通過する領域の断面構造を示している。図5で説明したように、半導体基板13上方には、配線層12、11、及び10が順次設けられている。メモリセル部については図5を用いて説明した通りである。   FIG. 6 is a cross-sectional view of the block BLK along the X direction, and shows a cross-sectional structure of a region along the select gate line SGD3 in FIG. 3 and passing through the memory pillars MP5 and MP13 as an example. As described with reference to FIG. 5, the wiring layers 12, 11, and 10 are sequentially provided above the semiconductor substrate 13. The memory cell portion is as described with reference to FIG.

第1接続部では、配線層10〜12が例えば階段状に引き出されている。つまり、XY平面で見た時に、7層の配線層10及び配線層12の端部上面が第1接続部において露出される。そして、この露出された領域上に、コンタクトプラグ17が設けられ、コンタクトプラグ17は金属配線層18に接続される。そして、この金属配線層18によって、偶数セレクトゲート線SGD0、SGD2、SGD4、及びSGD6、偶数ワード線WLo、及び偶数セレクトゲート線SGSoとして機能する配線層10〜12が、ロウデコーダ3に電気的に接続される。   In the first connection portion, the wiring layers 10 to 12 are drawn out in a stepped manner, for example. That is, when viewed in the XY plane, the upper surfaces of the end portions of the seven wiring layers 10 and 12 are exposed at the first connection portion. A contact plug 17 is provided on the exposed region, and the contact plug 17 is connected to the metal wiring layer 18. Then, by this metal wiring layer 18, the wiring layers 10-12 functioning as the even select gate lines SGD0, SGD2, SGD4, and SGD6, the even word line WLo, and the even select gate line SGSo are electrically connected to the row decoder 3. Connected.

他方で第2接続部では、同じように配線層11及び12が例えば階段状に引き出されている。そして、配線層11及び12の露出された領域上にコンタクトプラグ19が設けられ、コンタクトプラグ19は金属配線層20に接続される。そして、この金属配線層20によって、奇数セレクトゲート線SGD1、SGD3、SGD5、及びSGD7、奇数ワード線WLe及び奇数セレクトゲート線SGSeとして機能する配線層11及び12が、ロウデコーダ3に電気的に接続される。なお、配線層10は、第1接続部の代わりに第2接続部を介してロウデコーダ3に電気的に接続されても良いし、第1接続部及び第2接続部の両方を介して接続されても良い。   On the other hand, in the second connection portion, the wiring layers 11 and 12 are similarly drawn out in a step shape, for example. A contact plug 19 is provided on the exposed regions of the wiring layers 11 and 12, and the contact plug 19 is connected to the metal wiring layer 20. Then, by this metal wiring layer 20, the wiring layers 11 and 12 functioning as the odd selection gate lines SGD 1, SGD 3, SGD 5 and SGD 7, the odd word line WLe and the odd selection gate line SGSe are electrically connected to the row decoder 3. Is done. The wiring layer 10 may be electrically connected to the row decoder 3 via the second connection portion instead of the first connection portion, or connected via both the first connection portion and the second connection portion. May be.

<メモリピラー及びメモリセルトランジスタの構造について>
次に、メモリピラーMP及びメモリセルトランジスタMTの構造について説明する。
<Structure of memory pillar and memory cell transistor>
Next, the structure of the memory pillar MP and the memory cell transistor MT will be described.

・第1の例について
まず、第1の例について、図7及び図8を用いて説明する。図7は、メモリピラーMPのXY平面における断面図であり、図8はYZ平面における断面図であり、特に2つのメモリセルトランジスタMTが設けられる領域について示している。また第1の例は、メモリセルトランジスタMTの電荷蓄積層に絶縁膜を用いたものである。
・ About the first example
First, a first example will be described with reference to FIGS. FIG. 7 is a cross-sectional view of the memory pillar MP in the XY plane, and FIG. 8 is a cross-sectional view in the YZ plane, particularly showing a region where two memory cell transistors MT are provided. In the first example, an insulating film is used for the charge storage layer of the memory cell transistor MT.

図示するようにメモリピラーMPは、Z方向に沿って設けられた絶縁層30、半導体層31、及び絶縁層32乃至34を含む。絶縁層30は、例えばシリコン酸化膜である。半導体層31は、絶縁層30の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTのチャネルが形成される領域として機能する。半導体層31は、例えば多結晶シリコン層である。絶縁層32は、半導体層31の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTのゲート絶縁膜として機能する。絶縁層32は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を有している。絶縁層33は、半導体層31の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTの電荷蓄積層として機能する。絶縁層33は、例えばシリコン窒化膜である。絶縁層34は、絶縁層33の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTのブロック絶縁膜として機能する。絶縁層34は、例えばシリコン酸化膜である。メモリピラーMP部を除くスリットSLT2内には、絶縁層37が埋め込まれている。絶縁層37は、例えばシリコン酸化膜である。   As illustrated, the memory pillar MP includes an insulating layer 30, a semiconductor layer 31, and insulating layers 32 to 34 provided along the Z direction. The insulating layer 30 is, for example, a silicon oxide film. The semiconductor layer 31 is provided so as to surround the periphery of the insulating layer 30, and functions as a region where a channel of the memory cell transistor MT is formed. The semiconductor layer 31 is, for example, a polycrystalline silicon layer. The insulating layer 32 is provided so as to surround the periphery of the semiconductor layer 31 and functions as a gate insulating film of the memory cell transistor MT. The insulating layer 32 has a laminated structure of, for example, a silicon oxide film and a silicon nitride film. The insulating layer 33 is provided so as to surround the semiconductor layer 31 and functions as a charge storage layer of the memory cell transistor MT. The insulating layer 33 is, for example, a silicon nitride film. The insulating layer 34 is provided so as to surround the periphery of the insulating layer 33 and functions as a block insulating film of the memory cell transistor MT. The insulating layer 34 is a silicon oxide film, for example. An insulating layer 37 is embedded in the slit SLT2 excluding the memory pillar MP portion. The insulating layer 37 is, for example, a silicon oxide film.

そして、上記構成のメモリピラーMPの周囲には、例えばAlO層35が設けられる。AlO層35の周囲に、例えばバリアメタル層(TiN膜等)36が形成される。バリアメタル層36の周囲に、ワード線WLとして機能する導電層11が設けられる。導電層11は例えばタングステンを材料に設けられる。   For example, an AlO layer 35 is provided around the memory pillar MP configured as described above. For example, a barrier metal layer (TiN film or the like) 36 is formed around the AlO layer 35. Around the barrier metal layer 36, the conductive layer 11 functioning as the word line WL is provided. The conductive layer 11 is made of tungsten, for example.

上記構成により、1つのメモリピラーMP内には、Y方向に沿って2つのメモリセルトランジスタMTが設けられている。選択トランジスタST1及びST2も同様の構成を有している。   With the above configuration, two memory cell transistors MT are provided in one memory pillar MP along the Y direction. The select transistors ST1 and ST2 have the same configuration.

・第2の例について
次に第2の例について、図9及び図10を用いて説明する。図9はメモリピラーMPのXY平面における断面図であり、図10はYZ平面における断面図であり、特に2つのメモリセルトランジスタMTが設けられる領域について示している。第2の例は、メモリセルトランジスタMTの電荷蓄積層に導電膜を用いたものである。
・ About the second example
Next, a second example will be described with reference to FIGS. FIG. 9 is a cross-sectional view of the memory pillar MP in the XY plane, and FIG. 10 is a cross-sectional view in the YZ plane, particularly showing a region in which two memory cell transistors MT are provided. The second example uses a conductive film for the charge storage layer of the memory cell transistor MT.

図示するようにメモリピラーMPは、Z方向に沿って設けられた絶縁層48及び43、半導体層40、絶縁層41、導電層42、及び絶縁層46a〜46cを含む。絶縁層48は、例えばシリコン酸化膜である。半導体層40は、絶縁層43−1の周囲を取り囲むようにして設けられる。半導体層40は例えば多結晶シリコン層であり、メモリセルトランジスタMTのチャネルが形成される領域として機能し、図7の例と同様に、同一メモリピラーMP内にあるメモリセルトランジスタMT間で分離されていない。絶縁層41は、導電層40の周囲に設けられ、各メモリセルトランジスタMTのゲート絶縁膜として機能する。すなわち、絶縁層41は、図9に示すXY平面内において、2つの領域に分離され、それぞれが、同一メモリピラーMP内の2つのメモリセルトランジスタMTのゲート絶縁膜として機能する。絶縁層41は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を有している。導電層42は、絶縁層41の周囲に設けられ、且つ、絶縁層43によって、Y方向に沿って2つの領域に分離されている。導電層42は例えば多結晶シリコン層であり、分離された2つの領域はそれぞれ、上記2つのメモリセルトランジスタMTの各々の電荷蓄積層として機能する。また絶縁層43は例えばシリコン酸化膜である。導電層42の周囲には、絶縁層46a、46b、及び46cが順次設けられる。絶縁層46a及び46cは例えばシリコン酸化膜であり、絶縁層46bは例えばシリコン窒化膜であり、これらはメモリセルトランジスタMTのブロック絶縁膜として機能する。これらの絶縁層46a〜46bもまた、Y方向に沿って2つの領域に分離され、それらの間には絶縁層43が設けられる。また、スリットSLT2内には絶縁層43が埋め込まれている。絶縁層43は、例えばシリコン酸化膜である。   As shown in the drawing, the memory pillar MP includes insulating layers 48 and 43, a semiconductor layer 40, an insulating layer 41, a conductive layer 42, and insulating layers 46a to 46c provided along the Z direction. The insulating layer 48 is, for example, a silicon oxide film. The semiconductor layer 40 is provided so as to surround the periphery of the insulating layer 43-1. The semiconductor layer 40 is, for example, a polycrystalline silicon layer and functions as a region where a channel of the memory cell transistor MT is formed, and is separated between the memory cell transistors MT in the same memory pillar MP as in the example of FIG. Not. The insulating layer 41 is provided around the conductive layer 40 and functions as a gate insulating film of each memory cell transistor MT. That is, the insulating layer 41 is separated into two regions in the XY plane shown in FIG. 9, and each functions as a gate insulating film of two memory cell transistors MT in the same memory pillar MP. The insulating layer 41 has, for example, a stacked structure of a silicon oxide film and a silicon nitride film. The conductive layer 42 is provided around the insulating layer 41, and is separated into two regions along the Y direction by the insulating layer 43. The conductive layer 42 is, for example, a polycrystalline silicon layer, and the two separated regions function as charge storage layers of the two memory cell transistors MT, respectively. The insulating layer 43 is a silicon oxide film, for example. Around the conductive layer 42, insulating layers 46a, 46b, and 46c are sequentially provided. The insulating layers 46a and 46c are, for example, silicon oxide films, and the insulating layer 46b is, for example, a silicon nitride film, which functions as a block insulating film of the memory cell transistor MT. These insulating layers 46a to 46b are also separated into two regions along the Y direction, and an insulating layer 43 is provided between them. An insulating layer 43 is embedded in the slit SLT2. The insulating layer 43 is a silicon oxide film, for example.

そして、上記構成のメモリピラーMPの周囲には、例えばAlO層45が設けられる。更にAlO層45の周囲には、例えばバリアメタル層(TiN膜等)47が形成される。そして、バリアメタル層47の周囲に、ワード線WLとして機能する導電層11が設けられる。   For example, an AlO layer 45 is provided around the memory pillar MP configured as described above. Further, for example, a barrier metal layer (TiN film or the like) 47 is formed around the AlO layer 45. A conductive layer 11 that functions as a word line WL is provided around the barrier metal layer 47.

上記構成により、1つのメモリピラーMP内には、Y方向に沿って2つのメモリセルトランジスタMTが設けられている。選択トランジスタST1及びST2も同様の構成を有している。なお、Z方向で隣り合うメモリセルトランジスタ間には図示せぬ絶縁層が設けられ、この絶縁層と絶縁層43及び46によって、電荷蓄積層42は個々のメモリセルトランジスタ毎に絶縁されている。   With the above configuration, two memory cell transistors MT are provided in one memory pillar MP along the Y direction. The select transistors ST1 and ST2 have the same configuration. An insulating layer (not shown) is provided between the memory cell transistors adjacent in the Z direction, and the charge storage layer 42 is insulated for each memory cell transistor by this insulating layer and the insulating layers 43 and 46.

・等価回路について
図11は、上記構成のメモリピラーMPの等価回路図である。図示するように、1本のメモリピラーMPに、2つのNANDストリング50o及び50eが形成されている。すなわち、同一のメモリピラーMPに設けられた選択トランジスタST1は、互いに異なるセレクトゲート線SGDに接続され、メモリセルトランジスタMTは、互いに異なるワード線WLo及びWLeに接続され、選択トランジスタST2も、互いに異なるセレクトゲート線SGSo及びSGSeに接続されている。そして、同一のメモリピラーMP内の2つのNANDストリング50o及び50eは、同一のビット線BLに接続され、また同一のソース線SLに接続される。但し、互いに電流経路は電気的に分離されている。
・ About equivalent circuit
FIG. 11 is an equivalent circuit diagram of the memory pillar MP configured as described above. As illustrated, two NAND strings 50o and 50e are formed in one memory pillar MP. That is, the select transistors ST1 provided in the same memory pillar MP are connected to different select gate lines SGD, the memory cell transistors MT are connected to different word lines WLo and WLe, and the select transistors ST2 are also different from each other. Connected to select gate lines SGSo and SGSe. The two NAND strings 50o and 50e in the same memory pillar MP are connected to the same bit line BL and to the same source line SL. However, the current paths are electrically separated from each other.

1.2 読み出し動作について
次に、上記構成のNAND型フラッシュメモリにおけるデータの読み出し方法について説明する。
1.2 Read operation
Next, a method of reading data in the NAND flash memory having the above configuration will be described.

まず、セレクトゲート線SGDが選択される様子について、図12及び図13を用いて説明する。図12及び図13は、先に説明した図3に対応するXY平面におけるセレクトゲート線SGDの平面レイアウト図であり、選択されるセレクトゲート線SGDに対応する配線層10に斜線を付して示している。   First, how the select gate line SGD is selected will be described with reference to FIGS. 12 and 13 are plan layout diagrams of the select gate line SGD in the XY plane corresponding to FIG. 3 described above, and the wiring layer 10 corresponding to the selected select gate line SGD is indicated by hatching. ing.

図12に示すように、セレクトゲート線SGD1〜SGD7のいずれかが選択される際には、対応する1本の配線層10−1〜10−7のいずれかが選択される。図12では、セレクトゲート線SGD1が選択される場合を示している。配線層10−1が選択されることにより、メモリピラーMP0、MP4、MP8、及びMP12に設けられた4つのメモリセルトランジスタMTが選択される。つまり、配線層10−1直下に設けられたいずれかのワード線WLに対応する配線層11−1に属する4つのメモリセルトランジスタMTによって、1ページが形成される。このことは、セレクトゲート線SGD2〜SGD7が選択される場合も同様である。   As shown in FIG. 12, when any one of the select gate lines SGD1 to SGD7 is selected, any one of the corresponding wiring layers 10-1 to 10-7 is selected. FIG. 12 shows a case where the select gate line SGD1 is selected. By selecting the wiring layer 10-1, the four memory cell transistors MT provided in the memory pillars MP0, MP4, MP8, and MP12 are selected. That is, one page is formed by the four memory cell transistors MT belonging to the wiring layer 11-1 corresponding to any one of the word lines WL provided immediately below the wiring layer 10-1. This is the same when the select gate lines SGD2 to SGD7 are selected.

これに対して、ブロックBLK内において両端に位置する配線層10−0a及び10−0bは、両方が同時に選択される。これは、セレクトゲート線SGD0が選択される場合に相当する。この様子を図13に示す。   On the other hand, both the wiring layers 10-0a and 10-0b located at both ends in the block BLK are selected simultaneously. This corresponds to the case where the select gate line SGD0 is selected. This is shown in FIG.

図示するように、セレクトゲート線SGD0が選択される際には、配線層10−0a直下に位置し、メモリピラーMP4及びMP12に設けられた2つのメモリセルトランジスタMTと、配線層10−0b直下に位置し、メモリピラーMP3及びMP11に設けられた2つのメモリセルトランジスタMTとが選択される。つまり、これらの4つのメモリセルトランジスタMTによって、1ページが形成される。   As shown in the figure, when the select gate line SGD0 is selected, two memory cell transistors MT that are located immediately below the wiring layer 10-0a and provided in the memory pillars MP4 and MP12, and immediately below the wiring layer 10-0b. And two memory cell transistors MT provided in the memory pillars MP3 and MP11 are selected. That is, one page is formed by these four memory cell transistors MT.

図14は、奇数番目のセレクトゲート線SGDo(すなわち奇数番目のメモリグループMG)及びワード線WLo0が選択される際の、各種配線の電圧変化を示すタイミングチャートである。   FIG. 14 is a timing chart showing voltage changes of various wirings when the odd-numbered select gate line SGDo (that is, the odd-numbered memory group MG) and the word line WLo0 are selected.

図示するように、まず時刻t1において、選択ブロックBLKにおける全セレクトゲート線SGDに電圧VSGが印加されて、選択トランジスタST1がオン状態とされる。更に、全ワード線に電圧VREADが印加されて、メモリセルトランジスタMTが保持データに関わらずオン状態とされる。更に、全セレクトゲート線SGSに電圧VSGが印加されて、選択トランジスタST2がオン状態とされる。これにより、選択ブロックBLKにおいて全NANDストリング50が導通状態となり、チャネルにVSS(例えば0V)が転送される。   As shown in the figure, first, at time t1, the voltage VSG is applied to all the select gate lines SGD in the selected block BLK, and the select transistor ST1 is turned on. Further, the voltage VREAD is applied to all the word lines, and the memory cell transistor MT is turned on regardless of the retained data. Further, the voltage VSG is applied to all the select gate lines SGS, and the select transistor ST2 is turned on. As a result, all NAND strings 50 are turned on in the selected block BLK, and VSS (for example, 0 V) is transferred to the channel.

次に、時刻t3において、センスアンプ4がビット線BLをプリチャージする。この際、グループGR1に属する偶数ビット線BL0及びBL2は電圧VBL2にプリチャージされ、グループGR2に属する奇数ビット線BL1及びBL3は、電圧VBL2より大きい電圧VBL1にプリチャージされる。   Next, at time t3, the sense amplifier 4 precharges the bit line BL. At this time, the even bit lines BL0 and BL2 belonging to the group GR1 are precharged to the voltage VBL2, and the odd bit lines BL1 and BL3 belonging to the group GR2 are precharged to the voltage VBL1 higher than the voltage VBL2.

そして、時刻t4において、選択されたセレクトゲート線SGD及びSGSoに電圧VSGが印加され、選択ワード線WLo0に読み出し電圧VCGRVが印加され、非選択ワード線WLe0に電圧VNEGが印加され、その他の非選択ワード線WL1〜WL7が印加される。電圧VCGRVは、読み出しレベルに応じた電圧であり、選択されたメモリセルトランジスタMTの保持データが“0”であるか“1”であるかを判断するための電圧である。電圧VNEGは、例えば負電圧または0Vであり、メモリセルトランジスタMTをオフさせるための電圧である。   At time t4, the voltage VSG is applied to the selected select gate lines SGD and SGSo, the read voltage VCGRV is applied to the selected word line WLo0, the voltage VNEG is applied to the non-selected word line WLe0, and the other non-selected Word lines WL1 to WL7 are applied. The voltage VCGRV is a voltage corresponding to the read level, and is a voltage for determining whether the retained data of the selected memory cell transistor MT is “0” or “1”. The voltage VNEG is, for example, a negative voltage or 0 V, and is a voltage for turning off the memory cell transistor MT.

以上の結果、選択されたメモリセルトランジスタMTがオンすれば、ビット線BLからソース線SLに電流が流れ、オフすれば電流は流れない。これにより、選択されたメモリセルトランジスタMTの保持データを判断出来る。   As a result, when the selected memory cell transistor MT is turned on, current flows from the bit line BL to the source line SL, and when it is turned off, no current flows. As a result, the data held in the selected memory cell transistor MT can be determined.

1.3 本実施形態に係る効果
本実施形態によれば、メモリグループMG間のメモリセル特性のバラツキを補正し、半導体記憶装置の動作信頼性を向上出来る。本効果につき、以下説明する。
1.3 Effects of this embodiment
According to the present embodiment, it is possible to correct the variation in the memory cell characteristics between the memory groups MG and improve the operation reliability of the semiconductor memory device. This effect will be described below.

本実施形態に係る半導体記憶装置であると、図3及び図4で説明したように、1本のメモリピラーMPが、XY平面内に並ぶ2本のセレクトゲート線SGD及び2本のワード線WLを跨ぐようにして設けられる。そして、このメモリピラーMP内に2つのメモリセルトランジスタMTが設けられ、上記2本のセレクトゲート線SGD及びワード線WLによって制御される。   In the semiconductor memory device according to the present embodiment, as described with reference to FIGS. 3 and 4, one memory pillar MP includes two select gate lines SGD and two word lines WL arranged in the XY plane. It is provided so as to straddle. Two memory cell transistors MT are provided in the memory pillar MP, and are controlled by the two select gate lines SGD and the word line WL.

そして本構成であると、メモリピラーMPと、対応する2本ワード線WL(及びセレクトゲート線SGD)との位置関係にはずれが生じる場合がある。より具体的には、図3及び図4において、あるメモリピラーMPに着目した場合、メモリピラーMPのY方向における中央部は、対応する2本のワード線のちょうど間に位置することが望ましい。なぜなら、このようにメモリピラーMPを配置することで、対応する2本のワード線WLによって制御される2つのメモリセルトランジスタMTのサイズが等しくなるからである。   With this configuration, there may be a deviation in the positional relationship between the memory pillar MP and the corresponding two word lines WL (and the select gate line SGD). More specifically, in FIG. 3 and FIG. 4, when attention is paid to a certain memory pillar MP, it is desirable that the central portion of the memory pillar MP in the Y direction is located between two corresponding word lines. This is because by arranging the memory pillars MP in this way, the sizes of the two memory cell transistors MT controlled by the corresponding two word lines WL become equal.

しかし、メモリピラーMPの位置がずれると、対応する2つのメモリセルトランジスタMTのサイズが異なる。例えば図3及び図4の例であると、メモリピラーMPは、Y方向に沿って、配線層10−0a側にずれている。その結果、配線層10−1及び11−1とメモリピラーMP0及びMP4とに着目すると、メモリピラーMP0は、配線層10−1及び11−1に距離d1だけ重なり、メモリピラーMP4は、配線層10−1及び11−1に距離d2だけ重なり、d1>d2なる関係がある。これは、メモリピラーMP8及びMP12との間でも同様の関係がある。   However, when the position of the memory pillar MP is shifted, the sizes of the corresponding two memory cell transistors MT are different. For example, in the example of FIGS. 3 and 4, the memory pillar MP is shifted to the wiring layer 10-0a side in the Y direction. As a result, focusing on the wiring layers 10-1 and 11-1 and the memory pillars MP0 and MP4, the memory pillar MP0 overlaps the wiring layers 10-1 and 11-1 by the distance d1, and the memory pillar MP4 10-1 and 11-1 are overlapped by a distance d2, and d1> d2. This is the same relationship between the memory pillars MP8 and MP12.

つまり、メモリグループMG1に着目した場合、偶数ビット線BLeに接続されたメモリセルトランジスタMTは、そのセルサイズが大きく、奇数ビット線BLoに接続されたメモリセルトランジスタMTは、そのセルサイズが小さい。セルサイズの大小は、メモリセルトランジスタMTの電流駆動能力の大小と言い換えても良い。   That is, when focusing on the memory group MG1, the memory cell transistor MT connected to the even bit line BLe has a large cell size, and the memory cell transistor MT connected to the odd bit line BLo has a small cell size. The size of the cell size may be rephrased as the size of the current driving capability of the memory cell transistor MT.

つまり、図3から明らかなように、偶数番目のセレクトゲート線SGDeが選択された場合には、ビット線BL0及びBL2に接続されたメモリセルトランジスタMT、すなわちグループGR1に属するメモリセルトランジスタMTは、そのサイズが小さい。他方でビット線BL1及びBL3に接続されたメモリセルトランジスタMT、すなわちグループGR2に属するメモリセルトランジスタは、そのサイズが大きい。   That is, as is apparent from FIG. 3, when the even-numbered select gate line SGDe is selected, the memory cell transistors MT connected to the bit lines BL0 and BL2, that is, the memory cell transistors MT belonging to the group GR1 are Its size is small. On the other hand, the size of the memory cell transistor MT connected to the bit lines BL1 and BL3, that is, the memory cell transistor belonging to the group GR2, is large.

逆に、奇数番目のセレクトゲート線SGDoが選択された場合には、ビット線BL0及びBL2に接続されたメモリセルトランジスタMT、すなわちグループGR1に属するメモリセルトランジスタMTは、そのサイズが大きい。他方でビット線BL1及びBL3に接続されたメモリセルトランジスタMT、すなわちグループGR2に属するメモリセルトランジスタは、そのサイズが小さい。   On the contrary, when the odd-numbered select gate line SGDo is selected, the memory cell transistors MT connected to the bit lines BL0 and BL2, that is, the memory cell transistors MT belonging to the group GR1 are large in size. On the other hand, the size of the memory cell transistor MT connected to the bit lines BL1 and BL3, that is, the memory cell transistor belonging to the group GR2, is small.

このように、メモリピラーMPの位置がずれると、同一ページ内に、サイズの異なるメモリセルトランジスタMTが交互に配列されることになる。従って本実施形態では、選択されるメモリセルトランジスタMTのサイズに応じて、読み出し動作時のプリチャージ電位をセンスアンプ4が制御する。   Thus, when the position of the memory pillar MP is shifted, the memory cell transistors MT of different sizes are alternately arranged in the same page. Therefore, in the present embodiment, the sense amplifier 4 controls the precharge potential during the read operation according to the size of the selected memory cell transistor MT.

より具体的には、偶数番目のセレクトゲート線SGDe、すなわち偶数番目のメモリグループMGeが選択される際には、センスアンプ4はグループGR1のビット線BLには大きなプリチャージ電位VBL1を印加し、グループGR2のビット線BLには小さいプリチャージ電位VBL2を印加する。他方で、奇数番目のセレクトゲート線SGDo、すなわち奇数番目のメモリグループMGoが選択される際には、センスアンプ4はグループGR1のビット線BLには小さいプリチャージ電位VBL2を印加し、グループGR2のビット線BLには大きいプリチャージ電位VBL1を印加する。   More specifically, when the even-numbered select gate line SGDe, that is, the even-numbered memory group MGe is selected, the sense amplifier 4 applies a large precharge potential VBL1 to the bit line BL of the group GR1, A small precharge potential VBL2 is applied to the bit line BL of the group GR2. On the other hand, when the odd-numbered select gate line SGDo, that is, the odd-numbered memory group MGo is selected, the sense amplifier 4 applies a small precharge potential VBL2 to the bit line BL of the group GR1, and the group GR2 A large precharge potential VBL1 is applied to the bit line BL.

その結果、メモリセルトランジスタMTのセルサイズによる電流駆動力の差を、プリチャージ電位によって相殺し、読み出し動作時にビット線BLに流れるセル電流のビット線間での差分を小さく出来る。つまり、セル電流の流れにくいメモリセルトランジスタMTに対しては十分に大きなセル電流が流れる条件を与え、セル電流の流れやすいメモリセルトランジスタMTに対してはセル電流を抑制する条件を与える。これにより、特にセル電流の流れにくいメモリセルトランジスタMTからの誤読み出しの発生を抑制し、半導体記憶装置の動作信頼性を向上出来る。   As a result, the difference in current driving force due to the cell size of the memory cell transistor MT is canceled by the precharge potential, and the difference between the bit lines of the cell current flowing through the bit line BL during the read operation can be reduced. That is, a condition that a sufficiently large cell current flows is given to the memory cell transistor MT in which the cell current hardly flows, and a condition that suppresses the cell current is given to the memory cell transistor MT that easily flows the cell current. Thereby, it is possible to suppress the occurrence of erroneous reading from the memory cell transistor MT in which the cell current does not easily flow, and to improve the operation reliability of the semiconductor memory device.

また、本実施形態に係る構成であると、図3に示すように、ブロックBLKの両端部に位置する配線層10−0a及び10−0bは同時に選択され、共にセレクトゲート線SGD0として機能する。これは、その他の配線層10−1〜10−7には各々4つのメモリピラーMP(メモリセルトランジスタMT)が形成されるのに対し、配線層10−0a及び10−0bの各々には2つのメモリピラーMP(メモリセルトランジスタMT)しか形成されないからである。そこで、ブロックBLKの両端部に関しては、2本の配線層10−0a及び10−0bを、電気的に1本のセレクトゲート線SGDとして機能させることで、セレクトゲート線SGD0を選択した際でも、1ページのサイズを、その他のセレクトゲート線SGD1〜SGD7を選択した場合と同じにすることが出来る。   In the configuration according to the present embodiment, as shown in FIG. 3, the wiring layers 10-0a and 10-0b located at both ends of the block BLK are simultaneously selected and both function as the select gate line SGD0. This is because four memory pillars MP (memory cell transistors MT) are formed in each of the other wiring layers 10-1 to 10-7, whereas 2 are formed in each of the wiring layers 10-0a and 10-0b. This is because only one memory pillar MP (memory cell transistor MT) is formed. Therefore, regarding both ends of the block BLK, even when the select gate line SGD0 is selected by electrically functioning the two wiring layers 10-0a and 10-0b as one select gate line SGD, The size of one page can be made the same as when other select gate lines SGD1 to SGD7 are selected.

そして、上記のようにページサイズを揃えた結果、図3に示すように、1つのブロックBLK内においてセレクトゲート線SGDとして機能する配線層10の本数は、XY平面内において奇数本となる。このことは、図4に示すようにワード線WLとして機能する配線層11についても同様である。言い換えれば、XY平面で見た時に、スリットSLT1間に位置する配線層の数が奇数本となる。   As a result of aligning the page sizes as described above, as shown in FIG. 3, the number of wiring layers 10 functioning as select gate lines SGD in one block BLK is an odd number in the XY plane. The same applies to the wiring layer 11 functioning as the word line WL as shown in FIG. In other words, when viewed in the XY plane, the number of wiring layers positioned between the slits SLT1 is an odd number.

なお、メモリピラーMPのずれ方は、図3及び図4とは逆の場合であっても良い。この場合の様子を図15に示す。図15は、本実施形態の変形例に係る、セレクトゲート線SGDの平面レイアウトを示している。図示するように、本例はメモリピラーMPの位置が、図3の場合とは逆に、Y方向に沿って配線層10−0b側にずれている。その結果、配線層10−1及び11−1とメモリピラーMP0及びMP4とに着目すると、メモリピラーMP0は、配線層10−1及び11−1に距離d2だけ重なり、メモリピラーMP4は、配線層10−1及び11−1に距離d1だけ重なる。この場合には、読み出し時にビット線BLに印加する電圧は、上記実施形態の場合とは逆になる。   Note that the displacement of the memory pillar MP may be the opposite of that in FIGS. 3 and 4. The situation in this case is shown in FIG. FIG. 15 shows a planar layout of the select gate line SGD according to a modification of the present embodiment. As shown in the figure, in this example, the position of the memory pillar MP is shifted to the wiring layer 10-0b side along the Y direction, contrary to the case of FIG. As a result, focusing on the wiring layers 10-1 and 11-1 and the memory pillars MP0 and MP4, the memory pillar MP0 overlaps the wiring layers 10-1 and 11-1 by the distance d2, and the memory pillar MP4 Overlaps 10-1 and 11-1 by a distance d1. In this case, the voltage applied to the bit line BL at the time of reading is opposite to that in the above embodiment.

つまり、偶数番目のセレクトゲート線SGDe、すなわち偶数番目のメモリグループMGeが選択される際には、センスアンプ4はグループGR1のビット線BLには小さいプリチャージ電位VBL2を印加し、グループGR2のビット線BLには大きいプリチャージ電位VBL1を印加する。他方で、奇数番目のセレクトゲート線SGDo、すなわち奇数番目のメモリグループMGoが選択される際には、センスアンプ4はグループGR1のビット線BLには大きいプリチャージ電位VBL1を印加し、グループGR2のビット線BLには小さいプリチャージ電位VBL2を印加する。   That is, when the even-numbered select gate line SGDe, that is, the even-numbered memory group MGe is selected, the sense amplifier 4 applies a small precharge potential VBL2 to the bit line BL of the group GR1, and the bit of the group GR2 A large precharge potential VBL1 is applied to the line BL. On the other hand, when the odd-numbered select gate line SGDo, that is, the odd-numbered memory group MGo is selected, the sense amplifier 4 applies a large precharge potential VBL1 to the bit line BL of the group GR1, and the group GR2 A small precharge potential VBL2 is applied to the bit line BL.

2.第2実施形態
次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態における書き込み動作に関する。以下では、第1実施形態と異なる点についてのみ説明する。
2. Second embodiment
Next, a semiconductor memory device according to the second embodiment will be described. The present embodiment relates to the write operation in the first embodiment. Below, only a different point from 1st Embodiment is demonstrated.

2.1 第1の例
まず、第1の例について説明する。データの書き込み動作は、電荷蓄積層に電子を注入して閾値を変化させるプログラム動作と、プログラム動作の結果、閾値が規定値に達したか否かを確認するプログラムベリファイ動作とを含む。第1の例は、プログラム動作において、ビット線BLに印加する電圧をグループGR1とGR2とで異ならせるものである。
2.1 First example
First, the first example will be described. The data write operation includes a program operation for injecting electrons into the charge storage layer to change the threshold value, and a program verify operation for checking whether or not the threshold value has reached a specified value as a result of the program operation. In the first example, in the program operation, the voltage applied to the bit line BL is made different between the groups GR1 and GR2.

図16は、データ書き込み時における、奇数番目のセレクトゲート線SGDo(すなわち奇数番目のメモリグループMG)及びワード線WLo0が選択される際の、各種配線の電圧変化を示すタイミングチャートである。   FIG. 16 is a timing chart showing voltage changes of various wirings when the odd-numbered select gate line SGDo (that is, the odd-numbered memory group MG) and the word line WLo0 are selected during data writing.

図12、および図13に図示するように、奇数番目のセレクトゲート線SGDoが選択される場合、グループGR1(BL0、BL2)に属するメモリセルトランジスタMTは、そのサイズが大きく、グループGR2(BL1、BL3)に属するメモリセルトランジスタMTは小さい。メモリセルトランジスタMTの書き込み速度は、ワード線WLとメモリピラーMPとのオーバーラップ面積が大きいほどカップリング比が大きくなるので、速くなる。つまり、グループGR1は書き込み速度が速く、グループGR2は遅い。   As shown in FIGS. 12 and 13, when the odd-numbered select gate line SGDo is selected, the memory cell transistor MT belonging to the group GR1 (BL0, BL2) has a large size, and the group GR2 (BL1, The memory cell transistor MT belonging to BL3) is small. The writing speed of the memory cell transistor MT becomes faster because the coupling ratio increases as the overlap area between the word line WL and the memory pillar MP increases. That is, the group GR1 has a high writing speed and the group GR2 has a low speed.

従ってセンスアンプ4は、時刻t2において、グループGR1に属するビット線BL0及びBL2に比較的高い電圧VCH2を印加し、グループGR2に属するビット線BL1及びBL3には低い電圧VCH1を印加する。もちろん、VCH2>VCH1である。   Therefore, at time t2, the sense amplifier 4 applies a relatively high voltage VCH2 to the bit lines BL0 and BL2 belonging to the group GR1, and applies a low voltage VCH1 to the bit lines BL1 and BL3 belonging to the group GR2. Of course, VCH2> VCH1.

引き続き、ロウデコーダ3は、時刻t3において、全ワード線WL0〜WL7に電圧VPASSを印加し、更に時刻t5において選択ワード線WLo0の電圧をVPASSからVPGMに上昇させる。電圧VPASSは、保持データに関わらずメモリセルトランジスタMTをオンさせ、且つ非選択のNANDストリング50においてはカップリングによりチャネル電位を十分に上昇させることが可能な電圧である。また電圧VPGMは、FNトンネリングにより、電子を電荷蓄積層に注入するための高電圧であり、VPGM>VPASSである。   Subsequently, the row decoder 3 applies the voltage VPASS to all the word lines WL0 to WL7 at time t3, and further raises the voltage of the selected word line WLo0 from VPASS to VPGM at time t5. The voltage VPASS is a voltage that can turn on the memory cell transistor MT regardless of the retained data and can sufficiently increase the channel potential by coupling in the unselected NAND string 50. The voltage VPGM is a high voltage for injecting electrons into the charge storage layer by FN tunneling, and VPGM> VPASS.

本方法によれば、書き込み速度の高いメモリセルトランジスタMTに対応するビット線電圧を高くすることで、その書き込み速度を低下させることが出来る。これにより、グループGR1とGR2との間での書き込み速度の差を低減出来る。   According to this method, the write speed can be lowered by increasing the bit line voltage corresponding to the memory cell transistor MT having a high write speed. As a result, the difference in write speed between the groups GR1 and GR2 can be reduced.

2.2 第2の例
次に、第2の例について説明する。第2の例は、プログラム動作時に、グループGR1とGR2とで、選択ワード線WLに印加する電圧VPGMの値を変えるものである。
2.2 Second example
Next, a second example will be described. In the second example, the value of the voltage VPGM applied to the selected word line WL is changed between the groups GR1 and GR2 during the program operation.

図17は、本例に係る選択ワード線WL及びビット線BLの電位変化を示すタイミングチャートであり、偶数番目のメモリグループMG、すなわち偶数番目のセレクトゲート線SGDeを選択した場合について示している。   FIG. 17 is a timing chart showing potential changes of the selected word line WL and the bit line BL according to this example, and shows a case where the even-numbered memory group MG, that is, the even-numbered select gate line SGDe is selected.

前述の通り、書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。この組み合わせをプログラムループと呼ぶ。そして書き込み動作では、プログラムループを複数回繰り返すことによって、1ページ分のデータが書き込まれる。   As described above, the write operation includes a program operation and a program verify operation. This combination is called a program loop. In the write operation, data for one page is written by repeating the program loop a plurality of times.

本例であると、プログラム動作時において、選択ワード線WLには2種類のプログラム電圧VPGM1及びVPGM2が印加され、VPGM2>VPGM1の関係がある。偶数番目のメモリグループMGを選択した場合、グループGR1(BL0、BL2)に属するメモリセルトランジスタMTの書き込み速度が遅く、グループGR2(BL1、BL3)に属するメモリセルトランジスタMTの書き込み速度が速い。従って、電圧VPGM1は、グループGR2用のプログラム電圧として使用され、電圧VPGM2は、グループGR1用のプログラム電圧として使用される。   In this example, during the program operation, two types of program voltages VPGM1 and VPGM2 are applied to the selected word line WL, and there is a relationship of VPGM2> VPGM1. When the even-numbered memory group MG is selected, the writing speed of the memory cell transistors MT belonging to the group GR1 (BL0, BL2) is low, and the writing speed of the memory cell transistors MT belonging to the group GR2 (BL1, BL3) is high. Therefore, the voltage VPGM1 is used as a program voltage for the group GR2, and the voltage VPGM2 is used as a program voltage for the group GR1.

具体的には、電圧VPGM1が印加されている期間は、グループGR1のビット線BL0、BL2には書き込み禁止電圧VBLが印加され、グループGR2のビット線BL1、BL3には書き込み電圧(例えば0Vであり、VBLより小さい電圧)が印加される。この結果、ビット線BL1及びBL3に接続されたメモリセルトランジスタMTにデータがプログラムされる。   Specifically, during the period in which the voltage VPGM1 is applied, the write inhibit voltage VBL is applied to the bit lines BL0 and BL2 of the group GR1, and the write voltage (for example, 0 V is applied to the bit lines BL1 and BL3 of the group GR2). , A voltage smaller than VBL). As a result, data is programmed in the memory cell transistors MT connected to the bit lines BL1 and BL3.

他方で、電圧VPGM2が印加されている期間は、グループGR2のビット線BL1、BL3には書き込み禁止電圧VBLが印加され、グループGR1のビット線BL0、BL2には書き込み電圧が印加される。この結果、ビット線BL0及びBL2に接続されたメモリセルトランジスタMTにデータがプログラムされる。   On the other hand, during the period in which the voltage VPGM2 is applied, the write inhibit voltage VBL is applied to the bit lines BL1 and BL3 of the group GR2, and the write voltage is applied to the bit lines BL0 and BL2 of the group GR1. As a result, data is programmed in the memory cell transistors MT connected to the bit lines BL0 and BL2.

本方法によれば、書き込み速度の遅いメモリセルトランジスタMTに対しては高いプログラム電圧を使用し、書き込み速度の速いメモリセルトランジスタに対しては低いプログラム電圧を使用する。これにより、グループGR1とGR2との間での書き込み速度の差を低減出来る。なお、グループGR1とGR2とで、プログラム電圧VPGMのステップアップ幅ΔVPGMを変えても良い。もちろん、書き込み速度の遅いグループにおいて、ΔVPGMが大きくされる。   According to this method, a high program voltage is used for a memory cell transistor MT with a low write speed, and a low program voltage is used for a memory cell transistor with a high write speed. As a result, the difference in write speed between the groups GR1 and GR2 can be reduced. Note that the step-up width ΔVPGM of the program voltage VPGM may be changed between the groups GR1 and GR2. Of course, ΔVPGM is increased in a group having a low writing speed.

2.3 第3の例
次に第3の例について説明する。第3の例は、プログラムベリファイ動作時において、書き込み速度の遅いグループに対するプリチャージ電位を低くすることで、セル電流を相対的に減少させるものである。すなわち、ビット線BLへの電圧印加方法は、第1実施形態で説明した図14と同様である。
2.3 Third example
Next, a third example will be described. In the third example, during the program verify operation, the cell current is relatively reduced by lowering the precharge potential for the group having a low write speed. That is, the method for applying a voltage to the bit line BL is the same as in FIG. 14 described in the first embodiment.

本方法によれば、書き込み速度の遅いメモリセルトランジスタでは、プログラムループを複数繰り返すに従い、セルの閾値が高くなり、セル電流が流れにくくなるので、プログラムベリファイにパスしやすくなる。その結果、グループGR1とGR2との間での書き込み速度の差を低減出来る。   According to this method, in a memory cell transistor having a low write speed, the cell threshold increases and the cell current hardly flows as the program loop is repeated a plurality of times, so that program verification can be easily passed. As a result, the difference in write speed between the groups GR1 and GR2 can be reduced.

2.4 本実施形態に係る効果
本実施形態によれば、同一ページに属するメモリセルトランジスタ間で書き込み速度が異なる場合であっても、これらがプログラムベリファイにパスするのに要するプログラムループ数を同程度にすることが出来る。従って、プログラムループ回数を削減でき、買い込み速度を向上出来る。また、書き込み速度の速いメモリセルトランジスタが速やかにプログラムベリファイにパスし、その後、長時間にわたって、書き込み速度の遅いメモリセルトランジスタへの書き込み動作によるディスターブを受けること等を抑制出来、書き込み動作信頼性も向上出来る。
2.4 Effects of this embodiment
According to the present embodiment, even if the writing speed differs between memory cell transistors belonging to the same page, the number of program loops required for these to pass program verification can be made the same. Therefore, the number of program loops can be reduced and the buying speed can be improved. In addition, it is possible to prevent the memory cell transistor having a high writing speed from passing program verification quickly and then receiving disturbance due to the writing operation to the memory cell transistor having a low writing speed for a long time. Can improve.

3.第3実施形態
次に、第3実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1及び第2実施形態と異なる平面レイアウトに関するものであり、一例として1つのメモリピラー上に2本のビット線を設けたものである。以下では、第1及び第2実施形態と異なる点についてのみ説明する。
3. Third embodiment
Next, a semiconductor memory device according to a third embodiment will be described. The present embodiment relates to a planar layout different from those of the first and second embodiments. For example, two bit lines are provided on one memory pillar. Hereinafter, only differences from the first and second embodiments will be described.

3.1 平面レイアウトについて
図18及び図19は、あるブロックBLKのXY平面におけるセレクトゲート線SGDの平面レイアウトを示している。図18は、第1実施形態で説明した図3に対応し、ビット線BLの様子も示している。図19では、メモリセル部の図示を簡略化し、特に第1接続部及び第2接続部の構成に着目したものである。また本例では、1つのブロックBLK内に4本のセレクトゲート線SGDが含まれる場合について説明する。
3.1 Planar layout
18 and 19 show a planar layout of the select gate line SGD in the XY plane of a certain block BLK. FIG. 18 corresponds to FIG. 3 described in the first embodiment, and also shows the state of the bit line BL. In FIG. 19, the illustration of the memory cell portion is simplified, and in particular, the configuration of the first connection portion and the second connection portion is focused. In this example, a case where four select gate lines SGD are included in one block BLK will be described.

図示するように本例でも、図3で説明した構成と同様に、X方向に延びる9個の導電層10を含む。但し本例では、図3で説明した配線層10−1〜10−7及び10−0bを、それぞれ配線層10−1a、10−2a、10−3a、10−0b、10−1b、10−2b、10−3b、及び10−0cと読み替える。各配線層10の間にスリットSLT2が設けられている点も第1実施形態と同様である。   As shown in the figure, this example also includes nine conductive layers 10 extending in the X direction, similarly to the configuration described in FIG. However, in this example, the wiring layers 10-1 to 10-7 and 10-0b described in FIG. 3 are replaced with the wiring layers 10-1a, 10-2a, 10-3a, 10-0b, 10-1b, 10- It will be read as 2b, 10-3b, and 10-0c. The point that the slits SLT2 are provided between the wiring layers 10 is the same as in the first embodiment.

そして、ブロックBLK内においてY方向に沿った両端に位置する2つの配線層10−0a及び10−0c並びに中央に位置する配線層10−0bがセレクトゲート線SGD0として機能する。これらの3つの配線層10−0は、図19に示すように、例えば第1接続部において、コンタクトプラグ49及び金属配線層51によって互いに共通に接続される、更にロウデコーダ3に接続される。また、配線層10−1aと10−2bとが、第2接続部においてコンタクトプラグ52及び金属配線層53によって共通に接続され、更にロウデコーダ3に接続される。更に、配線層10−2aと10−2bとが、第2接続部においてコンタクトプラグ52及び金属配線層53によって共通に接続され、更にロウデコーダ3に接続される。そして、配線層10−3aと10−3bとが、第1接続部においてコンタクトプラグ49及び金属配線層51によって共通に接続され、更にロウデコーダ3に接続される。   In the block BLK, the two wiring layers 10-0a and 10-0c located at both ends along the Y direction and the wiring layer 10-0b located in the center function as the select gate line SGD0. As shown in FIG. 19, these three wiring layers 10-0 are connected in common to each other by a contact plug 49 and a metal wiring layer 51, for example, in the first connection portion, and further connected to the row decoder 3. Further, the wiring layers 10-1a and 10-2b are connected in common by the contact plug 52 and the metal wiring layer 53 in the second connection portion, and further connected to the row decoder 3. Further, the wiring layers 10-2a and 10-2b are connected in common by the contact plug 52 and the metal wiring layer 53 in the second connection portion, and further connected to the row decoder 3. The wiring layers 10-3a and 10-3b are connected in common by the contact plug 49 and the metal wiring layer 51 in the first connection portion, and further connected to the row decoder 3.

また図18に示すように、1つのメモリピラーMP上方を、2本のビット線BLが通過する。但し、この2本のビット線BLのうち、メモリピラーMPに接続されるのはいずれか一方のみである。   As shown in FIG. 18, two bit lines BL pass above one memory pillar MP. However, only one of the two bit lines BL is connected to the memory pillar MP.

すなわち、メモリピラーMP0〜MP3の上方には、2本のビット線BL0及びBL1が設けられる。ビット線BL0はメモリピラーMP1及びMP2に共通に接続され、ビット線BL1はメモリピラーMP0及びMP3に共通に接続される。またメモリピラーMP4〜MP7の上方には、2本のビット線BL2及びBL3が設けられる。ビット線BL2はメモリピラーMP4及びMP5に共通に接続され、ビット線BL3はメモリピラーMP6及びMP7に共通に接続される。更にメモリピラーMP8〜MP11の上方には、2本のビット線BL4及びBL5が設けられる。ビット線BL4はメモリピラーMP9及びMP10に共通に接続され、ビット線BL5はメモリピラーMP8及びMP11に共通に接続される。そしてメモリピラーMP12〜MP15の上方には、2本のビット線BL6及びBL7が設けられる。ビット線BL6はメモリピラーMP12及びMP13に共通に接続され、ビット線BL7はメモリピラーMP14及びMP15に共通に接続される。従って本例の場合、ビット線BL0、BL1、BL4、及びBL5、並びにメモリピラーMP0〜MP3及びMP8〜MP11がグループGR1に属し、ビット線BL2、BL3、BL6、及びBL7、並びにメモリピラーMP4〜MP7及びMP12〜MP15がグループGR2に属する。   That is, two bit lines BL0 and BL1 are provided above the memory pillars MP0 to MP3. The bit line BL0 is commonly connected to the memory pillars MP1 and MP2, and the bit line BL1 is commonly connected to the memory pillars MP0 and MP3. Two bit lines BL2 and BL3 are provided above the memory pillars MP4 to MP7. The bit line BL2 is commonly connected to the memory pillars MP4 and MP5, and the bit line BL3 is commonly connected to the memory pillars MP6 and MP7. Further, two bit lines BL4 and BL5 are provided above the memory pillars MP8 to MP11. Bit line BL4 is commonly connected to memory pillars MP9 and MP10, and bit line BL5 is commonly connected to memory pillars MP8 and MP11. Two bit lines BL6 and BL7 are provided above the memory pillars MP12 to MP15. Bit line BL6 is commonly connected to memory pillars MP12 and MP13, and bit line BL7 is commonly connected to memory pillars MP14 and MP15. Therefore, in this example, the bit lines BL0, BL1, BL4, and BL5, and the memory pillars MP0 to MP3 and MP8 to MP11 belong to the group GR1, and the bit lines BL2, BL3, BL6, and BL7 and the memory pillars MP4 to MP7 are included. MP12 to MP15 belong to the group GR2.

その他の構成は第1実施形態で説明した通りである。   Other configurations are as described in the first embodiment.

3.2 ページ選択方法
次に、データの読み出し時及び書き込み時におけるページの選択方法について説明する。
3.2 Page selection method
Next, a method for selecting pages at the time of reading and writing data will be described.

上記3.1で説明したように、本例では2本または3本の配線層10が共通に接続される。従って、共通に接続された複数の配線層10が同時に選択される。図20及び図21は、先に説明した図18に対応するXY平面におけるセレクトゲート線SGDの平面レイアウト図であり、選択されるセレクトゲート線SGDに対応する配線層10に斜線を付して示している。   As described in 3.1 above, in this example, two or three wiring layers 10 are connected in common. Accordingly, a plurality of wiring layers 10 connected in common are simultaneously selected. 20 and 21 are plan layout diagrams of the select gate line SGD in the XY plane corresponding to FIG. 18 described above, and the wiring layer 10 corresponding to the selected select gate line SGD is indicated by hatching. ing.

図20に示すように、セレクトゲート線SGD1〜SGD3のいずれかが選択される際には、対応する2本の配線層10が選択される。図20では、セレクトゲート線SGD1が選択される場合を示している。この場合、2本の配線層10−1a及び10−1bが選択されることにより、メモリピラーMP0、MP4、MP8、及びMP12並びにメモリピラーMP2、MP6、MP10、及びMP14に設けられた8個のメモリセルトランジスタMTが選択される。つまり、配線層10−1a及び10−1b直下に設けられたいずれかのワード線WLに対応する配線層11−1a及び11−1bに属する8個のメモリセルトランジスタMTによって、1ページが形成される。このことは、セレクトゲート線SGD2及びSGD3が選択される場合も同様である。   As shown in FIG. 20, when any one of the select gate lines SGD1 to SGD3 is selected, the corresponding two wiring layers 10 are selected. FIG. 20 shows a case where the select gate line SGD1 is selected. In this case, by selecting the two wiring layers 10-1a and 10-1b, the memory pillars MP0, MP4, MP8, and MP12 and the eight memory pillars MP2, MP6, MP10, and MP14 are provided. Memory cell transistor MT is selected. That is, one page is formed by the eight memory cell transistors MT belonging to the wiring layers 11-1a and 11-1b corresponding to any one of the word lines WL provided immediately below the wiring layers 10-1a and 10-1b. The This is the same when the select gate lines SGD2 and SGD3 are selected.

これに対して、セレクトゲート線SGD0が選択される場合には、図21に示すように、ブロックBLK内において両端に位置する配線層10−0a及び10−0cに加えて、ブロックBLK中央に位置する配線層10−0bの3本の配線層10が同時に選択される。これにより、配線層10−0a直下に位置し、メモリピラーMP4及びMP12に設けられた2つのメモリセルトランジスタMTと、配線層10−0c直下に位置し、メモリピラーMP3及びMP11に設けられた2つのメモリセルトランジスタMTと、配線層10−0b直下に位置し、メモリピラーMP1、MP6、MP9、及びMP14に設けられた4つのメモリセルトランジスタMTとが選択される。つまり、これらの8個のメモリセルトランジスタMTによって、1ページが形成される。   On the other hand, when the select gate line SGD0 is selected, as shown in FIG. 21, in addition to the wiring layers 10-0a and 10-0c located at both ends in the block BLK, the select gate line SGD0 is located at the center of the block BLK. Three wiring layers 10 of the wiring layer 10-0b to be selected are simultaneously selected. As a result, the two memory cell transistors MT provided in the memory pillars MP4 and MP12 located immediately below the wiring layer 10-0a and the 2 provided in the memory pillars MP3 and MP11 located immediately below the wiring layer 10-0c. One memory cell transistor MT and four memory cell transistors MT located immediately below the wiring layer 10-0b and provided in the memory pillars MP1, MP6, MP9, and MP14 are selected. That is, one page is formed by these eight memory cell transistors MT.

データの読み出し方法及び書き込み方法は、第1及び第2実施形態で説明した通りである。   The data reading method and writing method are as described in the first and second embodiments.

3.3 本実施形態に係る効果
本実施形態によれば、2本以上の配線層10を1本のセレクトゲート線SGDとして機能させることで、1ページのサイズを大きくすることが出来る。また、本例に係るセレクトゲート線SGDの結線方法であると、複数の配線層10を選択した際に、各配線層に関連付けられたメモリセルトランジスタMTの受けるセル間での干渉効果(容量や抵抗の影響を含む)が、配線層間でほぼ等しく出来る。
3.3 Effects of this embodiment
According to this embodiment, the size of one page can be increased by causing two or more wiring layers 10 to function as one select gate line SGD. Further, in the connection method of the select gate lines SGD according to the present example, when a plurality of wiring layers 10 are selected, an interference effect (capacitance and capacity) between cells received by the memory cell transistor MT associated with each wiring layer is selected. Including the influence of resistance) can be made almost equal between the wiring layers.

例えば図19において、セレクトゲート線SGD2を選択した場合、配線層10−2a及び10−2bが駆動される。配線層10−2aにY方向で隣り合う配線層10は、セレクトゲート線SGD1として機能する配線層SGD3として機能する配線層10−1a及び10−3aである。そして、同時に選択されるもう1本の配線層10−2bにY方向で隣り合う配線層10もまた、セレクトゲート線SGD1及びSGD3として機能する配線層10−1b及び10−3bである。このように、1本のセレクトゲート線SGDは、メモリセル部において2本の配線に分離されているが、Y方向で隣り合うセレクトゲート線の組み合わせは、分離されたこの2本の配線間で共通である。つまり、分離された2本の配線が、隣り合う配線から受ける影響はほぼ同じである。これは、いずれのセレクトゲート線SGDが選択された場合でも同様である。従って、セレクトゲート線SGD間での特性バラツキを抑制し、動作信頼性を向上出来る。   For example, in FIG. 19, when the select gate line SGD2 is selected, the wiring layers 10-2a and 10-2b are driven. The wiring layers 10 adjacent to the wiring layer 10-2a in the Y direction are the wiring layers 10-1a and 10-3a that function as the wiring layer SGD3 that functions as the select gate line SGD1. The wiring layer 10 adjacent to the other wiring layer 10-2b selected at the same time in the Y direction is also the wiring layers 10-1b and 10-3b functioning as the select gate lines SGD1 and SGD3. In this manner, one select gate line SGD is separated into two wirings in the memory cell portion, but the combination of select gate lines adjacent in the Y direction is between the two separated wirings. It is common. That is, the influence of the two separated wires from the adjacent wires is almost the same. This is the same regardless of which select gate line SGD is selected. Therefore, it is possible to suppress the characteristic variation between the select gate lines SGD and improve the operation reliability.

図22は、本実施形態の変形例に係るセレクトゲート線SGDのXY平面における平面図である。図示するように、本例は1ブロックBLK内の配線10の数を17本にした場合の例を示している。図示するように、Y方向に沿って例えば配線層10−0a、10−1a、10−2a、10−3a、10−4a、10−5a、10−6a、10−7a、10−0b、10−1b、10−2b、10−3b、10−4b、10−5b、10−6b、10−7b、及び10−0cが順次配列されている。そして、両端に位置する配線層10−0a及び10−0c並びに中央に位置する配線層10−bが、セレクトゲート線SGD0として機能する。また、配線層10−1a及び10−1bがセレクトゲート線SGD1として機能し、配線層10−2a及び10−2bがセレクトゲート線SGD2として機能し、以下、同様である。このように、配線層10の本数は適宜増やすことが出来る。   FIG. 22 is a plan view of the select gate line SGD in the XY plane according to a modification of the present embodiment. As shown in the figure, this example shows an example in which the number of wirings 10 in one block BLK is 17. As shown in the figure, along the Y direction, for example, the wiring layers 10-0a, 10-1a, 10-2a, 10-3a, 10-4a, 10-5a, 10-6a, 10-7a, 10-0b, 10-10 -1b, 10-2b, 10-3b, 10-4b, 10-5b, 10-6b, 10-7b, and 10-0c are sequentially arranged. The wiring layers 10-0a and 10-0c located at both ends and the wiring layer 10-b located at the center function as the select gate line SGD0. Also, the wiring layers 10-1a and 10-1b function as the select gate line SGD1, the wiring layers 10-2a and 10-2b function as the select gate line SGD2, and so on. Thus, the number of wiring layers 10 can be increased as appropriate.

一般化して表現するならば、図23のように言うことが出来る。図23もセレクトゲート線SGDの平面レイアウトである。図示するように、Y方向に沿って(2n+1)本の配線層10−1〜10−(2n+1)が配列されている。但しnは2以上の自然数である。そして、1番目の配線層10−1と、中央に位置する配線層10−(n+1)と、最後の配線層10−(2n+1)が共通に接続される。残りの配線層10は、i番目と、(i+n)番目とが共通に接続される。但し、iは2〜nの自然数である。   If expressed in a generalized manner, it can be said as shown in FIG. FIG. 23 is also a plan layout of the select gate line SGD. As illustrated, (2n + 1) wiring layers 10-1 to 10- (2n + 1) are arranged along the Y direction. However, n is a natural number of 2 or more. The first wiring layer 10-1, the wiring layer 10- (n + 1) located at the center, and the last wiring layer 10- (2n + 1) are connected in common. The remaining wiring layers 10 are commonly connected to the i-th and the (i + n) -th. However, i is a natural number of 2 to n.

4.第4実施形態
次に、第4実施形態に係る半導体記憶装置について説明する。本実施形態は、セレクトゲート線SGDとして機能する配線層10の結線方法として、上記第3実施形態と異なる例に関するものである。以下では、第1乃至第3実施形態と異なる点についてのみ説明する。
4). Fourth embodiment
Next, a semiconductor memory device according to the fourth embodiment will be described. The present embodiment relates to an example different from the third embodiment as a method of connecting the wiring layer 10 functioning as the select gate line SGD. Hereinafter, only differences from the first to third embodiments will be described.

4.1 平面レイアウトについて
図24は、あるブロックBLKのXY平面におけるセレクトゲート線SGDの平面レイアウトであり、第3実施形態で説明した図19に対応する。ビット線BLの図示は省略しているが、第3実施形態と同様である。
4.1 Planar layout
FIG. 24 is a planar layout of select gate lines SGD in the XY plane of a certain block BLK, and corresponds to FIG. 19 described in the third embodiment. Although illustration of the bit line BL is omitted, it is the same as in the third embodiment.

図示するように、本例に係るレイアウトであると、Y方向に沿った2本の配線層10−0a及び10−0cと、両端の配線層10−0aまたは10−0cに、1本の配線層10を挟んでY方向に沿って隣り合う1本の配線層10−0bとが、第1接続部まで引き出されて共通接続される。そして、この3本の配線層10−0a、10−0b、及び10−0cが、セレクトゲート線SGD0として機能する。残りの配線層10は、1本の配線層10を挟んでY方向に沿って隣り合う2本同士が、接続部において共通接続される。すなわち、図24に示すように、配線層10−1aと10−1bは第2接続部まで引き出されて共通接続され、セレクトゲート線SGD1として機能する。また配線層10−2aと10−2bは第1接続部まで引き出されて共通接続され、セレクトゲート線SGD2として機能する。そしてまた配線層10−3aと10−3bは第2接続部まで引き出されて共通接続され、セレクトゲート線SGD3として機能する。   As shown in the drawing, in the layout according to this example, one wiring is provided for two wiring layers 10-0a and 10-0c along the Y direction and the wiring layers 10-0a or 10-0c at both ends. One wiring layer 10-0b adjacent in the Y direction across the layer 10 is drawn out to the first connection portion and commonly connected. The three wiring layers 10-0a, 10-0b, and 10-0c function as the select gate line SGD0. In the remaining wiring layers 10, two adjacent wiring layers 10 along the Y direction across one wiring layer 10 are commonly connected at the connection portion. That is, as shown in FIG. 24, the wiring layers 10-1a and 10-1b are drawn out to the second connection portion and commonly connected, and function as the select gate line SGD1. Further, the wiring layers 10-2a and 10-2b are drawn out to the first connection portion and commonly connected, and function as the select gate line SGD2. Further, the wiring layers 10-3a and 10-3b are drawn out to the second connection portion and commonly connected, and function as the select gate line SGD3.

読み出し時及び書き込み時には、第1接続部または第2接続部において共通に接続された2本または3本の配線層10が同時に駆動される。   At the time of reading and writing, two or three wiring layers 10 connected in common in the first connection portion or the second connection portion are driven simultaneously.

4.2 本実施形態に係る効果
以上のように、第3実施形態で説明したセレクトゲート線SGDの結線方法は、本実施形態のような方法を用いても良い。そして本実施形態によれば、複数の配線層10が互いに交差することが無いため、配線層10のレイヤで、複数の配線層10を共通に接続することが出来る。すなわち、図19のように、コンタクトプラグと金属配線層により別レイヤを利用する必要が無い。よって、製造方法を簡略化出来る。
4.2 Effects of this embodiment
As described above, the method of this embodiment may be used as the method for connecting the select gate lines SGD described in the third embodiment. According to this embodiment, since the plurality of wiring layers 10 do not cross each other, the plurality of wiring layers 10 can be commonly connected in the layer of the wiring layer 10. That is, as shown in FIG. 19, it is not necessary to use another layer by the contact plug and the metal wiring layer. Therefore, the manufacturing method can be simplified.

図25は、本実施形態の変形例に係るセレクトゲート線SGDの平面レイアウトであり、図22と同様に1ブロックBLK内の配線層10の数を17本にした場合の例を示している。図示するように、Y方向に沿った両端の2本の配線層10と、Y方向における端部から3番目の配線層10とが第1接続部まで引き出されて、セレクトゲート線SGD0として機能する。他の配線層は、図24と同様であり、ある配線層10を挟んでY方向で隣り合う2本の配線層10が、第1接続部または第2接続部で共通に接続される。   FIG. 25 is a plan layout of select gate lines SGD according to a modification of the present embodiment, and shows an example in which the number of wiring layers 10 in one block BLK is 17 as in FIG. As shown in the drawing, the two wiring layers 10 at both ends along the Y direction and the third wiring layer 10 from the end in the Y direction are led out to the first connection portion and function as the select gate line SGD0. . The other wiring layers are the same as in FIG. 24, and two wiring layers 10 adjacent in the Y direction across a certain wiring layer 10 are connected in common at the first connection portion or the second connection portion.

図26は、Y方向に沿ってY方向に沿って(2n+1)本の配線層10−1〜10−(2n+1)が配列されている様子を示している。但しnは2以上の自然数である。そして、1番目の配線層10−1と、3番目の配線層10−3と、最後の配線層10−(2n+1)が共通に接続される。残りの配線層10は、k番目と、(k+2)番目とが共通に接続される。但し、kは2、5、6、7、10、…10−(2n−3)、及び10−(2n−2)である。   FIG. 26 shows a state in which (2n + 1) wiring layers 10-1 to 10- (2n + 1) are arranged along the Y direction along the Y direction. However, n is a natural number of 2 or more. The first wiring layer 10-1, the third wiring layer 10-3, and the last wiring layer 10- (2n + 1) are connected in common. The remaining wiring layers 10 are commonly connected to the kth and (k + 2) th. However, k is 2, 5, 6, 7, 10,... 10- (2n-3) and 10- (2n-2).

5.変形例等
以上のように、上記実施形態に係る半導体記憶装置は、半導体基板上方に設けられ、半導体基板の面内方向である第1方向(X方向 in 図3)に沿って複数並行に配列された第1配線(SGD in 図3)と、隣り合う第1配線(SGD in 図3)間を分離する第1絶縁膜(SLT2 in FIG3)と、隣り合う前記第1配線(SGD in 図3)間を跨ぐようにして設けられた第1ピラー(MP in 図3)とを含む第1領域(BLK in 図3)と、第1領域(BLK)を、半導体基板の面内方向であって第1方向と異なる第2方向(Y方向 in 図3)で挟むように位置し、半導体基板上から第1配線(SGD in FIG3)の高さまで設けられた第2絶縁膜を含む第2、第3領域(SLT1 in 図3)とを具備する。第1ピラー(MP)は、導電層と、ゲート絶縁膜と、電荷蓄積層とを含む(図7-10)。第1領域(BLK in 図3)内に設けられる第1配線(SGD)の本数は奇数本である(図3)。
5. Modifications etc.
As described above, the semiconductor memory device according to the embodiment is provided above the semiconductor substrate and arranged in parallel along the first direction (X direction in FIG. 3) which is the in-plane direction of the semiconductor substrate. 1 wiring (SGD in FIG. 3) and the first insulating film (SLT2 in FIG3) separating the adjacent first wiring (SGD in FIG. 3) and the adjacent first wiring (SGD in FIG. 3). The first region (BLK in FIG. 3) including the first pillar (MP in FIG. 3) provided so as to straddle the first region (BLK) in the in-plane direction of the semiconductor substrate and in the first direction. The second and third regions including the second insulating film, which is located between the semiconductor substrate and the height of the first wiring (SGD in FIG. 3). SLT1 in FIG. 3). The first pillar (MP) includes a conductive layer, a gate insulating film, and a charge storage layer (FIG. 7-10). The number of first wirings (SGD) provided in the first region (BLK in FIG. 3) is an odd number (FIG. 3).

本構成により、半導体記憶装置の動作信頼性を向上出来る。なお、上記で説明した実施形態は一例に過ぎず、種々の変形が可能である。   With this configuration, the operation reliability of the semiconductor memory device can be improved. The embodiment described above is only an example, and various modifications can be made.

例えば、上記実施形態ではメモリピラーMP上を通過するビット線BLが1本または2本の場合を例に説明したが、3本や4本、またはそれ以上であっても良い。また、セレクトゲート線SGDの本数も、9本や17本の場合に限られない。更に、メモリピラーMP内に2つのNANDストリングが設けられる構成は、上記第1実施形態で説明した構造に限定されない。このような構造に関しては、例えば、“SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME”という2015年8月6日に出願された米国特許出願14/819,706号に記載されており、この特許出願は、その全体が本願明細書において参照により援用されている。   For example, in the above-described embodiment, the case where the number of bit lines BL passing over the memory pillar MP is one or two has been described as an example, but three, four, or more may be used. Further, the number of select gate lines SGD is not limited to nine or seventeen. Furthermore, the configuration in which two NAND strings are provided in the memory pillar MP is not limited to the structure described in the first embodiment. Such a structure is described in, for example, US Patent Application No. 14 / 819,706 filed on August 6, 2015, “SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME”. The entirety is incorporated herein by reference.

また、上記実施形態ではワード線WLの平面レイアウトとして図4を用いて説明した。しかし、1ブロックBLKに含まれるワード線WLの本数は適宜選択出来、ワード線WLの接続方法も適宜選択出来る。また、例えば図27に示すように、図4に示す構成がY方向に2段、配列された構成であっても良い。本構成であると、スリットSLT1は、1ブロックBLKのY方向に沿った両端だけでなく、ブロックBLK中央にも設けられる。そして図27の例であると、スリットSLT1を挟んだ一方側では、4本のワード線WLが第1接続部で共通に接続され、残りの3本のワード線WLが第2接続部で共通に接続される。他方で、スリットSLT1を挟んだ他方側では、4本のワード線WLが第2接続部で共通に接続され、残りの3本のワード線WLが第1接続部で共通に接続される。そして、スリットSLT1を挟んだ2組のワード線WL群が、配線層60及び61によって接続される。本構成であると、第1接続部側から駆動するワード線WLの本数(図27では9本)と、第2接続部側から駆動するワード線WLの本数とを等しく出来る。   In the above embodiment, the planar layout of the word lines WL has been described with reference to FIG. However, the number of word lines WL included in one block BLK can be selected as appropriate, and the connection method of the word lines WL can also be selected as appropriate. For example, as illustrated in FIG. 27, the configuration illustrated in FIG. 4 may be configured in two stages in the Y direction. In this configuration, the slit SLT1 is provided not only at both ends along the Y direction of one block BLK but also at the center of the block BLK. In the example of FIG. 27, on one side across the slit SLT1, the four word lines WL are commonly connected at the first connection portion, and the remaining three word lines WL are common at the second connection portion. Connected to. On the other hand, on the other side across the slit SLT1, the four word lines WL are commonly connected at the second connection portion, and the remaining three word lines WL are commonly connected at the first connection portion. Two groups of word lines WL sandwiching the slit SLT1 are connected by the wiring layers 60 and 61. With this configuration, the number of word lines WL driven from the first connection side (9 in FIG. 27) can be made equal to the number of word lines WL driven from the second connection side.

更に、選択トランジスタST2は、例えば2つのトランジスタ構造を含んでいても良い。図28は、1つのメモリピラーMPに相当する等価回路図である。図示するように、選択トランジスタST2は、共通接続された2つのトランジスタST2−1とST2−2を含んでいても良い。図29は、選択トランジスタST2の断面図である。図示するように、選択トランジスタST2−1はメモリピラーMPに形成されるが、選択トランジスタ2−2はp型ウェル領域13上に形成される。すなわち、ウェル領域13上にゲート絶縁膜70が形成され、ゲート絶縁膜70上にゲート電極12が設けられる。更に、ウェル領域13内には、ソース領域として機能するn型不純物拡散層71が設けられる。本構成によれば、例えば拡散層71等を利用して、トランジスタST2−2のバックゲートに電位を与えることが出来る。   Furthermore, the selection transistor ST2 may include, for example, two transistor structures. FIG. 28 is an equivalent circuit diagram corresponding to one memory pillar MP. As shown in the figure, the selection transistor ST2 may include two transistors ST2-1 and ST2-2 that are connected in common. FIG. 29 is a cross-sectional view of the select transistor ST2. As shown in the figure, the select transistor ST2-1 is formed in the memory pillar MP, but the select transistor 2-2 is formed on the p-type well region 13. That is, the gate insulating film 70 is formed on the well region 13, and the gate electrode 12 is provided on the gate insulating film 70. Further, an n-type impurity diffusion layer 71 that functions as a source region is provided in the well region 13. According to this configuration, a potential can be applied to the back gate of the transistor ST2-2 using, for example, the diffusion layer 71 or the like.

なお、本発明に関する各実施形態において、
(1)例えばメモリセルトランジスタMTが2ビットデータを保持可能であって、その閾値電圧が低いものから順に“Er”、“A”、“B”、“C”レベルであって、“Er”レベルが消去状態であった場合に、“A”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
In each embodiment related to the present invention,
(1) For example, the memory cell transistor MT is capable of holding 2-bit data, and is in the “Er”, “A”, “B”, “C” level in order from the lowest threshold voltage, and “Er” When the level is in the erased state, the voltage applied to the word line selected for the “A” level read operation is, for example, between 0V and 0.55V. Without being limited thereto, the voltage may be any of 0.1V to 0.24V, 0.21V to 0.31V, 0.31V to 0.4V, 0.4V to 0.5V, 0.5V to 0.55V.

“B”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。   The voltage applied to the word line selected for the “B” level read operation is, for example, between 1.5V and 2.3V. Without being limited thereto, the voltage may be any of 1.65V to 1.8V, 1.8V to 1.95V, 1.95V to 2.1V, 2.1V to 2.3V.

“C”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。   The voltage applied to the word line selected for the “C” level read operation is, for example, between 3.0V and 4.0V. Without being limited thereto, the voltage may be any of 3.0V to 3.2V, 3.2V to 3.4V, 3.4V to 3.5V, 3.5V to 3.6V, 3.6V to 4.0V.

読み出し動作の時間(tR)としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
(2)書き込み動作は、プログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
The read operation time (tR) may be, for example, between 25 μs to 38 μs, 38 μs to 70 μs, or 70 μs to 80 μs.
(2) The write operation includes a program operation and a verify operation. In the write operation,
The voltage initially applied to the word line selected during the program operation is, for example, between 13.7V and 14.3V. Without being limited thereto, for example, it may be between 13.7 V to 14.0 V and 14.0 V to 14.6 V.

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。   Even when the odd-numbered word line is written, the voltage initially applied to the selected word line and the voltage initially applied to the selected word line when writing the even-numbered word line are changed. Good.

プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。   When the program operation is an ISPP method (Incremental Step Pulse Program), for example, about 0.5 V can be cited as a step-up voltage.

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。   The voltage applied to the unselected word line may be, for example, between 6.0V and 7.3V. Without being limited to this case, for example, it may be between 7.3 V and 8.4 V, or may be 6.0 V or less.

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。   The pass voltage to be applied may be changed depending on whether the non-selected word line is an odd-numbered word line or an even-numbered word line.

書き込み動作の時間(tProg)としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
(3)消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
The write operation time (tProg) may be, for example, between 1700 μs to 1800 μs, 1800 μs to 1900 μs, and 1900 μs to 2000 μs.
(3) In the erase operation,
The voltage initially applied to the well formed on the semiconductor substrate and in which the memory cell is disposed above is, for example, between 12V and 13.6V. For example, the voltage may be between 13.6 V to 14.8 V, 14.8 V to 19.0 V, 19.0 to 19.8 V, and 19.8 V to 21 V.

消去動作の時間(tErase)としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
(4)メモリセルの構造は、
半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、またはSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRuなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfOなどが挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はTaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御電極にはWなどを用いることができる。
The erase operation time (tErase) may be, for example, between 3000 μs to 4000 μs, 4000 μs to 5000 μs, or 4000 μs to 9000 μs.
(4) The structure of the memory cell is
A charge storage layer is disposed on a semiconductor substrate (silicon substrate) via a tunnel insulating film having a thickness of 4 to 10 nm. This charge storage layer can have a laminated structure of an insulating film such as SiN or SiON having a thickness of 2 to 3 nm and polysilicon having a thickness of 3 to 8 nm. Further, a metal such as Ru may be added to the polysilicon. An insulating film is provided on the charge storage layer. This insulating film includes, for example, a silicon oxide film having a thickness of 4 to 10 nm sandwiched between a lower High-k film having a thickness of 3 to 10 nm and an upper High-k film having a thickness of 3 to 10 nm. Yes. Examples of the high-k film include HfO. Further, the thickness of the silicon oxide film can be made larger than the thickness of the high-k film. A control electrode having a thickness of 30 nm to 70 nm is formed on the insulating film through a work function adjusting material having a thickness of 3 to 10 nm. The work function adjusting material is a metal oxide film such as TaO or a metal nitride film such as TaN. W or the like can be used for the control electrode.

また、メモリセル間にはエアギャップを形成することができる。   In addition, an air gap can be formed between the memory cells.

更に、上記実施形態では半導体記憶装置としてNAND型フラッシュメモリを例に説明したが、NAND型フラッシュメモリに限らず、その他の半導体メモリ全般に適用出来、更には半導体メモリ以外の種々の記憶装置に適用出来る。   Furthermore, although the NAND flash memory has been described as an example of the semiconductor memory device in the above embodiment, the present invention is not limited to the NAND flash memory but can be applied to other semiconductor memories in general, and further applied to various memory devices other than the semiconductor memory. I can do it.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and their modifications are included in the scope and gist of the invention, and are also included in the invention described in the claims and the equivalents thereof.

1…NAND型フラッシュメモリ、2…メモリセルアレイ、3…ロウデコーダ、4…センスアンプ、10〜12、15、18、19…配線層、16、17、19…コンタクトプラグ、30、32〜35、41、43、45、46a〜46c…絶縁層、31、36、40、42、47…導電層、50…NANDストリング   DESCRIPTION OF SYMBOLS 1 ... NAND type flash memory, 2 ... Memory cell array, 3 ... Row decoder, 4 ... Sense amplifier, 10-12, 15, 18, 19 ... Wiring layer, 16, 17, 19 ... Contact plug, 30, 32-35, 41, 43, 45, 46a to 46c ... insulating layer, 31, 36, 40, 42, 47 ... conductive layer, 50 ... NAND string

Claims (9)

半導体基板上方に設けられ、前記半導体基板の面内方向である第1方向に沿って複数並行に配列された第1配線と、隣り合う前記第1配線間を分離する第1絶縁膜と、隣り合う前記第1配線間を跨ぐようにして設けられた第1ピラーとを含む第1領域と、
前記第1領域を、前記半導体基板の面内方向であって前記第1方向と異なる第2方向で挟むように位置し、前記半導体基板上から前記第1配線の高さまで設けられた第2絶縁膜を含む第2、第3領域と
を具備し、前記第1ピラーは、導電層と、ゲート絶縁膜と、電荷蓄積層とを含み、
前記第1領域内に設けられる前記第1配線の本数は奇数本である、半導体記憶装置。
A plurality of first wirings provided above the semiconductor substrate and arranged in parallel along a first direction that is an in-plane direction of the semiconductor substrate; a first insulating film that separates the adjacent first wirings; A first region including a first pillar provided so as to straddle between the matching first wirings;
A second insulation provided between the semiconductor substrate and the height of the first wiring, the first region being positioned so as to be sandwiched in a second direction different from the first direction in an in-plane direction of the semiconductor substrate; Second and third regions including a film, wherein the first pillar includes a conductive layer, a gate insulating film, and a charge storage layer,
The semiconductor memory device, wherein the number of the first wirings provided in the first region is an odd number.
前記複数の第1配線のうち、前記第2方向における両端に位置する2本の第1配線は、電気的に互いに接続されている、請求項1記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein, among the plurality of first wirings, two first wirings positioned at both ends in the second direction are electrically connected to each other. 前記両端に位置する2本の第1配線は更に、前記奇数本の第1配線のうちの前記第2方向において中央に位置する第1配線と、電気的に互いに接続されている、請求項2記載の半導体記憶装置。   The two first wirings located at both ends are further electrically connected to the first wiring located at the center in the second direction among the odd number of first wirings. The semiconductor memory device described. 前記両端に位置する2本の第1配線は更に、前記第2方向において一端に位置する第1配線から2本目に位置する第1配線と、電気的に互いに接続されている、請求項2記載の半導体記憶装置。   The two first wirings positioned at both ends are further electrically connected to each other with a first wiring positioned second from the first wiring positioned at one end in the second direction. Semiconductor memory device. 前記第1ピラーにおいて、前記隣り合う第1配線を跨ぐ領域では、前記隣り合う第1配線をそれぞれのゲート電極として用いる第1選択トランジスタ及び第2選択トランジスタが設けられ、
前記第1選択トランジスタにおいて前記第1配線と前記電荷蓄積層とが対向する面積は、前記第2選択トランジスタにおいて前記第1配線と前記電荷蓄積層とが対向する面積と異なる、請求項1乃至4いずれか1項記載の半導体記憶装置。
In the first pillar, in a region straddling the adjacent first wiring, a first selection transistor and a second selection transistor using the adjacent first wiring as respective gate electrodes are provided,
The area where the first wiring and the charge storage layer face each other in the first selection transistor is different from the area where the first wiring and the charge storage layer face each other in the second selection transistor. The semiconductor memory device according to any one of the above.
前記第1領域は、
前記半導体基板上方であって且つ前記第1配線下方に、前記第1方向に沿って複数並行に配列された第2配線と、隣り合う前記第2配線間を分離する第1絶縁膜と
を更に備え、前記第1ピラーは、前記第1配線と第2配線の積層方向に沿って設けられ、且つ隣り合う前記第2配線を跨ぐようにして設けられる、請求項5記載の半導体記憶装置。
The first region is
A plurality of second wirings arranged in parallel along the first direction and above the semiconductor substrate and below the first wiring; and a first insulating film that separates adjacent second wirings. The semiconductor memory device according to claim 5, wherein the first pillar is provided along a stacking direction of the first wiring and the second wiring, and is provided so as to straddle the adjacent second wiring.
前記第1ピラーにおいて、前記隣り合う第2配線を跨ぐ領域では、前記隣り合う第2配線をそれぞれのゲート電極として用いる第1メモリセルトランジスタ及び第2メモリセルトランジスタが設けられ、
前記第1メモリセルトランジスタにおいて前記第2配線と前記電荷蓄積層とが対向する面積は、前記第2メモリセルトランジスタにおいて前記第2配線と前記電荷蓄積層とが対向する面積と異なる、請求項6記載の半導体記憶装置。
In the first pillar, in a region straddling the adjacent second wiring, a first memory cell transistor and a second memory cell transistor using the adjacent second wiring as respective gate electrodes are provided,
The area where the second wiring and the charge storage layer face each other in the first memory cell transistor is different from the area where the second wiring and the charge storage layer face each other in the second memory cell transistor. The semiconductor memory device described.
前記第2領域は、隣り合う第1配線間を跨ぐようにして設けられた第2ピラーを更に備え、
前記半導体記憶装置は、前記第1ピラーに電気的に接続された第1ビット線と、
前記第2ピラーに接続された第2ビット線と
を更に備え、前記第1ピラーが跨ぐ前記隣り合う2本の第1配線との一方と、前記第2ピラーが跨ぐ前記隣り合う2本の第1配線の一方とは共通の配線であり、他方は異なる配線であり、
読み出し動作時における前記第1ビット線及び第2ビット線のプリチャージ電位が異なる、請求項7記載の半導体記憶装置。
The second region further includes a second pillar provided so as to straddle between adjacent first wirings,
The semiconductor memory device includes a first bit line electrically connected to the first pillar,
A second bit line connected to the second pillar, and one of the two adjacent first wirings straddling the first pillar and the two adjacent second straddles straddling the second pillar. One wiring is a common wiring, the other is a different wiring,
8. The semiconductor memory device according to claim 7, wherein precharge potentials of the first bit line and the second bit line are different during a read operation.
前記第2ピラーにおいて、前記隣り合う第1配線を跨ぐ領域では、前記隣り合う第1配線をそれぞれのゲート電極として用いる第3選択トランジスタ及び第4選択トランジスタが設けられ、
前記第1選択トランジスタと、前記第3選択トランジスタとは、ゲート電極を共通とし、
前記第1選択トランジスタにおいて前記第1配線と前記電荷蓄積層とが対向する面積は、前記第2選択トランジスタにおいて前記第1配線と前記電荷蓄積層とが対向する面積より大きく、
前記第1ビット線の前記プリチャージ電位は、前記第2ビット線のプリチャージ電位よりも小さい、請求項8記載の半導体記憶装置。
In the second pillar, in a region straddling the adjacent first wirings, a third selection transistor and a fourth selection transistor using the adjacent first wirings as respective gate electrodes are provided,
The first selection transistor and the third selection transistor share a gate electrode,
The area where the first wiring and the charge storage layer face each other in the first selection transistor is larger than the area where the first wiring and the charge storage layer face each other in the second selection transistor,
9. The semiconductor memory device according to claim 8, wherein the precharge potential of the first bit line is smaller than the precharge potential of the second bit line.
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