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JP2018160521A - 半導体装置 - Google Patents

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JP2018160521A
JP2018160521A JP2017056212A JP2017056212A JP2018160521A JP 2018160521 A JP2018160521 A JP 2018160521A JP 2017056212 A JP2017056212 A JP 2017056212A JP 2017056212 A JP2017056212 A JP 2017056212A JP 2018160521 A JP2018160521 A JP 2018160521A
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JP
Japan
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wiring
semiconductor device
layer
disposed
detection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017056212A
Other languages
English (en)
Inventor
正次 岩本
Masatsugu Iwamoto
正次 岩本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
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Priority to TW106126188A priority patent/TWI704662B/zh
Priority to CN201710713265.XA priority patent/CN108630669B/zh
Priority to US15/693,370 priority patent/US10483236B2/en
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Abstract

【課題】動作不能となる前にその予兆を検出可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は，基板、半導体チップ、第１〜第３の導体層、検出用配線、第１、第２のパッドを具備する。基板は、第１，第２の主面を有する。半導体チップは、第１の主面上に配置される。第１、第２の導体層はそれぞれ、第１、第２の主面上に配置される。第３の導体層は、前記第１、第２の導体層の間に配置される。検出用配線は、前記第１または第３の導体層内に配置され、前記半導体チップの動作に用いられない。第１、第２のパッドは、前記第２の導体層に配置され、前記検出用配線に接続される。【選択図】図３

Description

本発明の実施形態は，半導体装置に関する。
メモリ積層パッケージは、メモリチップ（メモリ素子）を積層して、モールド樹脂で封止したものであり、ボードに実装して用いられる。
実装し、使用を開始した後にメモリ積層パッケージ内の配線が切れて、駆動できなくなることがある。この場合、メモリ積層パッケージに記憶させたデータを読み出せなくなり、データが失われてしまう。
特許第５２６２９４５号公報
本発明は、動作不能となる前にその予兆を検出可能な半導体装置を提供することを目的とする。
実施形態の半導体装置は，基板、半導体チップ、第１〜第３の導体層、検出用配線、第１、第２のパッドを具備する。基板は、第１，第２の主面を有する。半導体チップは、第１の主面上に配置される。第１、第２の導体層はそれぞれ、第１、第２の主面上に配置される。第３の導体層は、前記第１、第２の導体層の間に配置される。検出用配線は、前記第１または第３の導体層内に配置され、前記半導体チップの動作に用いられない。第１、第２のパッドは、前記第２の導体層に配置され、前記検出用配線に接続される。
実施形態に係る半導体装置を表す断面図である。 実施形態に係る半導体装置を実装した状態を表す断面図である。 基板の亀裂の発生を検出する検出用配線Ｗの模式図である。 変形例に係る半導体装置を表す断面図である。 変形例に係る半導体装置を実装した状態を表す断面図である。
以下、図面を参照して、実施形態を詳細に説明する。
（第１の実施形態）
図１に示すように，半導体装置１０は，配線基板２０（絶縁層２１，２２，配線層２３〜２５、スルーホール２６，レジスト層２７，２８），外部端子３１、接続部材３３，メモリチップ４１〜４８，モールド樹脂層５１を有する。
配線基板２０は、４つの辺を有する略矩形形状であり、第１および第２の主面を有する基板として機能する。配線基板２０の上面、下面がそれぞれ、第１および第２の主面に対応する。
配線基板２０は、絶縁層２１，２２，配線層２３〜２５、スルーホール２６，レジスト層２７，２８を有する。
絶縁層２１，２２は，例えば，ガラス−エポキシ樹脂などの絶縁体から構成される。
配線層２３〜２５（トップ層、内層、ボトム層）は，例えば，ＣｕあるいはＡｌを用いた複数の配線を含み、絶縁層２１，２２の間および上下に配置される。
配線層２３は、第１の主面上に配置される第１の導体層に対応する。配線層２５は、第２の主面上に配置される第２の導体層に対応する。配線層２４は、第１、第２の導体層の間に配置される、少なくとも１つの第３の導体層に対応する。
ここでは、２つの絶縁層２１，２２を用いて、３つの配線層２３〜２５を配置している。３つ以上の絶縁層を用いて、４つ以上の配線層を配置してもよい。この場合、内層たる配線層２４は複数あることになる。
配線層２４は検出用配線Ｗを有し、配線層２５は、信号用のパッド（ランド）Ｐ、検出用のパッドＰ１，Ｐ２を有する。パッド（ランド）Ｐ、Ｐ１，Ｐ２は、外部端子３１に接続される。
パッドＰ１，Ｐ２は、第２の導体層に配置され、前記配線に接続される第１、第２のパッドに対応する。
パッドＰは、第２の導体層中の、前記半導体チップに接続される複数の第３のパッドに対応する。
スルーホール２６は、導電体で形成され、配線層２３〜２５間を接続する層間接続部である。
レジスト層２７，２８は、配線層２３〜２５それぞれの外側に配置され、配線層２３、２５を保護する樹脂層（例えば，エポキシ樹脂の層）である。
外部端子３１は、半導体装置１０を実装基板６０に接続するための端子、例えば、導電性バンプである。外部端子３１は、配線基板２０の下面に配置され、配線層２５のパッドＰに接続されている。外部端子３１は、第２の主面上に配置される。
ここでは、図１に示すように，半導体装置１０は、ＢＧＡ（Ball Grid Array)を示している。ＢＧＡは、半田ボールであり、溶融・固化することで、配線基板２０と実装基板６０の間を電気的および機械的に接続する。
接続部材３３は、配線層２３とメモリチップ４１〜４８を接続するための導電性部材、例えば、導電性ワイヤである。
メモリチップ４１〜４８は、データの書込み及び読出しを行うための、例えば、ＮＡＮＤフラッシュメモリの半導体チップである。メモリチップ４１〜４８はそれぞれ、第１の主面上に配置される半導体チップとして機能する。
配線基板２０上にメモリチップ４１〜４８を積層することで、配線基板２０の面積当たりのメモリの容量の増大を図っている。メモリチップ４１〜４８は、その上面に外部との電気的接続のための端子（図示せず）を有する。この端子に、接続部材３３が接続される。
モールド樹脂層５１は、樹脂材料と無機充填材を含み、配線層２３，接続部材３３，メモリチップ４１〜４８を封止し、外部から保護する。
図２に示すように，半導体装置１０は実装基板（実装ボード）６０に接続して用いられる。外部端子３１（ここでは、半田ボール）が溶融、固化して、半田接合部３２となり、半導体装置１０の配線層２５と実装基板６０の配線層６１を電気的、機械的に接続する。
必要に応じて、半導体装置１０と実装基板６０の間に、アンダーフィル層５２が配置され、半田接合部３２を封止し、保護する。アンダーフィル層５２は、樹脂材料（例えば、エポキシ樹脂）から構成される。
以下、検出用配線Ｗによる配線基板２０の亀裂検出の詳細を説明する。
図３は、配線基板２０、メモリチップ４１等を有する半導体装置１０が実装基板６０上に実装された状態を上面から表す平面図である。
ここでは、配線層２４上の要素（検出用配線Ｗ，スルーホール２６）を実線で表している。配線層２４より下方の要素（配線層２５上のパッド（ランド）Ｐ，Ｐ１，Ｐ２）を破線で表し、配線層２４より上方の要素（メモリチップ４１）を一点鎖線で表わしている。
検出用配線Ｗは、往復部位Ｒ１〜Ｒ３、検出用配線Ｗ１〜Ｗ６、スルーホール２６に区分され、その両端がパッドＰ１，Ｐ２に接続されている。検出用配線Ｗは、第１または第３の導体層内に配置され、配線が折り返されて往復する往復部位を有し、かつ半導体チップの動作に用いられない検出用配線に対応する。
パッドＰ１，Ｐ２間の導通を検査する（例えば、抵抗値の測定）ことで、後述のように、半導体装置１０が動作不能となる兆候（基板２０での亀裂の発生）を検出できる。
パッドＰ１、検出用配線Ｗ１、スルーホール２６，検出用配線Ｗ２，往復部位Ｒ１，検出用配線Ｗ３、往復部位Ｒ２，検出用配線Ｗ４，往復部位Ｒ３，検出用配線Ｗ５，スルーホール２６，検出用配線Ｗ６，パッドＰ２が順に接続される。
この内、パッドＰ１、Ｐ２及び検出用配線Ｗ１、Ｗ６は、配線層２５に配置される。往復部位Ｒ１〜Ｒ３、検出用配線Ｗ２〜Ｗ５は、配線層２４に配置される。検出用配線Ｗ内のスルーホール２６は、配線層２４、２５に跨がっている。
検出用配線Ｗは、パッドＰ１，Ｐ２以外のパッドＰの一部の直上に配置されるが、配線層が異なることから、電気的には接続されていない。
検出用配線Ｗ、パッドＰ１，Ｐ２は、メモリチップ４１〜４８の動作のための信号線としては用いられない（メモリチップ４１〜４８には接続されない）。すなわち、検出用配線Ｗが断線しても、メモリチップ４１〜４８の動作には影響しない。このため、半導体装置１０が動作可能な状態で、検出用配線Ｗの断線を検出し、半導体装置１０に記憶されたデータを読み出して待避することができる。
検出用配線Ｗは、次のように断線し易い箇所（配線にクラックが生じ易い箇所）に配置され、かつ通常の信号線よりも断線し易い往復部位Ｒ１〜Ｒ３を有する。この結果、信号線より先に検出用配線Ｗが切断され、信号線の切断の予兆を検出できる。
ここで、信号線や検出用配線Ｗの切断のメカニズムを説明する。
既述のように、半導体装置１０は実装基板６０に実装されたとき、半導体装置１０と実装基板６０は、半田接合部３２で接続される。
実装した半導体装置１０に熱ストレスが掛かると、配線基板２０の配線が切れる可能性がある。メモリチップ４１〜４８（シリコンなどの半導体材料）と実装基板６０（絶縁体材料）は材料が異なり、熱膨張係数の差が大きく、その間に大きな応力が発生する。特にメモリチップ４１〜４８の個数が多い（シリコンが厚い）場合、応力が大きくなる。
この応力によって、配線基板２０の半田接合部３２近傍から配線基板２０にクラックが入り、信号配線を切断することがある。信号配線が切断されると、半導体装置１０は動作不能となり、その交換が必要となる。例えば、ＳＳＤ（solid state drive）は、通例、複数の半導体装置１０（メモリパッケージ）を含み、不良となった半導体装置１０のみが交換される。
しかしながら、信号配線が切れた後では、半導体装置１０に記憶されたデータの読み出しが困難である。検出用配線Ｗを用いることで、信号配線が切断される前に、その予兆を検出し、データを待避できる。
パッドＰ１，Ｐ２は、信号の授受に用いられる信号用のパッドＰとは異なる場所に配置される。通例、信号用のパッドＰは、配線基板２０（配線層２５）の中央付近に集まっている。このため、パッドＰ１，Ｐ２は、信号用のパッドＰの集合よりも配線基板２０の外周寄り（メモリチップ４１の端に近い箇所）に配置される。
但し、スペースが許せば、信号用のパッドＰの間にパッドＰ１，Ｐ２を配置することも可能である。
往復部位Ｒ１〜Ｒ３は、配線が連続して往復する部位である。この往復の方向は、配線基板２０の中央側と外周側を結ぶ方向であることが好ましい。後述のように、配線基板２０の外周（エッジ）、メモリチップ４１の外周（エッジ）に沿って、熱応力が印加され、配線基板２０に亀裂、ひいては断線が生じることから、往復部位Ｒ１〜Ｒ３の配線が、配線基板２０やメモリチップ４１の外周（エッジ）に対して、交差するような（配線基板２０やメモリチップ４１の外周に沿わない）方向であることが好ましい。
ここでは、往復部位Ｒ１〜Ｒ３の配線の往復方向は、配線基板２０の辺に対して直交するが、配線基板２０の辺に対して斜めでもよい。
既述のように、往復部位Ｒ１〜Ｒ３は、配線層２４の断線し易い箇所に配置される。
往復部位Ｒ１は、配線基板２０とメモリチップ４１の境界、すなわち、メモリチップ４１の外周（エッジ）に対応する箇所に配置され、この外周を跨いでいる。配線基板２０とメモリチップ４１は熱膨張係数の差が大きく、その境界に大きな応力が加わることから、この箇所で配線基板２０（特に絶縁層２１）に亀裂が発生し易い。この亀裂は、配線層２３の信号線の断線の原因となる。すなわち、往復部位Ｒ１は、どちらかと言えば、配線層２３での信号線の配線を事前に検出するためのものである。
ここでは、往復部位Ｒ１は、信号用のパッドＰの一部に掛かっているが、掛かっていなくてもよい。
往復部位Ｒ１において、検出用配線Ｗは、メモリチップ４１の外周の一部に対応して配置される。このように、応力の大きな箇所に沿って配線を往復させ、その長さを長くすることで、検出用配線Ｗの一部が断線し易くなり、検出感度を高めることができる。
検出用配線Ｗは、信号用配線と線幅が略同一以下であることが好ましい。
検出用配線Ｗの線幅が小さい方が応力によって断線し易くなり、検出感度を高めることができる。すなわち、往復部位Ｒ１（往復部位Ｒ２，Ｒ３も）での線幅および検出用配線Ｗの間隔を小さくする（例えば、３５μｍ程度以下、好ましくは、３０μｍ程度以下）ことが、感度を向上する上で好ましい。また、往復部位Ｒ１（往復部位Ｒ２，Ｒ３も）の幅や長さを長くすることも、感度を向上する上で好ましい（幅を、例えば、１ｍｍ程度以上、好ましくは、２ｍｍ程度以上、長さを、例えば、１ｍｍ程度以上、好ましくは、２ｍｍ程度以上とする）。
但し、配線層２４に信号用の配線が配置されている場合、これらの配線を避けるように、検出用配線Ｗを配置する必要がある。
往復部位Ｒ２は、配線基板２０の最外周の信号用のパッドＰｏに対応する箇所に配置される。パッドＰｏは、複数の第３のパッド中、最外周のパッドに対応する。
なお、パッドＰｐは、パッドＰｏよりも配線基板２０の外周に配置されるが、電力供給（Ｖｃｃ）用なので、最外周の信号用のパッドＰｏからは除外されている。電力用の配線は、一般に、信号用の配線よりも太く、切断されにくいため、検出対象から除外してもよい。
配線基板２０と実装基板６０の間での熱膨張差に起因して、外部端子３１から配線基板２０に応力がかかる。この応力は、その外部端子３１が配線基板２０の外周に近ければ近いだけ大きくなる傾向にある。すなわち、配線基板２０の最外周の外部端子３１の近くの配線基板２０（特に、絶縁層２２）に亀裂が発生し、配線層２５内の信号線が切断される可能性がある。すなわち、往復部位Ｒ２は、どちらかと言えば、配線層２５での信号線の配線を事前に検出するためのものである。
ここでは、往復部位Ｒ２は、パッドＰｐの直上のみならず、メモリチップ４１の外周上にも配置され、絶縁層２１の亀裂（配線層２３内での信号線の断線）をも検出する。
なお、往復部位Ｒ２は、パッドＰｏの外周（エッジ）全体を覆っているが、パッドＰｏの外周の一部、例えば、外周の外側部分（外側エッジ）のみを覆ってもよい。
往復部位Ｒ３は、メモリチップ４１の外周（境界）かつ最外周のパッドＰに対応する箇所に配置される。このパッドＰは、複数の第３のパッド中、前記半導体チップの外周に最も近いパッドに対応する。
この箇所では、配線基板２０は、メモリチップ４１および最外周のパッドＰに接続された外部端子３１の双方から大きな応力を受け、絶縁層２１，２２（配線層２３〜２５）のいずれもでも断線する可能性がある。
このように、メモリチップ４１の外周に近接し、かつパッドＰが配置されている箇所は、断線が発生し易く、往復部位Ｒを配置する意義がある。
以上のように、信号線とは接続されないパッドＰ１，Ｐ２を配置し、その間を検出用配線Ｗで結ぶことで、配線基板２０のクラックを検出できる。配線クラックが起きやすい場所に、往復部位Ｒ１〜Ｒ３（信号線よりも切断され易い）を配置する。信号線が切断するより前にクラックを検出でき、動作不可となる前に、半導体装置１０（例えば、メモリパッケージ）を交換できる。
ここでは、配線層２４（内層）に検出用配線Ｗを配置したが、配線層２３（トップ層）あるいは配線層２３，２４の双方に検出用配線Ｗを配置してもよい。また、配線層２４（内層）が複数ある場合、その少なくとも１つに配置することができる。このとき、最下層の（配線層２５に最も近い）配線層２４に検出用配線Ｗ（往復部位Ｒ１〜Ｒ３）を配置すると、配線層２５での断線の予兆を検出し易くなる。
（変形例）
変形例に係る半導体装置１０を説明する。ここでは、半導体装置１０の外部端子３１は、ＬＧＡ（Land Grid Array）であり、実装時に半導体装置１０と実装基板６０を接続する半田接合部３２の高さが小さい。
ＢＧＡの場合、半導体装置１０と実装基板６０間の応力が半田接合部３２で緩和される可能性があるが、変形例では半導体装置１０と実装基板６０間の応力が緩和され難くなり、配線基板２０にクラック（断線）が生じ易くなる。
また、図５に示すように、変形例のようなＬＧＡの半導体装置１０では、アンダーフィル層５２を有しないことから、配線基板２０にクラック（断線）がより生じ易い。
本発明のいくつかの実施形態を説明したが，これらの実施形態は，例として提示したものであり，発明の範囲を限定することは意図していない。これら新規な実施形態は，その他の様々な形態で実施されることが可能であり，発明の要旨を逸脱しない範囲で，種々の省略，置き換え，変更を行うことができる。これら実施形態やその変形は，発明の範囲や要旨に含まれるとともに，特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体装置、２０…配線基板、２１，２２…絶縁層、２３〜２５…配線層、２６…スルーホール、２７，２８…レジスト層、３１…外部端子、３２…半田接合部、３３…接続部材、４１-４８…メモリチップ、５１…モールド樹脂層、５２…アンダーフィル層、６０…実装基板、６１…配線層、Ｗ１-Ｗ６…配線、Ｒ１-Ｒ６…往復部位

Claims (5)

  1. 第１，第２の主面を有する基板と、
    前記第１の主面上に配置される半導体チップと、
    前記第１の主面上に配置される第１の導体層と、
    前記第２の主面上に配置される第２の導体層と、
    前記第１、第２の導体層の間に配置される、少なくとも１つの第３の導体層と、
    前記第１または第３の導体層内に配置された、前記半導体チップの動作に用いられない検出用配線と、
    前記第２の導体層に配置され、前記検出用配線に接続される第１、第２のパッドと、
    を具備する半導体装置。
  2. 前記検出用配線は、前記第１の導体層内に配置された配線が折り返されて往復する往復部位を有する
    請求項1に記載の半導体装置。
  3. 前記往復部位が、前記半導体チップの外周の一部に対応して配置される
    請求項２に記載の半導体装置。
  4. 前記第２の導体層が、前記半導体チップに電気的に接続される複数の第３のパッドをさらに有し、
    前記往復部位が、前記複数の第３のパッドのいずれかに対応して配置される
    請求項２又は３に記載の半導体装置。
  5. 前記往復部位が、前記複数の第３のパッドのうち前記半導体チップの外側に設けられたパッドに対応して配置される、
    請求項２乃至４のいずれか１項に記載の半導体装置。
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