JP2018044976A - 表示装置 - Google Patents

Abstract

【課題】複数の画素のメモリを安定して短い時間で初期化できる表示装置を提供する。【解決手段】メモリを各々が含む複数の画素と、画像情報に応じた信号を供給する複数の画像信号線と、複数の画素に夫々含まれ、複数の画像信号線とメモリとの間を夫々接続する複数のスイッチと、複数のスイッチの制御入力に夫々接続された複数のゲート信号線と、直列接続され、最前段に制御信号が供給されて、複数の出力信号を夫々出力する複数の論理回路と、制御信号及び出力信号が夫々入力され、制御信号又は出力信号に基づいて、複数のゲート信号線に複数のゲート信号を出力する複数の制御回路と、を備える。【選択図】図８

Description

本発明は、表示装置に関する。

画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを有する、いわゆるＭＩＰ（Memory In Pixel）方式の画像表示装置が記載されている。

特開２００８−２５６７６２号公報

ＭＩＰ方式の表示装置では、複数の画素のメモリを初期化することが望まれる場合がある。複数の画素のメモリを初期化することが望まれる場合は、例えば、表示装置のパワーオン時又はスリープ状態からの復帰時が例示される。

ＭＩＰ方式で用いられるメモリは、パワーオン時又はスリープ状態からの復帰時は、保持している値が不定、つまり、保持している値がローレベルとなるかハイレベルとなるかが定まらない。従って、ＭＩＰ方式の表示装置では、パワーオン時又はスリープ状態からの復帰時に、複数の画素のメモリを初期化しなければ、各画素の表示又は非表示がランダムである乱れた画像が表示されてしまうことになる。そのため、表示装置のパワーオン時又はスリープ状態からの復帰時には、複数の画素のメモリを初期化することが望まれる。

例えば、複数の画素のメモリに一斉にローレベル又はハイレベルを書き込もうとすると、複数の画素のメモリに信号を出力する出力回路の負荷が大きくなるので、複数の画素のメモリに値を安定して書き込むことが出来ない可能性がある。つまり、複数の画素のメモリの一部が初期化できない可能性がある。

また、例えば、通常の画像表示時と同じように、クロック信号に同期して、複数の画素のメモリに１行ずつローレベル又はハイレベルを書き込もうとすると、１フレーム時間が必要になる。フレーム周波数が６０Ｈｚである場合、１フレーム時間は、１６．６７ミリ秒となる。つまり、通常の画像表示時と同じように、複数の画素のメモリに１行ずつローレベル又はハイレベルを書き込もうとすると、１６．６７ミリ秒かかることになる。

本発明は、上記の課題に鑑みてなされたもので、複数の画素のメモリを安定して短い時間で初期化できる表示装置を提供することを目的とする。

本発明の一態様による表示装置は、画像情報に応じた信号を記憶するメモリを各々が含む複数の画素と、画像情報に応じた信号を供給する複数の画像信号線と、複数の画素に夫々含まれ、複数の画像信号線と複数の画素内のメモリとの間を夫々接続する複数のスイッチと、複数のスイッチの制御入力に夫々接続された複数のゲート信号線と、直列接続され、最前段に制御信号が供給されて、複数の出力信号を夫々出力する複数の論理回路と、制御信号及び出力信号が夫々入力され、制御信号又は出力信号に基づいて、複数のゲート信号線に複数のゲート信号を出力する複数の制御回路と、を備える。

図１は、実施形態にかかる表示装置の構成を示すブロック図である。 図２は、実施形態にかかる表示装置の画素の構成を示す図である。 図３は、第１比較例にかかる垂直駆動回路の構成を示す図である。 図４は、第１比較例にかかる初期化制御回路の真理値表を示す図である。 図５は、第１比較例にかかる初期化制御回路の構成を示す図である。 図６は、第１比較例にかかる垂直駆動回路の動作タイミングを示す図である。 図７は、第２比較例にかかる画素の構成を示す図である。 図８は、実施形態にかかる垂直駆動回路の構成を示す図である。 図９は、実施形態にかかる遅延回路の構成例を示す図である。 図１０は、実施形態にかかる垂直駆動回路の動作タイミングを示す図である。 図１１は、第１変形例にかかる遅延回路の構成例を示す図である。 図１２は、第２変形例にかかる遅延回路の構成例を示す図である。 図１３は、第２変形例にかかる初期化制御回路の真理値表を示す図である。 図１４は、第２変形例にかかる初期化制御回路の構成を示す図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施形態）
＜構成の概要＞
図１は、本発明の実施形態にかかる表示装置の構成を示すブロック図である。

表示装置１は、アクティブマトリクス方式の表示装置である。表示装置１は、反射型液晶表示装置、半透過型液晶表示装置又は透過型液晶表示装置が例示される。

表示装置１は、第１基板２と、第１基板２に対向配置された第２基板３と、第１基板２と第２基板３との間に保持された液晶層ＬＱと、を含む。

表示領域ＤＡは、画像を表示する領域であり、第１基板２と第２基板３との間に液晶層ＬＱが保持された領域に相当する。本実施形態では、表示領域ＤＡは、矩形状であるが、これに限定されない。表示領域ＤＡの他の形状は、円形状が例示される。

表示領域ＤＡ内には、Ｘ方向に沿ってｍ列且つＸ方向に交差するＹ方向に沿ってｎ行のマトリクス状に配置された複数の画素ＰＸ_{（１，１）}、・・・、ＰＸ_{（ｍ，ｎ）}（ｍ、ｎは、整数）が配置されている。本実施形態では、複数の画素ＰＸは、マトリクス状に配置されているが、これに限定されない。複数の画素ＰＸは、円形状に配置されても良い。

表示領域ＤＡには、Ｘ方向に沿って延在する複数のゲート信号線ＧＬ_１、・・・、ＧＬ_ｎと、Ｙ方向に沿って延在する複数の画像信号線ＳＬ_１、・・・、ＳＬ_ｍと、が形成されている。

複数のゲート信号線ＧＬ_１、・・・、ＧＬ_ｎの各々は、表示領域ＤＡの外側（図中左側、Ｘ方向と反対側）にまで延在しており、表示領域ＤＡの外側の額縁領域に形成された垂直駆動回路（ゲート信号線駆動回路）ＧＤに接続されている。複数のゲート信号線ＧＬ_１、・・・、ＧＬ_ｎの各々は、１つの行に含まれるｍ個の画素ＰＸに接続されている。

複数の画像信号線ＳＬ_１、・・・、ＳＬ_ｍの各々は、表示領域ＤＡの外側（図中下側、Ｙ方向側）にまで延在しており、表示領域ＤＡの外側の額縁領域に形成された水平駆動回路（画像信号線駆動回路）ＳＤに接続されている。複数の画像信号線ＳＬ_１、・・・、ＳＬ_ｍの各々は、１つの列に含まれるｎ個の画素ＰＸに接続されている。

垂直駆動回路ＧＤ及び水平駆動回路ＳＤは、例えば、少なくとも一部が第１基板２上に形成され、制御回路（駆動ＩＣチップ又は液晶ドライバと称される場合がある）ＣＰに接続されている。図１に示した例では、制御回路ＣＰは、表示領域ＤＡの外側の額縁領域において、第１基板２上に実装されている。

水平駆動回路ＳＤは、制御回路ＣＰから受け取った画素信号を、この画素信号が対応する画像信号線ＳＬを介して対応する画素ＰＸに供給する。つまり、水平駆動回路ＳＤは、制御回路ＣＰから受け取った画素信号を適切な画像信号線ＳＬに出力する。

制御回路ＣＰは、垂直駆動回路ＧＤ及び水平駆動回路ＳＤを制御するために、クロック及びタイミングパルス生成回路（コントローラ或いはシーケンサと称してもよい）を内蔵する。クロック及びタイミングパルス生成回路は、表示装置１全体を同期動作するのに必要なタイミングパルスを生成する。

共通電極ＣＥは、透明材質で形成され、例えば、複数の画素ＰＸに対して共通に形成されている。共通電極ＣＥは、表示領域ＤＡの外側の額縁領域に引き出され、制御回路ＣＰに接続されている。制御回路ＣＰは、共通電極ＣＥに一定の共通電圧（共通信号と称してもよい）ＶＣＯＭを供給する。共通電極ＣＥは、後述する画素電極ＰＥとの間で液晶層ＬＱを駆動するための電界を発生させる。

表示電位制御回路４は、表示領域ＤＡの外側の額縁領域に形成されており、第１の表示信号線Ｐｏａを介して第１の表示信号（表示用信号）ｘＦＲＰを複数の画素ＰＸに供給し、第２の表示信号線Ｐｏｂを介して第２の表示信号（非表示用信号）ＦＲＰを複数の画素ＰＸに供給する。第１の表示信号ｘＦＲＰと第２の表示信号ＦＲＰは、互いに逆位相である交流信号である。

第１の表示信号ｘＦＲＰの電圧が、本発明の「第１の表示電圧」に対応する。第２の表示信号ＦＲＰの電圧が、本発明の「第２の表示電圧」に対応する。

複数の画素ＰＸには、色フィルタが所定の規則で配列されている。色フィルタは、液晶層ＬＱを挟むように画素電極ＰＥに対向し、第２基板３に形成されている。

図２は、本発明の実施形態にかかる表示装置の画素の構成を示す図である。

画素ＰＸは、スイッチＳＷ０を有する。スイッチＳＷ０の入力端子は、画像信号線ＳＬに接続され、スイッチＳＷ０の出力端子は、メモリＭＥＭのノードＮ１に接続されている。画像信号線ＳＬには、水平駆動回路ＳＤ内の出力回路ＳＤａからソース信号ＳＩＧが供給される。

スイッチＳＷ０の制御端子は、ゲート信号線ＧＬに接続され、ゲート信号Ｇａｔｅが供給される。ゲート信号Ｇａｔｅは、正論理（アクティブハイ）である。ゲート信号Ｇａｔｅがハイレベルのときに、スイッチＳＷ０はオン状態になり、ソース信号ＳＩＧがメモリＭＥＭに供給される。

メモリＭＥＭは、インバータ回路ＩＮＶ１と、インバータ回路ＩＮＶ１に逆方向に並列接続されたインバータ回路ＩＮＶ２と、を含むＳＲＡＭ（Static Random Access Memory）セル構造を有する。インバータ回路ＩＮＶ１の入力端子及びインバータ回路ＩＮＶ２の出力端子が、ノードＮ１を構成し、インバータ回路ＩＮＶ１の出力端子及びインバータ回路ＩＮＶ２の入力端子が、ノードＮ２を構成する。

ノードＮ１は、スイッチＳＷ０の出力端子及びスイッチＳＷ１の制御端子に接続されている。ノードＮ２は、スイッチＳＷ２の制御端子に接続されている。

スイッチＳＷ１の入力端子は、第１の表示信号線Ｐｏａに接続され、出力端子は、画素電極ＰＥに接続されている。ノードＮ１がハイレベルの場合には、スイッチＳＷ１がオン状態になり、第１の表示信号ｘＦＲＰが画素電極ＰＥに供給される。

スイッチＳＷ２の入力端子は、第２の表示信号線Ｐｏｂに接続され、出力端子は、画素電極ＰＥに接続されている。ノードＮ２がハイレベルの場合には、スイッチＳＷ２がオン状態になり、第２の表示信号ＦＲＰが画素電極ＰＥに供給される。

画素電極ＰＥに対向する共通電極ＣＥには、制御回路ＣＰから共通信号ＶＣＯＭが供給されている。共通信号ＶＣＯＭは、第２の表示信号ＦＲＰと同位相の信号交流信号である。従って、スイッチＳＷ２がオン状態であり、画素電極ＰＥに第２の表示信号ＦＲＰが供給される場合には、液晶層ＬＱには電圧が印加されず、画素ＰＸは非表示状態になる。一方、スイッチＳＷ１がオン状態であり、画素電極ＰＥに第１の表示信号ｘＦＲＰが供給される場合には、液晶層ＬＱには電圧が印加され、画素ＰＸは表示状態になる。

＜第１比較例＞
図３は、第１比較例にかかる垂直駆動回路の構成を示す図である。

垂直駆動回路ＧＤａは、複数の画素ＰＸ_{（１，１）}、・・・、ＰＸ_{（ｍ，ｎ）}を行毎に順次選択するための選択信号ＳＥＬ_１、ＳＥＬ_２、・・・、ＳＥＬ_ｎを順次出力する垂直制御線選択回路ＳＥを有する。選択信号ＳＥＬは、正論理（アクティブハイ）である。

垂直制御線選択回路ＳＥは、制御回路ＣＰから供給されるスキャン開始信号及びクロックパルス信号に基づいて、選択信号ＳＥＬ_１、ＳＥＬ_２、・・・、ＳＥＬ_ｎを順次出力するスキャナ回路であっても良い。また、垂直制御線選択回路ＳＥは、制御回路ＣＰから供給される、符号化された制御信号を復号化して、制御信号で指定された選択信号ＳＥＬ_１、ＳＥＬ_２、・・・、ＳＥＬ_ｎを出力するデコーダ回路であっても良い。

垂直駆動回路ＧＤａは、初期化回路ＩＣＴＲを有する。初期化回路ＩＣＴＲは、複数の初期化制御回路ＩＣＴＲＬ_１、ＩＣＴＲＬ_２、・・・、ＩＣＴＲＬ_ｎを含む。複数の初期化制御回路ＩＣＴＲＬ_１、ＩＣＴＲＬ_２、・・・、ＩＣＴＲＬ_ｎは、２入力１出力の論理回路である。

複数の初期化制御回路ＩＣＴＲＬ_１、ＩＣＴＲＬ_２、・・・、ＩＣＴＲＬ_ｎの第１入力端子には、初期化信号線ＩＬが接続されている。初期化信号線ＩＬには、初期化信号ｘＩＮＩＴが制御回路ＣＰから供給される。初期化信号ｘＩＮＩＴは、負論理（アクティブロー）である。

複数の初期化制御回路ＩＣＴＲＬ_１、ＩＣＴＲＬ_２、・・・、ＩＣＴＲＬ_ｎの第２入力端子には、選択信号ＳＥＬ_１、ＳＥＬ_２、・・・、ＳＥＬ_ｎが夫々供給される。

複数の初期化制御回路ＩＣＴＲＬ_１、ＩＣＴＲＬ_２、・・・、ＩＣＴＲＬ_ｎの出力端子は、複数の出力回路ＯＢ_１、ＯＢ_２、・・・、ＯＢ_ｎに夫々接続されている。複数の出力回路ＯＢ_１、ＯＢ_２、・・・、ＯＢ_ｎの各々は、バッファ回路が例示される。複数の出力回路ＯＢ_１、ＯＢ_２、・・・、ＯＢ_ｎは、ゲート信号Ｇａｔｅ_１、Ｇａｔｅ_２、・・・、Ｇａｔｅ_ｎをゲート信号線ＧＬ_１、ＧＬ_２、・・・、ＧＬ_ｎに夫々出力する。

図４は、第１比較例にかかる初期化制御回路の真理値表を示す図である。

初期化制御回路ＩＣＴＲＬの第１入力端子に供給される第１入力信号（初期化信号ｘＩＮＩＴ）は、負論理（アクティブロー）である。初期化制御回路ＩＣＴＲＬの第２入力端子に供給される第２入力信号（選択信号ＳＥＬ）は、正論理（アクティブハイ）である。初期化制御回路ＩＣＴＲＬの出力信号（ゲート信号Ｇａｔｅ）は、正論理（アクティブハイ）である。

初期化制御回路ＩＣＴＲＬは、初期化信号ｘＩＮＩＴがアクティブ、つまり初期化信号ｘＩＮＩＴがローレベルである場合には、真理値表Ｔ１の第１行目及び第２行目に示すように、選択信号ＳＥＬの値にかかわらず、ゲート信号Ｇａｔｅをアクティブにする、つまりハイレベルのゲート信号Ｇａｔｅを出力する。

初期化制御回路ＩＣＴＲＬは、初期化信号ｘＩＮＩＴが非アクティブ、つまり初期化信号ｘＩＮＩＴがハイレベルである場合には、選択信号ＳＥＬの値に応じて、ゲート信号Ｇａｔｅをアクティブ又は非アクティブにする。つまり、初期化制御回路ＩＣＴＲＬは、初期化信号ｘＩＮＩＴがハイレベル且つ選択信号ＳＥＬがローレベルである場合には、真理値表Ｔ１の第３行目に示すように、ゲート信号Ｇａｔｅを非アクティブにする、つまりローレベルのゲート信号Ｇａｔｅを出力する。また、初期化制御回路ＩＣＴＲＬは、初期化信号ｘＩＮＩＴがハイレベル且つ選択信号ＳＥＬがハイレベルである場合には、真理値表Ｔ１の第４行目に示すように、ゲート信号Ｇａｔｅをアクティブにする、つまりハイレベルのゲート信号Ｇａｔｅを出力する。

図５は、第１比較例にかかる初期化制御回路の構成を示す図である。

図５に示すように、初期化制御回路ＩＣＴＲＬは、初期化信号ｘＩＮＩＴの反転と、選択信号ＳＥＬと、の論理和演算を行う論理和回路６で構成できる。

図６は、第１比較例にかかる垂直駆動回路の動作タイミングを示す図である。

図６に示すように、タイミングｔ_０において、初期化信号ｘＩＮＩＴがローレベルになると、複数のゲート信号Ｇａｔｅ_１、Ｇａｔｅ_２、・・・、Ｇａｔｅ_ｎが一斉にハイレベルになる。複数のゲート信号Ｇａｔｅ_１、Ｇａｔｅ_２、・・・、Ｇａｔｅ_ｎが一斉にハイレベルになると、水平駆動回路ＳＤ内の出力回路ＳＤａ（図２参照）は、１つの列に含まれるｎ個の画素ＰＸに一斉に接続されることになる。

タイミングｔ_１において、初期化信号ｘＩＮＩＴがハイレベルになると、複数のゲート信号Ｇａｔｅ_１、Ｇａｔｅ_２、・・・、Ｇａｔｅ_ｎが一斉にローレベルになる。

再び図２を参照し、メモリＭＥＭのノードＮ１をローレベルに初期化する場合を検討する。この場合、出力回路ＳＤａは、ローレベルのソース信号ＳＩＧを画像信号線ＳＬに出力する。このとき、インバータ回路ＩＮＶ２がハイレベルの信号をノードＮ１に出力していたら、出力回路ＳＤａの駆動能力（電流駆動能力）は、インバータ回路ＩＮＶ２の駆動能力（電流駆動能力）を上回る必要がある。

更に、出力回路ＳＤａは、複数のゲート信号Ｇａｔｅ_１、Ｇａｔｅ_２、・・・、Ｇａｔｅ_ｎが一斉にハイレベルになるので、１つの列に含まれるｎ個の画素に一斉に接続される。１つの列に含まれるｎ個の画素のノードＮ１の全部がハイレベルであるワーストケースを考えると、出力回路ＳＤａの駆動能力は、ｎ個のインバータ回路ＩＮＶ２の駆動能力の和を上回る必要がある。

出力回路ＳＤａの駆動能力がｎ個のインバータ回路ＩＮＶ２の駆動能力の和を上回っていない場合には、１つの列に含まれるｎ個の画素ＰＸの内の幾つかが初期化できない現象が見られた。

この現象を解決する１つの手段として、インバータ回路ＩＮＶ２に電力を供給する電力供給線に直列に抵抗を挿入し、インバータ回路ＩＮＶ２の駆動能力を抑制することが考えられる。しかしながら、この手段を採用した表示装置を試作した結果、改善が見られたものの、動作不良の個体が発生した。

上記現象を解決する他の１つの手段として、出力回路ＳＤａの駆動能力を大きくすることが考えられる。しかしながら、近年の表示装置の高画素化により、表示装置に含まれる画素ＰＸの数が増加し、１つの列に含まれる画素ＰＸの数が増加している。例えば、表示装置に含まれる画素ＰＸの数が、１９２０列×１０８０行の場合がある。この場合には、１つの列に１０８０個の画素ＰＸが含まれることになる。

従って、１つの列に含まれる画素ＰＸの数の増加に伴って、出力回路ＳＤａの駆動能力を大きくする必要がある。出力回路ＳＤａの駆動能力を大きくするためには、出力回路ＳＤａのサイズを大きくする必要がある。これは、表示装置の小型化及び省電力化の要請に添わず、好ましくない。

アクティブマトリクス方式の表示装置では、通常の画像表示の際には、ある１つのタイミングでは、１つの行しか選択されない。つまり、通常の画像表示の際には、ある１つのタイミングで複数の行が選択されることはない。従って、通常の画像表示だけを考慮すると、出力回路ＳＤａの駆動能力は、１個のインバータ回路ＩＮＶ２の駆動能力を上回っていれば足りる。しかし、初期化をも考慮すると、出力回路ＳＤａの駆動能力は、例えば、１０８０個のインバータ回路ＩＮＶ２の駆動能力を上回っている必要がある。これは、通常の画像表示に対してはオーバースペックであり、表示装置の小型化及び省電力化の要請に添わず、好ましくない。

＜第２比較例＞
図７は、第２比較例にかかる画素の構成を示す図である。

画素ＰＸａは、メモリＭＥＭａを含む。メモリＭＥＭａは、実施形態にかかるメモリＭＥＭ（図２参照）の構成に加えて、スイッチＳＷ３と、スイッチＳＷ４と、を更に含む。

スイッチＳＷ３及びスイッチＳＷ４の制御端子は、反転ゲート信号線ｘＧＬに接続されており、反転ゲート信号ｘＧａｔｅが供給される。反転ゲート信号ｘＧａｔｅは、ゲート信号Ｇａｔｅの論理反転信号である。反転ゲート信号ｘＧａｔｅがハイレベルのときに、スイッチＳＷ３はオン状態になり、高電位側の電源電位Ｖ_ＤＤがインバータ回路ＩＮＶ２に供給される。反転ゲート信号ｘＧａｔｅがハイレベルのときに、スイッチＳＷ４はオン状態になり、低電位側の電源電位Ｖ_ＳＳがインバータ回路ＩＮＶ２に供給される。

従って、ゲート信号Ｇａｔｅがハイレベルのときは、反転ゲート信号ｘＧａｔｅがローレベルになるので、インバータ回路ＩＮＶ２には電力が供給されず、インバータ回路ＩＮＶ２は、信号を出力しない。そのため、出力回路ＳＤａは、通常の画像表示で要求される駆動能力を有していれば、１つの列に含まれるｎ個の画素ＰＸａを初期化できる。

第２比較例にかかる画素ＰＸａは、実施形態にかかる画素ＰＸと比較して、スイッチＳＷ３及びスイッチＳＷ４を更に含む。従って、第２比較例にかかる画素ＰＸａは、実施形態にかかる画素ＰＸと比較して、素子数が多い。従って、画素ＰＸａは、画素ＰＸと比較して、回路領域が大きい。

また、画素ＰＸａは、実施形態にかかる画素ＰＸのように反転ゲート信号線ｘＧＬが設けられていない場合には、反転ゲート信号線ｘＧＬを初期化のためだけに設ける必要がある。従って、画素ＰＸａは、画素ＰＸと比較して、回路領域が大きい。

従って、第２比較例では、表示装置の高精細化の要請に添わず、好ましくない。

＜実施形態の垂直駆動回路の構成＞
図８は、実施形態にかかる垂直駆動回路の構成を示す図である。

図８に示す垂直駆動回路ＧＤは、比較例にかかる垂直駆動回路ＧＤａ（図３参照）の構成に加えて、直列に接続された複数の遅延回路ＤＥＬ_ｎ−１、ＤＥＬ_ｎ−２、・・・、ＤＥＬ_１を更に含む。遅延回路ＤＥＬは、二値の信号を出力する論理回路である。論理回路は、組み合わせ回路又は順序回路を含む。

最前段の遅延回路ＤＥＬ_ｎ−１には、初期化信号ｘＩＮＩＴが入力される。論理回路は、数ナノ秒から数十ナノ秒程度の遅延時間を必ず有する。遅延回路ＤＥＬ_ｎ−１の出力信号は、初期化信号ｘＩＮＩＴが遅延された信号であり、初期化制御回路ＩＣＴＲＬ_ｎ−１及び遅延回路ＤＥＬ_ｎ−２に供給される。以下同様にして、遅延回路ＤＥＬ_ｉ（ｉは、ｎ−１から２までの整数）の出力信号は、初期化制御回路ＩＣＴＲＬ_ｉ及び遅延回路ＤＥＬ_ｉ−１に供給される。最後段の遅延回路ＤＥＬ_１には、遅延回路ＤＥＬ_２の出力信号が供給される。遅延回路ＤＥＬ_１の出力信号は、初期化制御回路ＩＣＴＲＬ_１に供給される。つまり、複数の遅延回路ＤＥＬは、初期化信号ｘＩＮＩＴを順次遅延させる。

なお、実施形態では、遅延回路ＤＥＬ_ｎ−１を最前段とし、遅延回路ＤＥＬ_１を最後段としたが、これに限定されない。遅延回路ＤＥＬ_１を最前段とし、遅延回路ＤＥＬ_ｎ−１を最後段とし、最前段の遅延回路ＤＥＬ_１に初期化信号ｘＩＮＩＴが入力されても良い。

初期化信号ｘＩＮＩＴが、本発明の「制御信号」に対応する。複数の初期化制御回路ＩＣＴＲＬが、本発明の「複数の制御回路」に対応する。

図９は、実施形態にかかる遅延回路の構成例を示す図である。

本実施形態では、遅延回路ＤＥＬは、直列接続された２個のインバータ回路ＩＮＶ３及びＩＮＶ４を有するバッファ回路である。なお、図９に示す遅延回路ＤＥＬは例示であって、これに限定されない。例えば、遅延回路ＤＥＬは、偶数個のインバータ回路が直列接続されても良い。遅延回路ＤＥＬは、インバータ回路の数を変えることで、遅延時間を調整することができる。

本実施形態では、複数の初期化制御回路ＩＣＴＲＬ及び複数の遅延回路ＤＥＬは、Ｙ方向に沿って配置されているが、これに限定されない。例えば、複数の画素ＰＸが円形状に配置されている場合には、複数の初期化制御回路ＩＣＴＲＬ及び複数の遅延回路ＤＥＬは、複数の画素ＰＸの外周に沿って、円弧状に配置されても良い。

本実施形態では、複数の遅延回路ＤＥＬは、Ｙ方向において、複数の初期化制御回路ＩＣＴＲＬの間に夫々配置されても良い。複数の遅延回路ＤＥＬは、Ｙ方向において、複数のゲート信号線ＧＬを夫々延長した線の間に夫々配置されても良い。複数の遅延回路ＤＥＬは、等間隔で配置されても良い。

本実施形態では、複数の遅延回路ＤＥＬは、額縁領域に配置されていることとしたが、これに限定されない。例えば、表示装置１が反射型液晶表示装置又は半透過型液晶表示装置の場合には、複数の遅延回路ＤＥＬの各々の一部又は全部は、表示領域ＤＡの反射層よりも下の層に配置されても良い。

図１０は、実施形態にかかる垂直駆動回路の動作タイミングを示す図である。

図１０に示すように、タイミングｔ_１０において、初期化信号ｘＩＮＩＴがローレベルになると、ゲート信号Ｇａｔｅ_ｎがハイレベルになる。

タイミングｔ_１０から遅延回路ＤＥＬ_ｎ−１の遅延時間経過後のタイミングｔ_１１において、遅延回路ＤＥＬ_ｎ−１の出力信号がローレベルになるので、ゲート信号Ｇａｔｅ_ｎ−１がハイレベルになる。

以下同様にして、タイミングｔ_１２において、遅延回路ＤＥＬ_２の出力信号がローレベルになるので、ゲート信号Ｇａｔｅ_２がハイレベルになる。

タイミングｔ_１２から遅延回路ＤＥＬ_１の遅延時間経過後のタイミングｔ_１３において、遅延回路ＤＥＬ_１の出力信号がローレベルになるので、ゲート信号Ｇａｔｅ_１がハイレベルになる。

タイミングｔ_１４において、初期化信号ｘＩＮＩＴがハイレベルになると、複数のゲート信号Ｇａｔｅ_ｎ−１、Ｇａｔｅ_ｎ−２、・・・、Ｇａｔｅ_１が順次ローレベルになる。

垂直駆動回路ＧＤでは、初期化信号ｘＩＮＩＴがアクティブになっても、ある１つのタイミングでは、１つのゲート信号Ｇａｔｅしか変化しない。例えば、タイミングｔ_１０では、ゲート信号Ｇａｔｅ_ｎだけが変化し、ゲート信号Ｇａｔｅ_１からＧａｔｅ_ｎ−１までは変化しない。従って、出力回路ＳＤａは、タイミングｔ_１０では、ゲート信号Ｇａｔｅ_ｎが供給される１個の画素ＰＸ内のインバータ回路ＩＮＶ２の出力を反転させることができれば良い。

また、例えば、タイミングｔ_１１では、ゲート信号Ｇａｔｅ_ｎ−１だけが変化し、ゲート信号Ｇａｔｅ_１からＧａｔｅ_ｎ−２まで及びゲート信号Ｇａｔｅ_ｎは変化しない。ゲート信号Ｇａｔｅ_ｎが供給される１個の画素ＰＸ内のインバータ回路ＩＮＶ２の出力は、タイミングｔ_１０で既に反転されている。従って、出力回路ＳＤａは、タイミングｔ_１１では、ゲート信号Ｇａｔｅ_ｎ−１が供給される１個の画素ＰＸ内のインバータ回路ＩＮＶ２の出力を反転させることができれば良い。

つまり、初期化の際に、出力回路ＳＤａは、１個のインバータ回路ＩＮＶ２の出力を反転させることができれば良い。従って、通常の画像表示と初期化との両方を考慮しても、出力回路ＳＤａの駆動能力は、１個のインバータ回路ＩＮＶ２の駆動能力を上回っていれば足りる。従って、出力回路ＳＤａは、１つの列に含まれるｎ個の画素ＰＸを安定して初期化できる。つまり、表示装置１は、全部の画素ＰＸを安定して初期化できる。

従って、表示装置１は、第１比較例のように、出力回路ＳＤａの駆動能力を大きくする必要がなく、出力回路ＳＤａのサイズを大きくする必要がない。従って、表示装置１は、小型化及び省電力化の要請に応えることができる。

また、メモリＭＥＭは、第２比較例のメモリＭＥＭａのように、スイッチＳＷ３及びスイッチＳＷ４を含む必要がない。また、メモリＭＥＭは、第２比較例のメモリＭＥＭａのように、反転ゲート信号線ｘＧＬを初期化のためだけに設ける必要がない。従って、表示装置１は、高精細化の要請に応えることができる。

また、遅延回路ＤＥＬの遅延時間を５０ナノ秒とし、ｎ＝１０８０とすると、タイミングｔ_１０からタイミングｔ_１３までの時間は、５０（ナノ秒）×１０８０＝５４（マイクロ秒）となる。つまり、表示装置１は、全部の画素ＰＸを５４マイクロ秒で初期化できる。従って、表示装置１は、通常の画像表示時と同じようにクロック信号に同期して複数の画素ＰＸに１行ずつローレベル又はハイレベルを書き込む場合に要する１６．６７ミリ秒と比較して、全部の画素ＰＸを短い時間で初期化できる。

＜第１変形例＞
遅延回路ＤＥＬは、アナログ回路を含んでも良い。

図１１は、第１変形例にかかる遅延回路の構成例を示す図である。図１１に示す遅延回路ＤＥＬは、直列接続された２個のインバータ回路ＩＮＶ３及びＩＮＶ４の前段に、抵抗ＲとコンデンサＣを有するＲＣ回路が設けられている。図１１に示す遅延回路ＤＥＬでは、抵抗Ｒの抵抗値又はコンデンサＣの静電容量を調整することで、遅延時間を調整することができる。

＜第２変形例＞
図１２は、第２変形例にかかる遅延回路の構成例を示す図である。図１２に示す遅延回路ＤＥＬは、直列接続された３個のインバータ回路ＩＮＶ３、ＩＮＶ４及びＩＮＶ５を有する。なお、図１２に示す遅延回路ＤＥＬは例示であって、これに限定されない。例えば、遅延回路ＤＥＬは、奇数個のインバータ回路が直列接続されても良い。インバータ回路の数を変えることで、遅延回路ＤＥＬの遅延時間を調整することができる。

図１２に示す遅延回路ＤＥＬを図７に示す垂直駆動回路ＧＤに適用すると、１行毎に遅延回路ＤＥＬの出力信号の論理が反転する。従って、初期化制御回路ＩＣＴＲＬ_ｋ（ｋ＝ｎ、ｎ−２、・・・）はそのままにして、初期化制御回路ＩＣＴＲＬ_ｌ（ｌ＝ｎ−１、ｎ−３、・・・）の論理を反転させる必要がある。

図１３は、第２変形例にかかる初期化制御回路の真理値表を示す図である。

初期化制御回路ＩＣＴＲＬ_ｌ（ｌ＝ｎ−１、ｎ−３、・・・）の第１入力端子に供給される第１入力信号は、前段の遅延回路ＤＥＬの出力信号（初期化信号ｘＩＮＩＴの論理反転信号）であり、正論理（アクティブハイ）である。初期化制御回路ＩＣＴＲＬの第２入力端子に供給される第２入力信号（選択信号ＳＥＬ）は、正論理（アクティブハイ）である。初期化制御回路ＩＣＴＲＬの出力信号（ゲート信号Ｇａｔｅ）は、正論理（アクティブハイ）である。

初期化制御回路ＩＣＴＲＬ_ｌ（ｌ＝ｎ−１、ｎ−３、・・・）は、前段の遅延回路ＤＥＬの出力信号（初期化信号ｘＩＮＩＴの論理反転信号）がアクティブ、つまり前段の遅延回路ＤＥＬの出力信号（初期化信号ｘＩＮＩＴの論理反転信号）がハイレベルである場合には、真理値表Ｔ２の第３行目及び第４行目に示すように、選択信号ＳＥＬの値にかかわらず、ゲート信号Ｇａｔｅをアクティブにする、つまりハイレベルのゲート信号Ｇａｔｅを出力する。

初期化制御回路ＩＣＴＲＬは、前段の遅延回路ＤＥＬの出力信号（初期化信号ｘＩＮＩＴの論理反転信号）が非アクティブ、つまり前段の遅延回路ＤＥＬの出力信号（初期化信号ｘＩＮＩＴの論理反転信号）がローレベルである場合には、選択信号ＳＥＬの値に応じて、ゲート信号Ｇａｔｅをアクティブ又は非アクティブにする。つまり、初期化制御回路ＩＣＴＲＬは、前段の遅延回路ＤＥＬの出力信号（初期化信号ｘＩＮＩＴの論理反転信号）がローレベル且つ選択信号ＳＥＬがローレベルである場合には、真理値表Ｔ２の第１行目に示すように、ゲート信号Ｇａｔｅを非アクティブにする、つまりローレベルのゲート信号Ｇａｔｅを出力する。

また、初期化制御回路ＩＣＴＲＬは、前段の遅延回路ＤＥＬの出力信号（初期化信号ｘＩＮＩＴの論理反転信号）がローレベル且つ選択信号ＳＥＬがハイレベルである場合には、真理値表Ｔ２の第２行目に示すように、ゲート信号Ｇａｔｅをアクティブにする、つまりハイレベルのゲート信号Ｇａｔｅを出力する。

図１４は、第２変形例にかかる初期化制御回路の構成を示す図である。

図１４に示すように、初期化制御回路ＩＣＴＲＬは、前段の遅延回路ＤＥＬの出力信号（初期化信号ｘＩＮＩＴの論理反転信号）と、選択信号ＳＥＬと、の論理和演算を行う論理和回路７で構成できる。

以上、本発明の好適な実施形態を説明したが、本発明はこのような実施形態に限定されるものではない。実施形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。

１ 表示装置
２ 第１基板
３ 第２基板
４ 表示電位制御回路
ＣＰ 制御回路
ＤＡ 表示領域
ＤＥＬ 遅延回路
ＧＤ 垂直駆動回路
ＩＣＴＲ 初期化回路
ＩＣＴＲＬ 初期化制御回路
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ５ インバータ回路
ＭＥＭ メモリ
Ｎ１，Ｎ２ ノード
ＯＢ，ＳＤａ 出力回路
ＰＥ 画素電極
ＳＤ 水平駆動回路
ＳＥ 垂直制御線選択回路
ＰＸ 画素

Claims (13)

1. 画像情報に応じた信号を記憶するメモリを各々が含む複数の画素と、
   前記画像情報に応じた信号を供給する複数の画像信号線と、
   前記複数の画素に夫々含まれ、前記複数の画像信号線と前記複数の画素内の前記メモリとの間を夫々接続する複数のスイッチと、
   前記複数のスイッチの制御入力に夫々接続された複数のゲート信号線と、
   直列接続され、最前段に制御信号が供給されて、複数の出力信号を夫々出力する複数の論理回路と、
   前記制御信号及び前記出力信号が夫々入力され、前記制御信号又は前記出力信号に基づいて、前記複数のゲート信号線に複数のゲート信号を出力する複数の制御回路と、
   を備える、表示装置。
2. 前記複数の制御回路は、１つの方向に沿って配置されており、
   前記複数の論理回路は、前記１つの方向において、前記複数の制御回路の間に夫々配置されている、請求項１に記載の表示装置。
3. 前記複数のゲート信号線を順次選択する複数の選択信号を前記複数の制御回路に出力して、前記画素に画像表示を行わせる垂直制御線選択回路を更に備え、
   前記複数の論理回路は、前記垂直制御線選択回路と前記複数の制御回路との間に配置されている、請求項１に記載の表示装置。
4. 前記複数の論理回路は、前記１つの方向に沿って配置されている、請求項１に記載の表示装置。
5. 前記複数の論理回路は、前記制御信号を順次遅延させる、請求項１に記載の表示装置。
6. 前記論理回路は、バッファ回路である、請求項１に記載の表示装置。
7. 前記論理回路は、インバータ回路を含む、請求項１に記載の表示装置。
8. 前記制御信号は、前記複数の画素の内の１つの列に含まれる複数の前記メモリに前記画像信号線から同一の信号を書き込む時に出力される、請求項１に記載の表示装置。
9. 前記画像信号線は、前記メモリが保持している信号と異なる信号を供給する、請求項８に記載の表示装置。
10. 前記複数の論理回路は、前記画素が配列された表示領域の外側の額縁領域に配置されている、請求項１に記載の表示装置。
11. 前記複数の論理回路は、同一の回路構成を有し、前記１つの方向に沿って等間隔で配置される、請求項４に記載の表示装置。
12. 前記画素は、画素電極を含み、
    前記画素電極は、前記メモリに記憶された信号に基づいて、第１の表示電圧又は第２の表示電圧が供給される、請求項１に記載の表示装置。
13. 反射型液晶表示装置である、請求項１２に記載の表示装置。

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