JP2017228727A - Wiring board and manufacturing method of the same - Google Patents
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Abstract
【課題】ガラス基板表裏面と貫通穴内の導電層との間の接続信頼性を向上させた配線基板及びその製造方法を提供する。
【解決手段】配線基板は、貫通穴を有するガラス基板と、貫通穴の側壁に積層された導電層と、導電層内を満たす絶縁性物質とを含み、絶縁性物質が、ガラス基板の表裏面から所定の深さに設けられている。また、多層配線基板は、上記配線基板の片面または両面に、貫通穴を有する絶縁層と配線層とを交互に積層し、配線層間の導通を、絶縁層の貫通穴内に形成した導体層によってとる。
【選択図】図１A wiring board having improved connection reliability between the front and back surfaces of a glass substrate and a conductive layer in a through hole and a method for manufacturing the same are provided.
A wiring board includes a glass substrate having a through hole, a conductive layer stacked on a side wall of the through hole, and an insulating material filling the conductive layer, and the insulating material is formed on the front and back surfaces of the glass substrate. To a predetermined depth. In addition, the multilayer wiring board is formed by alternately laminating insulating layers having wiring holes and wiring layers on one or both surfaces of the wiring board, and the conduction between the wiring layers is obtained by a conductor layer formed in the through holes of the insulating layer. .
[Selection] Figure 1
Description
本発明は、基材としてガラスを使用した配線基板および、その製造方法に関する。 The present invention relates to a wiring board using glass as a base material and a manufacturing method thereof.
近年、半導体チップおよび外部接続装置を用いた半導体装置は、電子機器、自動車等多くの製品に用いられている。そして、それらの製品の高性能化、小型化、軽量化が進むなかで、半導体装置の小型化、多ピン化、外部接続端子のファインピッチ化が求められている。従来半導体基板の材料としては、エポキシ樹脂およびそれをガラス繊維に含浸させたガラエポ材料など、有機材料が多く用いられてきたが、有機材料においては、その多くについて、吸水率が比較的高かったり、シリコン製の半導体チップと比較して、温度による収縮、膨張が大きかったりするため、半導体チップとスケールの整合をとった微細配線の形成が困難であり、半導体チップと接続した後の信頼性の確保という面で、大きな問題を有していた。 In recent years, a semiconductor device using a semiconductor chip and an external connection device has been used in many products such as electronic devices and automobiles. As these products become more sophisticated, smaller, and lighter, semiconductor devices are required to be smaller, have more pins, and have fine pitches for external connection terminals. Conventionally, as a material of a semiconductor substrate, an organic material such as an epoxy resin and a glass epoxy material impregnated with glass fiber has been used in many cases. However, in many of the organic materials, the water absorption rate is relatively high, Compared to silicon semiconductor chips, the shrinkage and expansion due to temperature is larger, so it is difficult to form fine wiring that matches the scale of the semiconductor chip and ensuring reliability after connecting to the semiconductor chip. In this respect, it had a big problem.
そこで、有機材料に代わる半導体基板の材料として、シリコンやガラスが注目されている。これらは、吸湿、温度による伸縮が、有機材料と比べて、大きく低減されているため、微細配線の形成および、半導体チップとの接続信頼性という面で、大きなメリットを有している。 Accordingly, silicon and glass are attracting attention as materials for semiconductor substrates that can replace organic materials. Since the expansion and contraction due to moisture absorption and temperature is greatly reduced as compared with organic materials, these have great advantages in terms of formation of fine wiring and connection reliability with a semiconductor chip.
両者を比較すると、シリコンを材料とする基板は、半導体チップ製造のノウハウを利用して、ガラス基板よりもさらに微細な配線形成が可能であり、さらに貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）形成プロセスも確立されている反面、その形状が円盤型に限定され、ウエハー周辺部が利用できなかったり、大型サイズでの製造が困難であったりという短所もある。これに対して、ガラス基板においては、まだ製造プロセスが確立していない反面、ディスプレイ材料などでのノウハウを利用しての大型化が可能である。 Comparing the two, a substrate made of silicon can be formed with finer wiring than a glass substrate by utilizing know-how of manufacturing a semiconductor chip, and further, a through electrode (TSV: Through-Silicon-Via) is formed. Although the process has been established, its shape is limited to a disk shape, and there are also disadvantages that the periphery of the wafer cannot be used, and that it is difficult to manufacture in a large size. On the other hand, a glass substrate has not yet been established, but can be enlarged using know-how in display materials.
さらに、電気特性での比較を考えると、シリコン基板が半導体なのに対し、ガラス基板は絶縁体であるので、高速伝送回路においても、寄生素子発生の懸念がなく、より電気特性に優れているといえる。そもそも、ガラス基板の場合は、その表面に絶縁膜を形成する工程自体が不要であるため、本質的に絶縁信頼性が高く、また工程の短縮という点においても有利である。 Furthermore, considering the comparison in terms of electrical characteristics, the silicon substrate is a semiconductor, whereas the glass substrate is an insulator. Therefore, even in a high-speed transmission circuit, there is no concern about the generation of parasitic elements, and it can be said that the electrical characteristics are superior. . In the first place, in the case of a glass substrate, a process itself for forming an insulating film on the surface thereof is not necessary, so that the insulation reliability is essentially high and the process can be shortened.
以上のように、多くの利点を持つガラス基板であるが、製造プロセスがまだ十分に確立していないという問題がある。とくに、その脆性ゆえに、表面の電気的導通をとるのに必要な貫通電極（ＴＧＶ：Ｔｈｒｏｕｇｈ−Ｇｌａｓｓ−Ｖｉａ）の形成に困難性が伴う点と、配線材料の主流である銅との密着が弱いことによる、配線形成の確実性が高くない点とに課題がある。 As described above, the glass substrate has many advantages, but there is a problem that the manufacturing process has not been sufficiently established. In particular, due to its brittleness, it is difficult to form a through electrode (TGV: Through-Glass-Via) required for electrical conduction on the surface, and the adhesion between copper, which is the mainstream of wiring materials, is weak. Therefore, there is a problem in that the reliability of wiring formation is not high.
現在広く用いられている、ガラス基板を用いた配線基板の製造方法としては、以下のようなものがある。図９Ａ〜図９Ｌに、従来技術に係る配線基板の製造方法を説明する断面図を示す。
（１）初めに、ガラス基板１（図９Ａ）に、レーザー加工、エッチング等の方法により貫通穴２を開ける（図９Ｂ）。
（２）スパッタリング、真空蒸着などの方法により、上記貫通穴２の側壁およびガラス基板１の表裏面に導電シード層３を形成する（図９Ｃ）。
（３）貫通穴２側壁、ガラス基板１表裏面に導電シード層４（無電解メッキ層、たとえば銅）を形成する（図９Ｄ）。
（４）貫通穴２側壁、ガラス基板１表裏面に、導電層５（たとえば銅）を形成する。（図９Ｅ）
（５）スクリーン印刷等の方法により、貫通穴２内部に絶縁樹脂７を充填する（図９Ｆ）。
（６）ＣＭＰ（物理化学研磨）等の方法により、ガラス基板１表裏面の絶縁樹脂７および各導電層を除去する。（図９Ｇ）
（７）ガラス基板１表裏面に、導電層５との導通をとるべく、スパッタ、真空蒸着などの方法により、ガラス基板１表裏面に導電シード層１０を積層する。（図９Ｈ）
（８）フォトリソグラフィー等により、ガラス基板１表裏面にレジストパターン１３を形成する。（図９Ｉ）
（９）電解めっき（たとえば銅）等により、配線パターンをメッキアップして配線層６を形成する。（図９Ｊ）
（１０）レジストパターン１３を剥離する。（図９Ｋ）
（１２）エッチングにより露出した導電シード層１０を除去する。（図９Ｌ）
多層配線基板を製造する場合には、これに加えて、ビルドアップ層形成、最外層へのメッキ加工などへと続いてゆく。
As a method for manufacturing a wiring board using a glass substrate that is widely used at present, there are the following methods. 9A to 9L are cross-sectional views for explaining a method of manufacturing a wiring board according to the prior art.
(1) First, a through hole 2 is formed in a glass substrate 1 (FIG. 9A) by a method such as laser processing or etching (FIG. 9B).
(2) The conductive seed layer 3 is formed on the side wall of the through hole 2 and the front and back surfaces of the glass substrate 1 by a method such as sputtering or vacuum deposition (FIG. 9C).
(3) A conductive seed layer 4 (electroless plating layer, for example, copper) is formed on the side wall of the through hole 2 and the front and back surfaces of the glass substrate 1 (FIG. 9D).
(4) The conductive layer 5 (for example, copper) is formed on the side wall of the through hole 2 and the front and back surfaces of the glass substrate 1. (Fig. 9E)
(5) The insulating resin 7 is filled into the through hole 2 by a method such as screen printing (FIG. 9F).
(6) The insulating resin 7 and each conductive layer on the front and back surfaces of the glass substrate 1 are removed by a method such as CMP (physicochemical polishing). (Fig. 9G)
(7) The conductive seed layer 10 is laminated on the front and back surfaces of the glass substrate 1 by a method such as sputtering or vacuum vapor deposition on the front and back surfaces of the glass substrate 1 so as to establish conduction with the conductive layer 5. (Fig. 9H)
(8) The resist pattern 13 is formed on the front and back surfaces of the glass substrate 1 by photolithography or the like. (FIG. 9I)
(9) The wiring pattern 6 is plated up by electrolytic plating (for example, copper) to form the wiring layer 6. (Fig. 9J)
(10) The resist pattern 13 is peeled off. (Fig. 9K)
(12) The conductive seed layer 10 exposed by etching is removed. (Fig. 9L)
In the case of manufacturing a multilayer wiring board, in addition to this, build-up layer formation, plating on the outermost layer, etc. are followed.
以上の工程において問題となるのが、（７）と（９）との工程における、導電層５とガラス表裏面の配線層６との確実な電気的接続の確保である。図１０に示すように、ガラス基板１表裏面の絶縁樹脂７や導電層５を除去して、ガラス基板１表裏面と、絶縁樹脂７等の露出面が、ほぼ同一平面内にある場合、続く工程にて形成される導電シード層１０と導電層５との接点は、導電層５の露出面ののみとなるため（図１０下方の拡大図）、とくに加工コスト、加工速度などの要請により、導電層５を薄くおさえたい場合に、接続信頼性に不安が生じる。 The problem in the above steps is to ensure reliable electrical connection between the conductive layer 5 and the wiring layer 6 on the front and back surfaces of the glass in the steps (7) and (9). As shown in FIG. 10, when the insulating resin 7 and the conductive layer 5 on the front and back surfaces of the glass substrate 1 are removed and the exposed surfaces of the front and back surfaces of the glass substrate 1 and the insulating resin 7 are substantially in the same plane, the process continues. The contact between the conductive seed layer 10 and the conductive layer 5 formed in the process is only on the exposed surface of the conductive layer 5 (enlarged view in the lower part of FIG. 10). When it is desired to keep the conductive layer 5 thin, anxiety arises in connection reliability.
従来技術として、貫通電極内の導電層が、表面から突出する量を調整する技術がある（例えば、特許文献１参照）。 As a conventional technique, there is a technique for adjusting the amount by which the conductive layer in the through electrode protrudes from the surface (for example, see Patent Document 1).
本発明は、上記課題を解決するためになされたものであり、ガラス基板表裏面と貫通穴内の導電層との間の接続信頼性を向上させた配線基板及びその製造方法を提供することを、その目的とする。 The present invention has been made in order to solve the above problems, and provides a wiring board with improved connection reliability between the front and back surfaces of the glass substrate and the conductive layer in the through hole, and a method for manufacturing the wiring board. For that purpose.
本発明の一態様は、貫通穴を有するガラス基板と、貫通穴の側壁に積層された導電層と、導電層内を満たす絶縁性物質とを含み、絶縁性物質が、ガラス基板の表裏面から所定の深さに設けられている、配線基板である。 One embodiment of the present invention includes a glass substrate having a through hole, a conductive layer stacked on a side wall of the through hole, and an insulating material filling the conductive layer, and the insulating material is formed from the front and back surfaces of the glass substrate. It is a wiring board provided at a predetermined depth.
本発明の別の一態様は、上記配線基板の片面または両面に、貫通穴を有する絶縁層と配線層とを交互に積層し、配線層間の導通を、絶縁層の貫通穴内に形成した導体層によってとる、多層配線基板である。 Another aspect of the present invention is a conductor layer in which an insulating layer having a through hole and a wiring layer are alternately laminated on one side or both sides of the wiring board, and conduction between the wiring layers is formed in the through hole of the insulating layer. This is a multilayer wiring board.
本発明の別の一態様は、ガラス基板に貫通穴を設ける工程と、少なくとも貫通穴の側壁に導電層を設ける工程と、少なくとも導電層の内部を、絶縁性物質にて満たす工程と、ガラス基板の表裏面上に付着した絶縁性物質と導電層の形成に用いた物質とを除去する工程と、絶縁性物質のガラス基板の表裏面における露出面を、ガラス基板表裏面から所定深さ窪ませる工程と、ガラス基板表裏面に導電シード層を積層する工程と、ガラス基板表裏面の導電層に、回路パターンを形成する工程とを具備する、配線基板の製造方法である。 Another aspect of the present invention includes a step of providing a through hole in a glass substrate, a step of providing a conductive layer at least on the side wall of the through hole, a step of filling at least the inside of the conductive layer with an insulating material, and a glass substrate. Removing the insulating material adhering to the front and back surfaces of the substrate and the material used to form the conductive layer, and exposing the exposed surfaces of the insulating material on the front and back surfaces of the glass substrate to a predetermined depth from the front and back surfaces of the glass substrate. A method for manufacturing a wiring board, comprising: a step; a step of laminating a conductive seed layer on the front and back surfaces of a glass substrate; and a step of forming a circuit pattern on the conductive layer on the front and back surfaces of the glass substrate.
本発明によれば、ガラス基板表裏面と貫通穴内の導電層との間の接続信頼性を向上させた配線基板及びその製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the wiring board which improved the connection reliability between the glass substrate front and back and the conductive layer in a through-hole, and its manufacturing method can be provided.
以下、本発明の実施形態に係る配線基板、多層配線基板、及びその製造方法について、図面を参考にして、詳細に説明する。 Hereinafter, a wiring board, a multilayer wiring board, and a manufacturing method thereof according to embodiments of the present invention will be described in detail with reference to the drawings.
図１及び図３に、本発明の実施形態に係る配線基板１００の要部断面図を示し、図２に、従来技術に係る配線基板２００の要部断面図を示す。図１及び図３に示すように、配線基板１００は、貫通穴２を有するガラス基板１と、貫通穴２の側壁に積層された導電層５と、導電層５内を満たす絶縁樹脂７とを含む。ガラス基板１の表裏面には、導電シード層３及び配線層６が形成され、ガラス基板１の貫通穴２の側壁には、導体層５の下層に導体シード層３、４が積層されている。絶縁樹脂７は、ガラス基板１の表裏面から所定の深さの段差１６を有するように形成されている。ガラス基板１の表裏面に、配線層６が積層され、配線層６と導電層５とは導電シード層３を介して電気的に接続されている。これに対して、従来技術に係る配線基板２００は、図２に示すように、絶縁樹脂７とガラス基板１との間に段差１６は設けられていない。 1 and 3 are cross-sectional views of main parts of a wiring board 100 according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view of main parts of a wiring board 200 according to the prior art. As shown in FIGS. 1 and 3, the wiring substrate 100 includes a glass substrate 1 having a through hole 2, a conductive layer 5 laminated on a side wall of the through hole 2, and an insulating resin 7 filling the conductive layer 5. Including. Conductive seed layers 3 and wiring layers 6 are formed on the front and back surfaces of the glass substrate 1, and conductor seed layers 3 and 4 are laminated on the side walls of the through holes 2 of the glass substrate 1 below the conductor layer 5. . The insulating resin 7 is formed so as to have a step 16 having a predetermined depth from the front and back surfaces of the glass substrate 1. A wiring layer 6 is laminated on the front and back surfaces of the glass substrate 1, and the wiring layer 6 and the conductive layer 5 are electrically connected via the conductive seed layer 3. On the other hand, as shown in FIG. 2, the wiring substrate 200 according to the prior art does not have a step 16 between the insulating resin 7 and the glass substrate 1.
図３に示すように、貫通穴２に充填された絶縁樹脂７の、ガラス基板１の表裏面における露出面が、貫通穴２の入り口より窪んだ位置にあり、ガラス基板１の表裏面と絶縁樹脂７の露出面との間に段差１６がある。ガラス基板１の表面の配線層６と導電層５とは、この段差を形成する側壁に沿って接続できるため、段差がない場合と比較すると、接続面積を増加させることができる。 As shown in FIG. 3, the exposed surfaces of the insulating resin 7 filled in the through holes 2 on the front and back surfaces of the glass substrate 1 are in a position recessed from the entrance of the through holes 2, and are insulated from the front and back surfaces of the glass substrate 1. There is a step 16 between the exposed surface of the resin 7. Since the wiring layer 6 and the conductive layer 5 on the surface of the glass substrate 1 can be connected along the side wall forming the step, the connection area can be increased as compared with the case where there is no step.
図４に、本発明の実施形態に係る多層配線基板１１０の要部断面図を示し、図５に、従来技術に係る多層配線基板２１０の要部断面図を示す。図４に示すように、多層配線基板１１０は、配線基板１００の片面または両面に、貫通穴９を有する層間絶縁層８と配線層１２とを導電シード１０を介して交互に積層し、配線層１２間の導通を、層間絶縁層８の貫通穴９内に形成した導体層１１によって行う。配線層１２上には、めっき層１５が形成されている。これに対して、従来技術に係る多層配線基板２１０は、図５に示すように、配線基板２００の片面または両面に、層間絶縁層８と配線層１２と交互に積層している。 FIG. 4 shows a cross-sectional view of the main part of the multilayer wiring board 110 according to the embodiment of the present invention, and FIG. 5 shows a cross-sectional view of the main part of the multilayer wiring board 210 according to the prior art. As shown in FIG. 4, the multilayer wiring board 110 is formed by alternately laminating interlayer insulating layers 8 having wiring holes 9 and wiring layers 12 on one or both sides of the wiring board 100 via conductive seeds 10. Conduction between 12 is performed by the conductor layer 11 formed in the through hole 9 of the interlayer insulating layer 8. A plating layer 15 is formed on the wiring layer 12. On the other hand, as shown in FIG. 5, the multilayer wiring board 210 according to the prior art has the interlayer insulating layers 8 and the wiring layers 12 alternately laminated on one side or both sides of the wiring board 200.
次に、配線基板１００及び多層配線基板１１０の製造方法について、図６Ａ〜図６Ｕを参照して、詳細に説明する。 Next, a method for manufacturing the wiring substrate 100 and the multilayer wiring substrate 110 will be described in detail with reference to FIGS. 6A to 6U.
まず、ガラス基板１（図６Ａ）の所望の位置に、貫通穴２を開ける（図６Ｂ）。ガラスの種類としては、とくに限定せず、たとえば、石英ガラスや無アルカリガラス、ほうけい酸ガラスなどを用いることができる。形成する手段としてもとくに限定せず、ウエットエッチング、ドライエッチング、レーザー加工、放電加工などが考えられる。 First, a through hole 2 is opened at a desired position on the glass substrate 1 (FIG. 6A) (FIG. 6B). The type of glass is not particularly limited, and for example, quartz glass, alkali-free glass, borosilicate glass, and the like can be used. The means for forming is not particularly limited, and wet etching, dry etching, laser processing, electric discharge processing, and the like are conceivable.
次に、少なくともガラス基板１に開けた貫通穴２の内部に、導電シード層３、４を形成する（図６Ｃ、図６Ｄ）。導電シード層３、４としては、無電解めっき層、スパッタ層、真空蒸着層などが考えられるが、ガラス基板１との密着性を確保するという点から、ガラス基板１と直接接する面には、Ｔｉをスパッタ加工にて積層するのが望ましい。そして、後に銅層を積層使用とする場合には、Ｔｉ層の上に、同じくスパッタ加工にて銅層を積層しておくのが、密着性の面で望ましい。 Next, the conductive seed layers 3 and 4 are formed at least inside the through hole 2 formed in the glass substrate 1 (FIGS. 6C and 6D). As the conductive seed layers 3 and 4, an electroless plating layer, a sputter layer, a vacuum vapor deposition layer, and the like are conceivable. From the viewpoint of ensuring adhesion with the glass substrate 1, It is desirable to laminate Ti by sputtering. When a copper layer is used later, it is desirable in terms of adhesion that a copper layer is similarly laminated on the Ti layer by sputtering.
なお、貫通穴２の中に導体シード層３、４を形成する場合、貫通穴２の中のみに形成し、予めレジスト層を形成しておくなどの手段をもって、ガラス基板１表裏面には導体が付着しないようにすることも考えられるが、工程が複雑になるのと、後に電解メッキをする際に、基板全体が導通していたほうが都合がよいため、この説明においては、ガラス基板１表裏面にも、いったん導体シード層３、４を形成し、のちに除去する工程を説明する。 When the conductor seed layers 3 and 4 are formed in the through hole 2, the conductor seed layers 3 and 4 are formed only in the through hole 2 and a resist layer is formed in advance. Although it is conceivable that the substrate does not adhere to the glass substrate 1 in this description, it is convenient that the process becomes complicated and that the entire substrate is conductive when the electrolytic plating is performed later. A process of once forming the conductor seed layers 3 and 4 on the back surface and then removing them will be described.
次に、少なくとも貫通穴２内に強固な導電層５を形成すべく、電解メッキを施す（図６Ｅ）。電解メッキする金属としては、限定するものではないが、コスト、電気的性質、加工性などの面に優れる銅であることが望ましい。 Next, electrolytic plating is performed to form a strong conductive layer 5 at least in the through hole 2 (FIG. 6E). The metal to be electroplated is not limited, but copper that is excellent in terms of cost, electrical properties, workability and the like is desirable.
これまでの工程において、貫通穴２の内部は、その側壁に導電シード層３、４および導電層５が積層した中空の状態になっている。これは、後の工程や基板完成後の使用環境において、破裂や導体剥離の原因となるため、次の工程において、封止をする（図６Ｆ）。封止をする材料については、有機ポリマーなどを主成分とする絶縁性物質、銀粒子などを分散した導電性ペーストなどの両方がありうるが、それ以前の工程において、貫通穴２の側壁に導電層５を形成していることとの整合より、配線基板１００においては、絶縁樹脂７を充填した。絶縁樹脂７については、とくに限定するものではないが、絶縁性、加工性などの面から、エポキシ系樹脂が望ましい。 In the process so far, the inside of the through hole 2 is in a hollow state in which the conductive seed layers 3 and 4 and the conductive layer 5 are laminated on the side wall thereof. This causes rupture and conductor peeling in the subsequent process and the use environment after the completion of the substrate, and therefore, sealing is performed in the next process (FIG. 6F). As for the material to be sealed, there may be both an insulating substance mainly composed of an organic polymer and a conductive paste in which silver particles are dispersed. However, in the previous process, a conductive material is formed on the side wall of the through hole 2. Due to the matching with the formation of the layer 5, the wiring substrate 100 was filled with the insulating resin 7. The insulating resin 7 is not particularly limited, but an epoxy resin is desirable from the standpoints of insulation and workability.
絶縁樹脂７の充填方法については、とくに限定するものではなく、プレス法、印刷法、モールド法などがあるが、加工の簡便性、加工品質の高さなどから、シルクスクリーンマスクを用いての印刷法が好適に用いられる。なお、この方法を用いた場合、絶縁樹脂７は、貫通穴２を満たしたうえで、ガラス基板１の表裏面上にあふれることになる。あふれた樹脂は、均一な厚さの層となって、ガラス基板１の表裏面上に積層しうるが、多くの場合は、厚さの不均一な島状に点在することとなる。 The filling method of the insulating resin 7 is not particularly limited, and there are a press method, a printing method, a molding method, etc., but printing using a silk screen mask is possible due to the ease of processing and high processing quality. The method is preferably used. When this method is used, the insulating resin 7 overflows on the front and back surfaces of the glass substrate 1 after filling the through holes 2. The overflowed resin becomes a layer having a uniform thickness and can be laminated on the front and back surfaces of the glass substrate 1, but in many cases, the resin is scattered in islands having a non-uniform thickness.
ここまでの工程で、ガラス基板１の表裏面上には、導電層５が積層され、その上に、貫通穴２内からあふれた絶縁樹脂７が乗っている。次に、このガラス基板１表裏面上を研磨してこれらを除去する。この手段については、とくに限定されるものではないが、加工品質の高さ、加工の簡便性などから、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）が好適である。研磨は、ガラス基板１表裏面が完全に露出するまで行う（図６Ｇ）。 In the steps so far, the conductive layer 5 is laminated on the front and back surfaces of the glass substrate 1, and the insulating resin 7 overflowing from the inside of the through hole 2 is placed thereon. Next, the front and back surfaces of the glass substrate 1 are polished to remove them. This means is not particularly limited, but CMP (Chemical Mechanical Polishing) is preferable from the viewpoint of high processing quality and easy processing. Polishing is performed until the front and back surfaces of the glass substrate 1 are completely exposed (FIG. 6G).
これまでの工程によって、ガラス基板１の表裏面と、導電層５及び絶縁樹脂７の露出面とは、同一平面内にあることになる。次に、絶縁樹脂７の露出面を、ガラス基板１の板厚中心方向に窪ませる。この方法については、とくに限定されるものではないが、マスク、レジスト等でガラス基板１の表裏面を覆うことなく、簡便に絶縁樹脂７にのみ働きかける方法として、選択的エッチングがある。具体的には、過マンガン酸カリウムを主成分とするデスミア液に、適切な条件にてガラス基板１全体を浸漬することにより、ガラス基板１や導電層５は影響をうけることなく、絶縁樹脂７のみが、その露出面から内部に向かってエッチングされ、結果として、ガラス基板１の表面と絶縁樹脂７の露出面との間に段差ができることになる（図６Ｈ）。なお、めっき液の種類にもよるが、ガラス基板１の表裏面と、エッチングが進行して窪んだ状態の絶縁樹脂７の露出面とでは、めっきの成長速度が異なる。したがって、コンフォーマル形状を仮定して、このＴＶＧ入り口付近の窪み（樹脂を取り去った深さ）は、少なくとも、導電層５の厚みと同程度は必要である。一方、深すぎると、樹脂の埋め込み性や、メッキのつきまわり等との関係で弊害が生じるおそれがある。そのため、段差の量（窪みの深さ）は、ガラス基板１上に形成される配線層６の厚みの０．２５倍以上あることが好ましい。そして、より好ましくは０．５倍以上５．０倍以下である。 By the steps so far, the front and back surfaces of the glass substrate 1 and the exposed surfaces of the conductive layer 5 and the insulating resin 7 are in the same plane. Next, the exposed surface of the insulating resin 7 is recessed toward the center of the thickness of the glass substrate 1. Although there is no particular limitation on this method, there is selective etching as a method for simply working only on the insulating resin 7 without covering the front and back surfaces of the glass substrate 1 with a mask, resist, or the like. Specifically, the glass substrate 1 and the conductive layer 5 are not affected by immersing the entire glass substrate 1 in a desmear liquid containing potassium permanganate as a main component under appropriate conditions. As a result, only a step is formed between the surface of the glass substrate 1 and the exposed surface of the insulating resin 7 (FIG. 6H). Although depending on the type of the plating solution, the growth rate of the plating differs between the front and back surfaces of the glass substrate 1 and the exposed surface of the insulating resin 7 that has been depressed as etching progresses. Therefore, assuming a conformal shape, the depression near the TVG entrance (the depth from which the resin is removed) needs to be at least as large as the thickness of the conductive layer 5. On the other hand, if the depth is too deep, there is a possibility that an adverse effect may occur due to the relationship with the embedding property of the resin, the plating coverage, and the like. For this reason, the amount of the step (depth of the depression) is preferably 0.25 times or more the thickness of the wiring layer 6 formed on the glass substrate 1. And more preferably, it is 0.5 times or more and 5.0 times or less.
次に、ガラス基板１の表裏面、導電シード層３、４、導電層５、絶縁樹脂７上に、ふたたび導電シード層３を積層する。方法については、とくに限定されるものではないが、本実施形態では、スパッタ法によるＴｉと銅との成膜を採用した（図６Ｉ）。この工程において、前工程において、絶縁樹脂７に段差を形成していた効果で、導電層５と、新たにガラス基板１の表裏面上に形成した導電シード層３が、より広い接触面積にて、強固に接続している。 Next, the conductive seed layer 3 is again laminated on the front and back surfaces of the glass substrate 1, the conductive seed layers 3 and 4, the conductive layer 5, and the insulating resin 7. The method is not particularly limited, but in the present embodiment, film formation of Ti and copper by a sputtering method is employed (FIG. 6I). In this process, the conductive layer 5 and the conductive seed layer 3 newly formed on the front and back surfaces of the glass substrate 1 have a wider contact area due to the effect of forming a step in the insulating resin 7 in the previous process. Connected firmly.
次にガラス基板１の表裏面の導電シード層３の上に、フォトリソグラフィー法によりレジストパターン１３を形成する（図６Ｊ）。レジストパターン１３をガラス基板１の表面全面に塗布した後に、所定のマスクを介して露光し、現像によってレジストの余分なパターンを除去することにより、レジストパターン１３が形成される。この場合のレジストパターン１３の厚さは、後の電解メッキ加工において、所望するメッキ厚よりも厚く形成することが必要である。また、この場合のレジストパターン１３は、後の配線形成工程において、セミアディティブ法を採用する場合は、配線の必要な部分のレジストが除去されている、いわゆるネガパターンであり、サブトラクティブ法を採用する場合においては、逆にポジパターンである。 Next, a resist pattern 13 is formed on the conductive seed layer 3 on the front and back surfaces of the glass substrate 1 by photolithography (FIG. 6J). After applying the resist pattern 13 to the entire surface of the glass substrate 1, the resist pattern 13 is formed by exposing through a predetermined mask and removing the excess pattern of the resist by development. In this case, the resist pattern 13 needs to be formed thicker than a desired plating thickness in the subsequent electrolytic plating process. Further, the resist pattern 13 in this case is a so-called negative pattern in which the resist in a necessary portion of the wiring is removed when the semi-additive method is used in the subsequent wiring forming process, and the subtractive method is used. In the case of doing so, it is a positive pattern.
次に、導電シード層３の上に、配線層６を形成する。この図においては、セミアディティブ法を採用しているが、これに限るものではない。本実施形態においては、電解メッキにて導体を導電シード層３の上に、所望の厚さまで成長させる（図６Ｋ）。 Next, the wiring layer 6 is formed on the conductive seed layer 3. In this figure, the semi-additive method is adopted, but the present invention is not limited to this. In the present embodiment, a conductor is grown on the conductive seed layer 3 to a desired thickness by electrolytic plating (FIG. 6K).
次に、レジストパターン１３を除去する（図６Ｌ）。続いて、その上に配線層６のない導電シード層３を除去し、配線パターンを完成させる（図６Ｍ）。導電シード層３においては、層を構成する物質にあわせて、逐次選択エッチングする方法が好適であるが、これに限るものではない。本実施形態において、導電シード層３は外側からみて、スパッタ銅、スパッタＴｉの順であるから、まず銅のエッチング液、具体的には硫酸−過酸化水素系エッチング液等を用いて、導電シード層３の銅を除去する。この際に、配線層６を形成する銅も溶解されるため、導電シード層３の銅は完全除去され、かつ配線層６の銅の溶解は、問題とならない条件にて、エッチングを行うことが必要である。次にＴｉのエッチングを行うが、この場合は、Ｔｉに選択性のあるエッチング液を用いれば、配線層６の溶解を懸念する必要はない。 Next, the resist pattern 13 is removed (FIG. 6L). Subsequently, the conductive seed layer 3 without the wiring layer 6 thereon is removed to complete the wiring pattern (FIG. 6M). For the conductive seed layer 3, a method of sequential selective etching according to the material constituting the layer is suitable, but the method is not limited to this. In this embodiment, since the conductive seed layer 3 is in the order of sputtered copper and sputtered Ti as viewed from the outside, first, a conductive seed is formed using a copper etching solution, specifically, a sulfuric acid-hydrogen peroxide etching solution. Remove copper from layer 3. At this time, since the copper forming the wiring layer 6 is also dissolved, the copper of the conductive seed layer 3 is completely removed, and the etching of the copper in the wiring layer 6 can be performed under conditions that do not cause a problem. is necessary. Next, Ti is etched. In this case, if an etchant having selectivity for Ti is used, there is no need to worry about dissolution of the wiring layer 6.
以上にて、配線基板１００が完成した。続いて、ビルドアップ層の加工についての説明を行う。 Thus, the wiring board 100 is completed. Subsequently, processing of the buildup layer will be described.
まず、配線基板１００の表裏面の上に、層間絶縁層８を形成する（図６Ｎ）。材料としては、エポキシ系樹脂、ポリイミド系樹脂、ＳｉＯ２膜などがありうるが、これらに限定されるものではない。積層方法についても、ゾルゲル法、真空蒸着法、スピンコート、ラミネート、プレスなどがありうるが、これらに限定されるものではない。本実施形態においては、エポキシ系のフィルム状絶縁体を真空プレスによって形成することを想定している。 First, the interlayer insulating layer 8 is formed on the front and back surfaces of the wiring substrate 100 (FIG. 6N). Examples of the material include, but are not limited to, an epoxy resin, a polyimide resin, and a SiO 2 film. The lamination method may be a sol-gel method, a vacuum deposition method, spin coating, lamination, press, or the like, but is not limited thereto. In the present embodiment, it is assumed that an epoxy film insulator is formed by vacuum press.
続いて、層間絶縁層８に、下の配線層６との電気的導通をとるためのビアホールを形成する。まずレーザー加工、ドリル加工などによって、層間絶縁層８に貫通穴９を開ける（図６Ｏ）。この貫通穴９の中に導電性物質を充填することによって、ビアホールが完成するが、本実施形態においては、これを層間絶縁層８上の配線パターン形成と同時進行にて行う。 Subsequently, a via hole is formed in the interlayer insulating layer 8 for electrical connection with the lower wiring layer 6. First, through holes 9 are formed in the interlayer insulating layer 8 by laser processing, drilling, or the like (FIG. 6O). By filling the through hole 9 with a conductive substance, a via hole is completed. In this embodiment, this is performed simultaneously with the formation of the wiring pattern on the interlayer insulating layer 8.
層間絶縁層８に貫通穴９を設けたあとに、貫通穴９内および層間絶縁層８表面に、導電シード層１０を設ける。形成の方法にはとくに限定はないが、本実施形態においては無電解銅めっきを用いる（図６Ｐ）。 After providing the through hole 9 in the interlayer insulating layer 8, the conductive seed layer 10 is provided in the through hole 9 and on the surface of the interlayer insulating layer 8. The formation method is not particularly limited, but electroless copper plating is used in the present embodiment (FIG. 6P).
次に、導電シード層１０上にレジストパターン１４を形成する（図６Ｑ）。詳細な方法については、先に説明した、ガラス基板１上へのレジストパターン１３の形成と同様である。上記にて無電解銅めっきを施した貫通穴９に関しては、レジストパターン１４において、配線を形成する箇所と同様に扱う。 Next, a resist pattern 14 is formed on the conductive seed layer 10 (FIG. 6Q). About a detailed method, it is the same as that of formation of the resist pattern 13 on the glass substrate 1 demonstrated previously. The through hole 9 subjected to electroless copper plating as described above is handled in the resist pattern 14 in the same manner as a portion where wiring is formed.
次に、レジストパターン１４どおりに、配線層１２を成長させる（図６Ｒ）。この実施形態においては、ガラス基板１上へ導電層６を形成した場合と同様に、電解メッキによることを想定しているが、とくにこれに限定するものではない。ただし、本工程は、配線パターンの他に、層間絶縁層８にもうけた貫通穴９への導電物質の埋め込みによる導電層１１の形成も目的としているため、電解メッキを行う場合の、メッキ液、メッキ条件の選定においては、貫通穴９の内部が完全に配線層１２で満たされるよう、いわゆるフィルドメッキの条件によって行う。 Next, the wiring layer 12 is grown according to the resist pattern 14 (FIG. 6R). In this embodiment, it is assumed that the electroplating is performed as in the case where the conductive layer 6 is formed on the glass substrate 1, but the present invention is not particularly limited thereto. However, since this process is also intended to form the conductive layer 11 by embedding a conductive material in the through hole 9 provided in the interlayer insulating layer 8 in addition to the wiring pattern, the plating solution in the case of performing electrolytic plating, The plating conditions are selected according to so-called filled plating conditions so that the inside of the through hole 9 is completely filled with the wiring layer 12.
次に、レジストパターン１４を除去し（図６Ｓ）、次いで、その上に配線層１２のない導電シード層１０の除去を行う（図６Ｔ）。この説明においては、ガラス基板１上への導体パターン形成の場合と同様に、選択的エッチングによることを想定しているが、とくにこれに限定されるものではない。 Next, the resist pattern 14 is removed (FIG. 6S), and then the conductive seed layer 10 without the wiring layer 12 thereon is removed (FIG. 6T). In this description, it is assumed that selective etching is performed as in the case of forming a conductor pattern on the glass substrate 1, but the present invention is not particularly limited to this.
図６Ｔにおいては、ガラス基板１の表裏面に、それぞれ１層の層間絶縁層８及び配線層１２を設けた構造を説明しているが、さらに積層したい場合には、上記説明の層間絶縁層８形成の工程から、配線層１２形成の工程を繰り返せばよい。 In FIG. 6T, a structure in which one interlayer insulating layer 8 and a wiring layer 12 are provided on the front and back surfaces of the glass substrate 1 is described. However, when further stacking is desired, the interlayer insulating layer 8 described above is used. What is necessary is just to repeat the process of wiring layer 12 formation from the formation process.
最後に、ワイヤボンディング、半田ボール接続法などによって、半導体素子、プリント配線板などと接続するために、配線層１２の所定の部分に、めっき加工を施してめっき層１５を形成する（図６Ｕ）。メッキの種類については、とくに限定するものではなく、Ａｕ、銀、ニッケル、パラジウム、錫、亜鉛、それらの合金、あるいはそれらの積層構造などから、用途に合わせて適宜選択してよい。後の接続の際に、最外層の一部をマスキングしたほうがよい場合には、最外層のさらに上に、ソルダーレジスト層を設けてもよい。以上によって、多層配線基板１１０が完成する。 Finally, in order to connect to a semiconductor element, a printed wiring board, or the like by wire bonding, solder ball connection, or the like, a plating process is performed on a predetermined portion of the wiring layer 12 to form a plating layer 15 (FIG. 6U). . The type of plating is not particularly limited, and may be appropriately selected from Au, silver, nickel, palladium, tin, zinc, an alloy thereof, a laminated structure thereof, or the like according to the application. When it is better to mask a part of the outermost layer at the time of subsequent connection, a solder resist layer may be provided further above the outermost layer. Thus, the multilayer wiring board 110 is completed.
［実施例］
以下、本発明の実施の形態に基づく実施例を作製して、検討する。実施例の作製は、上述の配線基板１００及び多層配線基板１１０の製造方法にそって行う。
[Example]
Hereinafter, an example based on the embodiment of the present invention is produced and examined. The manufacture of the example is performed according to the above-described manufacturing method of the wiring board 100 and the multilayer wiring board 110.
４００μｍ厚で直径３００ｍｍの無アルカリガラスを用意し、両面からのレーザー加工によって直径１００μｍの貫通穴２を、所望の位置に設けた。続いて、片側ずつ両面にスパッタ加工にて、チタン、銅の順に積層する。さらに無電解メッキプロセスによって、１μｍの厚さでニッケル層を積層した。この際に、貫通穴２の内部にも液がとどいて内壁への積層が行われるよう、液攪拌および液噴流を利用した。続いて、電解銅メッキプロセスにおいて、１０μｍの厚さにて銅を積層した。 A non-alkali glass having a thickness of 400 μm and a diameter of 300 mm was prepared, and a through hole 2 having a diameter of 100 μm was provided at a desired position by laser processing from both sides. Subsequently, titanium and copper are laminated in this order on both sides by sputtering. Further, a nickel layer having a thickness of 1 μm was laminated by an electroless plating process. At this time, liquid agitation and a liquid jet were used so that the liquid also reached the inside of the through hole 2 and was laminated on the inner wall. Subsequently, copper was laminated with a thickness of 10 μm in an electrolytic copper plating process.
これまでの工程において、貫通穴２側壁への導電層５の積層が完了し、次いで、貫通穴２内に絶縁樹脂７を充填した。充填に際しては、充填対象の貫通穴２部分を開口したメタルマスクを使用して、絶縁樹脂７である穴埋めインクを印刷加工にて充填した、インクとしては、山栄化学社製の「ＰＨＰ９００ＩＦ１０Ｆ」を使用した。印刷はガラス基板１の一方の面から行い、反対面側から真空吸着することによって、ボイドなく充填することができた。充填加工後において、余分な絶縁樹脂７が、ガラス基板１表裏面に島状に点在した。 In the steps so far, the lamination of the conductive layer 5 on the side wall of the through hole 2 was completed, and then the insulating resin 7 was filled into the through hole 2. At the time of filling, using a metal mask that opened the through hole 2 portion to be filled, the hole filling ink, which is the insulating resin 7, was filled by printing. As the ink, “PHP900IF10F” manufactured by Yamaei Chemical Co., Ltd. was used. used. Printing was performed from one surface of the glass substrate 1 and was able to be filled without voids by vacuum suction from the opposite surface side. After the filling process, excess insulating resin 7 was scattered in islands on the front and back surfaces of glass substrate 1.
次いで、ガラス基板１表裏面に点在している絶縁樹脂７ならびにその下に積層されている導電層５、導電シード層３、４を、ＣＭＰ加工にて除去した。加工はガラス基板１の表裏面が完全に露出するまで行った。この段階で、ガラス基板１表裏面に露出した導電シード層３、４、導電層５、絶縁樹脂７は、ガラス基板１表裏面と同一平面上にある。 Next, the insulating resin 7 scattered on the front and back surfaces of the glass substrate 1, the conductive layer 5, and the conductive seed layers 3 and 4 stacked thereunder were removed by CMP processing. Processing was performed until the front and back surfaces of the glass substrate 1 were completely exposed. At this stage, the conductive seed layers 3 and 4, the conductive layer 5, and the insulating resin 7 exposed on the front and back surfaces of the glass substrate 1 are on the same plane as the front and back surfaces of the glass substrate 1.
次いで、ガラス基板１を過マンガン酸ナトリウム、水酸化ナトリウムを主成分とするデスミア液に浸漬することによって、ガラス基板１の表裏面に露出した絶縁樹脂７を選択的に溶解除去した。除去する狙い厚は２０μｍとし、予備実験によって、浸漬時間による除去厚を調べ、その結果をもって、加工条件設定を行った。 Subsequently, the insulating resin 7 exposed on the front and back surfaces of the glass substrate 1 was selectively dissolved and removed by immersing the glass substrate 1 in a desmear liquid mainly composed of sodium permanganate and sodium hydroxide. The target thickness to be removed was set to 20 μm, and the removal thickness according to the immersion time was examined by a preliminary experiment, and the processing conditions were set based on the result.
次いで、露出したガラス基板１の表裏面、導電シード層３、４、導電層５、及び絶縁樹脂７に、貫通穴２と同様のスパッタ処理を行い、チタン層、銅層からなる導電シード層３を形成した。続いて、両面にネガ型ドライフィルムレジストをラミネートし、所定のマスクを介して露光を行い、現像処理を経て、ガラス基板１の両面に配線パターンのネガ像を形成した。後に電解メッキによって配線形成をする際の配線層６の厚さを考慮し、ドライフィルムレジストの厚さは２５μｍとした。続いて、電解銅メッキにより、配線層６を形成した。配線層６の厚さとしては、１０μｍを狙いとした。 Next, the exposed front and back surfaces of the glass substrate 1, the conductive seed layers 3 and 4, the conductive layer 5, and the insulating resin 7 are subjected to the same sputtering treatment as the through hole 2, and the conductive seed layer 3 made of a titanium layer and a copper layer. Formed. Subsequently, a negative type dry film resist was laminated on both surfaces, exposed through a predetermined mask, and developed to form a negative image of the wiring pattern on both surfaces of the glass substrate 1. Considering the thickness of the wiring layer 6 when the wiring is formed later by electrolytic plating, the thickness of the dry film resist is set to 25 μm. Subsequently, the wiring layer 6 was formed by electrolytic copper plating. The thickness of the wiring layer 6 was aimed at 10 μm.
次いで、水酸化ナトリウムを主成分とする剥離液に、基板を浸漬することによって、ドライフィルムレジストの剥離を行い、さらに硫酸と過酸化水素水とを主成分とするエッチング液による処理を短時間行うことによって、ドライフィルムレジストによる配線ネガパターンの下にあった電解シード層のうちのスパッタ銅層を溶解除去した。続いて、フッ化アンモニウムと過酸化水素水を主成分とするチタンエッチング液によって、スパッタチタン層を溶解除去した。ここまでの工程によって、ガラス基板１表裏面の配線層６が完成した。 Next, the dry film resist is stripped by immersing the substrate in a stripping solution containing sodium hydroxide as a main component, and then a treatment with an etching solution mainly containing sulfuric acid and hydrogen peroxide is performed for a short time. As a result, the sputtered copper layer in the electrolytic seed layer under the wiring negative pattern made of the dry film resist was dissolved and removed. Subsequently, the sputtered titanium layer was dissolved and removed with a titanium etching solution mainly composed of ammonium fluoride and hydrogen peroxide. Through the steps so far, the wiring layer 6 on the front and back surfaces of the glass substrate 1 is completed.
ところで、このガラス基板１表裏面の配線層６のパターンの設計に際しては、貫通穴２内の導電層５とガラス基板１表裏面の配線層６との接続性を検証すべく、貫通穴２の端部付近に導通チェック用の電極を設けたテストパターン１７を設けている。図７に、テストパターン１７の配置を示したガラスウエファーの平面図及び拡大図を示し、図８に、テストパターン１７の断面図及び平面図を示す。テストパターン１７は、図７に示すように、ガラスウエファー上の５箇所に、それぞれ１００個ずつ設けた。各テストパターン１７は、図８に示すように、配線層６に形成した導電層５上のパッド１８と、測定用端子を接触させるパッド２０と、これらの間の配線１９とから構成され、次工程に進む前に、ハンドテスターにて全数の導通チェックを行った。 By the way, when designing the pattern of the wiring layer 6 on the front and back surfaces of the glass substrate 1, in order to verify the connectivity between the conductive layer 5 in the through hole 2 and the wiring layer 6 on the front and back surfaces of the glass substrate 1, A test pattern 17 provided with an electrode for continuity check is provided near the end. FIG. 7 shows a plan view and an enlarged view of the glass wafer showing the arrangement of the test pattern 17, and FIG. 8 shows a cross-sectional view and a plan view of the test pattern 17. As shown in FIG. 7, 100 test patterns 17 were provided at five locations on the glass wafer. As shown in FIG. 8, each test pattern 17 includes a pad 18 on the conductive layer 5 formed in the wiring layer 6, a pad 20 with which a measurement terminal is brought into contact, and a wiring 19 between them. Before proceeding to the process, all continuity checks were performed with a hand tester.
続いて、ガラス基板１の両面に、層間絶縁層８を積層した。具体的には、味の素ファインテクノ社製の層間絶縁フィルム「ＡＢＦ−ＧＸ１３」（厚さ２５μｍ）を両面にラミネートした。次いで、層間絶縁層８上から、レーザー加工によって貫通穴９を形成した。貫通穴９はガラス基板１表裏面の配線層６の所定の位置に当たるように形成し、その後加工残渣除去のためのデスミア処理を行った。 Subsequently, an interlayer insulating layer 8 was laminated on both surfaces of the glass substrate 1. Specifically, an interlayer insulating film “ABF-GX13” (thickness 25 μm) manufactured by Ajinomoto Fine Techno Co. was laminated on both surfaces. Next, through holes 9 were formed from above the interlayer insulating layer 8 by laser processing. The through-hole 9 was formed so as to contact a predetermined position of the wiring layer 6 on the front and back surfaces of the glass substrate 1, and then a desmear process for removing processing residues was performed.
続いて、層間絶縁層８上に形成する配線層１２と層間絶縁層８に設けた貫通穴９内部の導電層１１のためのシード層として、無電解銅メッキ層を形成した。次いで、両面にドライフィルムレジストを貼付し、所定のマスクを介して露光を行い、現像することによって、配線ネガパターンを形成した。続いて、電解銅メッキ加工によって、配線層１２を積層し、続いて、ドライフィルムレジストの剥離除去を行い、さらに、電解シード層である無電解銅メッキ層を、フラッシュエッチング処理によって溶解除去した。以上によって、層間絶縁層８上の配線層１２の形成が完了した。 Subsequently, an electroless copper plating layer was formed as a seed layer for the wiring layer 12 formed on the interlayer insulating layer 8 and the conductive layer 11 inside the through hole 9 provided in the interlayer insulating layer 8. Next, a dry film resist was affixed on both sides, exposed through a predetermined mask, and developed to form a wiring negative pattern. Subsequently, the wiring layer 12 was laminated by electrolytic copper plating, and then the dry film resist was peeled and removed, and the electroless copper plating layer as an electrolytic seed layer was dissolved and removed by flash etching. Thus, the formation of the wiring layer 12 on the interlayer insulating layer 8 was completed.
最後に、最外層の配線パターンにメッキ処理を行った。具体的には、無電解メッキにて、ニッケル５μｍ、パラジウム０．０５μｍ、金０．１μｍを、この順にて積層した。以上をもって、多層配線基板１１０の作成が終了した。 Finally, the outermost wiring pattern was plated. Specifically, nickel 5 μm, palladium 0.05 μm, and gold 0.1 μm were laminated in this order by electroless plating. Thus, the creation of the multilayer wiring board 110 is completed.
［比較例１］
ＣＭＰ加工によって、ガラス基板１の表裏面を露出させた後の、デスミア液による絶縁樹脂７のエッチングを行わなかったことを除いては、実施例と全く同じ方法にて、多層配線基板を作製した。
[Comparative Example 1]
A multilayer wiring board was fabricated in exactly the same manner as in the example except that the insulating resin 7 was not etched with the desmear liquid after exposing the front and back surfaces of the glass substrate 1 by CMP processing. .
実施例および比較例の多層配線基板について、そのガラス基板１の表裏面に直接配線を施した後に、ガラス基板１の導電層５と配線層６との接続をチェックした。具体的には、導電層５の両端に接続された配線層６中のパッド部２０を、日置電機社製テスター「３５４０ ｍΩ ＨｉＴＥＳＴＥＲ」にて導通チェックした。導通チェックのタイミングとしては、基板作製直後に室温環境下にて行うのと、冷熱保存後（−５５℃−１５分→２５℃−５分→１２０℃−１５分→２５℃−５分を１サイクルとし、それを１０００サイクル繰り返す）に行った。良不良の判定は、パッド間の抵抗が、１Ω以上を示した場合、接続に問題があるとみなして不良とした。結果を表１に示す。比較例と比べ、実施例においては、確実な接続が実現されていることが示された。 About the multilayer wiring board of an Example and a comparative example, after wiring directly on the front and back of the glass substrate 1, the connection of the conductive layer 5 and the wiring layer 6 of the glass substrate 1 was checked. Specifically, the continuity of the pad portions 20 in the wiring layer 6 connected to both ends of the conductive layer 5 was checked with a tester “3540 mΩ HiTESTER” manufactured by Hioki Electric Co., Ltd. As the timing of the continuity check, it is performed in a room temperature environment immediately after the production of the substrate, and after cold storage (-55 ° C-15 minutes → 25 ° C-5 minutes → 120 ° C-15 minutes → 25 ° C-5 minutes 1 Cycle, which was repeated 1000 cycles). The good / bad judgment was made when the resistance between the pads showed 1Ω or more, assuming that there was a problem in the connection, and judged as bad. The results are shown in Table 1. Compared with the comparative example, in the example, it was shown that reliable connection was realized.
以上説明したように、本発明によれば、ガラス基板内の導電層とガラス表面上の配線層との接続の信頼性が高く、ひいては全体として高い信頼性をもつ配線基板を提供することができる。 As described above, according to the present invention, it is possible to provide a wiring substrate having high reliability in connection between the conductive layer in the glass substrate and the wiring layer on the glass surface, and thus high reliability as a whole. .
すなわち、本発明の配線基板によれば、導電層と配線層との接触面積を上げることができるため、ガラス基板表面上の配線層形成時に両者の接続がとれない不良を低減し、さらに、配線基板完成後の使用環境において、導電層と配線層との断線が起きる可能性も低減している。 That is, according to the wiring board of the present invention, since the contact area between the conductive layer and the wiring layer can be increased, defects that cannot be connected to each other when forming the wiring layer on the surface of the glass substrate are reduced. The possibility of disconnection between the conductive layer and the wiring layer in the usage environment after completion of the substrate is also reduced.
また、本発明の製造方法によれば、いったんガラス基板表裏面上の絶縁性物質、導電層を除去して、絶縁性物質の上下端面とガラス基板表裏面を露出させるため、絶縁樹脂を選択的にエッチングして、導電層の一部を露出されることが容易である。具体的な方法としては、絶縁樹脂がエポキシ系のものの場合にとくに有効であるが、過マンガン酸カリウム水溶液を主成分とする、いわゆるデスミア液によって、絶縁樹脂をエッチングする方法がある。 In addition, according to the manufacturing method of the present invention, the insulating material and the conductive layer on the front and back surfaces of the glass substrate are once removed to expose the upper and lower end surfaces of the insulating material and the front and back surfaces of the glass substrate. It is easy to etch and expose part of the conductive layer. A specific method is particularly effective when the insulating resin is an epoxy resin, but there is a method of etching the insulating resin with a so-called desmear liquid mainly composed of a potassium permanganate aqueous solution.
本発明によれば、３次元実装や２．５次元実装における電子機器の高性能化、高速化に対応可能なインターポーザーの製造方法としての利用が可能となる。 ADVANTAGE OF THE INVENTION According to this invention, the utilization as a manufacturing method of the interposer which can respond | correspond to the high performance and high speed of the electronic device in 3D mounting or 2.5D mounting is attained.
１ ガラス基板
２ 貫通穴
３ 導電シード層（ガラス基板内）
４ 導電シード層（ガラス基板内）
５ 導電層（ガラス基板内）
６ 配線層（ガラス基板表裏面）
７ 絶縁樹脂
８ 層間絶縁層
９ 貫通穴
１０ 導電シード層（層間絶縁層上）
１１ 導電層（層間絶縁層内）
１２ 配線層（層間絶縁層上）
１３ レジストパターン（ガラス基板上）
１４ レジストパターン（層間絶縁層上）
１５ めっき層
１６ 絶縁樹脂の段差
１７ テストパターン
１８ 導電層上のパッド
１９ パッド間の配線
２０ 測定用端子を接触させるパッド
１００、２００ 配線基板
１１０、２１０ 多層配線基板
1 Glass substrate 2 Through hole 3 Conductive seed layer (inside glass substrate)
4 Conductive seed layer (inside glass substrate)
5 Conductive layer (inside glass substrate)
6 Wiring layer (Glass substrate front and back)
7 Insulating resin 8 Interlayer insulating layer 9 Through hole 10 Conductive seed layer (on interlayer insulating layer)
11 Conductive layer (inside the interlayer insulating layer)
12 Wiring layer (on interlayer insulation layer)
13 Resist pattern (on glass substrate)
14 Resist pattern (on interlayer insulating layer)
DESCRIPTION OF SYMBOLS 15 Plated layer 16 Insulation resin level | step difference 17 Test pattern 18 Pad on conductive layer 19 Wiring between pads 20 Pad which contacts measurement terminal 100, 200 Wiring board 110, 210 Multilayer wiring board
Claims (3)
前記貫通穴の側壁に積層された導電層と、
前記導電層内を満たす絶縁性物質とを含み、
前記絶縁性物質の表面が、前記ガラス基板の表裏面から所定の深さに設けられている、配線基板。 A glass substrate having a through hole;
A conductive layer laminated on a side wall of the through hole;
An insulating material filling the conductive layer,
The wiring substrate, wherein the surface of the insulating material is provided at a predetermined depth from the front and back surfaces of the glass substrate.
少なくとも前記貫通穴の側壁に導電層を設ける工程と、
少なくとも前記導電層の内部を、絶縁性物質にて満たす工程と、
前記ガラス基板の表裏面上に付着した前記絶縁性物質と前記導電層の形成に用いた物質とを除去する工程と、
前記絶縁性物質の前記ガラス基板の表裏面における露出面を、前記ガラス基板の表裏面から所定深さ窪ませる工程と、
前記ガラス基板表裏面に導電シード層を積層する工程と、
前記ガラス基板表裏面の導電層に、回路パターンを形成する工程とを具備する、配線基板の製造方法。 Providing a through hole in the glass substrate;
Providing a conductive layer on at least the side wall of the through hole;
Filling at least the inside of the conductive layer with an insulating material;
Removing the insulating material attached on the front and back surfaces of the glass substrate and the material used to form the conductive layer;
A step of recessing the exposed surfaces of the insulating material on the front and back surfaces of the glass substrate by a predetermined depth from the front and back surfaces of the glass substrate;
Laminating a conductive seed layer on the front and back surfaces of the glass substrate;
And a step of forming a circuit pattern on the conductive layers on the front and back surfaces of the glass substrate.
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