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JP2017183736A - Method for manufacturing semiconductor epitaxial wafer, semiconductor epitaxial wafer, and method for manufacturing solid state image sensor - Google Patents

Method for manufacturing semiconductor epitaxial wafer, semiconductor epitaxial wafer, and method for manufacturing solid state image sensor Download PDF

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JP2017183736A
JP2017183736A JP2017094868A JP2017094868A JP2017183736A JP 2017183736 A JP2017183736 A JP 2017183736A JP 2017094868 A JP2017094868 A JP 2017094868A JP 2017094868 A JP2017094868 A JP 2017094868A JP 2017183736 A JP2017183736 A JP 2017183736A
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wafer
epitaxial
semiconductor
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modified layer
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武 門野
Takeshi Kadono
武 門野
栗田 一成
Kazunari Kurita
一成 栗田
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Sumco Corp
Original Assignee
Sumco Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor epitaxial wafer capable of suppressing metal pollution by exerting higher gettering capability.SOLUTION: A method for manufacturing a semiconductor epitaxial wafer 100 comprises: a first step for forming a first modified layer 18 in which constituent elements of a first cluster ion 16 are solidly solved, on a surface 10A of a semiconductor wafer 10 by irradiating the surface 10A of the semiconductor wafer with the first cluster ion 16; a second step for forming an epitaxial layer 20 on the first modified layer 18; a third step for forming a second modified layer 26 in which constituent elements of a second cluster ion 24 are solidly solved, on a part 20A of a surface of the epitaxial layer 20 by irradiating the part of the surface of the epitaxial layer 20 with the second cluster ion 24.SELECTED DRAWING: Figure 1

Description

本発明は、半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法に関する。本発明は特に、より高いゲッタリング能力を発揮することで金属汚染を抑制することが可能な半導体エピタキシャルウェーハおよびその製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor epitaxial wafer, a semiconductor epitaxial wafer, and a method for manufacturing a solid-state imaging device. In particular, the present invention relates to a semiconductor epitaxial wafer capable of suppressing metal contamination by exhibiting higher gettering ability and a method for manufacturing the same.

半導体デバイスの特性を劣化させる要因として、金属汚染が挙げられる。例えば、裏面照射型固体撮像素子では、この素子の基板となる半導体エピタキシャルウェーハに混入した金属は、固体撮像素子の暗電流を増加させる要因となり、白傷欠陥と呼ばれる欠陥を生じさせる。裏面照射型固体撮像素子は、配線層などをセンサー部よりも下層に配置することで、外からの光をセンサーに直接取り込み、暗所などでもより鮮明な画像や動画を撮影することができるため、近年、デジタルビデオカメラやスマートフォンなどの携帯電話に広く用いられている。そのため、白傷欠陥を極力減らすことが望まれている。   Metal contamination is a factor that degrades the characteristics of semiconductor devices. For example, in a back-illuminated solid-state imaging device, metal mixed in a semiconductor epitaxial wafer serving as the substrate of this device causes a dark current of the solid-state imaging device to increase and causes a defect called a white defect. The back-illuminated solid-state image sensor has a wiring layer, etc., placed below the sensor part, so that external light can be taken directly into the sensor and clearer images and videos can be taken even in dark places. In recent years, it has been widely used in mobile phones such as digital video cameras and smartphones. Therefore, it is desired to reduce white defect as much as possible.

ウェーハへの金属の混入は、主に半導体エピタキシャルウェーハの製造工程および固体撮像素子の製造工程(デバイス製造工程)において生じる。前者の半導体エピタキシャルウェーハの製造工程における金属汚染は、エピタキシャル成長炉の構成材からの重金属パーティクルによるもの、あるいは、エピタキシャル成長時の炉内ガスとして塩素系ガスを用いるために、その配管材料が金属腐食して発生する重金属パーティクルによるものなどが考えられる。近年、これら金属汚染は、エピタキシャル成長炉の構成材を耐腐食性に優れた材料に交換するなどにより、ある程度は改善されてきているが、十分ではない。一方、後者の固体撮像素子の製造工程においては、イオン注入、拡散および酸化熱処理などの各処理中で、半導体基板の重金属汚染が懸念される。   Metal contamination in the wafer occurs mainly in the manufacturing process of the semiconductor epitaxial wafer and the manufacturing process (device manufacturing process) of the solid-state imaging device. Metal contamination in the former semiconductor epitaxial wafer manufacturing process is caused by heavy metal particles from the components of the epitaxial growth furnace, or because the chlorine gas is used as the furnace gas during epitaxial growth, the piping material is corroded by metal. The thing by the heavy metal particle to generate | occur | produce is considered. In recent years, these metal contaminations have been improved to some extent by replacing the constituent materials of the epitaxial growth furnace with materials having excellent corrosion resistance, but are not sufficient. On the other hand, in the latter manufacturing process of the solid-state imaging device, there is a concern about heavy metal contamination of the semiconductor substrate during each process such as ion implantation, diffusion and oxidation heat treatment.

そのため、従来は、半導体エピタキシャルウェーハに金属を捕獲するためのゲッタリングシンクを形成するか、あるいは高濃度ボロン基板などの金属の捕獲能力(ゲッタリング能力)が高い基板を用いて、半導体ウェーハへの金属汚染を回避していた。   Therefore, conventionally, a gettering sink for capturing a metal is formed on a semiconductor epitaxial wafer, or a substrate having a high metal capture capability (gettering capability) such as a high-concentration boron substrate is used. The metal contamination was avoided.

半導体ウェーハにゲッタリングシンクを形成する方法としては、半導体ウェーハの内部に結晶欠陥である酸素析出物(シリコン酸化物析出物の通称であり、BMD:Bulk Micro Defectともいう。)や転位を形成するイントリンシックゲッタリング(IG)法と、半導体ウェーハの裏面にゲッタリングシンクを形成するエクストリンシックゲッタリング(EG)法が一般的である。   As a method of forming a gettering sink in a semiconductor wafer, oxygen precipitates (commonly referred to as silicon oxide precipitates, also referred to as BMD: Bulk Micro Defect) and dislocations are formed inside the semiconductor wafer. An intrinsic gettering (IG) method and an extrinsic gettering (EG) method in which a gettering sink is formed on the back surface of a semiconductor wafer are generally used.

ここで、重金属のゲッタリング法の一手法として、半導体ウェーハ中にイオン注入によりゲッタリングサイトを形成する技術がある。特許文献1には、シリコンウェーハの一面から炭素イオンを注入して、炭素イオン注入領域を形成した後、この表面にシリコンエピタキシャル層を形成し、シリコンエピタキシャルウェーハとする製造方法が記載されている。この技術では、炭素イオン注入領域がゲッタリングサイトとして機能する。   Here, as one method of the heavy metal gettering method, there is a technique of forming a gettering site in a semiconductor wafer by ion implantation. Patent Document 1 describes a manufacturing method in which carbon ions are implanted from one surface of a silicon wafer to form a carbon ion implanted region, and then a silicon epitaxial layer is formed on the surface to form a silicon epitaxial wafer. In this technique, the carbon ion implantation region functions as a gettering site.

特許文献2には、半導体ウェーハのデバイス形成領域以外の領域の表面にゲッタリング用物質の選択的イオン注入を行い、ゲッタリング層を形成する半導体装置の製造方法が記載されている。   Patent Document 2 describes a method for manufacturing a semiconductor device in which a gettering layer is formed by performing selective ion implantation of a gettering substance on the surface of a region other than a device formation region of a semiconductor wafer.

特許文献3には、エピタキシャル成長基板内に複数層のエピタキシャル成長層を有するとともに、前記複数層のエピタキシャル成長層の間に、イオン注入により形成されたゲッタリング層を有し、このゲッタリング層が撮像領域の周辺領域に形成されている撮像素子が記載されている。   Patent Document 3 has a plurality of epitaxial growth layers in an epitaxial growth substrate, and a gettering layer formed by ion implantation between the plurality of epitaxial growth layers. An image sensor formed in the peripheral region is described.

特開平6−338507号公報JP-A-6-338507 特開平7−263452号公報JP-A-7-26345 特開2001−177086号公報JP 2001-177086 A

特許文献1、特許文献2および特許文献3に記載された技術は、いずれもエピタキシャル層形成前にモノマーイオン(シングルイオン)を半導体ウェーハまたはエピタキシャル層に注入するものである。しかしながら、本発明者らの検討によれば、モノマーイオン注入を施した半導体エピタキシャルウェーハではゲッタリング能力が不十分であり、より強力なゲッタリング能力が求められることがわかった。   The techniques described in Patent Document 1, Patent Document 2 and Patent Document 3 all implant monomer ions (single ions) into a semiconductor wafer or an epitaxial layer before forming an epitaxial layer. However, according to the study by the present inventors, it has been found that a semiconductor epitaxial wafer subjected to monomer ion implantation has insufficient gettering capability and a stronger gettering capability is required.

そこで本発明は、上記課題に鑑み、より高いゲッタリング能力を発揮することで金属汚染を抑制することが可能な半導体エピタキシャルウェーハおよびその製造方法、並びに、この半導体エピタキシャルウェーハから固体撮像素子を形成する固体撮像素子の製造方法を提供することを目的とする。   In view of the above problems, the present invention provides a semiconductor epitaxial wafer capable of suppressing metal contamination by exhibiting higher gettering capability, a method for manufacturing the same, and a solid-state imaging device formed from the semiconductor epitaxial wafer. It aims at providing the manufacturing method of a solid-state image sensor.

本発明者らの更なる検討によれば、半導体ウェーハの表面にクラスターイオンを照射することにより、モノマーイオンを注入する場合に比べて、以下の有利な点があることを知見した。すなわち、クラスターイオンを照射した場合、モノマーイオンと同等の加速電圧で照射しても、1原子または1分子あたりのエネルギーは、モノマーイオンの場合より小さくして半導体ウェーハに衝突するため、照射した元素の深さ方向プロファイルのピーク濃度を半導体ウェーハ表面のより近い位置に急峻に位置させることができ、一度に複数の原子を照射できるので、高濃度とすることができる。その結果、ゲッタリング能力が向上することを知見した。また、半導体ウェーハ上に形成されたエピタキシャル層の表面の一部にもクラスターイオンを照射して、同様のゲッタリング領域を形成できることを見出した。本発明者らは上記知見に基づき、本発明を完成させるに至った。   According to further studies by the present inventors, it has been found that there are the following advantages compared with the case where monomer ions are implanted by irradiating the surface of a semiconductor wafer with cluster ions. That is, when irradiating with cluster ions, even if irradiation is performed at an acceleration voltage equivalent to that of monomer ions, the energy per atom or molecule is smaller than that of monomer ions and collides with the semiconductor wafer. The peak concentration of the profile in the depth direction can be steeply positioned closer to the surface of the semiconductor wafer, and a plurality of atoms can be irradiated at once, so that a high concentration can be achieved. As a result, it has been found that the gettering ability is improved. It has also been found that a similar gettering region can be formed by irradiating part of the surface of the epitaxial layer formed on the semiconductor wafer with cluster ions. Based on the above findings, the present inventors have completed the present invention.

すなわち、本発明の半導体エピタキシャルウェーハの製造方法は、半導体ウェーハの表面に第1クラスターイオンを照射して、該半導体ウェーハの表面に、前記第1クラスターイオンの構成元素が固溶してなる第1改質層を形成する第1工程と、前記半導体ウェーハの第1改質層上にエピタキシャル層を形成する第2工程と、該エピタキシャル層の表面の一部に第2クラスターイオンを照射して、前記エピタキシャル層の表面の一部に、前記第2クラスターイオンの構成元素が固溶してなる第2改質層を形成する第3工程と、を有することを特徴とする。   That is, in the method for producing a semiconductor epitaxial wafer according to the present invention, the surface of the semiconductor wafer is irradiated with the first cluster ions, and the constituent elements of the first cluster ions are dissolved on the surface of the semiconductor wafer. A first step of forming a modified layer; a second step of forming an epitaxial layer on the first modified layer of the semiconductor wafer; and irradiating a portion of the surface of the epitaxial layer with second cluster ions; And a third step of forming a second modified layer formed by dissolving the constituent elements of the second cluster ions in part of the surface of the epitaxial layer.

ここで、前記半導体ウェーハは、シリコンウェーハとすることができる。   Here, the semiconductor wafer may be a silicon wafer.

また、前記半導体ウェーハは、シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハとしてもよく、この場合、前記第1工程において前記第1改質層は前記シリコンエピタキシャル層の表面に形成される。   The semiconductor wafer may be an epitaxial silicon wafer in which a silicon epitaxial layer is formed on the surface of a silicon wafer. In this case, the first modified layer is formed on the surface of the silicon epitaxial layer in the first step. The

本発明では、前記第1工程の後、前記半導体ウェーハに対して結晶性回復のための熱処理を行うことなく、前記半導体ウェーハをエピタキシャル成長装置に搬送して前記第2工程を行うことができる。   In the present invention, after the first step, the second step can be performed by transferring the semiconductor wafer to an epitaxial growth apparatus without performing a heat treatment for recovering crystallinity on the semiconductor wafer.

ここで、前記第1および/または第2クラスターイオンが、構成元素として炭素を含むことが好ましく、構成元素として炭素を含む2種以上の元素を含むことがより好ましい。   Here, the first and / or second cluster ions preferably contain carbon as a constituent element, and more preferably contain two or more elements containing carbon as a constituent element.

また、前記第1クラスターイオンの照射条件は、炭素1原子あたりの加速電圧が50keV/atom以下、クラスターサイズが100個以下、炭素のドーズ量が5.0×1015atoms/cm以下であることが好ましい。前記第2クラスターイオンの照射条件は、炭素1原子あたりの加速電圧が50keV/atom以下、クラスターサイズが100個以下、炭素のドーズ量が1.0×1014atoms/cm以上であることが好ましい。 The irradiation conditions of the first cluster ions are as follows: acceleration voltage per carbon atom is 50 keV / atom or less, cluster size is 100 or less, and carbon dose is 5.0 × 10 15 atoms / cm 2 or less. It is preferable. The irradiation conditions of the second cluster ions are that the acceleration voltage per carbon atom is 50 keV / atom or less, the cluster size is 100 or less, and the carbon dose is 1.0 × 10 14 atoms / cm 2 or more. preferable.

本発明の半導体エピタキシャルウェーハは、半導体ウェーハと、該半導体ウェーハの表面に形成された、該半導体ウェーハ中に所定元素が固溶してなる第1改質層と、該第1改質層上のエピタキシャル層と、該エピタキシャル層の表面の一部に形成された、前記エピタキシャル層中に所定元素が固溶してなる第2改質層と、を有し、前記第1改質層および第2改質層における前記所定元素の深さ方向の濃度プロファイルの半値幅がともに100nm以下であることを特徴とする。   The semiconductor epitaxial wafer of the present invention includes a semiconductor wafer, a first modified layer formed on the surface of the semiconductor wafer, in which a predetermined element is dissolved in the semiconductor wafer, and on the first modified layer. An epitaxial layer, and a second modified layer formed on a part of the surface of the epitaxial layer, in which a predetermined element is dissolved in the epitaxial layer, and the first modified layer and the second modified layer. The half width of the concentration profile in the depth direction of the predetermined element in the modified layer is both 100 nm or less.

ここで、前記半導体ウェーハは、シリコンウェーハとすることができる。   Here, the semiconductor wafer may be a silicon wafer.

また、前記半導体ウェーハは、シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハとしてもよく、この場合、前記第1改質層は前記シリコンエピタキシャル層の表面に位置する。   The semiconductor wafer may be an epitaxial silicon wafer in which a silicon epitaxial layer is formed on the surface of the silicon wafer. In this case, the first modified layer is located on the surface of the silicon epitaxial layer.

さらに、前記半導体ウェーハの表面からの深さが150nm以下の範囲内に、前記第1改質層における前記濃度プロファイルのピークが位置し、前記エピタキシャル層の表面からの深さが150nm以下の範囲内に、前記第2改質層における前記濃度プロファイルのピークが位置することが好ましい。   Further, the peak of the concentration profile in the first modified layer is located within a depth of 150 nm or less from the surface of the semiconductor wafer, and the depth from the surface of the epitaxial layer is within a range of 150 nm or less. Preferably, the peak of the concentration profile in the second modified layer is located.

前記第1および/または第2改質層における前記濃度プロファイルのピーク濃度は、1×1015atoms/cm以上であることが好ましい。 The peak concentration of the concentration profile in the first and / or second modified layer is preferably 1 × 10 15 atoms / cm 3 or more.

ここで、前記所定元素が炭素を含むことが好ましく、前記所定元素が炭素を含む2種以上の元素を含むことがより好ましい。   Here, the predetermined element preferably includes carbon, and more preferably, the predetermined element includes two or more elements including carbon.

そして、本発明の固体撮像素子の製造方法は、上記いずれか1つの製造方法で製造されたエピタキシャルウェーハまたは上記いずれか1つのエピタキシャルウェーハの、表面に位置するエピタキシャル層に、固体撮像素子を形成することを特徴とする。   And the manufacturing method of the solid-state image sensor of this invention forms a solid-state image sensor in the epitaxial layer located in the surface of the epitaxial wafer manufactured by the said any one manufacturing method, or the said any one epitaxial wafer. It is characterized by that.

本発明によれば、半導体ウェーハの表面と、該半導体ウェーハ上に形成されたエピタキシャル層の表面の一部とにクラスターイオンを照射して2つの改質層を形成したので、これら改質層がより高いゲッタリング能力を発揮することで、金属汚染を抑制することが可能な半導体エピタキシャルウェーハを得ることができ、また、この半導体エピタキシャルウェーハから高品質の固体撮像素子を製造することができる。   According to the present invention, two modified layers are formed by irradiating the surface of the semiconductor wafer and a part of the surface of the epitaxial layer formed on the semiconductor wafer with cluster ions. By exhibiting higher gettering capability, a semiconductor epitaxial wafer capable of suppressing metal contamination can be obtained, and a high-quality solid-state imaging device can be manufactured from this semiconductor epitaxial wafer.

(A)〜(C)は、本発明の一実施形態による半導体エピタキシャルウェーハ100の製造方法の一部を説明する模式断面図である。(A)-(C) are schematic cross sections explaining a part of manufacturing method of the semiconductor epitaxial wafer 100 by one Embodiment of this invention. (A)〜(D)は、図1(C)に引き続き、半導体エピタキシャルウェーハ100の製造方法を説明する図であり、右側の図はウェーハ表面図であり、左側の図は右側の図のI−I断面の模式図である。(A)-(D) are the figures explaining the manufacturing method of the semiconductor epitaxial wafer 100 following FIG.1 (C), the figure on the right side is a wafer surface figure, The figure on the left side is I of the figure on the right side. It is a schematic diagram of -I cross section. (A)〜(E)は、本発明の他の実施形態による半導体エピタキシャルウェーハ200の製造方法を説明する模式断面図である。(A)-(E) are schematic cross sections explaining the manufacturing method of the semiconductor epitaxial wafer 200 by other embodiment of this invention. (A)はクラスターイオンを照射する場合の照射メカニズムを説明する模式図、(B)はモノマーイオンを注入する場合の注入メカニズムを説明する模式図である。(A) is a schematic diagram explaining the irradiation mechanism in the case of irradiating cluster ions, (B) is a schematic diagram explaining the injection mechanism in the case of injecting monomer ions. 実施例1について、デバイス除外領域の位置でのSIMS測定で得られた炭素濃度プロファイルである。It is the carbon concentration profile obtained by SIMS measurement at the position of the device exclusion region for Example 1. 実施例1について、デバイス形成領域の位置でのSIMS測定で得られた炭素濃度プロファイルである。It is a carbon concentration profile obtained by SIMS measurement at the position of the device formation region in Example 1. 比較例1について、デバイス除外領域の位置でのSIMS測定で得られた炭素濃度プロファイルである。It is a carbon concentration profile obtained by the SIMS measurement in the position of a device exclusion area | region about the comparative example 1. FIG.

以下、図面を参照しつつ本発明の実施形態を詳細に説明する。なお、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。また、図1〜3では説明の便宜上、実際の厚さの割合とは異なり、半導体ウェーハ10に対して第1および第2エピタキシャル層14,20の厚さを誇張して示す。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In principle, the same components are denoted by the same reference numerals, and description thereof is omitted. 1 to 3, the thicknesses of the first and second epitaxial layers 14 and 20 are exaggerated with respect to the semiconductor wafer 10, unlike the actual thickness ratio, for convenience of explanation.

(半導体エピタキシャルウェーハの製造方法)
本発明の第1実施形態による半導体エピタキシャルウェーハ100の製造方法を、図1および図2を参照して説明する。本製造方法ではまず、図1(A),(B)に示す第1工程として、半導体ウェーハ10の表面10Aに第1クラスターイオン16を照射して、半導体ウェーハの表面10Aに、この第1クラスターイオン16の構成元素が固溶してなる第1改質層18を形成する。次に、図1(C)に示す第2工程として、半導体ウェーハ10の第1改質層18上にエピタキシャル層20を形成する。ここで、エピタキシャル層20は、裏面照射型固体撮像素子等の半導体素子を製造するためのデバイス層となる。
(Method of manufacturing semiconductor epitaxial wafer)
A method of manufacturing the semiconductor epitaxial wafer 100 according to the first embodiment of the present invention will be described with reference to FIGS. In this manufacturing method, first, as a first step shown in FIGS. 1A and 1B, the surface 10A of the semiconductor wafer 10 is irradiated with the first cluster ions 16, and the first cluster is applied to the surface 10A of the semiconductor wafer. A first modified layer 18 in which the constituent elements of the ions 16 are dissolved is formed. Next, as a second step shown in FIG. 1C, an epitaxial layer 20 is formed on the first modified layer 18 of the semiconductor wafer 10. Here, the epitaxial layer 20 becomes a device layer for manufacturing a semiconductor element such as a back-illuminated solid-state imaging element.

次に、図2(A)〜(D)に示す第3工程を行う。ここで、エピタキシャル層20の表面は、後の半導体製造工程において半導体素子が作製される領域20B(以下、「デバイス形成領域」という。)と、半導体素子が作製されない領域20A(以下、「デバイス除外領域」という。)とに分けられる。デバイス除外領域20Aとしては、例えばエピタキシャル層20表面のうちウェーハ外周端から1〜5mm程度のエッジ領域(製品保証除外領域)やウェーハのスクラブライン予定位置付近の領域が挙げられる。第3工程ではまず、図2(A)に示すように、デバイス形成領域20Bにマスク22を設置する。この状態で、図2(B),(C)に示すように、エピタキシャル層20の表面の一部(本実施形態ではデバイス除外領域20A)に第2クラスターイオン24を照射して、このデバイス除外領域20Aに、第2クラスターイオン24の構成元素が固溶してなる第2改質層26を形成する。図2(D)に示すように、最後にマスク22を除去することにより、半導体エピタキシャルウェーハ100を得る。図2(D)は、この製造方法の結果得られた半導体エピタキシャルウェーハ200の模式断面図である。   Next, the third step shown in FIGS. Here, the surface of the epitaxial layer 20 includes a region 20B (hereinafter referred to as “device formation region”) in which a semiconductor element is manufactured in a later semiconductor manufacturing process and a region 20A (hereinafter referred to as “device exclusion” in which a semiconductor element is not manufactured). Area ”). Examples of the device exclusion region 20A include an edge region (product warranty exclusion region) of about 1 to 5 mm from the outer peripheral edge of the wafer on the surface of the epitaxial layer 20 and a region near the planned scrub line position of the wafer. In the third step, first, as shown in FIG. 2A, a mask 22 is placed in the device formation region 20B. In this state, as shown in FIGS. 2B and 2C, a part of the surface of the epitaxial layer 20 (device exclusion region 20A in this embodiment) is irradiated with the second cluster ions 24 to exclude this device. A second modified layer 26 in which the constituent elements of the second cluster ions 24 are dissolved is formed in the region 20A. As shown in FIG. 2D, the semiconductor epitaxial wafer 100 is obtained by finally removing the mask 22. FIG. 2D is a schematic cross-sectional view of a semiconductor epitaxial wafer 200 obtained as a result of this manufacturing method.

半導体ウェーハ10としては、例えばシリコン、化合物半導体(GaAs、GaN、SiC)からなり、表面にエピタキシャル層を有しないバルクの単結晶ウェーハが挙げられるが、裏面照射型固体撮像素子を製造する場合、一般的にはバルクの単結晶シリコンウェーハを用いる。また、半導体ウェーハ10は、チョクラルスキ法(CZ法)や浮遊帯域溶融法(FZ法)により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、より高いゲッタリング能力を得るために、炭素および/または窒素を添加してもよい。また、任意の不純物を添加して、n型またはp型としてもよい。図1および図2に示した第1実施形態は、半導体ウェーハ10として、表面にエピタキシャル層を有しないバルク半導体ウェーハ12を用いる例である。   Examples of the semiconductor wafer 10 include a bulk single crystal wafer made of silicon and a compound semiconductor (GaAs, GaN, SiC) and having no epitaxial layer on the surface. Specifically, a bulk single crystal silicon wafer is used. Moreover, the semiconductor wafer 10 can use what sliced the single crystal silicon ingot grown by the Czochralski method (CZ method) and the floating zone melting method (FZ method) with the wire saw etc. Also, carbon and / or nitrogen may be added to obtain higher gettering ability. Further, an arbitrary impurity may be added to be n-type or p-type. The first embodiment shown in FIGS. 1 and 2 is an example in which a bulk semiconductor wafer 12 having no epitaxial layer on the surface is used as the semiconductor wafer 10.

また、半導体ウェーハ10としては、図3(A)に示すように、バルク半導体ウェーハ12表面に半導体エピタキシャル層(第1エピタキシャル層)14が形成されたエピタキシャル半導体ウェーハを挙げることもできる。例えば、バルクの単結晶シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハである。シリコンエピタキシャル層は、CVD法により一般的な条件で形成することができる。第1エピタキシャル層14は、厚さが0.1〜10μmの範囲内とすることが好ましく、0.2〜5μmの範囲内とすることがより好ましい。   Moreover, as the semiconductor wafer 10, as shown in FIG. 3A, an epitaxial semiconductor wafer in which a semiconductor epitaxial layer (first epitaxial layer) 14 is formed on the surface of the bulk semiconductor wafer 12 can be exemplified. For example, an epitaxial silicon wafer in which a silicon epitaxial layer is formed on the surface of a bulk single crystal silicon wafer. The silicon epitaxial layer can be formed under general conditions by a CVD method. The first epitaxial layer 14 preferably has a thickness in the range of 0.1 to 10 μm, and more preferably in the range of 0.2 to 5 μm.

この例として、本発明の第2実施形態による半導体エピタキシャルウェーハ200の製造方法は、図3に示すように、バルク半導体ウェーハ12の表面(少なくとも片面)に第1エピタキシャル層14が形成された半導体ウェーハ10の表面10Aに第1クラスターイオン16を照射して、半導体ウェーハの表面10A(本実施形態では第1エピタキシャル層14の表面)に、第1クラスターイオン16の構成元素からなる第1改質層18を形成する第1工程(図3(A)〜(C))と、半導体ウェーハ10の第1改質層18上に第2エピタキシャル層20を形成する第2工程(図3(D))と、第2エピタキシャル層の表面の一部(本実施形態ではデバイス除外領域)に第2クラスターイオンを照射して、このデバイス除外領域に、第2クラスターイオンの構成元素からなる第2改質層26を形成する第3工程(図3(E))と、を有することを特徴とする。第2エピタキシャル層20は半導体素子を形成するためのデバイス層となり、第2改質層26以外の表面がデバイス形成領域20Bとなる。図3(D)から図3(E)の工程は図2に示すものと同様であるため、図示を省略した。図3(E)は、この製造方法の結果得られた半導体エピタキシャルウェーハ200の模式断面図である。   As an example of this, in the method of manufacturing the semiconductor epitaxial wafer 200 according to the second embodiment of the present invention, as shown in FIG. 3, the semiconductor wafer having the first epitaxial layer 14 formed on the surface (at least one side) of the bulk semiconductor wafer 12. First surface cluster 10 is irradiated with first cluster ions 16, and a first modified layer made of constituent elements of first cluster ions 16 is applied to surface 10 A of the semiconductor wafer (the surface of first epitaxial layer 14 in this embodiment). And a second step of forming the second epitaxial layer 20 on the first modified layer 18 of the semiconductor wafer 10 (FIG. 3D). And irradiating a part of the surface of the second epitaxial layer (device exclusion region in this embodiment) with the second cluster ions, And having a third step of forming a second reformed layer 26 consisting of constituent elements of the star ions (FIG. 3 (E)), a. The second epitaxial layer 20 becomes a device layer for forming a semiconductor element, and the surface other than the second modified layer 26 becomes a device forming region 20B. Since the steps from FIG. 3D to FIG. 3E are the same as those shown in FIG. FIG. 3E is a schematic cross-sectional view of a semiconductor epitaxial wafer 200 obtained as a result of this manufacturing method.

ここで、本発明の特徴的工程は、図1(A)および図3(B)に示す半導体ウェーハ表面へのクラスターイオン照射工程と、図2(B)および図3(D)〜(E)に示すエピタキシャル層のデバイス除外領域へのクラスターイオン照射工程である。   Here, the characteristic steps of the present invention are the cluster ion irradiation step on the surface of the semiconductor wafer shown in FIGS. 1 (A) and 3 (B), and FIGS. 2 (B) and 3 (D) to (E). The cluster ion irradiation process to the device exclusion area | region of an epitaxial layer shown in FIG.

この工程を採用することの技術的意義を、作用効果とともに説明する。第1クラスターイオン16を照射した結果形成される第1改質層18は、クラスターイオン16の構成元素が半導体ウェーハの表面の結晶の格子間位置または置換位置に固溶して局所的に存在する領域であり、ゲッタリングサイトとして働く。同様に、第2クラスターイオン24を照射した結果形成される第2改質層26もゲッタリングサイトとして働く。その理由は、以下のように推測される。すなわち、クラスターイオンの形態で照射された炭素やホウ素などの元素は、シリコン単結晶の置換位置・格子間位置に高密度で局在する。そして、シリコン単結晶の平衡濃度以上にまで炭素やホウ素を固溶すると、重金属の固溶度(遷移金属の飽和溶解度)が極めて増加することが実験的に確認された。つまり、平衡濃度以上にまで固溶した炭素やホウ素により重金属の固溶度が増加し、これにより重金属に対する捕獲率が顕著に増加したものと考えられる。   The technical significance of adopting this process will be described together with the effects. The first modified layer 18 formed as a result of the irradiation with the first cluster ions 16 is locally present as the constituent elements of the cluster ions 16 are dissolved in the crystal interstitial positions or substitution positions on the surface of the semiconductor wafer. It is an area and serves as a gettering site Similarly, the second modified layer 26 formed as a result of irradiation with the second cluster ions 24 also functions as a gettering site. The reason is presumed as follows. That is, elements such as carbon and boron irradiated in the form of cluster ions are localized at a high density in the substitution position / interstitial position of the silicon single crystal. It was experimentally confirmed that the solid solubility of heavy metals (saturation solubility of transition metals) greatly increases when carbon or boron is dissolved to an equilibrium concentration or higher of the silicon single crystal. That is, it is considered that the solid solubility of heavy metals is increased by carbon and boron dissolved to an equilibrium concentration or higher, and the capture rate for heavy metals is thereby remarkably increased.

ここで、本発明では第1クラスターイオン16および第2クラスターイオン24を照射するため、モノマーイオンを注入する場合に比べて、より高いゲッタリング能力を得ることができる。そのため、本製法により得られる半導体エピタキシャルウェーハ100,200から製造した裏面照射型固体撮像素子は、従来に比べ白傷欠陥発生の抑制が期待できる。   Here, in the present invention, since the first cluster ions 16 and the second cluster ions 24 are irradiated, higher gettering ability can be obtained as compared with the case of injecting monomer ions. Therefore, the back-illuminated solid-state imaging device manufactured from the semiconductor epitaxial wafers 100 and 200 obtained by this manufacturing method can be expected to suppress the occurrence of white defect as compared with the conventional case.

なお、本明細書において「クラスターイオン」とは、原子または分子が複数集合して塊となったクラスターに正電荷または負電荷を与え、イオン化したものを意味する。クラスターは、複数(通常2〜2000個程度)の原子または分子が互いに結合した塊状の集団である。   In the present specification, the “cluster ion” means an ionized product in which a plurality of atoms or molecules are aggregated to give a cluster having a lump to give a positive charge or a negative charge. A cluster is a massive group in which a plurality (usually about 2 to 2000) of atoms or molecules are bonded to each other.

本発明者らは、クラスターイオンを照射することにより、高いゲッタリング能力が得られる作用を以下のように考えている。   The present inventors consider the action of obtaining high gettering ability by irradiating cluster ions as follows.

シリコンウェーハに、例えば炭素のモノマーイオンを注入する場合、図4(B)に示すように、モノマーイオンは、シリコンウェーハを構成するシリコン原子を弾き飛ばし、シリコンウェーハ中の所定深さ位置に注入される。注入深さは、注入イオンの構成元素の種類およびイオンの加速電圧に依存する。この場合、シリコンウェーハの深さ方向における炭素の濃度プロファイルは、比較的ブロードになり、注入された炭素の存在領域は概ね0.5〜1μm程度となる。複数種のイオンを同一エネルギーで同時照射した場合には、軽い元素ほど深く注入され、すなわち、それぞれの元素の質量に応じた異なる位置に注入されるため、注入元素の濃度プロファイルはよりブロードになる。   For example, when carbon monomer ions are implanted into a silicon wafer, as shown in FIG. 4B, the monomer ions blow off silicon atoms constituting the silicon wafer and are implanted at a predetermined depth in the silicon wafer. The The implantation depth depends on the type of constituent elements of the implanted ions and the acceleration voltage of the ions. In this case, the concentration profile of carbon in the depth direction of the silicon wafer is relatively broad, and the region where the implanted carbon is present is approximately 0.5 to 1 μm. When multiple types of ions are simultaneously irradiated with the same energy, lighter elements are implanted deeper, that is, implanted at different positions according to the mass of each element, so the concentration profile of the implanted elements becomes broader. .

一方、シリコンウェーハに、例えば炭素とホウ素からなるクラスターイオンを照射する場合、図4(A)に示すように、第1クラスターイオン16は、シリコンウェーハに照射されるとそのエネルギーで瞬間的に1350〜1400℃程度の高温状態となり、シリコンが融解する。その後、シリコンは急速に冷却され、シリコンウェーハ中の表面近傍に炭素およびホウ素が固溶する。なお、図4(A)では半導体ウェーハの表面10Aに照射する第1クラスターイオン16について図示したが、エピタキシャル層20に照射する第2クラスターイオン17の場合でも同様の現象が起きる。すなわち、本明細書における「改質層」とは、照射するイオンの構成元素が半導体ウェーハ表面またはエピタキシャル層の表面の結晶の格子間位置または置換位置に固溶した層を意味する。シリコンエピタキシャルウェーハの深さ方向における炭素およびホウ素の濃度プロファイルは、クラスターイオンの加速電圧およびクラスターサイズに依存するが、モノマーイオンの場合に比べてシャープになり、照射された炭素およびホウ素が局所的に存在する領域(すなわち、改質層)の厚みは、概ね500nm以下の領域(例えば50〜400nm程度)となる。なお、クラスターイオンの形態で照射された元素は、エピタキシャル層20の形成過程で多少の熱拡散は起こる。このため、エピタキシャル層20形成後の炭素およびホウ素の濃度プロファイルは、これらの元素が局所的に存在するピークの両側に、ブロードな拡散領域が形成される。しかし、改質層の厚みは大きく変化しない(後述の図5,6参照)。その結果、炭素およびホウ素の析出領域を局所的にかつ高濃度にして、第1および第2改質層18,26を形成することができる。また、第1改質層18はシリコンウェーハの表面近傍、すなわちエピタキシャル層20の直下に形成されるため、より近接ゲッタリングが可能となる。以上の結果、より高いゲッタリング能力を得ることができるものと考えられる。なお、クラスターイオンの形態であれば、複数種のイオンを同時に照射することができる。   On the other hand, when the silicon wafer is irradiated with cluster ions made of, for example, carbon and boron, as shown in FIG. 4A, the first cluster ions 16 are instantaneously 1350 with the energy when the silicon wafer is irradiated. It becomes a high temperature state of about ˜1400 ° C., and silicon melts. Thereafter, the silicon is rapidly cooled, and carbon and boron are dissolved in the vicinity of the surface in the silicon wafer. In FIG. 4A, the first cluster ions 16 irradiated to the surface 10A of the semiconductor wafer are illustrated, but the same phenomenon occurs even in the case of the second cluster ions 17 irradiated to the epitaxial layer 20. That is, the “modified layer” in this specification means a layer in which constituent elements of irradiated ions are solid-solved at crystal interstitial positions or substitution positions on the surface of a semiconductor wafer or the surface of an epitaxial layer. The concentration profile of carbon and boron in the depth direction of a silicon epitaxial wafer depends on the acceleration voltage and cluster size of cluster ions, but is sharper than that of monomer ions, and the irradiated carbon and boron are locally localized. The thickness of the existing region (that is, the modified layer) is approximately 500 nm or less (for example, about 50 to 400 nm). Note that the elements irradiated in the form of cluster ions undergo some thermal diffusion during the formation process of the epitaxial layer 20. For this reason, in the concentration profile of carbon and boron after the formation of the epitaxial layer 20, broad diffusion regions are formed on both sides of the peak where these elements exist locally. However, the thickness of the modified layer does not change greatly (see FIGS. 5 and 6 described later). As a result, the first and second modified layers 18 and 26 can be formed with the carbon and boron precipitation regions locally and at a high concentration. In addition, since the first modified layer 18 is formed in the vicinity of the surface of the silicon wafer, that is, directly below the epitaxial layer 20, closer gettering is possible. As a result, it is considered that higher gettering ability can be obtained. In addition, if it is a form of cluster ion, multiple types of ions can be irradiated simultaneously.

特に、第1改質層18では、Ni,Cuなどの拡散の速い重金属を効果的にゲッタリングする一方、第2改質層26では、それに加えて、Ti,Wなどの拡散の遅い重金属をもゲッタリングすることが期待できる。   In particular, the first modified layer 18 effectively getters heavy metals such as Ni and Cu, while the second modified layer 26 additionally uses slow metals such as Ti and W. Can also be expected to gettering.

クラスターイオンは結合様式によって多種のクラスターが存在し、例えば以下の文献に記載されるような公知の方法で生成することができる。ガスクラスタービームの生成法として、(1)特開平9−41138号公報、(2)特開平4−354865号公報、イオンビームの生成法として、(1)荷電粒子ビーム工学:石川 順三:ISBN978-4-339-00734-3 :コロナ社、(2)電子・イオンビーム工学:電気学会:ISBN4-88686-217-9 :オーム社、(3)クラスターイオンビーム基礎と応用:ISBN4-526-05765-7:日刊工業新聞社。また、一般的に、正電荷のクラスターイオンの発生にはニールセン型イオン源あるいはカウフマン型イオン源が用いられ、負電荷のクラスターイオンの発生には体積生成法を用いた大電流負イオン源が用いられる。   The cluster ion has various clusters depending on the binding mode, and can be generated by a known method as described in, for example, the following documents. As a method for generating a gas cluster beam, (1) JP-A-9-41138, (2) JP-A-4-354865, and as an ion beam generating method, (1) charged particle beam engineering: Junzo Ishikawa: ISBN978 -4-339-00734-3: Corona, (2) Electron and ion beam engineering: The Institute of Electrical Engineers of Japan: ISBN4-88686-217-9: Ohm, (3) Cluster ion beam basics and applications: ISBN4-526-05765 -7: Nikkan Kogyo Shimbun. In general, a Nielsen ion source or a Kaufman ion source is used to generate positively charged cluster ions, and a large current negative ion source using a volume generation method is used to generate negatively charged cluster ions. It is done.

以下で、第1クラスターイオン16および第2クラスターイオン24の照射条件について説明する。なお、以下に説明する照射元素、クラスターサイズ、加速電圧、ドーズ量などの照射条件に関して、第1クラスターイオン16の照射条件と第2クラスターイオン24の照射条件とは同じであっても異なっていてもよい。   Hereinafter, the irradiation conditions of the first cluster ions 16 and the second cluster ions 24 will be described. In addition, regarding irradiation conditions such as an irradiation element, cluster size, acceleration voltage, and dose described below, the irradiation conditions of the first cluster ions 16 and the irradiation conditions of the second cluster ions 24 are the same or different. Also good.

照射する元素の種類は特に限定されず、炭素、ホウ素、リン、砒素などを挙げることができる。しかし、より高いゲッタリング能力を得る観点から、第1および/または第2クラスターイオンが、構成元素として炭素を含むことが好ましい。格子位置の炭素原子は共有結合半径がシリコン単結晶と比較して小さいため、シリコン結晶格子の収縮場が形成されるため、格子間の不純物を引き付けるゲッタリング能力が高い。   The type of element to be irradiated is not particularly limited, and examples thereof include carbon, boron, phosphorus, and arsenic. However, from the viewpoint of obtaining higher gettering ability, the first and / or second cluster ions preferably include carbon as a constituent element. Since the carbon atom at the lattice position has a smaller covalent bond radius than that of the silicon single crystal, a contraction field of the silicon crystal lattice is formed, so that the gettering ability to attract impurities between the lattices is high.

また、照射元素としては炭素を含む2種以上の元素がより好ましい。特に、炭素に加えて、ホウ素、リン、砒素およびアンチモンからなる群より選択された1または2以上のドーパント元素を照射することが好ましい。固溶する元素の種類により効率的にゲッタリング可能な金属の種類が異なるため、2種以上の元素を固溶させることにより、より幅広い金属汚染に対応できるからである。例えば、炭素の場合、ニッケルを効率的にゲッタリングすることができ、ホウ素の場合、銅、鉄を効率的にゲッタリングすることができる。   Moreover, as an irradiation element, 2 or more types of elements containing carbon are more preferable. In particular, it is preferable to irradiate one or more dopant elements selected from the group consisting of boron, phosphorus, arsenic and antimony in addition to carbon. This is because the types of metals that can be efficiently gettered differ depending on the types of elements to be dissolved, so that a wider range of metal contamination can be dealt with by dissolving two or more elements in solid solutions. For example, in the case of carbon, nickel can be efficiently gettered, and in the case of boron, copper and iron can be efficiently gettered.

イオン化させる化合物も特に限定されないが、イオン化が可能な炭素源化合物としては、エタン、メタン、二酸化炭素(CO)などを用いることができ、イオン化が可能なホウ素源化合物としては、ジボラン、デカボラン(B1014)などを用いることができる。例えば、ジベンジルとデカボランを混合したガスを材料ガスとした場合、炭素、ホウ素および水素が集合した水素化合物クラスターを生成することができる。また、シクロヘキサン(C12)を材料ガスとすれば、炭素および水素からなるクラスターイオンを生成することができる。炭素源化合物としては特に、ピレン(C1610)、ジベンジル(C1414)などより生成したクラスターC(3≦n≦16,3≦m≦10)を用いることが好ましい。小サイズのクラスターイオンビームを制御し易いためである。 A compound to be ionized is not particularly limited, and ethane, methane, carbon dioxide (CO 2 ), or the like can be used as a carbon source compound that can be ionized, and diborane, decaborane ( B 10 H 14 ) or the like can be used. For example, when a gas obtained by mixing dibenzyl and decaborane is used as a material gas, a hydrogen compound cluster in which carbon, boron and hydrogen are aggregated can be generated. If cyclohexane (C 6 H 12 ) is used as a material gas, cluster ions composed of carbon and hydrogen can be generated. As the carbon source compound, it is particularly preferable to use a cluster C n H m (3 ≦ n ≦ 16, 3 ≦ m ≦ 10) formed from pyrene (C 16 H 10 ), dibenzyl (C 14 H 14 ) or the like. This is because it is easy to control a small-sized cluster ion beam.

イオン化させる化合物としては、炭素および上記ドーパント元素の両方を含む化合物とすることも好ましい。このような化合物をクラスターイオンとして照射すれば、1回の照射で炭素およびドーパント元素の両方を固溶させることができるからである。   As the compound to be ionized, a compound containing both carbon and the above dopant element is also preferable. This is because if such a compound is irradiated as cluster ions, both carbon and the dopant element can be dissolved in a single irradiation.

次に、第1および/または第2クラスターイオンの加速電圧およびクラスターサイズを制御することにより、第1改質層18および第2改質層26における構成元素の深さ方向の濃度プロファイルのピークの位置を制御することができる。本明細書において「クラスターサイズ」とは、1つのクラスターを構成する原子または分子の個数を意味する。   Next, by controlling the acceleration voltage and the cluster size of the first and / or second cluster ions, the concentration profile peaks in the depth direction of the constituent elements in the first modified layer 18 and the second modified layer 26 are controlled. The position can be controlled. In this specification, “cluster size” means the number of atoms or molecules constituting one cluster.

本実施形態の第1工程では、より高いゲッタリング能力を得る観点から、半導体ウェーハ10の表面10Aからの深さが150nm以下の範囲内に、第1改質層18における構成元素の深さ方向の濃度プロファイルのピークが位置するように、第1クラスターイオン16を照射し、デバイス除外領域20Aにおいては、エピタキシャル層20の表面20Aからの深さが150nm以下の範囲内に、第2改質層26における構成元素の深さ方向の濃度プロファイルのピークが位置するように、第2クラスターイオン24を照射する。なお、本明細書において、「構成元素の深さ方向の濃度プロファイル」は、構成元素が2種以上の元素を含む場合は、合計ではなく、それぞれ単独の元素についてのプロファイルを意味するものとする。   In the first step of the present embodiment, the depth direction of the constituent elements in the first modified layer 18 is within the range of 150 nm or less from the surface 10A of the semiconductor wafer 10 from the viewpoint of obtaining higher gettering capability. The first cluster ions 16 are irradiated so that the peak of the concentration profile of the second modified layer is within the range of 150 nm or less from the surface 20A of the epitaxial layer 20 in the device exclusion region 20A. The second cluster ions 24 are irradiated so that the peak of the concentration profile of the constituent elements in the depth direction at 26 is located. In this specification, the “concentration profile in the depth direction of the constituent element” means not a total but a profile of each single element when the constituent element includes two or more elements. .

ピーク位置を当該深さの範囲に設定するために必要な条件として、第1および/第2クラスターイオンとしてC(3≦n≦16,3≦m≦10)を用いる場合、炭素1原子あたりの加速電圧は、0keV/atom超え50keV/atom以下とし、好ましくは、40keV/atom以下とする。また、クラスターサイズは2〜100個、好ましくは60個以下、より好ましくは50個以下とする。 When using C n H m (3 ≦ n ≦ 16, 3 ≦ m ≦ 10) as the first and / or second cluster ions as a condition necessary for setting the peak position within the depth range, carbon 1 The acceleration voltage per atom is more than 0 keV / atom and 50 keV / atom or less, preferably 40 keV / atom or less. The cluster size is 2 to 100, preferably 60 or less, more preferably 50 or less.

なお、加速電圧の調整には、(1)静電加速、(2)高周波加速の2方法が一般的に用いられる。前者の方法としては、複数の電極を等間隔に並べ、それらの間に等しい電圧を印加して、軸方向に等加速電界を作る方法がある。後者の方法としては、イオンを直線状に走らせながら高周波を用いて加速する線形ライナック法がある。また、クラスターサイズの調整は、ノズルから噴出されるガスのガス圧力および真空容器の圧力、イオン化する際のフィラメントへ印加する電圧などを調整することにより行うことができる。なお、クラスターサイズは、四重極高周波電界による質量分析またはタイムオブフライト質量分析によりクラスター個数分布を求め、クラスター個数の平均値をとることにより求めることができる。   For adjusting the acceleration voltage, two methods of (1) electrostatic acceleration and (2) high frequency acceleration are generally used. As the former method, there is a method in which a plurality of electrodes are arranged at equal intervals and an equal voltage is applied between them to create an equal acceleration electric field in the axial direction. As the latter method, there is a linear linac method in which ions are accelerated using a high frequency while running linearly. The cluster size can be adjusted by adjusting the gas pressure of the gas ejected from the nozzle, the pressure of the vacuum vessel, the voltage applied to the filament during ionization, and the like. The cluster size can be obtained by obtaining a cluster number distribution by mass spectrometry using a quadrupole high-frequency electric field or time-of-flight mass spectrometry and taking an average value of the number of clusters.

また、クラスターイオンのドーズ量は、イオン照射時間を制御することにより調整することができる。本実施形態では、第1クラスターイオン16の炭素のドーズ量は1×1013〜1×1016atoms/cmとし、好ましくは5×1015atoms/cm以下とする。1×1013atoms/cm未満の場合、ゲッタリング能力を十分に得ることができない可能性があり、1×1016atoms/cm超えの場合、エピタキシャル層20の表面に大きなダメージを与えるおそれがあるからである。また、第2クラスターイオン24の炭素のドーズ量は1×1013〜1×1016atoms/cmとするが、より高いゲッタリング能力を得る観点から、1×1014atoms/cm以上とすることが好ましい。 Moreover, the dose amount of cluster ions can be adjusted by controlling the ion irradiation time. In this embodiment, the carbon dose of the first cluster ions 16 is 1 × 10 13 to 1 × 10 16 atoms / cm 2 , preferably 5 × 10 15 atoms / cm 2 or less. If it is less than 1 × 10 13 atoms / cm 2 , the gettering ability may not be sufficiently obtained. If it exceeds 1 × 10 16 atoms / cm 2 , the surface of the epitaxial layer 20 may be seriously damaged. Because there is. In addition, the carbon dose of the second cluster ions 24 is 1 × 10 13 to 1 × 10 16 atoms / cm 2 , but from the viewpoint of obtaining higher gettering ability, it is 1 × 10 14 atoms / cm 2 or more. It is preferable to do.

本実施形態では、デバイス除外領域20Aの全体に第2クラスターイオン24を照射する例を図示したが、本発明はこれに限定されず、デバイス除外領域20Aの一部に第2クラスターイオン24を照射してもよいことは勿論である。   In the present embodiment, an example in which the second cluster ions 24 are irradiated to the entire device exclusion region 20A is illustrated, but the present invention is not limited to this, and the second cluster ions 24 are irradiated to a part of the device exclusion region 20A. Of course, you may do.

なお、図3に示す第2実施形態では、第1クラスターイオンの照射をバルク半導体ウェーハ12ではなく第1エピタキシャル層14に行うことも特徴の1つである。バルク半導体ウェーハはエピタキシャル層に比べて酸素濃度が2桁程度高い。そのため、バルク半導体ウェーハ中に形成された改質層は、エピタキシャル層に形成された改質層よりも多くの酸素が拡散され、多くの酸素を捕獲する。捕獲された酸素はデバイス工程中に捕獲サイトから再放出され、デバイスの活性領域に拡散し、点欠陥を形成するため、デバイスの電気特性に悪影響を与える。したがって、固溶酸素濃度が低いエピタキシャル層にイオン注入し、酸素の拡散の影響をほとんど無視できるエピタキシャル層にゲッタリング層を形成することがデバイス工程において重要な設計条件となる。   Note that the second embodiment shown in FIG. 3 is characterized in that the first cluster ions are irradiated not on the bulk semiconductor wafer 12 but on the first epitaxial layer 14. A bulk semiconductor wafer has an oxygen concentration about two orders of magnitude higher than that of an epitaxial layer. Therefore, in the modified layer formed in the bulk semiconductor wafer, more oxygen is diffused than the modified layer formed in the epitaxial layer, and much oxygen is captured. The trapped oxygen is re-emitted from the capture site during the device process and diffuses into the active region of the device, forming point defects, thus adversely affecting the electrical properties of the device. Therefore, it is an important design condition in the device process to implant ions into an epitaxial layer having a low concentration of dissolved oxygen and to form a gettering layer in the epitaxial layer where the influence of oxygen diffusion can be almost ignored.

ここで、モノマーイオンは一般的に150〜2000keV程度の加速電圧で注入するが、各イオンがそのエネルギーをもってシリコン原子と衝突するため、モノマーイオンが注入されたシリコンウェーハ表面部の結晶性が乱れ、その後にウェーハ表面上に成長させるエピタキシャル層の結晶性を乱す。一方、クラスターイオンは一般的に10〜100keV/Cluster程度の加速電圧で照射するが、クラスターは複数の原子または分子の集合体であるため、1原子または1分子あたりのエネルギーを小さくして打ち込むことができ、半導体ウェーハの結晶へ与えるダメージは小さい。そのため、一実施形態では、上記第1工程の後、半導体ウェーハに対して結晶性回復のための熱処理を行うことなく、半導体ウェーハをエピタキシャル成長装置に搬送して上記第2工程を行うことができ、高いゲッタリング能力を有する半導体エピタキシャルウェーハ100,200を効率的に製造することができる。すなわち、RTA(Rapid Thermal Annealing)やRTO(Rapid Thermal Oxidation)などの、エピタキシャル装置とは別個の急速昇降温熱処理装置などを用いて回復熱処理を行う必要がない。   Here, the monomer ions are generally implanted at an acceleration voltage of about 150 to 2000 keV. However, since each ion collides with a silicon atom with its energy, the crystallinity of the surface portion of the silicon wafer into which the monomer ions are implanted is disturbed. Thereafter, the crystallinity of the epitaxial layer grown on the wafer surface is disturbed. On the other hand, cluster ions are generally irradiated with an acceleration voltage of about 10 to 100 keV / Cluster. However, since a cluster is an aggregate of a plurality of atoms or molecules, it must be implanted with a small energy per atom or molecule. Damage to the crystal of the semiconductor wafer is small. Therefore, in one embodiment, after the first step, the semiconductor wafer can be transferred to an epitaxial growth apparatus and the second step can be performed without performing a heat treatment for crystallinity recovery on the semiconductor wafer. Semiconductor epitaxial wafers 100 and 200 having high gettering capability can be efficiently manufactured. In other words, it is not necessary to perform the recovery heat treatment using a rapid heating / cooling heat treatment device such as RTA (Rapid Thermal Annealing) or RTO (Rapid Thermal Oxidation) that is separate from the epitaxial device.

それは、以下に述べるエピタキシャル層20を形成するためのエピタキシャル装置内で、エピタキシャル成長に先立ち行われる水素ベーク処理によって、半導体ウェーハ10の結晶性を十分回復させることができるからである。水素ベーク処理の一般的な条件は、エピタキシャル成長装置内を水素雰囲気とし、600℃以上900℃以下の炉内温度で半導体ウェーハ10を炉内に投入し、1℃/秒以上15℃/秒以下の昇温レートで1100℃以上1200℃以下の温度範囲にまで昇温させ、その温度で30秒以上1分以下の間保持するものである。この水素ベーク処理は、本来はエピタキシャル層成長前の洗浄処理によりウェーハ表面に形成された自然酸化膜を除去するためのものであるが、上記条件の水素ベークにより半導体ウェーハ10の結晶性を十分回復させることができる。   This is because the crystallinity of the semiconductor wafer 10 can be sufficiently recovered by a hydrogen baking process prior to epitaxial growth in an epitaxial apparatus for forming the epitaxial layer 20 described below. The general conditions for the hydrogen baking process are that the inside of the epitaxial growth apparatus is in a hydrogen atmosphere, the semiconductor wafer 10 is placed in the furnace at a furnace temperature of 600 ° C. or higher and 900 ° C. or lower, and 1 ° C./second or higher and 15 ° C./second or lower. The temperature is raised to a temperature range of 1100 ° C. or more and 1200 ° C. or less at a temperature raising rate, and the temperature is maintained for 30 seconds or more and 1 minute or less. This hydrogen baking process is originally intended to remove the natural oxide film formed on the wafer surface by the cleaning process before the epitaxial layer growth. However, the crystallinity of the semiconductor wafer 10 is sufficiently recovered by the hydrogen baking under the above conditions. Can be made.

もちろん第1工程の後、第2工程の前に、エピタキシャル装置とは別個の熱処理装置を用いて回復熱処理を行ってもよい。この回復熱処理は、900℃以上1200℃以下で10秒以上1時間以下の条件とすることが好ましい。この回復熱処理は、例えば、半導体ウェーハ10をエピタキシャル成長装置内に搬送する前に、RTAやRTOなどの急速昇降温熱処理装置や、バッチ式熱処理装置(縦型熱処理装置、横型熱処理装置)を用いて行うことができる。   Of course, after the first step and before the second step, the recovery heat treatment may be performed using a heat treatment device separate from the epitaxial device. This recovery heat treatment is preferably performed under conditions of 900 ° C. or more and 1200 ° C. or less and 10 seconds or more and 1 hour or less. This recovery heat treatment is performed using, for example, a rapid heating / cooling heat treatment apparatus such as RTA or RTO, or a batch heat treatment apparatus (vertical heat treatment apparatus, horizontal heat treatment apparatus) before the semiconductor wafer 10 is transferred into the epitaxial growth apparatus. be able to.

改質層18上に形成する第2エピタキシャル層20としては、シリコンエピタキシャル層が挙げられ、一般的な条件により形成することができる。例えば、水素をキャリアガスとして、ジクロロシラン、トリクロロシランなどのソースガスをチャンバー内に導入し、使用するソースガスによっても成長温度は異なるが、概ね1000〜1200℃の範囲の温度でCVD法により半導体ウェーハ10上にエピタキシャル成長させることができる。エピタキシャル層20は、厚さが1〜15μmの範囲内とすることが好ましい。1μm未満の場合、半導体ウェーハ10からのドーパントの外方拡散により第2エピタキシャル層20の抵抗率が変化してしまう可能性があり、また、15μm超えの場合、固体撮像素子の分光感度特性に影響が生じるおそれがあるからである。   The second epitaxial layer 20 formed on the modified layer 18 includes a silicon epitaxial layer, and can be formed under general conditions. For example, a source gas such as dichlorosilane or trichlorosilane is introduced into the chamber using hydrogen as a carrier gas, and the growth temperature varies depending on the source gas used, but the semiconductor is formed by CVD at a temperature in the range of about 1000 to 1200 ° C. It can be epitaxially grown on the wafer 10. The epitaxial layer 20 preferably has a thickness in the range of 1 to 15 μm. If the thickness is less than 1 μm, the resistivity of the second epitaxial layer 20 may change due to the out-diffusion of the dopant from the semiconductor wafer 10, and if it exceeds 15 μm, the spectral sensitivity characteristics of the solid-state imaging device are affected. This is because there is a risk of occurrence.

(半導体エピタキシャルウェーハ)
次に、上記製造方法により得られる半導体エピタキシャルウェーハ100,200について説明する。第1実施形態による半導体エピタキシャルウェーハ100および第2実施形態による半導体エピタキシャルウェーハ200は、図2(D)および図3(E)に示すように、半導体ウェーハ10と、この半導体ウェーハ10の表面に形成され、半導体ウェーハ10中に所定元素が固溶してなる第1改質層18と、この第1改質層18上のエピタキシャル層20と、このエピタキシャル層20の表面の一部(本実施形態ではデバイス除外領域20A)に形成された、エピタキシャル層20中に所定元素が固溶してなる第2改質層26と、を有する。そして、いずれにおいても第1改質層18および第2改質層26における所定元素の深さ方向の濃度プロファイルの半値幅WおよびWがともに100nm以下であることを特徴とする。
(Semiconductor epitaxial wafer)
Next, semiconductor epitaxial wafers 100 and 200 obtained by the above manufacturing method will be described. The semiconductor epitaxial wafer 100 according to the first embodiment and the semiconductor epitaxial wafer 200 according to the second embodiment are formed on the surface of the semiconductor wafer 10 and the semiconductor wafer 10 as shown in FIGS. 2 (D) and 3 (E). The first modified layer 18 in which a predetermined element is dissolved in the semiconductor wafer 10, the epitaxial layer 20 on the first modified layer 18, and a part of the surface of the epitaxial layer 20 (this embodiment) Then, the second modified layer 26 formed by dissolving a predetermined element in the epitaxial layer 20 is formed in the device exclusion region 20A). Then, characterized in that the half-value width W A and W B concentration profile in the depth direction of the predetermined element is both 100nm or less in the first reformed layer 18 and the second reformed layer 26 in any way.

すなわち、本発明の製造方法によれば、モノマーイオン注入に比べて、クラスターイオンを構成する元素の析出領域を局所的かつ高濃度にすることができるため、第1改質層における半値幅Wおよび第2改質層における半値幅Wをともに100nm以下とすることが可能となった。下限としては10nmと設定することができる。なお、本明細書における「深さ方向の濃度プロファイル」は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)にて測定した深さ方向の濃度分布を意味する。また、「第1改質層における濃度プロファイルの半値幅」は、測定精度を考慮して、エピタキシャル層の厚さが1μm超の場合は、エピタキシャル層を1μmに薄膜化した状態で、SIMSにて濃度プロファイルを測定したときの半値幅とする。 That is, according to the manufacturing method of the present invention, as compared to the monomer ion implantation, since the deposition area of the elements constituting the cluster ions can be localized with high concentration, the half width W A of the first reforming layer and it became possible to both the 100nm or less half width W B of the second modified layer. The lower limit can be set to 10 nm. Note that the “concentration profile in the depth direction” in this specification means a concentration distribution in the depth direction measured by secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry). In addition, the “half-value width of the concentration profile in the first modified layer” is determined by SIMS in a state where the epitaxial layer is thinned to 1 μm when the thickness of the epitaxial layer is more than 1 μm in consideration of measurement accuracy. The half width when the density profile is measured.

所定元素としては、半導体ウェーハの主材料(シリコンウェーハの場合、シリコン)以外の元素であれば特に限定されないが、炭素または炭素を含む2種以上の元素とすることが好ましいのは既述のとおりである。   The predetermined element is not particularly limited as long as it is an element other than the main material of the semiconductor wafer (silicon in the case of a silicon wafer), but it is preferable to use carbon or two or more elements containing carbon as described above. It is.

より高いゲッタリング能力を得る観点から、半導体エピタキシャルウェーハ100,200のいずれも、半導体ウェーハ10の表面10Aからの深さが150nm以下の範囲内に、第1改質層18における濃度プロファイルのピークが位置し、エピタキシャル層20の表面20Aからの深さが150nm以下の範囲内に、第2改質層26における濃度プロファイルのピークが位置することが好ましい。また、第1改質層18および/または第2改質層26における濃度プロファイルのピーク濃度が、1×1015atoms/cm以上であることが好ましく、1×1017〜1×1022atoms/cmの範囲内がより好ましく、1×1019〜1×1021atoms/cmの範囲内がさらに好ましい。 From the viewpoint of obtaining higher gettering capability, the peak of the concentration profile in the first modified layer 18 is within the range where the depth from the surface 10A of the semiconductor wafer 10 is 150 nm or less in both of the semiconductor epitaxial wafers 100 and 200. It is preferable that the peak of the concentration profile in the second modified layer 26 is located within a range where the depth from the surface 20A of the epitaxial layer 20 is 150 nm or less. Further, the peak concentration of the concentration profile in the first modified layer 18 and / or the second modified layer 26 is preferably 1 × 10 15 atoms / cm 3 or more, and preferably 1 × 10 17 to 1 × 10 22 atoms. / Cm 3 is more preferable, and 1 × 10 19 to 1 × 10 21 atoms / cm 3 is more preferable.

また、第1改質層18および第2改質層26の深さ方向厚みは、概ね30〜400nmの範囲内とすることができる。   In addition, the thickness in the depth direction of the first modified layer 18 and the second modified layer 26 can be approximately in the range of 30 to 400 nm.

本実施形態の半導体エピタキシャルウェーハ100,200によれば、従来に比べ高いゲッタリング能力を発揮することで、金属汚染をより抑制することが可能である。   According to the semiconductor epitaxial wafers 100 and 200 of the present embodiment, metal contamination can be further suppressed by exhibiting higher gettering capability than the conventional one.

(固体撮像素子の製造方法)
本発明の実施形態による固体撮像素子の製造方法は、上記の製造方法で製造されたエピタキシャルウェーハまたは上記のエピタキシャルウェーハ、すなわち半導体エピタキシャルウェーハ100,200の表面に位置するエピタキシャル層20に、固体撮像素子を形成することを特徴とする。この製造方法により
得られる固体撮像素子は、従来に比べ白傷欠陥の発生を十分に抑制することができる。
(Method for manufacturing solid-state imaging device)
The solid-state imaging device manufacturing method according to the embodiment of the present invention includes a solid-state imaging device on the epitaxial wafer manufactured by the above-described manufacturing method or the epitaxial layer 20 positioned on the surface of the above-described epitaxial wafer, that is, the semiconductor epitaxial wafer 100 or 200. It is characterized by forming. The solid-state imaging device obtained by this manufacturing method can sufficiently suppress the occurrence of white defect as compared with the conventional case.

(実施例1)
CZ単結晶シリコンインゴットから得たn型シリコンウェーハ(直径:300mm、厚さ:725μm、ドーパント:リン、ドーパント濃度:5.0×1014atoms/cm)を用意した。次に、クラスターイオン発生装置(日新イオン機器社製、型番:CLARIS)を用いて、第1クラスターイオンとして、ジベンジル(C1414)よりCクラスターを生成して、ドーズ量9.0×1013Clusters/cm(炭素のドーズ量4.5×1014atoms/cm)、炭素1原子あたりの加速電圧14.8keV/atomの条件で、シリコンウェーハの表面に照射し、第1改質層を形成した。その後、シリコンウェーハを枚葉式エピタキシャル成長装置(アプライドマテリアルズ社製)内に搬送し、装置内で1120℃の温度で30秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガスとして1150℃でCVD法により、シリコンウェーハの第1改質層上にシリコンエピタキシャル層(厚さ:8μm、ドーパント:リン、ドーパント濃度:1.5×1014atoms/cm)をエピタキシャル成長させた。次に、フォトレジスト膜を成膜し、図2(A)の表面図に示す配置となるように、エピタキシャル層上にマスクを設置した。このときのエピタキシャル層の露出部は、仮想的にデバイス除外領域として設定した領域である。そして、第1クラスターイオンと同じ照射条件にて、第2クラスターイオンをエピタキシャル層の露出部に照射し、第2改質層を形成した。最後に、剥離液を用いてマスクを除去して、本発明に従うシリコンエピタキシャルウェーハを得た。
Example 1
An n-type silicon wafer (diameter: 300 mm, thickness: 725 μm, dopant: phosphorus, dopant concentration: 5.0 × 10 14 atoms / cm 3 ) obtained from a CZ single crystal silicon ingot was prepared. Next, a C 5 H 5 cluster is generated from dibenzyl (C 14 H 14 ) as the first cluster ion using a cluster ion generator (manufactured by Nissin Ion Equipment Co., Ltd., model number: CLARIS), and the dose is 9 The surface of the silicon wafer was irradiated under the conditions of 0.0 × 10 13 Clusters / cm 2 (carbon dose amount 4.5 × 10 14 atoms / cm 2 ) and acceleration voltage per carbon atom of 14.8 keV / atom, A first modified layer was formed. After that, the silicon wafer is transferred into a single wafer epitaxial growth apparatus (Applied Materials Co., Ltd.), subjected to a hydrogen baking process at a temperature of 1120 ° C. for 30 seconds, and then hydrogen as a carrier gas and trichlorosilane as a source. A silicon epitaxial layer (thickness: 8 μm, dopant: phosphorus, dopant concentration: 1.5 × 10 14 atoms / cm 3 ) was epitaxially grown on the first modified layer of the silicon wafer by CVD at 1150 ° C. as a gas. . Next, a photoresist film was formed, and a mask was placed over the epitaxial layer so as to have the arrangement shown in the surface view of FIG. The exposed portion of the epitaxial layer at this time is a region virtually set as a device exclusion region. And the 2nd cluster ion was irradiated to the exposed part of the epitaxial layer on the same irradiation conditions as 1st cluster ion, and the 2nd modified layer was formed. Finally, the mask was removed using a stripping solution to obtain a silicon epitaxial wafer according to the present invention.

(実施例2)
第1,第2クラスターイオンのドーズ量を6.0×1013Clusters/cm(炭素のドーズ量3.0×1014atoms/cm)とした以外は、実施例1と同様にして本発明に従うシリコンエピタキシャルウェーハを製造した。
(Example 2)
Except that the dose amount of the first and second cluster ions was 6.0 × 10 13 Clusters / cm 2 (carbon dose amount 3.0 × 10 14 atoms / cm 2 ), the same procedure as in Example 1 was performed. A silicon epitaxial wafer according to the invention was manufactured.

(実施例3)
第1,第2クラスターイオンの材料ガスをシクロヘキサン(C12)に変更してクラスターをCに調整した以外は、実施例1と同様にして本発明に従うシリコンエピタキシャルウェーハを製造した。
(Example 3)
A silicon epitaxial wafer according to the present invention was manufactured in the same manner as in Example 1 except that the material gas of the first and second cluster ions was changed to cyclohexane (C 6 H 12 ) to adjust the cluster to C 3 H 3 . .

(実施例4)
第1,第2クラスターイオンのドーズ量を6.0×1013Clusters/cm(炭素のドーズ量3.0×1014atoms/cm)とした以外は、実施例3と同様にして本発明に従うシリコンエピタキシャルウェーハを製造した。
Example 4
The same procedure as in Example 3 was performed except that the dose amount of the first and second cluster ions was 6.0 × 10 13 Clusters / cm 2 (carbon dose amount 3.0 × 10 14 atoms / cm 2 ). A silicon epitaxial wafer according to the invention was manufactured.

(比較例1)
第1,第2クラスターイオンの照射に替えて、COを材料ガスとして、炭素のモノマーイオンを生成し、ドーズ量9.0×1013atoms/cm、加速電圧300keV/atomの条件で、シリコンウェーハの表面およびエピタキシャル層の露出部に注入したこと以外は、実施例1と同様にして、比較例のシリコンエピタキシャルウェーハを作製した。
(Comparative Example 1)
In place of irradiation with the first and second cluster ions, carbon monomer ions are generated using CO 2 as a material gas. Under the conditions of a dose amount of 9.0 × 10 13 atoms / cm 2 and an acceleration voltage of 300 keV / atom, A silicon epitaxial wafer of a comparative example was produced in the same manner as in Example 1 except that it was injected into the surface of the silicon wafer and the exposed portion of the epitaxial layer.

(比較例2)
炭素のモノマーイオンのドーズ量を6.0×1013atom/cmとした以外は、比較例1と同様にして比較例にかかるシリコンエピタキシャルウェーハを製造した。
(Comparative Example 2)
A silicon epitaxial wafer according to a comparative example was manufactured in the same manner as in the comparative example 1 except that the dose amount of carbon monomer ions was set to 6.0 × 10 13 atoms / cm 2 .

<評価方法および評価結果>
上記実施例および比較例で作製した各サンプルについて評価を行った。評価方法を以下に示す。
<Evaluation method and evaluation results>
Each sample produced in the above Examples and Comparative Examples was evaluated. The evaluation method is shown below.

(1)SIMS測定
作製した各サンプルについて、デバイス除外領域の位置でSIMS測定を行った。代表例として、実施例1の炭素濃度プロファイルを図5に、比較例1の炭素濃度プロファイルを図7に示す。なお、横軸の深さはエピタキシャル層の表面をゼロとしている。ここで得られた第2改質層に相当する炭素濃度プロファイルの半値幅、ピーク位置(エピタキシャル層表面からのピーク深さ)、およびピーク濃度を表1に示す。さらに、作製した各サンプルについて、エピタキシャル層を1μmまで薄膜化した後にSIMS測定を行った。このとき得られた第1改質層に相当する炭素濃度プロファイルの半値幅、ピーク位置(エピタキシャル層を除いたシリコンウェーハ表面からのピーク深さ)、およびピーク濃度を表1に示す。なお、実施例1については、デバイス形成領域の位置でもSIMS測定を行ったので、その炭素濃度プロファイルを図6に示す。
(1) SIMS measurement About each produced sample, the SIMS measurement was performed in the position of a device exclusion area | region. As a representative example, the carbon concentration profile of Example 1 is shown in FIG. 5, and the carbon concentration profile of Comparative Example 1 is shown in FIG. The depth of the horizontal axis is zero on the surface of the epitaxial layer. Table 1 shows the half-value width, peak position (peak depth from the surface of the epitaxial layer), and peak concentration of the carbon concentration profile corresponding to the second modified layer obtained here. Furthermore, about each produced sample, after thinning the epitaxial layer to 1 micrometer, SIMS measurement was performed. Table 1 shows the half-value width, peak position (peak depth from the silicon wafer surface excluding the epitaxial layer), and peak concentration corresponding to the first modified layer obtained at this time. In addition, about Example 1, since the SIMS measurement was performed also in the position of a device formation area, the carbon concentration profile is shown in FIG.

(2)ゲッタリング能力評価
作製した各サンプルのエピタキシャル層表面を、Ni汚染液(1.0×1013/cm)でスピンコート汚染法を用いて故意に汚染し、引き続き900℃、30分の熱処理を施した。その後、SIMS測定を行った。Niの捕獲量(SIMSプロファイルの積分値)を以下のように分類して、評価基準とした。評価結果を表1に示す。
◎:1.0×1012atoms/cm以上
○:7.5×1011atoms/cm以上1.0×1012atoms/cm未満
△:7.5×1011atoms/cm未満
(2) Evaluation of gettering ability The surface of the epitaxial layer of each prepared sample was intentionally contaminated with Ni contamination liquid (1.0 × 10 13 / cm 2 ) using a spin coat contamination method, and subsequently 900 ° C. for 30 minutes. The heat treatment was performed. Thereafter, SIMS measurement was performed. Ni capture amounts (integrated values of SIMS profiles) were classified as follows and used as evaluation criteria. The evaluation results are shown in Table 1.
A: 1.0 × 10 12 atoms / cm 2 or more ○: 7.5 × 10 11 atoms / cm 2 or more and less than 1.0 × 10 12 atoms / cm 2 Δ: less than 7.5 × 10 11 atoms / cm 2

Figure 2017183736
Figure 2017183736

<評価結果の考察>
まず、実施例1において、デバイス形成領域では、図6に示すように、エピタキシャル層直下の第1改質層に相当するピークのみが検出されたが、デバイス除外領域では、図5に示すように、第1改質層に相当するピークに加え、エピタキシャル層頂面の第2改質層に相当するピークも検出された。そして、実施例1の図5と比較例1の図7とを比較すると、クラスターイオン照射により、モノマーイオン注入の場合よりも、局所的かつ高濃度に炭素が固溶した第1,第2改質層が形成できたことがわかる。
<Consideration of evaluation results>
First, in Example 1, only the peak corresponding to the first modified layer immediately below the epitaxial layer was detected in the device formation region as shown in FIG. 6, but in the device exclusion region, as shown in FIG. In addition to the peak corresponding to the first modified layer, a peak corresponding to the second modified layer on the top surface of the epitaxial layer was also detected. Then, comparing FIG. 5 of Example 1 and FIG. 7 of Comparative Example 1, the first and second modified carbons were dissolved in a local and higher concentration by cluster ion irradiation than in the case of monomer ion implantation. It can be seen that the quality layer was formed.

そして、表1のSIMS測定結果から明らかなように、実施例1〜4では、第1改質層および第2改質層における炭素濃度プロファイルの半値幅がともに100nm以下となっており、この局所的かつ高濃度に炭素が固溶した第1,第2改質層に起因して、比較例1,2よりも高いゲッタリング能力を得ることができた。   As is clear from the SIMS measurement results in Table 1, in Examples 1 to 4, the half-value widths of the carbon concentration profiles in the first modified layer and the second modified layer are both 100 nm or less. Due to the first and second modified layers in which carbon was dissolved in an appropriate and high concentration, a higher gettering ability than Comparative Examples 1 and 2 could be obtained.

本発明によれば、より高いゲッタリング能力を発揮することで金属汚染を抑制することが可能な半導体エピタキシャルウェーハおよびその製造方法、並びに、この半導体エピタキシャルウェーハから固体撮像素子を形成する固体撮像素子の製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor epitaxial wafer which can suppress metal contamination by exhibiting higher gettering capability, its manufacturing method, and the solid-state image sensor which forms a solid-state image sensor from this semiconductor epitaxial wafer A manufacturing method can be provided.

100,200 半導体エピタキシャルウェーハ
10 半導体ウェーハ
10A 半導体ウェーハの表面
12 バルク半導体ウェーハ
14 第1エピタキシャル層
16 第1クラスターイオン
18 第1改質層
20 第2エピタキシャル層
20A デバイス除外領域
20B デバイス形成領域
22 マスク
24 第2クラスターイオン
26 第2改質層
100, 200 Semiconductor epitaxial wafer 10 Semiconductor wafer 10A Surface of semiconductor wafer 12 Bulk semiconductor wafer 14 First epitaxial layer 16 First cluster ion 18 First modified layer 20 Second epitaxial layer 20A Device exclusion region 20B Device formation region 22 Mask 24 Second cluster ion 26 Second modified layer

Claims (16)

半導体ウェーハの表面に第1クラスターイオンを照射して、該半導体ウェーハの表面に、前記第1クラスターイオンの構成元素が固溶してなる第1改質層を形成する第1工程と、
前記半導体ウェーハの第1改質層上にエピタキシャル層を形成する第2工程と、
該エピタキシャル層の表面のうち、ウェーハ外周端から1〜5mmのエッジ領域にのみ第2クラスターイオンを照射して、前記エピタキシャル層の表面のうち前記エッジ領域にのみ、前記第2クラスターイオンの構成元素が固溶してなる第2改質層を形成する第3工程と、
を有することを特徴とする半導体エピタキシャルウェーハの製造方法。
A first step of irradiating a surface of the semiconductor wafer with first cluster ions to form a first modified layer formed by dissolving the constituent elements of the first cluster ions on the surface of the semiconductor wafer;
A second step of forming an epitaxial layer on the first modified layer of the semiconductor wafer;
Of the surface of the epitaxial layer, the second cluster ions are irradiated only to an edge region of 1 to 5 mm from the outer peripheral edge of the wafer, and only the edge region of the surface of the epitaxial layer is a constituent element of the second cluster ions. A third step of forming a second modified layer formed by solid solution,
A method for producing a semiconductor epitaxial wafer, comprising:
前記半導体ウェーハが、シリコンウェーハである請求項1に記載の半導体エピタキシャルウェーハの製造方法。   The method for producing a semiconductor epitaxial wafer according to claim 1, wherein the semiconductor wafer is a silicon wafer. 前記半導体ウェーハが、シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハであり、前記第1工程において前記第1改質層は前記シリコンエピタキシャル層の表面に形成される請求項1に記載の半導体エピタキシャルウェーハの製造方法。   The semiconductor wafer is an epitaxial silicon wafer in which a silicon epitaxial layer is formed on a surface of a silicon wafer, and the first modified layer is formed on a surface of the silicon epitaxial layer in the first step. Manufacturing method of semiconductor epitaxial wafer. 前記第1工程の後、前記半導体ウェーハに対して結晶性回復のための熱処理を行うことなく、前記半導体ウェーハをエピタキシャル成長装置に搬送して前記第2工程を行う請求項1〜3のいずれか1項に記載の半導体エピタキシャルウェーハの製造方法。   4. The method according to claim 1, wherein after the first step, the semiconductor wafer is transferred to an epitaxial growth apparatus and the second step is performed without performing a heat treatment for recovering crystallinity on the semiconductor wafer. The manufacturing method of the semiconductor epitaxial wafer of description. 前記第1および/または第2クラスターイオンが、構成元素として炭素を含む請求項1〜4のいずれか1項に記載の半導体エピタキシャルウェーハの製造方法。   The manufacturing method of the semiconductor epitaxial wafer of any one of Claims 1-4 in which the said 1st and / or 2nd cluster ion contains carbon as a structural element. 前記第1および/または第2クラスターイオンが、構成元素として炭素を含む2種以上の元素を含む請求項5に記載の半導体エピタキシャルウェーハの製造方法。   The method for producing a semiconductor epitaxial wafer according to claim 5, wherein the first and / or second cluster ions include two or more elements including carbon as a constituent element. 前記第1クラスターイオンの照射条件は、炭素1原子あたりの加速電圧が50keV/atom以下、クラスターサイズが100個以下、炭素のドーズ量が5.0×1015atoms/cm以下である請求項5または6に記載の半導体エピタキシャルウェーハの製造方法。 The irradiation conditions of the first cluster ions are: an acceleration voltage per carbon atom is 50 keV / atom or less, a cluster size is 100 or less, and a carbon dose is 5.0 × 10 15 atoms / cm 2 or less. A method for producing a semiconductor epitaxial wafer according to 5 or 6. 前記第2クラスターイオンの照射条件は、炭素1原子あたりの加速電圧が50keV/atom以下、クラスターサイズが100個以下、炭素のドーズ量が1.0×1014atoms/cm以上である請求項5〜7のいずれか1項に記載の半導体エピタキシャルウェーハの製造方法。 The irradiation conditions of the second cluster ions are an acceleration voltage per carbon atom of 50 keV / atom or less, a cluster size of 100 or less, and a carbon dose of 1.0 × 10 14 atoms / cm 2 or more. The manufacturing method of the semiconductor epitaxial wafer of any one of 5-7. 半導体ウェーハと、該半導体ウェーハの表面に形成された、該半導体ウェーハ中に所定元素が固溶してなる第1改質層と、該第1改質層上のエピタキシャル層と、該エピタキシャル層の表面のうち、ウェーハ外周端から1〜5mmのエッジ領域にのみ形成された、前記エピタキシャル層中に所定元素が固溶してなる第2改質層と、を有し、
前記第1改質層および第2改質層における前記所定元素の深さ方向の濃度プロファイルの半値幅がともに100nm以下であることを特徴とする半導体エピタキシャルウェーハ。
A semiconductor wafer, a first modified layer formed by dissolving a predetermined element in the semiconductor wafer, an epitaxial layer on the first modified layer, an epitaxial layer formed on the surface of the semiconductor wafer, A second modified layer formed by dissolving a predetermined element in the epitaxial layer formed only in an edge region of 1 to 5 mm from the outer peripheral edge of the wafer,
A semiconductor epitaxial wafer characterized in that the half-value widths of the concentration profiles in the depth direction of the predetermined element in the first modified layer and the second modified layer are both 100 nm or less.
前記半導体ウェーハが、シリコンウェーハである請求項9に記載の半導体エピタキシャルウェーハ。   The semiconductor epitaxial wafer according to claim 9, wherein the semiconductor wafer is a silicon wafer. 前記半導体ウェーハが、シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハであり、前記第1改質層は前記シリコンエピタキシャル層の表面に位置する請求項9に記載の半導体エピタキシャルウェーハ。   The semiconductor epitaxial wafer according to claim 9, wherein the semiconductor wafer is an epitaxial silicon wafer in which a silicon epitaxial layer is formed on a surface of a silicon wafer, and the first modified layer is located on a surface of the silicon epitaxial layer. 前記半導体ウェーハの表面からの深さが150nm以下の範囲内に、前記第1改質層における前記濃度プロファイルのピークが位置し、前記エピタキシャル層の表面からの深さが150nm以下の範囲内に、前記第2改質層における前記濃度プロファイルのピークが位置する請求項9〜11のいずれか1項に記載の半導体エピタキシャルウェーハ。   The peak of the concentration profile in the first modified layer is located within a depth of 150 nm or less from the surface of the semiconductor wafer, and the depth from the surface of the epitaxial layer is within a range of 150 nm or less. The semiconductor epitaxial wafer according to claim 9, wherein a peak of the concentration profile in the second modified layer is located. 前記第1および/または第2改質層における前記濃度プロファイルのピーク濃度が、1×1015atoms/cm以上である請求項9〜12のいずれか1項に記載の半導体エピタキシャルウェーハ。 13. The semiconductor epitaxial wafer according to claim 9, wherein a peak concentration of the concentration profile in the first and / or second modified layer is 1 × 10 15 atoms / cm 3 or more. 前記所定元素が炭素を含む請求項9〜13のいずれか1項に記載の半導体エピタキシャルウェーハ。   The semiconductor epitaxial wafer according to claim 9, wherein the predetermined element includes carbon. 前記所定元素が炭素を含む2種以上の元素を含む請求項14に記載の半導体エピタキシャルウェーハ。   The semiconductor epitaxial wafer according to claim 14, wherein the predetermined element includes two or more elements including carbon. 請求項1〜8のいずれか1項に記載の製造方法で製造されたエピタキシャルウェーハまたは請求項9〜15のいずれか1項に記載のエピタキシャルウェーハの、表面に位置するエピタキシャル層に、固体撮像素子を形成することを特徴とする固体撮像素子の製造方法。   A solid-state image sensor on an epitaxial layer manufactured on the surface of the epitaxial wafer manufactured by the manufacturing method according to any one of claims 1 to 8 or the epitaxial wafer according to any one of claims 9 to 15. Forming a solid-state imaging device.
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Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06338505A (en) * 1993-05-28 1994-12-06 Hitachi Ltd Method for manufacturing semiconductor device
JPH0786291A (en) * 1993-09-14 1995-03-31 Nec Corp Semiconductor device and manufacture thereof
JP2000260776A (en) * 1999-03-08 2000-09-22 Toshiba Corp Semiconductor device and manufacturing method thereof
JP2001177086A (en) * 1999-12-21 2001-06-29 Sony Corp Imaging device and method of manufacturing the same
JP2007502541A (en) * 2003-08-14 2007-02-08 アイビス・テクノロジー・コーポレイション Internal gettering in SIMOX SOI silicon substrate
JP2009038124A (en) * 2007-07-31 2009-02-19 Shin Etsu Handotai Co Ltd Epitaxial wafer manufacturing method and epitaxial wafer
JP2009518869A (en) * 2005-12-09 2009-05-07 セムイクウィップ・インコーポレーテッド System and method for manufacturing semiconductor devices by implantation of carbon clusters
WO2010016457A1 (en) * 2008-08-06 2010-02-11 株式会社Sumco Epitaxial silicon wafer and method for production thereof
JP2010062529A (en) * 2008-08-04 2010-03-18 Toshiba Corp Method of manufacturing semiconductor device
JP2010114409A (en) * 2008-10-10 2010-05-20 Sony Corp Soi substrate and method for manufacturing the same, solid-state image pickup device and method for manufacturing the same, and image pickup device
JP2010118709A (en) * 2010-03-03 2010-05-27 Sony Corp Solid-state imaging element and method of manufacturing the same
WO2011125305A1 (en) * 2010-04-08 2011-10-13 信越半導体株式会社 Silicon epitaxial wafer, method for manufacturing silicon epitaxial wafer, and method for manufacturing semiconductor element or integrated circuit
JP2012059849A (en) * 2010-09-08 2012-03-22 Shin Etsu Handotai Co Ltd Silicon epitaxial wafer and manufacturing method thereof
JP2014099457A (en) * 2012-11-13 2014-05-29 Sumco Corp Method for manufacturing semiconductor epitaxial wafer, semiconductor epitaxial wafer, and method for manufacturing solid state image sensor

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06338505A (en) * 1993-05-28 1994-12-06 Hitachi Ltd Method for manufacturing semiconductor device
JPH0786291A (en) * 1993-09-14 1995-03-31 Nec Corp Semiconductor device and manufacture thereof
JP2000260776A (en) * 1999-03-08 2000-09-22 Toshiba Corp Semiconductor device and manufacturing method thereof
JP2001177086A (en) * 1999-12-21 2001-06-29 Sony Corp Imaging device and method of manufacturing the same
JP2007502541A (en) * 2003-08-14 2007-02-08 アイビス・テクノロジー・コーポレイション Internal gettering in SIMOX SOI silicon substrate
JP2009518869A (en) * 2005-12-09 2009-05-07 セムイクウィップ・インコーポレーテッド System and method for manufacturing semiconductor devices by implantation of carbon clusters
JP2009038124A (en) * 2007-07-31 2009-02-19 Shin Etsu Handotai Co Ltd Epitaxial wafer manufacturing method and epitaxial wafer
JP2010062529A (en) * 2008-08-04 2010-03-18 Toshiba Corp Method of manufacturing semiconductor device
WO2010016457A1 (en) * 2008-08-06 2010-02-11 株式会社Sumco Epitaxial silicon wafer and method for production thereof
JP2010114409A (en) * 2008-10-10 2010-05-20 Sony Corp Soi substrate and method for manufacturing the same, solid-state image pickup device and method for manufacturing the same, and image pickup device
JP2010118709A (en) * 2010-03-03 2010-05-27 Sony Corp Solid-state imaging element and method of manufacturing the same
WO2011125305A1 (en) * 2010-04-08 2011-10-13 信越半導体株式会社 Silicon epitaxial wafer, method for manufacturing silicon epitaxial wafer, and method for manufacturing semiconductor element or integrated circuit
JP2012059849A (en) * 2010-09-08 2012-03-22 Shin Etsu Handotai Co Ltd Silicon epitaxial wafer and manufacturing method thereof
JP2014099457A (en) * 2012-11-13 2014-05-29 Sumco Corp Method for manufacturing semiconductor epitaxial wafer, semiconductor epitaxial wafer, and method for manufacturing solid state image sensor

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