JP2017174964A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】製造が容易な形態の３次元的なゲート構造を備える半導体装置を提供する。
【解決手段】半導体装置１では、ドレイン電極２２とソース電極２４の間の位置において、バリア層１８を貫通して電子走行層１７に達する複数のリセス４２が形成されている。複数のリセス４２は、ドレイン電極２２とソース電極２４を結ぶドレイン・ソース間方向に直交するとともに半導体積層体１４の表面に平行なゲート幅方向に沿って分散配置されている。ゲート電極３２は、隣り合うリセス４２の間にあるメサ部５２の表面及びリセス４２の内壁を被覆する。ゲート幅方向におけるメサ部５２の幅は、ドレイン・ソース間方向に沿って連続的に変化する。
【選択図】図１

Description

本明細書で開示する技術は、半導体装置及びその製造方法に関する。

ヘテロ接合する電子走行層とバリア層を有する半導体積層体を備える半導体装置が開発されている。半導体装置は、電子走行層とバリア層のヘテロ接合面近傍に形成される２次元電子ガス層をチャネルとして利用する。半導体装置では、ドレイン電極とソース電極の間にゲート電極が設けられており、そのゲート電極の電位に応じてドレイン電極とソース電極の間を流れる電流量が制御される。

特許文献１及び非特許文献１は、この種の半導体装置の一例として、３次元的なゲート構造を備える半導体装置を提案する。特許文献１及び非特許文献１に開示される半導体装置では、ドレイン電極とソース電極の間の位置において、バリア層を貫通して電子走行層に達する複数のリセスが形成されている。複数のリセスは、ドレイン電極とソース電極を結ぶドレイン・ソース間方向に直交するとともにバリア層の表面に対して平行なゲート幅方向に沿って分散配置されている。隣り合うリセスの間にあるメサ部の表面及び複数のリセスの内壁にはゲート電極が被覆されている。

この半導体装置では、メサ部の電子走行層とバリア層のヘテロ接合面近傍に形成される２次元電子ガス層のチャネルが、ゲート電極によって３次元的に囲まれる。これにより、メサ部に形成されるチャネルに対して３次元的な電界効果が作用することで、半導体装置の相互コンダクタンスＧｍ（＝ｄＩ_ＤＳ／ｄＶ_ＧＳ）が大きくなる。

特開２００９−２１２２９１号公報

Kota Ohi, Joel Tacla Asubar, Kenya Nishiguchi, and Tamotsu Hashizume "Current Stability in Multi-Mesa-Channel AlGaN/GaN HEMTs" IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 60, NO. 10, p.2997-3004(2013)

特許文献１及び非特許文献１に開示される半導体装置において、相互コンダクタンスを高くさせるためには、ゲート幅方向におけるメサ部の幅を１００ｎｍ以下程度にまで狭くすることが望まれる。しかしながら、そのような狭い幅のメサ部を形成しようとすると、メサ部に隣接するレジストを露光するときの干渉によってメサ部上に形成されたレジストを所望の形状で残存させることができず、所望の形状でメサ部を形成することが難しいという問題がある。

本明細書は、製造が容易な形態の３次元的なゲート構造を備える半導体装置を提供することを目的とする。本明細書はまた、そのような半導体装置の製造方法を提供することを目的とする。

本明細書が開示する半導体装置の一実施形態は、半導体積層体、ドレイン電極、ソース電極及びゲート電極を備える。半導体積層体は、ヘテロ接合する電子走行層とバリア層を有する。ドレイン電極は、半導体積層体上にある。ソース電極は、ドレイン電極から離れた位置で半導体積層体上にある。ゲート電極は、ドレイン電極とソース電極の間の位置にある。ドレイン電極とソース電極の間の位置において、バリア層を貫通して電子走行層に達する複数のリセスが形成されている。複数のリセスは、ドレイン電極とソース電極を結ぶドレイン・ソース間方向に直交するとともに半導体積層体の表面に平行なゲート幅方向に沿って分散配置されている。ゲート電極は、隣り合うリセスの間にあるメサ部の表面及びリセスの内壁を被覆する。半導体積層体の表面に対して直交する方向から観測したときに、ゲート幅方向におけるメサ部の幅は、ドレイン・ソース間方向に沿って連続的に変化する。

上記実施形態の半導体装置は、ゲート幅方向におけるメサ部の幅がドレイン・ソース間方向に沿って連続的に変化する。即ち、ゲート幅方向におけるメサ部の幅が一定ではなく、狭い部分と広い部分で構成されている。上記実施形態の半導体装置の相互コンダクタンスは、ゲート幅方向におけるメサ部の幅が狭い部分に大きく依存する。このため、上記実施形態の半導体装置は、ゲート幅方向におけるメサ部の幅が狭い部分を有するので、高い相互コンダクタンスを有することができる。一方、上記実施形態の半導体装置では、ゲート幅方向におけるメサ部の幅が連続的に変化することから、幅が狭い部分に隣接する部分ではメサ部の幅が広く構成されている。このため、ゲート幅方向におけるメサ部の幅が狭い部分では、露光時の干渉が抑えられる。このように、上記実施形態の半導体装置は、製造が容易な形態を有する。

本明細書が開示する半導体装置の製造方法は、複数のリセスを形成する工程及びゲート電極を形成する工程を備える。複数のリセスを形成する工程では、ヘテロ接合する電子走行層とバリア層を有する半導体積層体に複数のリセスが形成される。さらに、複数のリセスは、ドレイン電極の形成位置とソース電極の形成位置を結ぶドレイン・ソース間方向に直交するとともに半導体積層体の表面に平行なゲート幅方向に沿って分散配置されている。ゲート電極を形成する工程では、隣り合うリセスの間にあるメサ部の表面及び複数のリセスの内壁を被覆するゲート電極が形成される。複数のリセスを形成する工程は、半導体積層体上にマスク膜を形成する段階、マスク膜上にレジストを塗布する段階、複数のリセスの形成位置に対応するレジストの複数の露光部を露光してパターニングする段階、及び、レジストの開口部に露出するマスク膜の一部を除去してマスク膜をパターニングする段階を有する。レジストにおいて、隣り合う露光部の間の幅は、複数の露光部が並ぶ方向に直交する方向に沿って連続的に変化する。

上記の製造方法によると、相互コンダクタンスが高い３次元的なゲート構造を備える半導体装置が製造される。

半導体装置の要部斜視図を模式的に示す。 半導体装置の要部断面図であり、図１のII-II線に対応した断面図である。 半導体装置の要部断面図であり、図１のII-II線に対応した断面図である。 リセスの一例の形状を表す要部平面図を示す。 リセスの他の一例の形状を表す要部平面図を示す。 半導体装置の製造方法のフローを示す。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。

本明細書が開示する半導体装置の一実施形態は、半導体積層体、ドレイン電極、ソース電極及びゲート電極を備えていてもよい。半導体積層体は、ヘテロ接合する電子走行層とバリア層を有する。半導体積層体はさらに、他の層を有していてもよい。例えば、バリア層上に他の層を有していてもよい。ドレイン電極は、半導体積層体上にある。ソース電極は、ドレイン電極から離れた位置で半導体積層体上にある。ゲート電極は、ドレイン電極とソース電極の間の位置にある。ドレイン電極とソース電極の間の位置において、バリア層を貫通して電子走行層に達する複数のリセスが形成されている。複数のリセスは、ドレイン電極とソース電極を結ぶドレイン・ソース間方向に直交するとともに半導体積層体の表面に平行なゲート幅方向に沿って分散配置されている。ゲート電極は、隣り合うリセス間にあるメサ部の表面及びリセスの内壁を被覆する。半導体積層体の表面に対して直交する方向から観測したときに、ゲート幅方向におけるメサ部の幅は、ドレイン・ソース間方向に沿って連続的に変化する。

上記実施形態の半導体装置では、半導体積層体の表面に直交する方向から観測したときに、ゲート幅方向におけるメサ部の幅は、極小値を有するように変化してもよい。上記実施形態の半導体装置の相互コンダクタンスは、ゲート幅方向におけるメサ部の幅が狭い部分に大きく依存する。極小値となるメサ部の幅を適宜設計することで、所望の相互コンダクタンスを有することができる。また、極小値となる位置が、ドレイン・ソース間方向におけるメサ部の中間位置であってもよい。極小値がこのような位置関係に設計されていると、露光干渉が良好に抑えられる。このようなメサ部を具現化するために、リセスの形状には様々な形状が採用され得る。例えば、上記実施形態の半導体装置では、半導体積層体の表面に直交する方向から観測したときに、リセスの形状が菱形又は六角形であってもよい。

本明細書が開示する半導体装置の製造方法は、複数のリセスを形成する工程及びゲート電極を形成する工程を備えていてもよい。複数のリセスを形成する工程では、ヘテロ接合する電子走行層とバリア層を有する半導体積層体に複数のリセスが形成される。半導体積層体はさらに、他の層を有していてもよい。例えば、バリア層上に他の層を有していてもよい。さらに、複数のリセスは、ドレイン電極の形成位置とソース電極の形成位置を結ぶドレイン・ソース間方向に直交するとともに半導体積層体の表面に平行なゲート幅方向に沿って分散配置されている。ドレイン電極の形成位置は、ドレイン電極が形成されている位置又はドレイン電極が形成される予定の位置の双方を意味する。ソース電極の形成位置も同様である。したがって、複数のリセスは、ドレイン電極及び／又はソース電極が形成される前に形成されてもよく、ドレイン電極及び／又はソース電極が形成された後に形成されてもよい。ゲート電極を形成する工程では、隣り合うリセス間にあるメサ部の表面及び複数のリセスの内壁を被覆するゲート電極が形成される。複数のリセスを形成する工程は、半導体積層体上にマスク膜を形成する段階、マスク膜上にレジストを塗布する段階、複数のリセスの形成位置に対応するレジストの複数の露光部を露光してパターニングする段階、及び、レジストの開口部に露出するマスク膜の一部を除去してマスク膜をパターニングする段階を有していてもよい。マスク膜には、例えばＣＶＤ酸化膜が用いられる。レジストをパターニングする段階では、レジストの複数の露光部が電子ビームによって露光されてもよい。レジストにおいて、隣り合う露光部の間の幅は、複数の露光部が並ぶ方向に直交する方向に沿って連続的に変化する。

本明細書が開示する半導体装置及びその製造方法において、電子走行層及びバリア層の材料が、化合物半導体であってもよく、特に、窒化物半導体であってもよい。本明細書が開示する半導体装置及びその製造方法において、電子走行層の半導体材料は、Ｉｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、バリア層の半導体材料は、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}Ｎ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}ＮのバンドギャップがＩｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎのバンドギャップよりも大きいのが望ましい。

図１に示されるように、半導体装置１は、ＨＦＥＴ（Heterostructure Field Effect Transistor）又はＨＥＭＴ（High Electron Mobility Transistor）と称される種類であり、基板１２、半導体積層体１４、ドレイン電極２２、ソース電極２４及びゲート電極３２を備える。また、半導体装置１では、ドレイン電極２２とソース電極２４の間において、複数のリセス４２が形成されている。

基板１２の材料には、窒化物半導体系の半導体材料が結晶成長可能なものが用いられている。基板１２の材料には、一例では窒化ガリウム、サファイア、炭化珪素、又はシリコンが用いられる。

半導体積層体１４は、ＧａＮ層１６、電子走行層１７及びバリア層１８を有する。ＧａＮ層１６は、基板１２の表面に接して設けられている。なお、ＧａＮ層１６と基板１２の間にバッファ層が設けられていてもよい。ＧａＮ層１６の材料には、一例では炭素（Ｃ）ドープの窒化ガリウム（GaN）が用いられている。ＧａＮ層１６は、炭素がドープされることによって電気抵抗が高い層として構成されており、基板１２へのリーク電流を抑える役割を担う。電子走行層１７は、ＧａＮ層１６の表面に接して設けられている。電子走行層１７の材料には、一例ではノンドープの窒化ガリウム（i-GaN）が用いられている。バリア層１８は、電子走行層１７の表面に接して設けられている。バリア層１８の材料には、一例ではノンドープの窒化アルミニウムガリウム（i-AlGaN）が用いられている。バリア層１８のバンドギャップは、電子走行層１７のバンドギャップよりも大きい。このため、電子走行層１７とバリア層１８がヘテロ接合を構成しており、そのヘテロ接合面のうちの電子走行層１７側に２次元電子ガス層（２ＤＥＧ）が形成される。ＧａＮ層１６、電子走行層１７及びバリア層１８は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、基板１２上に順に積層されている。電子走行層１７及びバリア層１８は、基板１２上に積層された後に、エッチング技術を利用して一部が除去されることで形成されている。

ドレイン電極２２及びソース電極２４の各々は、バリア層１８の表面に接して設けられている。ドレイン電極２２とソース電極２４は、ゲート電極３２を間に置いて対向する位置に配置されている。ドレイン電極２２の材料には、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ドレイン電極２２の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。ソース電極２４の材料にも、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ソース電極２４の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。これにより、ドレイン電極２２及びソース電極２４の各々は、電子走行層１７とバリア層１８のヘテロ接合面近傍に形成される２次元電子ガス層（２ＤＥＧ）に対してオーミック接触可能に構成されている。ドレイン電極２２及びソース電極２４の各々は、電子ビーム蒸着技術を利用して、バリア層１８の表面に形成されている。

図２及び図３に示されるように、ドレイン電極２２とソース電極２４の間の位置において、バリア層１８を貫通して電子走行層１７に達する複数のリセス４２が形成されている。複数のリセス４２の各々は、相互に共通形態である。複数のリセス４２は、ドレイン電極２２とソース電極２４を結ぶドレイン・ソース間方向（ｘ軸方向）に直交するとともに半導体積層体１４の表面に平行なゲート幅方向（ｙ軸方向）に沿って分散配置されている。より具体的には、複数のリセス４２は、ゲート幅方向に沿って周期的に配置されている。これにより、隣り合うリセス４２の間には、電子走行層１７とバリア層１８で構成されるメサ部５２が形成されている。

ゲート電極３２は、ドレイン電極２２とソース電極２４の間であってドレイン電極２２とソース電極２４の双方から離れて配置されている。ゲート電極３２は、隣り合うリセス４２の間にあるメサ部５２の表面を被覆する。ゲート電極３２はさらに、複数のリセス４２の内壁を被覆する。これにより、メサ部５２の電子走行層１７とバリア層１８のヘテロ接合面近傍に形成される２次元電子ガス層（２ＤＥＧ）は、ゲート電極３２によって３次元的に囲まれている。ゲート電極３２の材料には、窒化物半導体系の材料に対してショットキー接触可能な材料が用いられるのが望ましい。ゲート電極３２の材料には、一例ではニッケル（Ｎｉ）が用いられている。これにより、ゲート電極３２は、半導体積層体１４に対してショットキー接触可能に構成されている。

図４を参照し、複数のリセス４２の平面形状について説明する。リセス４２は、半導体積層体１４の表面に直交するｚ方向から観測したときに（以下、「平面視したときに」という）、六角形の形態を有する。リセス４２は、対向する辺が平行な関係を有する六角形であり、一対の辺がゲート幅方向に平行である。このため、隣り合うリセス４２の各々の１つの頂点が、ゲート幅方向において近接するように配置される。リセス４２がこのような形状を有することにより、隣り合うリセス４２の間にあるメサ部５２のゲート幅方向の幅は、ドレイン・ソース間方向に沿って変化し、特に、極小値を有するように変化する。ゲート幅方向におけるメサ部５２の幅が極小値となる位置は、ドレイン・ソース間方向におけるメサ部５２の中間位置（換言すると、リセス４２のドレイン・ソース間方向の中間位置）にある。この例では、ゲート幅方向におけるメサ部５２の最小幅５２Ｗは、１００ｎｍ以下である。また、ゲート幅方向におけるリセス４２の最大幅４２Ｗは約２００〜５００ｎｍであり、ドレイン・ソース間方向におけるリセス４２の最大長さ４２Ｌは約５００ｎｍである。この例では、リセス４２の最大幅４２Ｗが約３００ｎｍであり、リセス４２の最大長さ４２Ｌが約５００ｎｍである。なお、図５に示すように、リセス４２の平面形状が菱形であってもよい。この場合でも、隣り合うリセス４２の間にあるメサ部５２のゲート幅方向の幅は、ドレイン・ソース間方向に沿って変化し、特に、極小値を有するように変化する。

次に、半導体装置１の動作を説明する。半導体装置１は、ドレイン電極２２に正電位が印加され、ソース電極２４に接地電位が印加されて用いられる。ゲート電極３２に負電位が印加されているとき、ゲート電極３２から伸びる空乏層が、メサ部５２の電子走行層１７とバリア層１８のヘテロ接合面近傍の２次元電子ガス層（２ＤＥＧ）の電子を枯渇させる。このため、ドレイン電極２２とソース電極２４の間の電流経路は、メサ部５２のヘテロ接合面において遮断され、半導体装置１はオフになる。半導体装置１では、メサ部５２に対して３次元的にゲート電極３２が配置されているので、従来のプレーナー型のゲート電極に比して、閾値が正側にシフトする。このため、半導体装置１は、高い閾値電圧を有することができる。

ゲート電極３２に閾値よりも高い正電位が印加されると、ゲート電極３２から伸びていた空乏層が縮小し、メサ部５２のヘテロ接合面近傍においても、２次元電子ガス層（２ＤＥＧ）が発生する。ソース電極２４から注入された電子は、２次元電子ガス層（２ＤＥＧ）を介してドレイン電極２２に流れ、半導体装置１はオンになる。半導体装置１では、メサ部５２に対して３次元的にゲート電極３２が配置されているので、メサ部５２に形成されるチャネルに対して３次元的な電界効果が作用する。これにより、半導体装置１は、高い相互コンダクタンスＧｍ（＝ｄＩ_ＤＳ／ｄＶ_ＧＳ）を有することができる。特に、半導体装置１では、ゲート幅方向におけるメサ部５２の最小幅５２Ｗが１００ｎｍ以下である。半導体装置１の相互コンダクタンスは、ゲート幅方向におけるメサ部５２の最小幅５２Ｗに大きく依存する。半導体装置１は、ゲート幅方向におけるメサ部５２の最小幅５２Ｗが１００ｎｍ以下と極めて小さいので、高い相互コンダクタンスを有することができる。

次に、図６を参照し、半導体装置１の製造方法を説明する。なお、図６は、半導体装置１を製造する工程のうちのリセス４２及びゲート電極３２を形成する工程を示す。その他の構成要素については、既知の製造技術を利用して製造することができる。

まず、ステップＳ１に示されるように、半導体積層体１４上にＣＶＤ酸化膜を形成し、その表面にレジストを塗布する。なお、ＣＶＤ酸化膜は、特許請求の範囲に記載のマスク膜の一例である。次に、Ｓ２に示されるように、電子ビームによりレジストを直接露光する。電子ビームにより露光されるレジストの複数の露光部は、リセス４２の形成位置に対応する。この例では、電子ビームにより露光されるレジストの複数の露光部は、リセス４２の六角形の形状に対応して一方向に並んで配置されている。このような形状に露光することで、隣り合う露光部の間において露光干渉が抑えられる。その後、レジストを現像することで、リセス４２の形成位置にあるレジストが良好に除去され、メサ部５２の形成位置にあるレジストが良好に残存し、レジストは所望の形状にパターニングされる。

次に、Ｓ３に示されるように、Ｓ２で形成したレジストパターンをマスクとするＲＩＥ等のエッチング技術により、レジストの開口部に露出する下地ＣＶＤ酸化膜の一部をエッチング除去し、ＣＶＤ酸化膜をパターニングする。これにより、ＣＶＤ酸化膜の開口部には、リセス４２の形成位置に対応するバリア層１８の一部が露出する。次に、Ｓ４に示されるように、Ｓ３で形成されたＣＶＤ酸化膜パターンをマスクとするＩＣＰ等のエッチング技術により、ＣＶＤ酸化膜の開口部に露出する下地バリア層１８を貫通して電子走行層１７の一部に達する複数のリセス４２を形成する。次に、Ｓ５に示されるように、ＣＶＤ酸化膜の加工マスクをフッ化水素水等でエッチング除去する。次に、メサ部５２の表面及び複数のリセス４２の内壁を被覆するように、ゲート電極３２を形成する。これらの工程を経て、図１に示す半導体装置１が製造される。

上記では、電子ビーム露光を利用してリセス４２の形成位置に対応したレジストをパターニングする例を提示した。この例に代えて、フォトマスクを利用した露光方法を用いることも可能である。この場合、まず、半導体積層体１４上にＣＶＤ酸化膜を形成し、その表面にポジ型のレジストを塗布する。次に、フォトマスクを介してレジストを露光する。露光に用いられる光の波長は１９３ｎｍである。フォトマスクは、リセス４２の形成位置に対応して光を透過するように構成されたマスクである。この例では、フォトマスクは、リセス４２の六角形の形状に対応した複数の光透過部が一方向に並んで構成されている。このようなフォトマスクを透過した光は、隣り合う光透過部の間において露光干渉が抑えられる。これにより、リセス４２の形成位置にあるレジストが良好に除去され、メサ部５２の形成位置にあるレジストが良好に残存し、レジストは所望の形状にパターニングされる。

また、上記では、半導体積層体１４上にＣＶＤ酸化膜の形成後、その表面にレジストを塗布する例を提示した。この例に代えて、ＣＶＤ酸化膜の形成を行わず、半導体積層体１４上にレジストを直接塗布し、そのレジストをパターニングし、そのレジストパターンを利用して開口部のバリア層及び電子走行層の一部をエッチングしてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置
１２：基板
１４：半導体積層体
１６：ＧａＮ層
１７：電子走行層
１８：バリア層
２２：ドレイン電極
２４：ソース電極
３２：ゲート電極
４２：リセス

Claims (8)

1. ヘテロ接合する電子走行層とバリア層を有する半導体積層体と、
   前記半導体積層体上にあるドレイン電極と、
   前記ドレイン電極から離れた位置で前記半導体積層体上にあるソース電極と、
   前記ドレイン電極と前記ソース電極の間の位置にあるゲート電極と、を備えており、
   前記ドレイン電極と前記ソース電極の間の位置において、前記バリア層を貫通して前記電子走行層に達する複数のリセスが形成されており、
   前記複数のリセスは、前記ドレイン電極と前記ソース電極を結ぶドレイン・ソース間方向に直交するとともに前記半導体積層体の表面に平行なゲート幅方向に沿って分散配置されており、
   前記ゲート電極は、隣り合う前記リセスの間にあるメサ部の表面及び前記リセスの内壁を被覆しており、
   前記ゲート幅方向における前記メサ部の幅は、前記ドレイン・ソース間方向に沿って連続的に変化する、半導体装置。
2. 前記ゲート幅方向における前記メサ部の幅は、極小値を有するように変化する、請求項１に記載の半導体装置。
3. 前記極小値となる位置は、前記ドレイン・ソース間方向における前記メサ部の中間位置である、請求項２に記載の半導体装置。
4. 前記半導体積層体の表面に直交する方向から観測したときに、前記リセスの形状が菱形又は六角形である、請求項３に記載の半導体装置。
5. 前記電子走行層及び前記バリア層の材料が、窒化物半導体である、請求項１〜４のいずれか一項に記載の半導体装置。
6. ヘテロ接合する電子走行層とバリア層を有する半導体積層体に複数のリセスを形成する工程であって、前記複数のリセスは、ドレイン電極の形成位置とソース電極の形成位置の間の位置において、前記バリア層を貫通して前記電子走行層に達しており、前記ドレイン電極の形成位置と前記ソース電極の形成位置を結ぶドレイン・ソース間方向に対して直交するとともに前記半導体積層体の表面に平行なゲート幅方向に沿って分散配置されている、複数のリセスを形成する工程と、
   隣り合う前記リセスの間にあるメサ部の表面及び前記複数のリセスの内壁を被覆するゲート電極を形成する工程と、を備えており、
   前記複数のリセスを形成する工程は、
   前記半導体積層体上にマスク膜を形成する段階と、
   前記マスク膜上にレジストを塗布する段階と、
   前記複数のリセスの形成位置に対応する前記レジストの複数の露光部を露光してパターニングする段階と、
   前記レジストの開口部に露出する前記マスク膜の一部を除去して前記マスク膜をパターニングする段階と、を有しており、
   前記レジストにおいて、隣り合う前記露光部の間の幅は、前記複数の露光部が並ぶ方向に直交する方向に沿って連続的に変化する、半導体装置の製造方法。
7. 前記レジストをパターニングする段階では、前記レジストの複数の露光部が電子ビームによって露光される、請求項６に記載の半導体装置の製造方法。
8. 前記電子走行層及び前記バリア層の材料が、窒化物半導体である、請求項６又は７に記載の半導体装置の製造方法。

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