JP2017103385A

JP2017103385A - 半導体装置

Info

Publication number: JP2017103385A
Application number: JP2015236472A
Authority: JP
Inventors: 知晃井上; Tomoaki Inoue
Original assignee: Tokai Rika Co Ltd
Current assignee: Tokai Rika Co Ltd
Priority date: 2015-12-03
Filing date: 2015-12-03
Publication date: 2017-06-08

Abstract

【課題】製造ばらつきによる不良率を抑えて製造することができる半導体装置を提供する。
【解決手段】半導体装置１は、図２（ａ）に示すように、半導体基板２と、半導体基板２の厚み方向に積層されてなる構造体４０と、構造体４０を覆って保護する保護膜２４と、保護膜２４が構造体４０から離れて実質的に平坦となる領域としての平坦領域５に、少なくとも保護膜２４を挟んで構造体４０と隣り合って形成された磁気センサ素子３と、を備えて概略構成されている。
【選択図】図２

Description

本発明は、半導体装置に関する。

従来の技術として、半導体基板と、半導体基板に設けられたホール素子と、ホール素子上に設けられた有機絶縁膜と、有機絶縁膜上に設けられた金属導電層と、金属導電層上に設けられた軟磁性薄膜と、を備えた半導体装置が知られている（例えば、特許文献１参照。）。

この半導体装置は、軟磁性薄膜による磁気収束効果によって高感度化することができる。

特開２０１０−１５１２８５号公報

近年、ホール素子や磁気抵抗素子などの磁気センサ素子を制御回路などの周辺回路部と共に集積化したセンサＩＣ（Integrated Circuit）が知られている。従来の半導体装置のように半導体基板に磁気センサ素子を形成する場合、周辺回路部の構造体を形成した後に磁気センサ素子を形成すると、積層された構造体によってレジストなどが不均一になり、磁気センサ素子が歪んで製造ばらつきが発生し、不良率が高くなる可能性がある。

従って、本発明の目的は、製造ばらつきによる不良率を抑えて製造することができる半導体装置を提供することにある。

本発明の一態様は、半導体基板と、半導体基板の厚み方向に積層されてなる構造体と、構造体を覆って保護する保護膜と、保護膜が構造体から離れて実質的に平坦となる領域に、少なくとも保護膜を挟んで構造体と隣り合って形成された磁気センサ素子と、を備えた半導体装置を提供する。

本発明によれば、製造ばらつきによる不良率を抑えて製造することができる。

図１（ａ）は、本実施の形態に係る半導体装置の一例を示す概略図であり、図１（ｂ）は、磁気センサ素子と周辺回路部の間隔の一例を説明するための拡大図である。図２（ａ）は、実施の形態に係る半導体装置の一例を示す要部断面図であり、図２（ｂ）は、磁気センサ素子と周辺回路部の間隔とオフセット電圧Ｖ_ｏｆｆの関係の一例を示すグラフである。図３（ａ）〜図３（ｅ）は、実施の形態に係る半導体装置の製造方法の一例を示すための工程図である。

（実施の形態の要約）
実施の形態に係る半導体装置は、半導体基板と、半導体基板の厚み方向に積層されてなる構造体と、構造体を覆って保護する保護膜と、保護膜が構造体から離れて実質的に平坦となる領域に、少なくとも保護膜を挟んで構造体と隣り合って形成された磁気センサ素子と、を備えて概略構成されている。

この半導体装置は、積層されてなる構造体から離れた保護膜の平坦な領域に磁気センサ素子を形成するので、構造体の凹凸に起因するレジストの不均一を抑制して製造ばらつきを抑制することができる。従って半導体装置は、製造ばらつきによる不良率を抑えて製造することができる。

[実施の形態]
（半導体装置１の概要）
図１（ａ）は、本実施の形態に係る半導体装置の一例を示す概略図であり、図１（ｂ）は、磁気センサ素子と周辺回路部の間隔の一例を説明するための拡大図である。図２（ａ）は、実施の形態に係る半導体装置の一例を示す要部断面図であり、図２（ｂ）は、磁気センサ素子と周辺回路部の間隔とオフセット電圧Ｖ_ｏｆｆの関係の一例を示すグラフである。なお、以下に記載する実施の形態に係る各図において、図形間の比率は、実際の比率とは異なる場合がある。

半導体装置１は、例えば、図１（ａ）に示すように、磁気センサ素子３と周辺回路部４が集積化された磁気センサＩＣである。この半導体装置１は、一例として、磁気センサ素子３にバイアス磁場が印加され、検出対象の接近又は離間によるバイアス磁場の磁場ベクトルの方向の変化を検出して検出結果を出力するように構成されている。

具体的には、半導体装置１は、図１（ｂ）及び図２（ａ）に示すように、半導体基板２と、半導体基板２の厚み方向に積層されてなる構造体４０と、構造体４０を覆って保護する保護膜２４と、保護膜２４が構造体４０から離れて実質的に平坦となる領域としての平坦領域５に、少なくとも保護膜２４を挟んで構造体４０と隣り合って形成された磁気センサ素子３と、を備えて概略構成されている。

この構造体４０は、図１（ａ）に示すように、磁気センサ素子３が出力する信号を処理する周辺回路部４の一部を構成する。また磁気センサ素子３は、図１（ｂ）に示すように、半導体装置１のデザインルールに基づいて集積度を上げる間隔１００ではなく、集積度を下げる間隔１００を有して構造体４０と隣り合って形成される。そして磁気センサ素子３は、例えば、図２（ｂ）に示すように、５０μｍ以上となる集積度を下げる間隔１００を有して構造体４０と隣り合って形成されている。

（半導体基板２の構成）
半導体基板２は、一例として、シリコンを主成分とするウエハから切り出された基板である。半導体装置１は、まずウエハ上に磁気センサ素子３や周辺回路部４などが形成された後、チップ単位ごとに切り出される。

（磁気センサ素子３の構成）
磁気センサ素子３は、例えば、バイアス磁場の磁気ベクトルの方向の変化に応じて抵抗値が変化する４つの磁気抵抗素子によってブリッジ回路が形成されている。このブリッジ回路は、２つのハーフブリッジ回路から構成され、それぞれのハーフブリッジ回路の中点電圧を出力するように構成されている。

この磁気センサ素子３は、一例として、ＮｉＣｏなどの磁性膜３０を有して概略構成されている。磁性膜３０は、例えば、ＰＶＤ（Physical Vapor Deposition）法によって後述する層間絶縁膜２８の平坦領域５に形成される。そして磁性膜３０は、さらに層間絶縁膜３４に覆われる。この層間絶縁膜３４は、例えば、ＳｉＯ_２膜であり、ＣＶＤ（Chemical Vapor Deposition）法によって形成される。なお平坦とは、一例として、半導体基板２の表面にほぼ平行となることを示している。

磁性膜３０は、例えば、図１（ｂ）に示すように、平行して等間隔に並ぶ直線部分の端部を互い違いに接続したような折り返し形状を有している。そして磁気センサ素子３は、対となる磁気抵抗素子の直線部分の角度が９０°となるように配置され、上述のブリッジ回路を形成する。

磁気センサ素子３は、例えば、図１（ａ）に示すように、半導体装置１の中央に配置されている。この磁気センサ素子３の周囲には、周辺回路部４が形成されている。

なお磁気センサ素子３は、磁気抵抗素子に限定されず、ホール素子などであっても良い。

（周辺回路部４の構成）
周辺回路部４は、例えば、磁気センサ素子３を取り囲むように形成されている。なお本実施の形態の半導体装置１は、磁気センサ素子３が中央に配置されているが、これに限定されず、中央からずれて配置されても良い。

この周辺回路部４は、一例として、構造体４０を備えている。この構造体４０は、一例として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であるがこれに限定されない。

構造体４０は、例えば、図２（ａ）に示すように、ゲート絶縁膜１２と、ゲート電極１４と、ソースドレイン電極１６と、ソースドレイン電極１８と、パッド２２と、を備えて概略構成されている。このパッド２２には、配線３６の一方端部が電気的に接続されている。そして配線３６の他方端部は、磁気センサ素子３の磁性膜３０と電気的に接続されている。従って構造体４０と磁気センサ素子３とは、配線３６を介して電気的に接続されている。なおこの配線３６は、周辺回路部４に含まないものとする。

ゲート絶縁膜１２は、例えば、ＳｉＯ_２膜であり、熱酸化法によって半導体基板２上に形成される。

ゲート電極１４は、例えば、ＰｏｌｙＳｉ膜であり、ＣＶＤ法又はＰＶＤ法によってゲート絶縁膜１２上に形成される。

ソースドレイン電極１６及びソースドレイン電極１８は、例えば、Ａｌ膜であり、ＰＶＤ法によって半導体基板２及び層間絶縁膜２０上に形成される。ソースドレイン電極１６及びソースドレイン電極１８は、層間絶縁膜２０によってゲート電極１４などと絶縁されている。

この層間絶縁膜２０は、例えば、ＳｉＯ_２膜であり、熱酸化法又はＣＶＤ法によって半導体基板２及びフィールド酸化膜１０上に形成される。このフィールド酸化膜１０は、例えば、ＳｉＯ_２膜であり、熱酸化法又はＣＶＤ法によって半導体基板２に形成される。

パッド２２は、例えば、ＡｌやＣｕなどのメタル配線のパッド部分であり、ＰＶＤ法によって層間絶縁膜２０上に形成される。パッド２２を有するメタル配線は、例えば、ゲート電極１４、ソースドレイン電極１６又はソースドレイン電極１８と電気的に接続される。

構造体４０は、保護膜２４に覆われて保護されている。この保護膜２４は、例えば、ＳｉＮ膜であり、ＣＶＤ法によって形成される。また保護膜２４の上には、絶縁膜２６が形成されている。なお保護膜２４は、ＳｉＮ膜以外の絶縁膜であって良い。

この絶縁膜２６は、例えば、ＳＯＧ（Spin on Glass）膜であり、スピンコート法によって形成される。そして絶縁膜２６上には、層間絶縁膜２８が形成されている。つまり絶縁膜２６は、保護膜２４と層間絶縁膜２８の間に介在するバッファ膜である。

層間絶縁膜２８は、例えば、ＳｉＯ_２膜であり、熱酸化法又はＣＶＤ法によって形成される。この層間絶縁膜２８上の平坦な領域が、図２（ａ）に示す平坦領域５である。

配線３６は、例えば、Ａｌ膜であり、ＰＶＤ法によって形成される。そして磁気センサ素子３及び周辺回路部４を保護する保護膜３８が形成されている。この保護膜３８は、例えば、ＳｉＮ膜であり、ＣＶＤ法によって形成される。

周辺回路部４は、例えば、構造体４０、抵抗、コンデンサなどを複数備えている。周辺回路部４は、一例として、磁気センサ素子３から出力された中点電圧を差動増幅した信号に基づいて検出対象の接近を判定し、判定した結果から「１」や「０」のデジタル信号を生成する回路を含んでいる。

続いて以下に、本実施の形態の磁気センサ素子３と周辺回路部４の間隔１００について説明する。

（磁気センサ素子３と周辺回路部４の間隔１００について）
磁気センサ素子３は、周辺回路部４が形成された後に形成される。例えば、周辺回路部４が形成される工程の途中で磁気センサ素子３を形成する場合、磁性膜３０が周辺回路部４を構成する材料と異なる材料から形成されることや磁気センサ素子３と周辺回路部４を接続する配線を形成するために積層された複数の膜に磁性膜３０まで到達する孔を形成しなければならないことなどから工程数が増えて製造コストが増加する問題がある。

一方、周辺回路部４を形成した後に磁気センサ素子３を形成する場合、構造体４０が、半導体基板２の厚み方向に複数の膜が積層されることで形成されるため、磁気センサ素子３が形成される領域が、構造体４０の近傍で平坦ではなくなる問題がある。この平坦でない領域に磁性膜３０を形成した場合、レジストが不均一になることに起因して磁性膜３０に歪が生じ、オフセット電圧Ｖ_ｏｆｆの増加や、検出精度の低下を招く。また磁性膜３０を形成するために、ＣＭＰ（chemical mechanical polishing）を行って平坦化する方法もあるがコストが増加する問題がある。

そこで発明者は、周辺回路部４を形成した後、周辺回路部４からどのくらい間隔を空けて磁気センサ素子３を形成すると良いのかを実験した。

図２（ｂ）は、その実験結果をグラフ化したものである。このグラフの縦軸は、オフセット電圧Ｖ_ｏｆｆ（ｍＶ）である。図２（ｂ）に示すグラフは、３σ範囲に入るオフセット電圧Ｖ_ｏｆｆのグラフである。横軸は、間隔ごとの条件を示している。

なおサンプルＡとは、バリアメタルを備えた配線構造を有するものである。サンプルＢとは、バリアメタルを備えない配線構造を有するものである。このバリアメタルとしては、ＭｏＳｉを用いた。ＰＩ開口無とは、ＰＩ（ポリイミド）からなるパッシベーション膜の形成によりＰＩで埋まる開口を磁気センサ素子３の周囲に形成しないものである。ＰＩ開口有とは、磁気センサ素子３の周囲に、このＰＩで埋まる開口を形成したものである。ＰＩ無とは、開口の有無に加えてパッシベーション膜を形成しないものである。また周辺回路部４のデザインルールは、１．２μｍである。チップサイズは、１５００×１７９０μｍである。そして磁気センサ素子３を形成した領域は、５８５×３３７μｍである。

このように条件を変えて実験した結果、図２（ｂ）に示すように、間隔１００が５０μｍ以上である場合、オフセット電圧Ｖ_ｏｆｆが、５０μｍ未満である場合と比べて、およそ６７％低下した。このオフセット電圧Ｖ_ｏｆｆの低下は、図２（ｂ）に示すように、間隔１００のみに依存しており、他の条件が変わっても安定している。従って集積度は、低下するが、間隔１００が５０μｍ以上となるように周辺回路部４から離して磁気センサ素子３を形成することでオフセット電圧Ｖ_ｏｆｆを下げることができる。

以下では、半導体装置１の製造方法の一例について説明する。

（半導体装置１の製造方法）
図３（ａ）〜図３（ｅ）は、実施の形態に係る半導体装置の製造方法の一例を示すための工程図である。ここでは、周辺回路部４が形成された後の工程から説明する。

図３（ａ）に示すように、周辺回路部４が形成された後、絶縁膜２６及び層間絶縁膜２８を形成する。

次に図３（ｂ）に示すように、層間絶縁膜２８の平坦領域５上にＮｉＣｏ膜からなる磁性膜３０を形成する。続いて磁性膜３０上にバッファ膜３２を形成する。

次に磁性膜３０及びバッファ膜３２を覆うように層間絶縁膜３４を形成する。続いて図３（ｃ）に示すように、エッチング法により、磁性膜３０の一部が露出する開口３９ａと、パッド２２の一部が露出する開口３９ｂと、を形成する。

次に図３（ｄ）に示すように、開口３９ａに露出する磁性膜３０と開口３９ｂに露出するパッド２２とを電気的に接続する配線３６を形成する。

次に図３（ｅ）に示すように、表面全体を覆う保護膜３８を形成した後、チップ単位ごとに切り出して半導体装置１を得る。

（実施の形態の効果）
本実施の形態に係る半導体装置１は、製造ばらつきによる不良率を抑えて製造することができる。具体的には、半導体装置１は、構造体４０から離れた保護膜３８の平坦領域５に磁気センサ素子３を形成するので、構造体４０の凹凸に起因するレジストの不均一を抑制して製造ばらつきを抑制する。従って半導体装置１は、製造ばらつきによる不良率を抑えて製造することができる。

半導体装置１は、集積度を下げて、周辺回路部４の構成に依存し難い５０μｍ以上離した平坦領域５に磁気センサ素子３を形成するので、周辺回路部４の構成に応じて磁気センサ素子３を形成する領域を設計し直す手間が抑制される。従って半導体装置１は、例えば、磁気センサ素子３や周辺回路部４の形成に使用するレチクルのＯＰＣ（Optical Proximity Correction）などの補正を抑制して製造コストを低減することができる。

以上、本発明のいくつかの実施の形態及び変形例を説明したが、これらの実施の形態及び変形例は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態及び変形例は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。また、これら実施の形態及び変形例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態及び変形例は、発明の範囲及び要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体装置、２…半導体基板、３…磁気センサ素子、４…周辺回路部、５…平坦領域、１０…フィールド酸化膜、１２…ゲート絶縁膜、１４…ゲート電極、１６…ソースドレイン電極、１８…ソースドレイン電極、２０…層間絶縁膜、２２…パッド、２４…保護膜、２６…絶縁膜、２８…層間絶縁膜、３０…磁性膜、３２…バッファ膜、３４…層間絶縁膜、３６…配線、３８…保護膜、３９ａ…開口、３９ｂ…開口、４０…構造体、１００…間隔

Claims

半導体基板と、
前記半導体基板の厚み方向に積層されてなる構造体と、
前記構造体を覆って保護する保護膜と、
前記保護膜が前記構造体から離れて実質的に平坦となる領域に、少なくとも前記保護膜を挟んで前記構造体と隣り合って形成された磁気センサ素子と、
を備えた半導体装置。
前記構造体は、前記磁気センサ素子が出力する信号を処理する周辺回路部の一部を構成する、
請求項１に記載の半導体装置。
前記磁気センサ素子は、デザインルールに基づいて集積度を上げる間隔ではなく、集積度を下げる間隔を有して前記構造体と隣り合って形成される、
請求項１又は２に記載の半導体装置。
前記磁気センサ素子は、５０μｍ以上となる前記集積度を下げる間隔を有して前記構造体と隣り合って形成される、
請求項３に記載の半導体装置。