JP2017073657A - 誤出力防止回路 - Google Patents

Abstract

【課題】ドレイン電圧の変動に起因するＭＯＳスイッチの誤出力を未然に防止する。【解決手段】誤出力防止回路１４は、ＭＯＳスイッチＮ１のゲート・ソース間に接続されたトランジスタＮａと、トランジスタＮａのゲート・ソース間に接続されたインピーダンス素子（例えばデプレッション型トランジスタＮｂ）と、ＭＯＳスイッチＮ１のドレインとトランジスタＮａのゲートとの間に接続されたキャパシタＣａと、を有する。なお、トランジスタＮａのゲート・ソース間には、クランプ素子（例えばツェナダイオードＺａ）を接続するとよい。また、インピーダンス素子として抵抗を用いてもよい。【選択図】図５

Description

本発明は、誤出力防止回路に関する。

従来より、種々のアプリケーションにおいて、ＭＯＳ［metal oxide semiconductor］スイッチが用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１３−１８７９２９号公報

しかしながら、ＭＯＳスイッチは、ドレイン電圧（例えば電源電圧）が急峻に持ち上がる場合に、ドレイン・ソース間に付随する寄生キャパシタを介してゲート電圧が上昇し、意図しない誤出力を生じるおそれがあった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、ドレイン電圧の変動に起因するＭＯＳスイッチの意図しない誤出力を未然に防止することのできる誤出力防止回路を提供することを目的とする。

本明細書中に開示されている誤出力防止回路は、ＭＯＳスイッチのゲート・ソース間に接続されたトランジスタと、前記トランジスタのゲート・ソース間に接続されたインピーダンス素子と、前記ＭＯＳスイッチのドレインと前記トランジスタのゲートとの間に接続されたキャパシタと、を有する構成（第１の構成）とされている。

上記第１の構成から成る誤出力防止回路は、前記トランジスタのゲート・ソース間に接続されたクランプ素子をさらに有する構成（第２の構成）にするとよい。

上記第１または第２の構成から成る誤出力防止回路において、前記インピーダンス素子は、デプレッション型トランジスタまたは抵抗である構成（第３の構成）にするとよい。

また、本明細書中に開示されている誤出力防止回路は、ＭＯＳスイッチのゲート・ソース間に接続された第１トランジスタと、前記第１トランジスタのゲート・ソース間に接続された第１インピーダンス素子と、前記ＭＯＳスイッチのドレインと前記第１トランジスタのゲートとの間に接続された第２トランジスタと、前記第２トランジスタのゲート・ソース間に接続された第２インピーダンス素子と、前記第２トランジスタのゲートと定電位端との間に接続されたキャパシタとを有する構成（第４の構成）とされている。

上記第４の構成から成る誤出力防止回路は、前記第１トランジスタのゲート・ソース間に接続された第１クランプ素子と、前記第２トランジスタのゲート・ソース間に接続された第２クランプ素子と、をさらに有する構成（第５の構成）にするとよい。

上記第４または第５の構成から成る誤出力防止回路において、前記第１インピーダンス素子及び前記第２インピーダンス素子は、デプレッション型トランジスタまたは抵抗である構成（第６の構成）にするとよい。

また、本明細書中に開示されている半導体装置は、ＭＯＳスイッチと、第１〜第６いずれかの構成から成る誤出力防止回路と、を有する構成（第７の構成）とされている。

上記第７の構成から成る半導体装置において、前記ＭＯＳスイッチは、ＭＯＳ電界効果トランジスタまたは絶縁ゲートバイポーラトランジスタである構成（第８の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第８の構成から成る半導体装置を有する構成（第９の構成）とされている。

また、本明細書中に開示されている車両は、バッテリと、前記バッテリから電源電圧の供給を受けて動作する上記第９の構成から成る電子機器とを有する構成（第１０の構成）とされている。

本明細書中に開示されている誤出力防止回路によれば、ドレイン電圧の変動に起因するＭＯＳスイッチの意図しない誤出力を未然に防止することが可能となる。

半導体装置の全体構成を示すブロック図 誤出力防止回路の導入例を示すブロック図 誤出力防止回路の第１実施形態を示す回路図 第１実施形態における電源急変時の挙動を示すタイミングチャート 誤出力防止回路の第２実施形態を示す回路図 第２実施形態の変形例を示す回路図 第２実施形態における電源急変時の挙動を示すタイミングチャート 誤出力防止回路の第３実施形態を示す回路図 第３実施形態の変形例を示す回路図 車両の一構成例を示す外観図

＜半導体装置＞
図１は、半導体装置の全体構成を示すブロック図である。本構成例の半導体装置１００は、車載用ハイサイドスイッチＩＣであり、装置外部との電気的な接続を確立する手段として、複数の外部端子（ＩＮピン、ＧＮＤピン、ＯＵＴピン、ＳＴピン、ＶＢＢピン）を備えている。ＩＮピンは、ＣＭＯＳロジックＩＣなどから制御信号の外部入力を受け付けるための入力端子である。ＧＮＤピンは、接地端子である。ＯＵＴピンは、負荷（エンジン制御用ＥＣＵ［electronic control unit］、エアコン、ボディ機器など）が外部接続される出力端子である。ＳＴピンは、ＣＭＯＳロジックＩＣなどに自己診断信号を外部出力するための出力端子である。ＶＢＢピンは、バッテリから電源電圧Ｖｂｂ（例えば４．５Ｖ〜１８Ｖ）の供給を受け付けるための電源端子である。なお、ＶＢＢピンは、大電流を流すために複数並列（例えば４ピン並列）に設けてもよい。

また、本構成例の半導体装置１００は、内部電源回路１と、定電圧生成回路２と、発振回路３と、チャージポンプ回路４と、ロジック回路５と、ゲート制御回路６と、クランプ回路７と、入力回路８と、基準生成回路９と、温度保護回路１０と、減電圧保護回路１１と、オープン保護回路１２と、過電流保護回路１３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、抵抗Ｒ１及びＲ２と、センス抵抗Ｒｓと、ツェナダイオードＺ１及びＺ２と、を集積化して成る。

内部電源回路１は、ＶＢＢピンとＧＮＤピンとの間に接続されており、電源電圧Ｖｂｂから所定の内部電源電圧ＶＲＥＧを生成して半導体装置１００の各部に供給する。なお、内部電源回路１は、イネーブル信号ＥＮの論理レベルに応じて動作可否が制御される。より具体的に述べると、内部電源回路１は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるときに停止状態となる。

定電圧生成回路２は、ＶＢＢピンとＧＮＤピンとの間に接続されており、電源電圧Ｖｂｂに応じたハイ電圧ＶＨ（＝電源電圧Ｖｂｂ）と、ハイ電圧ＶＨよりも定電圧ＲＥＦ（＝例えば５Ｖ）だけ低いロー電圧ＶＬ（＝Ｖｂｂ−ＲＥＦ）とを生成して発振回路３及びチャージポンプ回路４に供給する。なお、定電圧生成回路２は、イネーブル信号ＥＮ及び異常保護信号Ｓ５ａの論理レベルに応じて動作可否が制御される。より具体的に述べると、定電圧生成回路２は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるとき、若しくは、異常保護信号Ｓ５ａが異常未検出時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるとき、若しくは、異常保護信号Ｓ５ａが異常検出時の論理レベル（例えばローレベル）であるときに停止状態となる。

発振回路３は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ回路４に出力する。なお、クロック信号ＣＬＫは、ハイ電圧ＶＨとロー電圧ＶＬとの間でパルス駆動される矩形波信号である。

チャージポンプ回路４は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧Ｖｂｂよりも高い昇圧電圧ＶＣＰを生成してゲート制御回路６及び過電流保護回路１３に供給する。

ロジック回路５は、内部電源電圧ＶＲＥＧの供給を受けて動作し、ゲート制御信号Ｓ５ｂを生成してゲート制御回路６に出力する。ゲート制御信号Ｓ５は、トランジスタＮ１及びＮ２をオンさせるときにハイレベル（＝ＶＲＥＧ）となり、トランジスタＮ１及びＮ２をオフさせるときにローレベル（＝ＧＮＤ）となる２値信号である。また、ロジック回路５は、温度保護信号Ｓ１０、減電圧保護信号Ｓ１１、オープン保護信号Ｓ１２、及び、過電流保護信号Ｓ１３をそれぞれ監視し、必要に応じた異常保護動作を行う機能を備えている。より具体的に述べると、ロジック回路５は、半導体装置１００に何らかの異常が検出されたときに、異常保護信号Ｓ５ａを異常検出時の論理レベルとして定電圧生成回路２を停止させるとともに、ゲート制御信号Ｓ５ｂをローレベルとしてトランジスタＮ１及びＮ２をいずれも強制的にオフさせる。また、ロジック回路５は、異常検出結果に応じてトランジスタＮ３のゲート信号Ｓ５ｃを生成する機能も備えている。

ゲート制御回路６は、昇圧電圧ＶＣＰの印加端とＯＵＴピン（＝出力電圧Ｖｏｕｔの印加端）との間に接続されており、ゲート制御信号Ｓ５ｂの電流能力を高めたゲート電圧ＶＧを生成してトランジスタＮ１及びＮ２のゲートに出力する。ゲート電圧ＶＧは、ゲート制御信号Ｓ５ｂがハイレベルであるときにハイレベル（＝ＶＣＰ）となり、ゲート制御信号Ｓ５ｂがローレベルであるときにローレベル（＝Ｖｏ）となる。なお、ゲート制御回路６は、過電流保護信号Ｓ１３の論理レベルに応じて動作可否が制御される。より具体的に述べると、ゲート制御回路６は、過電流保護信号Ｓ１３が異常未検出時の論理レベル（例えばローレベル）であるときに動作状態となり、過電流保護信号Ｓ１３が異常検出時の論理レベル（例えばハイレベル）であるときに停止状態となる。

クランプ回路７は、ＶＢＢピンとトランジスタＮ１及びＮ２の両ゲートとの間に接続されている。ＯＵＴピンに誘導性負荷が接続されるアプリケーションでは、トランジスタＮ１をオンからオフへ切り替える際、誘導性負荷の逆起電力によりＯＵＴピンが負電圧となる。そのため、エネルギー吸収用にクランプ回路７（いわゆるアクティブクランプ回路）が設けられている。なお、Ｖｂｂ−（Ｖｃｌｐ＋Ｖｇｓ）で表されるアクティブクランプ電圧は、例えば４８Ｖに設定するとよい（ただし、Ｖｂｂは電源電圧、ＶｃｌｐはＯＵＴピンの負側クランプ電圧、ＶｇｓはトランジスタＮ１のゲート・ソース間電圧）。

入力回路８は、ＩＮピンから制御信号の入力を受け付けてイネーブル信号ＥＮを生成するシュミットトリガである。

基準生成回路９は、内部電源電圧ＶＲＥＧの供給を受けて動作し、所定の基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆを生成して半導体装置１００の各部に供給する。なお、例えば、基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆは、内部電源回路１において内部電源電圧ＶＲＥＧの目標値を設定したり、各種保護回路９〜１３において異常検出用の閾値を設定したりするために用いられる。

温度保護回路１０は、内部電源電圧ＶＲＥＧの供給を受けて動作し、トランジスタＮ１の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ１０を生成してロジック回路５に出力する。温度保護信号Ｓ１０は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

減電圧保護回路１１は、内部電源電圧ＶＲＥＧの供給を受けて動作し、電源電圧Ｖｂｂないしは内部電源電圧ＶＲＥＧの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ１１を生成してロジック回路５に出力する。減電圧保護信号Ｓ１１は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

オープン保護回路１２は、電源電圧Ｖｂｂと内部電源電圧ＶＲＥＧの供給を受けて動作し、出力電圧Ｖｏｕｔの監視結果（＝負荷のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ１２を生成してロジック回路５に出力する。なお、オープン保護信号Ｓ１２は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

過電流保護回路１３は、昇圧電圧ＶＣＰの印加端とＯＵＴピン（＝出力電圧Ｖｏｕｔの印加端）との間に接続されており、センス電圧Ｖｓの監視結果（＝過電流が生じているか否か）に応じた過電流保護信号Ｓ１３を生成してロジック回路５に出力する。過電流保護信号Ｓ１３は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

トランジスタＮ１は、ドレインがＶＢＢピンに接続されてソースがＯＵＴピンに接続されたパワートランジスタであり、バッテリから負荷に向けた出力電流Ｉ１が流れる電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、トランジスタＮ１は、ゲート電圧ＶＧがハイレベルであるときにオンし、ゲート電圧ＶＧがローレベルであるときにオフする。

なお、トランジスタＮ１のオン抵抗が低いほど、ＯＵＴピンの地絡時（＝接地端ないしはこれに準ずる低電位端への短絡時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、トランジスタＮ１のオン抵抗を下げるほど、温度保護回路１０や過電流保護回路１３の重要性が高くなる。

トランジスタＮ２は、トランジスタＮ１に対して並列接続されたミラートランジスタであり、出力電流Ｉ１に応じたミラー電流Ｉ２を生成する。トランジスタＮ１とトランジスタＮ２とのサイズ比は、ｍ：１（ただしｍ＞１、例えばｍ＝１０００）である。従って、ミラー電流Ｉ２は、出力電流Ｉ１を１／ｍに減じた大きさとなる。なお、トランジスタＮ２は、トランジスタＮ１と同じく、ゲート電圧ＶＧがハイレベルであるときにオンし、ゲート電圧ＶＧがローレベルであるときにオフする。

トランジスタＮ３は、ドレインがＳＴピンに接続されてソースがＧＮＤピンに接続されたオープンドレイン形式のトランジスタである。なお、トランジスタＮ３は、ゲート信号Ｓ５ｃがハイレベルであるときにオンし、ゲート信号Ｓ５ｃがローレベルであるときにオフする。すなわち、ＳＴピンから外部出力される自己診断信号は、ゲート信号Ｓ５ｃのハイレベルであるとき（＝トランジスタＮ３がオンしているとき）にローレベルとなり、ゲート信号Ｓ５ｃがローレベルであるとき（＝トランジスタＮ３がオフしているとき）にハイレベルとなる。

抵抗Ｒ１は、ＩＮピンと入力回路８の入力端との間に接続されており、過大なサージ電流などを抑制するための電流制限抵抗として機能する。

抵抗Ｒ２は、入力回路８の入力端とＧＮＤピンとの間に接続されており、ＩＮピンがオープン状態であるときに入力回路８への入力論理レベルをローレベル（＝ディセーブル時の論理レベル）に確定させるためのプルダウン抵抗として機能する。

センス抵抗Ｒｓは、トランジスタＮ２のソースとＯＵＴピンとの間に接続されており、ミラー電流Ｉ２に応じたセンス電圧Ｖｓ（＝Ｉ２×Ｒｓ）を生成する電流検出素子として機能する。

ツェナダイオードＺ１は、トランジスタＮ１及びＮ２のゲートとＯＵＴピンとの間で、カソードがトランジスタＮ１及びＮ２のゲート側となり、アノードがＯＵＴピン側となる向きに接続されている。このように接続されたツェナダイオードＺ１は、ＶＢＢピンにバッテリを接続してＯＵＴピンに負荷を接続した正規接続状態において、トランジスタＮ１及びＮ２のゲート・ソース間電圧を所定の上限値以下に制限するクランプ素子（サージ電圧吸収素子）として機能する。

ツェナダイオードＺ２は、トランジスタＮ１及びＮ２のゲートとＯＵＴピンとの間で、アノードがトランジスタＮ１及びＮ２のゲート側となり、カソードがＯＵＴピン側となる向きに接続されている。このように接続されたツェナダイオードＺ２は、ＶＢＢピンに負荷を接続してＯＵＴピンにバッテリを接続した逆接続状態において、ＯＵＴピンからトランジスタＮ１及びＮ２のゲートに至る電流経路を遮断するための逆接続保護素子として機能する。

上記したように、半導体装置１００は、ＣＭＯＳロジック（ロジック回路５など）と、パワーＭＯＳデバイス（トランジスタＮ１など）と、を１チップ上に組み込んだモノリシックパワーＩＣとして構成されている。

＜誤出力防止回路（導入例）＞
図２は、誤出力防止回路の導入例を示すブロック図である。本図で示すように、トランジスタＮ１のゲート・ドレイン間には、寄生キャパシタＣｇｄが付随する。そのため、トランジスタＮ１のドレインに印加される電源電圧Ｖｂｂが変動すると、ゲート電圧ＶＧにも変動が生じる。

例えば、ゲート電圧ＶＧのローレベル期間中（＝トランジスタＮ１のオフ期間中）に電源電圧Ｖｂｂが上昇すると、寄生キャパシタＣｇｄを介してトランジスタＮ１のゲート電圧ＶＧが持ち上がる。このとき、トランジスタＮ１のゲート・ソース間電圧（＝ＶＧ−Ｖｏｕｔ）がオンスレッショルド電圧よりも高くなると、トランジスタＮ１の誤オンが生じてしまう。このようなトランジスタＮ１の誤オンを防止するためには、ゲート電圧ＶＧの意図しない変動を適切に抑制することのできる誤出力防止回路１４が必要となる。

なお、本図では、ＭＯＳスイッチとしてＭＯＳ電界効果トランジスタが用いられている場合を例に挙げて説明を行ったが、ＭＯＳスイッチとして絶縁ゲートバイポーラトランジスタが用いられている場合においても、上記と同様の問題が生じ得るので、誤出力防止回路１４の導入が必要となる。

＜誤出力防止回路（第１実施形態）＞
図３は、誤出力防止回路１４の第１実施形態を示す回路図である。第１実施形態の誤出力防止回路１４は、最も単純な回路構成の一例であり、トランジスタＮ１のゲート・ソース間に接続された抵抗Ｒｘのみを含む。

このような構成を採用することにより、抵抗Ｒｘを介してトランジスタＮ１のゲートをＯＵＴピンにプルダウンしておくことができるので、電源電圧Ｖｂｂの上昇に伴うゲート電圧ＶＧの持ち上がりを抑えてトランジスタＮ１の誤オンを防止することが可能となる。

ただし、第１実施形態の誤出力防止回路１４は、寄生キャパシタＣｇｄの容量値と抵抗Ｒｘの抵抗値に応じた時定数τ（＝Ｃｇｄ×Ｒｘ）を持つ。そのため、電源電圧Ｖｂｂが急峻に立ち上がる場合には、ゲート電圧ＶＧの持ち上がりを十分に抑えることができないおそれがある。

図４は、第１実施形態における電源急変時の挙動を示すタイミングチャートであり、上から順番に、電源電圧Ｖｂｂ、ＩＮピンへの印加電圧（＝イネーブル信号ＥＮに相当）、ゲート電圧ＶＧ、及び、出力電圧Ｖｏｕｔが描写されている。

時刻ｔ１１において、電源電圧Ｖｂｂが投入された後、本来であれば、時刻ｔ１２において、ＩＮピンがローレベル（＝ディセーブル時の論理レベル）からハイレベル（＝イネーブル時の論理レベル）に立ち上げられるまで、ゲート電圧ＶＧはローレベルに維持されるはずであり、延いては、トランジスタＮ１がオフされたまま、出力電圧Ｖｏｕｔがローレベルに維持されるはずである。

しかしながら、電源電圧Ｖｂｂが時定数τよりも短い時間で急峻に立ち上がると、誤出力防止回路１４が十全に機能せず、ゲート電圧ＶＧが持ち上がってしまう。その結果、トランジスタＮ１の誤オンが生じて出力電圧Ｖｏｕｔが意図せずに上昇するおそれがある。

このように、第１実施形態の誤出力防止回路１４は、電源電圧Ｖｂｂの急峻な立上げに対して必ずしも効果的に機能しない。

＜誤出力防止回路（第２実施形態）＞
図５は、誤出力防止回路１４の第２実施形態を示す回路図である。第２実施形態の誤出力防止回路１４は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａ及びＮｂと、キャパシタＣａと、ツェナダイオードＺａと、を含む。

トランジスタＮａのドレインは、トランジスタＮ１のゲートに接続されている。トランジスタＮａのソース及びバックゲートは、ＯＵＴピンに接続されている。トランジスタＮｂのドレインは、トランジスタＮａのゲートに接続されている。トランジスタＮａのゲートは、トランジスタＮｂのソースに接続されている。トランジスタＮｂのソース及びバックゲートは、ＯＵＴピンに接続されている。キャパシタＣａの第１端は、ＶＢＢピン（＝トランジスタＮ１のドレイン）に接続されている。キャパシタＣａの第２端は、トランジスタＮａのゲートに接続されている。ツェナダイオードＺａのカソードは、トランジスタＮａのゲートに接続されている。ツェナダイオードＺａのアノードは、ＯＵＴピンに接続されている。

トランジスタＮａは、電源電圧Ｖｂｂの立上げ時にトランジスタＮ１のゲート・ソース間を短絡してトランジスタＮ１を確実にオフさせるためのスイッチ素子として機能する。トランジスタＮａは、そのゲート・ソース間電圧（＝Ｇｘ−Ｖｏｕｔ）がオンスレッショルド電圧よりも高いときにオンし、そのゲート・ソース間電圧がオンスレッショルド電圧よりも低いときにオフする。

トランジスタＮｂは、そのゲート・ソース間が短絡されたデプレッション型トランジスタであり、そのドレイン電圧（＝トランジスタＮａのゲート電圧Ｇｘ）に依ることなく一定のドレイン電流を流し続ける。すなわち、トランジスタＮｂは、電源電圧Ｖｂｂの非変動時にトランジスタＮａのゲート電圧Ｇｘをローレベルにプルダウンしておくためのインピーダンス素子として機能する。このようなトランジスタＮｂを設けることにより、電源電圧Ｖｂｂの非変動時にはトランジスタＮａをオフしておくことができるので、ゲート電圧ＶＧの通常駆動に何ら影響を及ぼさずに済む。なお、トランジスタＮｂは、図６の変形例で示すように、抵抗Ｒａに置き換えることが可能である。

キャパシタＣａは、電源電圧Ｖｂｂの変動に応じてゲート電圧Ｇｘを変動させるための容量素子である。なお、トランジスタＮ１の誤オンを防止するためには、電源電圧Ｖｂｂの急上昇時に、寄生キャパシタＣｇｄを介してゲート電圧ＶＧが持ち上がるよりも早く、キャパシタＣａを介してゲート電圧Ｇｘを持ち上げる必要がある。そのため、キャパシタＣａには、寄生キャパシタＣｇｄの容量値やトランジスタＮｂのドレイン電流値を考慮して、必要十分な大きさの容量値を持たせておくことが望ましい。

ツェナダイオードＺａは、トランジスタＮａのゲート・ソース間電圧を所定の上限値以下に制限するためのクランプ素子（ゲート保護素子）として機能する。

上記構成から成る誤出力防止回路１４において、電源電圧Ｖｂｂが急峻に上昇すると、ゲート電圧ＶＧよりも先にゲート電圧Ｇｘが持ち上がり、トランジスタＮａがオンする。その結果、トランジスタＮ１のゲート・ソース間が短絡されるので、ゲート電圧ＶＧの持ち上がりを抑えてトランジスタＮ１の誤オンを未然に防止することが可能となる。

なお、トランジスタＮａのオン抵抗値は、第１実施形態（図３）における抵抗Ｒｘの抵抗値と比べれば無視できるほど低い。従って、電源電圧Ｖｂｂが急峻に立ち上がる場合であっても、ゲート電圧ＶＧの持ち上がりを十分に抑えることが可能となる。

図７は、第２実施形態における電源急変時の挙動を示すタイミングチャートであり、上から順番に、電源電圧Ｖｂｂ、ＩＮピンへの印加電圧（＝イネーブル信号ＥＮに相当）、ゲート電圧ＶＧ、及び、出力電圧Ｖｏｕｔが描写されている。

時刻ｔ２１において、電源電圧Ｖｂｂが急峻に上昇したとき、先出の第１実施形態（図３）では、誤出力防止回路１４が十全に機能せずにゲート電圧ＶＧが持ち上がり、トランジスタＮ１の誤オンが生じて出力電圧Ｖｏｕｔが意図せずに上昇するおそれがある（図中の破線を参照）。

一方、第２実施形態の誤出力防止回路１４であれば、電源電圧Ｖｂｂの急上昇時にトランジスタＮａが遅滞なくオンし、ゲート電圧ＶＧの持ち上がりが抑えられるので、トランジスタＮ１の誤オンを未然に防止することが可能となる。

その後、電源電圧Ｖｂｂが定常状態（非変動状態）に至ると、ゲート電圧ＧｘがトランジスタＮｂを介してローレベルにプルダウンされた状態となるので、トランジスタＮａがオフされる。従って、時刻ｔ２２において、ＩＮピンがローレベルからハイレベルに立ち上げられる際には、何ら支障なくゲート電圧ＶＧがハイレベルに立ち上げられるので、トランジスタＮ１がオンして出力電圧Ｖｏｕｔが電源電圧Ｖｂｂ近傍まで上昇する。

このように、第２実施形態の誤出力防止回路１４であれば、電源電圧Ｖｂｂの急峻な立上げに対しても効果的に機能する。

＜誤出力防止回路（第３実施形態）＞
図８は、誤出力防止回路１４の第３実施形態を示す回路図である。第３実施形態の誤出力防止回路１４は、第２実施形態（図５）をベースとしつつ、キャパシタＣａに代えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰａと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮｃと、キャパシタＣｂと、ツェナダイオードＺｂと、を含む点に特徴を有する。そこで、第２実施形態と同様の構成要素については、図５と同一の符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分について重点的な説明を行う。

トランジスタＰａのソース及びバックゲートは、ＶＢＢピン（＝トランジスタＮ１のドレイン）に接続されている。トランジスタＰａのドレインは、トランジスタＮａのゲートに接続されている。トランジスタＮｃのドレインは、ＶＢＢピンに接続されている。トランジスタＮｃのゲートは、トランジスタＮｃのソースに接続されている。トランジスタＮｃのソース及びバックゲートは、トランジスタＰａのゲートに接続されている。キャパシタＣｂの第１端は、トランジスタＰａのゲートに接続されている。キャパシタＣｂの第２端は、接地端（定電位端）に接続されている。ツェナダイオードＺｂのカソードは、ＶＢＢピンに接続されている。ツェナダイオードＺｂのアノードは、トランジスタＰａのゲートに接続されている。

トランジスタＰａは、電源電圧Ｖｂｂの立上げ時にトランジスタＮａのゲートとＶＢＢピンとの間を短絡してトランジスタＮａをオンするためのスイッチ素子として機能する。トランジスタＰａは、そのゲート・ソース間電圧（＝Ｖｂｂ−Ｇｙ）がオンスレッショルド電圧よりも高いときにオンし、そのゲート・ソース間電圧がオンスレッショルド電圧よりも低いときにオフする。

トランジスタＮｃは、そのゲート・ソース間が短絡されたデプレッション型トランジスタであり、そのドレイン電圧（＝電源電圧Ｖｂｂ）に依ることなく一定のドレイン電流を流し続ける。すなわち、トランジスタＮｃは、電源電圧Ｖｂｂの非変動時にトランジスタＰａのゲート電圧Ｇｙをハイレベルにプルアップしておくためのインピーダンス素子として機能する。このようなトランジスタＮｃを設けることにより、電源電圧Ｖｂｂの非変動時にはトランジスタＰａをオフしておくことができるので、ゲート電圧ＶＧの通常駆動に何ら影響を及ぼさずに済む。なお、トランジスタＮｃは、図９の変形例で示すように、抵抗Ｒｂに置き換えることが可能である。

キャパシタＣｂは、トランジスタＰａのゲート電圧Ｇｙを平滑するための容量素子である。なお、トランジスタＮ１の誤オンを防止するためには、電源電圧Ｖｂｂの急上昇時において、ゲート電圧ＶＧが持ち上がるよりも早く、トランジスタＰａをオンさせる必要がある。これを実現するためには、ゲート電圧Ｇｙをある程度（＝電源電圧Ｖｂｂに追従して変動しない程度）に平滑しておけば足りる。従って、キャパシタＣｂの容量値については、第２実施形態（図５）におけるキャパシタＣａの容量値と比べて、大幅に小さく設計することができる。

ツェナダイオードＺｂは、トランジスタＰａのゲート・ソース間電圧を所定の上限値以下に制限するためのクランプ素子（ゲート保護素子）として機能する。

上記構成から成る誤出力防止回路１４において、電源電圧Ｖｂｂが急峻に上昇すると、ゲート電圧ＶＧが持ち上がるよりも先にトランジスタＰａがオンするので、ゲート電圧Ｇｘが電源電圧Ｖｂｂ近傍まで引き上げられて、トランジスタＮａがオンする。その結果、トランジスタＮ１のゲート・ソース間が短絡されるので、ゲート電圧ＶＧの持ち上がりを抑えてトランジスタＮ１の誤オンを未然に防止することが可能となる。

特に、第３実施形態の誤出力防止回路１４であれば、先の第２実施形態（図５）と比べて、キャパシタＣｂの容量値を小さく抑えることができる。従って、キャパシタＣｂの実装面積を大幅に（例えば２５％以下まで）縮小することが可能となり、延いては、誤出力防止回路１４の省スペース化を図ることが可能となる。

＜車両への適用＞
図１０は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電源電圧Ｖｂｂの供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８と、を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体装置１００は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
なお、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、その他の用途に供される車載用ＩＰＤ［intelligent power device］（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）を始めとして、ＭＯＳスイッチを有する半導体装置全般に広く適用することが可能である。

すなわち、本明細書中に開示されている発明は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。

１ 内部電源回路
２ 定電圧生成回路
３ 発振回路
４ チャージポンプ回路
５ ロジック回路
６ ゲート制御回路
７ クランプ回路
８ 入力回路
９ 基準生成回路
１０ 温度保護回路
１１ 減電圧保護回路
１２ オープン保護回路
１３ 過電流保護回路
１４ 誤出力防止回路
１００ 半導体装置
Ｎ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（パワートランジスタ）
Ｎ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（電流検出トランジスタ）
Ｎ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ（信号出力トランジスタ）
Ｒ１、Ｒ２ 抵抗
Ｒｓ センス抵抗
Ｚ１、Ｚ２ ツェナダイオード
Ｃｇｄ 寄生キャパシタ
Ｒｘ、Ｒａ、Ｒｂ 抵抗
Ｎａ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐａ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎｂ、Ｎｃ Ｎチャネル型ＭＯＳ電界効果トランジスタ（デプレッション）
Ｃａ、Ｃｂ キャパシタ
Ｚａ、Ｚｂ ツェナダイオード
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (10)

1. ＭＯＳスイッチのゲート・ソース間に接続されたトランジスタと、
   前記トランジスタのゲート・ソース間に接続されたインピーダンス素子と、
   前記ＭＯＳスイッチのドレインと前記トランジスタのゲートとの間に接続されたキャパシタと、
   を有することを特徴とする誤出力防止回路。
2. 前記トランジスタのゲート・ソース間に接続されたクランプ素子をさらに有することを特徴とする請求項１に記載の誤出力防止回路。
3. 前記インピーダンス素子は、デプレッション型トランジスタまたは抵抗であることを特徴とする請求項１または請求項２に記載の誤出力防止回路。
4. ＭＯＳスイッチのゲート・ソース間に接続された第１トランジスタと、
   前記第１トランジスタのゲート・ソース間に接続された第１インピーダンス素子と、
   前記ＭＯＳスイッチのドレインと前記第１トランジスタのゲートとの間に接続された第２トランジスタと、
   前記第２トランジスタのゲート・ソース間に接続された第２インピーダンス素子と、
   前記第２トランジスタのゲートと定電位端との間に接続されたキャパシタと、
   を有することを特徴とする誤出力防止回路。
5. 前記第１トランジスタのゲート・ソース間に接続された第１クランプ素子と、
   前記第２トランジスタのゲート・ソース間に接続された第２クランプ素子と、
   をさらに有することを特徴とする請求項４に記載の誤出力防止回路。
6. 前記第１インピーダンス素子及び前記第２インピーダンス素子は、デプレッション型トランジスタまたは抵抗であることを特徴とする請求項４または請求項５に記載の誤出力防止回路。
7. ＭＯＳスイッチと、
   請求項１〜請求項６のいずれか一項に記載の誤出力防止回路と、
   を有することを特徴とする半導体装置。
8. 前記ＭＯＳスイッチは、ＭＯＳ電界効果トランジスタまたは絶縁ゲートバイポーラトランジスタであることを特徴とする請求項７に記載の半導体装置。
9. 請求項８に記載の半導体装置を有することを特徴とする電子機器。
10. バッテリと、
    前記バッテリから電源電圧の供給を受けて動作する請求項９に記載の電子機器と、
    を有することを特徴とする車両。

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