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JP2017055033A - 半導体装置、半導体チップ及び半導体装置の製造方法 - Google Patents

半導体装置、半導体チップ及び半導体装置の製造方法 Download PDF

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JP2017055033A JP2015179386A JP2015179386A JP2017055033A JP 2017055033 A JP2017055033 A JP 2017055033A JP 2015179386 A JP2015179386 A JP 2015179386A JP 2015179386 A JP2015179386 A JP 2015179386A JP 2017055033 A JP2017055033 A JP 2017055033A
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semiconductor device
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左千夫 林
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Toshiba Corp
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Abstract

【課題】 所望の耐圧を有することが可能な半導体装置を提供する。【解決手段】 半導体装置は、回路２７、第１〜第４パッド２４、第１、第２スイッチング素子３２を含む半導体チップ２２を含む。第１スイッチング素子の第１、第２ノードはそれぞれ第１、第２パッドとかつ回路と接続され、第１閾値以上の大きさの電流が第１ノードから流れ込むと第１閾値以上の大きさの電流を第１スイッチング素子を介して第２ノードから流す。第２スイッチング素子の第３、第４ノードは、それぞれ第３、第４パッドのみと接続され、第２閾値以上の大きさの電流が第３ノードから流れ込むと第２閾値以上の大きさの電流を第２スイッチング素子を介して第４ノードから流す第２スイッチング素子を含む。半導体チップは、第１パッド、第１導電線と接続された第１ワイヤ２５と、第２パッド、第２導電線と接続された第２ワイヤ２５を含む。【選択図】 図４

Description

実施形態は、半導体装置に関する。
半導体チップは、外部から意図せずに印加された静電気を保護するための仕組みを設けられる場合がある。そのような仕組みは、静電破壊（ＥＳＤ）保護回路(以下、単に保護回路と称される場合がある）を含む。保護回路は、静電気による電流を保護回路を流れるように誘導することにより、電流が半導体チップの内部の回路を流れることを防ぐ。保護回路は、半導体チップが静電気に対する所望の耐性（耐圧）を有するように設けられる必要がある。
特開平８−２７４２６１号公報 特開２００６−３３９４３９号公報
所望の耐圧を有することが可能な半導体装置を提供しようとするものである。
一実施形態による半導体装置は、半導体装置は、基板と、基板上の端子と、基板上の第１導電線および第２導電線であって端子と電気的に接続された第１導電線および第２導電線と、基板上の半導体チップと、第１、第２ワイヤとを含む。半導体チップは、回路と、第１、第２、第３、および第４パッドと、第１、第２スイッチング素子とを含む。第１スイッチング素子は、第１スイッチング素子の第１ノードを第１パッドおよび回路と接続され、第１スイッチング素子の第２ノードを第２パッドおよび回路と接続され、第１閾値以上の大きさの電流が第１ノードから流れ込むと第１閾値以上の大きさの電流を第１スイッチング素子を介して第２ノードから流す。第２スイッチング素子は、第２スイッチング素子の第３ノードを第３パッドのみと接続され、第２スイッチング素子の第４ノードを第４パッドのみと接続され、第２閾値以上の大きさの電流が第３ノードから流れ込むと第２閾値以上の大きさの電流を第２スイッチング素子を介して第４ノードから流す。第１ワイヤは第１パッドおよび第１導電線と接続されている。第２ワイヤは第２パッドおよび第２導電線と接続されている。
所望の耐圧を有する半導体装置を提供できる。
参考用の保護回路および関連する要素の等価回路を示す。 一実施形態の実施形態の半導体装置の断面を示す。 一実施形態の半導体装置の平面図である。 一実施形態の半導体装置のいくつかの要素の一部を示す。 一実施形態の半導体装置の一部の等価回路を示す。 一実施形態の半導体装置の製造方法のフローを示す。 実施形態の第１変形例の半導体装置のいくつかの要素の一部を示す。 実施形態の第２変形例の半導体装置のいくつかの要素の一部を示す。 実施形態の第３変形例の半導体装置のいくつかの要素の一部を示す。
図１は、参考用の保護回路および関連する要素の等価回路を示す。電源端子１０１および１０２の間に回路１０３が設けられている。また、電源端子１０１および１０２の間に保護回路１０４が設けられている。保護回路１０４は、例えば、ダイオード１０６およびスイッチング素子１０７を含む。端子１０１から保護回路１０４に過大な電流が流れ込むと、スイッチング素子１０７がオンして、電流がスイッチング素子１０７を介して端子１０２に流れる。
保護回路１０４は、回路１０３とともに半導体チップの中に設けられている。すなわち、回路１０３は、半導体チップの基板中の拡散層、および基板上の導電層ならびに絶縁層等の要素の組み合わせにより実現され、保護回路１０４も、これらの要素の組み合わせにより実現される。したがって、保護回路１０４は、半導チップの設計の段階で保護回路１０４が半導体チップに所望の耐圧を持たせることができるように設計され、設計に沿って保護回路１０４および種々の回路１０３を含んだ半導体チップが作製される。
半導体チップ中の拡散層、導電層、および絶縁層は、層の元となる材料の形成、形成された材料の形状の加工、不純物の導入等の工程を使用して形成される。層の形成および不純物の導入は、層の形状の加工および特定の位置への不純物の導入を規定するためのマスクを必要とする。上記のように、保護回路１０４は半導体チップの設計の段階で設計が完了している。したがって、半導体チップの製造に必要なマスクは、半導体チップの設計の段階で決定された保護回路１０４を製造できるように、製造されている。
製造された半導体チップは、設計の通りに所望の耐圧を有するかの試験を受ける。製造された半導体チップの保護回路１０４は、半導体チップが、所望の耐圧を有するような性能を有しているはずである。しかしながら、製造過程の種々の要素が原因で、保護回路１０４が、所望の耐圧を有しない場合がある。このような場合、この半導体チップは不良品となり、半導体チップの設計および製造過程の見直しが行われる。見直しの結果、半導体チップのレイアウトおよび／またはある構造の形状の修正が必要になる場合がある。修正が反映されたレイアウトおよび構造の形状を作成することは、マスクの修正も必要とし得る。このようなレイアウト、構造の形状、および／またはレイアウトの修正は、多大な労力および時間を必要とし得る。
以下に実施形態が図面を参照して説明される。以下の説明において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。また、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序でおよび／または別のステップと同時に起こることが可能である。
図２は、一実施形態の半導体装置の断面を示す。図２に示されるように、半導体装置１は、基板１１を含む。基板１１は、例えばｘｙ面に沿って矩形形状を有し、ｘｙ面に沿って広がる２つの主面を含み、一方の主面は表面１２ｆと称され、もう一方の主面は裏面１２ｂと称される。基板１１は、少なくとも２つの層１３ａおよび１３ｂを含めて、例えば４つの層１３ａ、１３ｂ、１３ｃ、１３ｄを有する。層１３ａは表面１２ｆ上に位置し、層１３ｂは裏面１２ｂ上に位置する。層１３ｃおよび１３ｄは、基板１１の中に位置する。層１３ａ、１３ｂ、１３ｃ、および１３ｄは、互いに独立している。
層１３ａ、１３ｂ、１３ｃ、および１３ｄには、配線１５が設けられる。配線１５は、ｘｙ面において、幅を有する線状の複数のパターンを有し、および／またはｘｙ面に沿ってプレート状に広がっている。層１３ａ、１３ｂ、１３ｃ、および１３ｄのうち、ｚ軸に沿って隣接する層の配線１５は、種々の位置において導電性のビアプラグ１７により接続されている。層１３ｂの配線１５上には、端子１８が設けられている。
層１３ａには、さらに、導電性のリング（導電線）２１が設けられている。図２は、図の明瞭化の目的で１本のリング２１のみを示しているが、図３に示されるように、複数のリング２１が設けられている。各リング２１は、ｘｙ面において幅を有する線の形状を有し、ｘｙ面において別のリングを囲む。リング２１は、一部が空いていても良い。最も内側のリングは基板１１の表面１２ｆのある領域を囲む。囲まれる領域は、例えば表面１２ｆの中央である。
図２に戻る。リング２１は、ビアプラグ１７により、層１３ｃ中の配線１５と接続されている。リング２１は、半導体装置１の外部から供給される供給電位を、半導体装置１の広い範囲に亘って低抵抗の配線を介して提供すること等を目的として設けられる。供給電位は、電源電位（ＶＤＤ）および接地電位（ＶＳＳ）を含む。リング２１は、ビアプラグ１７および配線１５を介して、電源用の端子１８と電気的に接続されている。電源電位用のリング２１は、電源電位用の端子１８と電気的に接続されている。電源電位用の端子１８は、半導体装置１の外部の電源電位を供給する端子と接続され、半導体装置１が動作している間、この供給用の端子から電源電位を受け取る。接地電位用の端子１８は、半導体装置１の外部の接地電位を供給する端子と接続され、半導体装置１が動作している間、この供給用の端子から接地電位を受け取る。
半導体装置１は、基板１１の表面１２ｆ上で、最も内側のリング２１により囲まれた領域において、半導体チップ２２を有する。半導体チップ２２は、例えばシリコンの基板（基板１１とは別の基板）の表面および上方において拡散層、導電体、および絶縁体を含む。拡散層、導電体、および絶縁体の組み合わせにより、種々の電気素子、および種々の部分を相互に接続する配線およびビアプラグ等が実現される。
半導体チップ２２は、基板１１と反対側の面上でかつ縁の領域において導電性のパッド２４を有する。パッド２４は、半導体チップ２２の内部の回路（後述の回路２７）と電気的に接続されている。回路は、あらゆる種類の回路であり得る。あるパッド２４とあるリング２１は、導電性のワイヤ２５によって接続されている。ワイヤ２５は、ボンディングにより設けられる。別のパッド２４は、基板１１の表面１２ｆ上のある配線１５と、ワイヤ２５により接続されている。
基板１１の表面１２ｆは、例えば樹脂の封止部材３０により封止されている。
図４は、半導体装置１のいくつかの要素の一部のｘｙ面に沿って示し、具体的には、半導体チップ２２の角とその周辺での幾つかの要素のみがｚ軸に沿う上方から観察された状態を示す。
図４に示されるように、リング２１は、リング２１ａ、２１ｂ、２１ｃ、および２１ｄを含む。リング２１ａは電源電位ＶＤＤ１を有し、リング２１ｂは接地電位ＶＳＳ１を有する。電位ＶＤＤ１およびＶＳＳ１は対を構成し、同様にリング２１ａおよび２１ｂは対を構成する。リング２１ｃは電源電位ＶＤＤ２を有し、リング２１ｄは接地電位ＶＳＳ２を有する。電位ＶＤＤ２およびＶＳＳ２は対を構成し、同様にリング２１ｃおよび２１ｄは対を構成する。複数の供給電位（電源電位および接地電位）の対（供給電位対）は、例えば電位を、独立した系統で供給するために設けられる。ある供給電位対の電源電位ＶＤＤおよび／または接地電位ＶＳＳは、別の供給電位対の電源電位ＶＤＤおよび／または接地電位ＶＳＳとそれぞれ同じであっても異なっていてもよい。リング２１ａ、２１ｂ、２１ｃ、および２１ｄの配置は、図４の例に限定されない。
半導体装置１は、複数の供給電位対を受け取り得る。そして、複数の供給電位対のうちの少なくとも低抵抗の配線によって伝送される供給電位対および／または半導体チップ２２の広い範囲に亘って分布することを求められる供給電位対を伝送するためにリング２１の対が設けられる。
半導体チップ２２は、縁において、複数のＥＳＤ保護回路３１ａ（３１ａ１および３１ａ２）を有する。保護回路３１ａは、パッド２４（２４ａ１および２４ａ２）、２つの独立した配線Ｉ１およびＩ２、ならびに保護素子３２を含む。各保護回路３１は、１つの供給電位対と関連付けられており、関連付けられている供給電位対のための保護を提供する。すなわち、各保護回路３１において、その配線Ｉ１は１つのリング対の一方のリング２１にパッド２４およびワイヤ２５を介して接続され、配線Ｉ２は他方のリング２１にパッド２４およびワイヤ２５を介して接続されている。図４では、保護回路３１ａ１の配線Ｉ１はパッド２４ａ１を介してリング２１ａと接続されており、半導体装置１が動作している間、電源電位ＶＤＤ１を有する。他方、保護回路３１ａ１の配線Ｉ２はパッド２４ａ２を介してリング２１ｂと接続されており、半導体装置１が動作している間、接地電位ＶＳＳ１を有する。
さらに、保護回路３１ａ２の配線Ｉ１はリング２１ｃと接続されており、半導体装置１が動作している間、電源電位ＶＤＤ２を有する。他方、保護回路３１ａ２の配線Ｉ２はリング２１ｄと接続されており、半導体装置１が動作している間、接地電位ＶＳＳ２を有する。
配線Ｉ１およびＩ２は、半導体チップ２２の回路２７と接続されており、接続されている回路２７に、供給電位(ＶＤＤ１、ＶＳＳ１、ＶＤＤ２、およびＶＳＳ２）を伝達する。配線Ｉ１およびＩ２は、半導体チップ２２の配線により実現されている。
ある供給電位を半導体チップ２２中の回路まで伝達するための導電要素の組、すなわち端子１８、基板１１中の配線１５およびビアプラグ１７、ならびに半導体チップ２２中の配線Ｉ１およびＩ２、パッド２４、およびワイヤ２５は、電源ネットを構成する。電源ネットは、ある１つの電位を伝送するための要素の組を含む。さらに、ある供給電位対のための２つの電源ネットは対を構成する。
１つの電源ネット対（換言すると、リング対）に対して、２つ以上の保護回路３１ａが設けられていてもよい。
各保護回路３１ａにおいて、配線Ｉ１およびＩ２の間に保護素子３２が接続されている。保護素子３２は、ダイオード３５とスイッチング素子３６を含む。ダイオード３５は、そのカソードにおいて配線Ｉ１と接続されており、そのアノードにおいて配線Ｉ２と接続されている。スイッチング素子３６は、ノードＮ１およびＮ２を有する。ノードＮ１は、ダイオード３５のカソードおよび配線Ｉ１と接続されており、ノードＮ２はダイオード３５のアノードおよび配線Ｉ２と接続されている。スイッチング素子３６は、ノードＮ２からスイッチング素子３６に流れ込む電流を阻止して、ノードＮ１へと流さない。また、スイッチング素子３６は、ノードＮ１からスイッチング素子３６に流れ込む電流の大きさがある閾値未満であるとオフ維持し、流れ込む電流をノードＮ１からノードＮ２へと流さない。一方、スイッチング素子３６は、ノードＮ１からスイッチング素子３６に流れ込む電流の大きさが閾値を超えるとオンし、流れ込む電流をノードＮ２から出力する。スイッチング素子３６は、例えばサイリスタである。
半導体チップ２２は、縁において、さらに１つ以上のＥＳＤ保護回路３１ｂを有する。図４は、１つの保護回路３１ｂのみを示している。各保護回路３１ｂは、パッド２４（２４ｂ１および２４ｂ２）ならびに保護素子３２を含み、予備用である。各予備保護回路３１ｂにおいて、保護素子３２のダイオード３５のカソードおよびスイッチング素子３６のノードＮ１は、この予備保護回路３１ｂのパッド２４ｂ１と接続されている。保護素子３２のダイオード３５のカソードおよびスイッチング素子３６のノードＮ１と、パッド２４ｂ１との接続は、半導体チップ２２の配線により実現されている。また、各予備保護回路３１ｂにおいて、保護素子３２のダイオード３５のアノードおよびスイッチング素子３６のノードＮ２は、この予備保護回路３１ｂのパッド２４ｂ２と接続されている。保護素子３２のダイオード３５のアノードおよびスイッチング素子３６のノードＮ２と、パッド２４ｂ２との接続は、半導体チップ２２の配線により実現されている。
予備保護回路３１ｂのダイオード３５のカソードおよびスイッチング素子３６のノードＮ１は、半導体チップ２２の回路と接続されておらず、パッド２４ｂ１以外の要素と接続されていない。同じく、予備保護回路３１ｂのダイオード３５のアノードおよびスイッチング素子３６のノードＮ２は、半導体チップ２２の回路と接続されておらず、パッド２４ｂ２以外の要素と接続されていない。
各予備保護回路３１ｂは、そのパッド２４ｂ１および２４ｂ２を、ワイヤ２５を介してリング２１（２１ａ、２１ｂ、２１ｃ、および２１ｄ）のいずれかに接続されている場合もあるし、されていない場合もある。すなわち、ある半導体装置１において、１つ以上の予備保護回路３１ｂは、いずれかのリング２１と接続されており、残りの１つ以上の予備保護回路３１ｂはどのリング２１とも接続されていない。別の半導体装置１においては、いずれの予備保護回路３１ｂもどのリング２１とも接続されていない。さらに別の半導体装置１においては、いずれの予備保護回路３１ｂもいずれかのリング２１と接続されている。ある半導体装置１が、その予備保護回路３１ｂをどのように接続されるかの決定については、後により詳しく記述される。
図５は、半導体装置１の一部の等価回路を示す。図５に示されるように、電源電位ＶＤＤ１を受け取る端子１８ａおよび接地電位ＶＳＳを受け取る端子１８ｂは、保護回路３１ａ１の保護素子３２と電気的に接続されている。これらの電気的な接続のための配線１５、ビアプラグ１７、リング２１、ワイヤ２５、および半導体チップ２２中の配線の組が、１つの電源ネット４０に相当する。電源ネット４０は、抵抗成分を有する。これらの抵抗成分は、図５中の抵抗素子の記号により表現されている。
端子１８ａおよび１８ｂは、また、ある回路２７と接続されている。回路２７は、端子１８ａおよび１８ｂを介して電位ＶＤＤ１およびＶＳＳ１を受け取り、電位ＶＤＤ１およびＶＳＳ１を使用して動作する。また、回路２７は、保護回路３１ａ１により静電破壊から保護される対象である。
端子１８ａおよび１８ｂは、さらに、予備保護回路３１ｂ（３１ｂ１）の保護素子３２と電気的に接続されている。これらの電気的な接続のための要素の抵抗成分も図５に描かれている。一方、別の予備保護回路３１ｂ（３１ｂ２）は、端子１８ａおよび１８ｂを含めていずれの端子とも接続されていない。
このように、２つの保護回路３１ａ１および３１ｂ１が、端子１８ａおよび１８ｂの間に並列接続される。この結果、端子１８ａに静電気が印加された場合、この静電気により生じる電流は、２つの保護回路３１ａ１および３１ｂ１に分かれて流れる。よって、回路２７にかかる電圧は、保護回路３１ａ１のみの場合よりも小さい。
次に、図６を参照して、半導体装置１の製造方法が記述される。図６は、一実施形態の半導体装置１の製造方法のフローを示す。図６に示されるように、半導体チップ２２が製造される（ステップＳ１）。
ステップＳ２において、半導体チップ２２が基板１１に接着される。ステップＳ３において、保護回路３１ａのパッド２４が、対応するリング２１とボンディングワイヤを介して接続される。ステップＳ３において、いずれの予備保護回路３１ｂもリング２１と接続されない。
ステップＳ４において、ステップＳ３までで得られた製造中の半導体装置１の耐圧が試験される。試験は、電源ネット対ごとに行われる。すなわち、電位ＶＤＤ１の端子１８と電位ＶＳＳ１の端子１８との間の耐圧が所望の値を超えているかが試験される。同様に、電位ＶＤＤ２の端子１８と電位ＶＳＳ２の端子１８との間の耐圧、さらなる対を構成する電源電位の端子１８と接地電位の端子１８との間の耐圧が順次試験される。リング２１と接続された半導体チップ２２が所望の耐圧を有するように保護回路３１ａは設計されている。このため、想定通りであれば、いずれの端子１８の対についても所望の耐圧を有しているはずである。
ステップＳ５において半導体装置１が耐圧試験をパスすれば、封止等の後続の工程が行われて、半導体装置１が完成する（ステップＳ６）。
一方、ステップＳ５において半導体装置１が耐圧試験をパスしなければ、フローは、ステップＳ７に移行する。ステップＳ７おいて所望の耐圧を有しない電源ネット対が特定され、特定された電源ネット対（リング２１）に、予備保護回路３１ｂが接続される。例えば電位ＶＤＤ１およびＶＳＳ１のための電源ネットが試験に不合格であった場合、予備保護回路３１のパッド２４ｂ１がワイヤ２５によりリング２１ａに接続され、この予備保護回路３１ｂのパッド２４ｂ２がワイヤ２５によりリング２１ｂに接続される。さらに、他の不合格の電源ネット対が発見された場合、同様に、この電源ネット対に含まれるリング２１の対に、別の予備保護回路３１ｂのパッド２４ｂ１および２４ｂ２が接続される。
ステップＳ７は、ステップＳ４に継続し、ステップＳ４において再度試験が行われる。
このように、一実施形態によれば、半導体チップ２２は回路２７と接続されていない予備保護回路３１ｂを含んでおり、ある予備保護回路３１ｂはワイヤ２５によってあるリング２１と接続されている。半導体チップ２２と基板１１の接続後にある電源ネット対が元々の保護回路３１ａでは所望の耐圧を有しないと判断された場合、この電源ネット対のリング２１に予備保護回路３１ｂが接続される。これにより、所望の耐圧を有しないと判断された電源ネット対の耐圧を上げて所望の耐圧を持たせることができる。
予備保護回路３１ｂは、ボンディングによって付されるワイヤ２５によって、リング２１と接続されることが可能である。このため、半導体チップ２２の耐圧は、半導体チップ２２が製造された後でも容易に向上させられることが可能である。耐圧を上げるために半導体チップ２２が設計からやり直される必要が無い。
また、予備保護回路３１ｂは、いずれの回路２７とも接続されていない。このため、どの電源ネット対にも接続されることが可能である。
（変形例）
上記では、予備保護回路３１ｂが２つのパッド２４を有する例が記述されている。しかしながら、予備保護回路３１ｂは、図７に示されるように、１つのパッド２４（２４ｂ１）のみを有していてもよい。この場合、唯一のパッド２４ｂ１は、ダイオード３５のカソードおよびスイッチング素子３６のノードＮ１に接続されている。そして、パッド２４は、予備保護回路３１ｂが保護する電源ネット対の２つのリング２１のうち、電源電位の方（例えばリング２１ａ）にワイヤ２５で接続される。ダイオード３５のアノードおよびスイッチング素子３６のノードＮ２は、半導体チップ２２中のメインの接地電位ネットワーク４５に接続される。ネットワーク４５は、複数の配線を含むかプレート形状を有し、半導体チップ２２の広範囲（例えばｘｙ面に沿って半導体チップ２２の全体）に接地電位を分配する。そして、ネットワーク４５は、複数の接地電位（ＶＳＳ１、ＶＳＳ２、…）のうちで、半導体チップ２２での主たる箇所によって使用されるまたは最も多くの個所によって使用される接地電位を分配する。この変形例によれば、予備用保護回路３１ｂのパッドの数、および予備用保護回路３１ｂの接続のためのワイヤ２５の数が減じられることが可能である。
また、上記では、予備保護回路３１ｂが、半導体チップ２２の縁の領域にある例が記述されている。しかしながら、図８に示されるように、予備保護回路３１ｂは、半導体チップ２２の内部（縁の領域以外の領域）、具体的には保護回路３１ａ（３１ａ１、３１ａ２）より半導体チップ２２の中心に近い領域に設けられてもよい。この場合、予備保護回路３１ｂのパッド２４ｂ１および２４ｂ２は、予備保護回路３１ｂが保護する電源ネット対と元々接続されている保護回路３１ａ（例えば保護回路３１ａ１）のパッド２４と、ワイヤ２５で接続される。すなわち、予備保護回路３１ｂのパッド２４ｂ１が保護回路３１ａのパッド２４ａ１と接続され、予備保護回路３１ｂのパッド２４ｂ２が保護回路３１ａのパッド２４ａ２と接続される。
さらに、上記では、複数の供給電位対のうちのいくつかの対に対してのみリング２１の組が設けられる例が記述されている。しかしながら、図９に示されるように、基板１１が、半導体装置１が受け取る全ての供給電位対に対してリング２１が設けられてもよい。図９は、電源電位ＶＤＤ３のためのリング２１ｅおよび接地電位ＶＳＳ３のためのリング２１ｆのみが、例として図４から追加で描かれている。こうすることにより、いずれの電源ネット対も、予備保護回路３１ｂによる追加の保護を受けることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体装置、１１…基板、１２ｆ…表面、１２ｂ…裏面、１３…層、１５…配線、１７…ビアプラグ、１８…端子、２１…リング、２２…半導体チップ、２４…パッド、２５…ワイヤ、２７…回路、３１ａ…保護回路、３１ｂ…予備保護回路、３０…封止部材、３２…保護素子、Ｉ１、Ｉ２…配線、３５…ダイオード、３６…スイッチング素子。

Claims (6)

  1. 基板と、
    前記基板上の端子と、
    前記基板上の第１導電線および第２導電線であって、前記端子と電気的に接続された第１導電線および第２導電線と、
    前記基板上の半導体チップであって、
    回路と、
    第１パッドおよび第２パッドと、
    第１スイッチング素子であって、前記第１スイッチング素子の第１ノードを前記第１パッドおよび前記回路と接続され、前記第１スイッチング素子の第２ノードを前記第２パッドおよび前記回路と接続され、第１閾値以上の大きさの電流が前記第１ノードから流れ込むと前記第１閾値以上の大きさの電流を前記第１スイッチング素子を介して前記第２ノードから流す、第１スイッチング素子と、
    第３パッドおよび第４パッドと、
    第２スイッチング素子であって、前記第２スイッチング素子の第３ノードを前記第３パッドのみと接続され、前記第２スイッチング素子の第４ノードを前記第４パッドのみと接続され、第２閾値以上の大きさの電流が前記第３ノードから流れ込むと前記第２閾値以上の大きさの電流を前記第２スイッチング素子を介して前記第４ノードから流す、第２スイッチング素子と、
    を具備する半導体チップと、
    前記第１パッドおよび前記第１導電線と接続された第１ワイヤと、
    前記第２パッドおよび前記第２導電線と接続された第２ワイヤと、
    を具備することを特徴とする半導体装置。
  2. 前記第３パッドと前記第１導電線はワイヤにより接続されており、
    前記第４パッドと前記第２導電線はワイヤにより接続されている、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第３パッドと前記第１パッドはワイヤにより接続されており、
    前記第４パッドと前記第２パッドはワイヤにより接続されている、
    ことを特徴とする請求項１に記載の半導体装置。
  4. 回路と、
    第１パッドおよび第２パッドと、
    第１スイッチング素子であって、前記第１スイッチング素子の第１ノードを前記第１パッドおよび前記回路と接続され、前記第１スイッチング素子の第２ノードを前記第２パッドおよび前記回路と接続され、第１閾値以上の大きさの電流が前記第１ノードから流れ込むと前記第１閾値以上の大きさの電流を前記第１スイッチング素子を介して前記第２ノードから流す、第１スイッチング素子と、
    第３パッドおよび第４パッドと、
    第２スイッチング素子であって、前記第２スイッチング素子の第３ノードを前記第３パッドのみと接続され、前記第２スイッチング素子の第４ノードを前記第４パッドのみと接続され、第２閾値以上の大きさの電流が前記第３ノードから流れ込むと前記第２閾値以上の大きさの電流を前記第２スイッチング素子を介して前記第４ノードから流す、第２スイッチング素子と、
    を具備することを特徴とする半導体チップ。
  5. 回路と、
    第１パッドおよび第２パッドと、
    第１スイッチング素子であって、前記第１スイッチング素子の第１ノードを前記第１パッドのみと接続され、前記第１スイッチング素子の第２ノードを前記第２パッドのみと接続され、第１閾値以上の大きさの電流が前記第１ノードから流れ込むと前記第１閾値以上の大きさの電流を前記第１スイッチング素子を介して前記第２ノードから流す、第１スイッチング素子と、
    を具備する半導体チップを製造することと、
    前記半導体チップを、端子と、前記端子と電気的に接続された第１および第２導電線と、を具備する基板上に置くことと、
    前記半導体チップが前記基板上に置かれた後に前記半導体チップの耐圧を検査することと、
    前記検査において前記半導体チップの前記耐圧が所定の大きさに達しない場合、前記第１パッドと前記第１導電線をワイヤにより接続しかつ前記第２パッドと前記第２導電線をワイヤにより接続することと、
    を具備する半導体装置の製造方法。
  6. 前記半導体チップは、
    第３パッドおよび第４パッドと、
    第２スイッチング素子であって、前記第２スイッチング素子の第３ノードを前記第３パッドおよび前記回路と接続され、前記第２スイッチング素子の第４ノードを前記第４パッドおよび前記回路と接続され、第２閾値以上の大きさの電流が前記第３ノードから流れ込むと前記第２閾値以上の大きさの電流を前記第２スイッチング素子を介して前記第４ノードから流す、第２スイッチング素子と、
    をさらに具備し、
    前記検査することの前に、前記第３パッドと前記第１導電線をワイヤにより接続することと、前記第４パッドと前記第２導電線をワイヤにより接続することと、
    をさらに具備することを特徴とする請求項５に記載の半導体装置の製造方法。
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