JP2017054188A

JP2017054188A - Discharge device and image forming apparatus including the same

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Publication number: JP2017054188A
Application number: JP2015175870A
Authority: JP
Inventors: 雅之重冨; Masayuki Shigetomi
Original assignee: Kyocera Document Solutions Inc
Current assignee: Kyocera Document Solutions Inc
Priority date: 2015-09-07
Filing date: 2015-09-07
Publication date: 2017-03-16

Abstract

PROBLEM TO BE SOLVED: To prevent, when a power supply is turned off in a host apparatus, a charge remaining in a bus power line from flowing into the host apparatus to protect the host apparatus.SOLUTION: A discharge device comprises: a first circuit that is connected to a bus power line, outputs a first control signal, and changes the level of the first control signal according to whether the voltage of the bus power line is equal to or less than a reference voltage; a second circuit that receives the input of the first control signal, and temporarily changes the level of a second control signal when the level of the first control signal is changed; a third circuit that receives the input of the second control signal, changes the level of a third control signal from a non-discharge level to a discharge level when the level of the second control signal is temporarily changed, and subsequently returns the level of the third control signal to the non-discharge level; and a fourth circuit that is connected to the bus power line, and discharges the electric charge of the bus power line while the third control signal is at the discharge level.SELECTED DRAWING: Figure 3

Description

本発明は、バスパワーラインに残る電荷を放電する放電装置に関する。また、この放電装置を含む画像形成装置に関する。 The present invention relates to a discharge device that discharges charges remaining in a bus power line. The present invention also relates to an image forming apparatus including the discharge device.

通信機器の規格の中には、ホスト側の機器が、ホストに接続されたデバイスに電力供給するものがある。このような規格として、ＵＳＢ規格がある。ホスト側の機器とデバイスを接続することによりデバイスに電力が供給される。これにより、デバイスに別途電源を用意しなくても、デバイスを動作させることができる。 In some communication equipment standards, a device on the host side supplies power to a device connected to the host. As such a standard, there is a USB standard. By connecting the device on the host side to the device, power is supplied to the device. Thus, the device can be operated without separately preparing a power source for the device.

このようなホストによるデバイスへの電力供給に関する技術が特許文献１に記載されている。特許文献１には、ＵＳＢコネクターに接続されたＵＳＢ機器との間で接続ラインを介してデータを送受信するとともにＶＢＵＳラインを介して電源電圧を供給するＵＳＢホストポート（ＵＳＢコネクタ６）を含み、ＵＳＢ送受信部を介してＵＳＢ機器を制御し、電源電圧を検知し、ＶＢＵＳラインに接続されて電源電圧をオン・オフ制御するとともに電源電圧が所定電圧より低下したことを示す検知信号に基づいて電源電圧をオフする画像形成装置が記載されている。この構成により、装置の主電源がオフ／オン操作の際に瞬時にＶＢＵＳラインを介してＵＳＢ機器に供給される電源電圧がオフされた後オンされるようにして、ＩＣカードＲ／ＷのようなＵＳＢデバイスで異常通信状態の発生を防ぐ（特許文献１：請求項１、段落［０００４］、［０００９］等参照）。 Japanese Patent Application Laid-Open No. H10-228561 describes a technique related to power supply to a device by such a host. Patent Document 1 includes a USB host port (USB connector 6) that transmits / receives data to / from a USB device connected to a USB connector via a connection line and supplies a power supply voltage via a VBUS line. The USB device is controlled via the transmission / reception unit, the power supply voltage is detected, the power supply voltage is connected to the VBUS line, the power supply voltage is controlled to be turned on / off, and the power supply voltage is based on a detection signal indicating that the power supply voltage has dropped below a predetermined voltage An image forming apparatus for turning off is described. With this configuration, when the main power supply of the apparatus is turned off / on, the power supply voltage supplied to the USB device via the VBUS line is instantly turned off and then turned on so that the IC card R / W can be turned on. An abnormal communication state is prevented with a simple USB device (see Patent Document 1: Claim 1, paragraphs [0004], [0009], etc.).

特開２０１１−１８３７０１号公報JP 2011-183701 A

ＵＳＢのようにホストがデバイスに電力供給を行う場合、ホスト側の機器のコネクターとデバイス側のコネクターにそれぞれ電源端子が設けられる。ホストとデバイスの接続によって電源端子同士が接続され、バスパワーラインがつながる。その結果、デバイスに電力が供給される。 When the host supplies power to the device as in the case of USB, a power supply terminal is provided on each of the connector on the host side and the connector on the device side. The power supply terminals are connected by connecting the host and the device, and the bus power line is connected. As a result, power is supplied to the device.

ここで、ホスト側の機器で電源がＯＦＦされるとホスト側の電位が下がる。その結果、バスパワーラインに残る電荷がホスト側の機器内の回路に流れ込む場合がある。 Here, when the host-side device is turned off, the host-side potential drops. As a result, the charge remaining on the bus power line may flow into a circuit in the host-side device.

セルフパワー型のデバイスは、バスパワーラインから電力供給を受ける必要がない。そのため、ホストとセルフパワー型のデバイスを接続している状態でホストの電源が落とされたとき、特に多くの電荷がバスパワーラインに残る。バスパワーラインの電荷がホストの内部回路にむけて流れ込み、不適切な方向での電流となると、ホストの内部回路に異常が生ずるおそれがあるという問題がある。 Self-powered devices do not need to be supplied with power from the bus power line. Therefore, when the host is powered off while the host and the self-powered device are connected, particularly a large amount of charge remains on the bus power line. If the bus power line charges flow toward the internal circuit of the host and becomes a current in an inappropriate direction, there is a problem that an abnormality may occur in the internal circuit of the host.

例えば、印刷用データの送信のため、ＰＣのＵＳＢホストにセルフパワー型のデバイスとしての画像形成装置を接続することがある。プリンター、複合機のような画像形成装置は、コンセントを介し商用電源と接続され、ＰＣからの電力供給はなくても、データの送受信を行える。そのため、ＰＣの主電源が落とされたとき、ＰＣと画像形成装置間のバスパワーラインに残る電荷がＰＣの内部に回り込む。 For example, an image forming apparatus as a self-powered device may be connected to a USB host of a PC for transmitting print data. An image forming apparatus such as a printer or a multifunction peripheral is connected to a commercial power source via an outlet, and can transmit and receive data without supplying power from a PC. For this reason, when the main power supply of the PC is turned off, the electric charge remaining in the bus power line between the PC and the image forming apparatus flows into the PC.

ここで、特許文献１記載の画像形成装置は、ＵＳＢホストとして動作するものである。そのため、検知信号に基づいてＶＢＵＳラインを介して電源電圧をＯＦＦしても、デバイスとのバスパワーラインに残る電荷が特許文献１記載の画像形成装置の内部回路に流れ込むおそれがある。このように、特許文献１には、ホストの保護が考慮されておらず、上記の問題を解決することはできない。 Here, the image forming apparatus described in Patent Document 1 operates as a USB host. For this reason, even if the power supply voltage is turned off via the VBUS line based on the detection signal, the charge remaining on the bus power line with the device may flow into the internal circuit of the image forming apparatus described in Patent Document 1. As described above, Patent Document 1 does not consider host protection and cannot solve the above problem.

本発明は、上記従来技術の問題点に鑑み、ホスト側の機器で電源が落とされたとき、バスパワーラインに残る電荷がホスト側の機器に流れ込むことを防ぎ、ホストを保護する。 The present invention protects the host by preventing the charge remaining on the bus power line from flowing into the host-side device when the host-side device is powered off in view of the above-described problems of the prior art.

上記課題解決のため、請求項１に係る放電装置は、第１回路、第２回路、第３回路、第４回路を含む。前記第１回路は、ホストから前記ホストに接続されたデバイスに電力を供給するためのバスパワーラインに接続され、第１制御信号を出力し、前記バスパワーラインの電圧が予め定められた供給電圧範囲の下限値以下の電圧値であって予め定められた基準電圧以下であるときと無いときとで前記第１制御信号のレベルを変化させる。前記第２回路は、前記第１制御信号が入力され、第２制御信号を出力し、前記バスパワーラインの電圧が前記基準電圧を超えているときのレベルから前記基準電圧以下のときのレベルに前記第１制御信号のレベルが変化したとき前記第２制御信号の一時的なレベル変化を行う。前記第３回路は、前記第２制御信号が入力され、第３制御信号を出力し、前記第２制御信号の前記一時的なレベル変化があったとき前記第３制御信号のレベルを非放電レベルから放電レベルに変化させ少なくとも前記バスパワーラインの電荷を抜くのに必要な放電必要時間は前記放電レベルを維持し、その後、前記第３制御信号のレベルを前記非放電レベルに戻す。前記第４回路は、前記バスパワーラインに接続され、前記第３制御信号が入力され、前記第３制御信号が前記放電レベルの間、前記バスパワーラインの電荷を放電する。 In order to solve the above problem, a discharge device according to claim 1 includes a first circuit, a second circuit, a third circuit, and a fourth circuit. The first circuit is connected to a bus power line for supplying power from a host to a device connected to the host, outputs a first control signal, and the voltage of the bus power line is a predetermined supply voltage. The level of the first control signal is changed depending on whether the voltage value is equal to or lower than a lower limit value of the range and is equal to or lower than a predetermined reference voltage. The second circuit receives the first control signal, outputs a second control signal, and changes from a level when the voltage of the bus power line exceeds the reference voltage to a level when the voltage is equal to or lower than the reference voltage. When the level of the first control signal changes, a temporary level change of the second control signal is performed. The third circuit receives the second control signal, outputs the third control signal, and changes the level of the third control signal to a non-discharge level when the temporary level change of the second control signal occurs. The discharge level is changed to the discharge level, and the discharge level is maintained for at least the time required for discharging the bus power line. Thereafter, the level of the third control signal is returned to the non-discharge level. The fourth circuit is connected to the bus power line, receives the third control signal, and discharges the bus power line while the third control signal is at the discharge level.

本発明によれば、ホスト側の機器で電源が落とされたとき、バスパワーラインに残る電荷がホスト側に流れ込むことを防ぐことができる。従って、異常や故障からホストの内部回路を保護することができる。 According to the present invention, it is possible to prevent the charge remaining on the bus power line from flowing into the host side when the host side device is powered off. Therefore, the internal circuit of the host can be protected from an abnormality or failure.

実施形態に係るプリンターの一例を示す図である。1 is a diagram illustrating an example of a printer according to an embodiment. 実施形態に係るプリンターとホスト機器との接続の一例を示す図である。FIG. 3 is a diagram illustrating an example of a connection between a printer and a host device according to an embodiment. 実施形態に係る放電装置の一例を示す図である。It is a figure which shows an example of the discharge device which concerns on embodiment. 情報処理装置の電源ＯＦＦしたときの実施形態に係る放電装置の動作の流れの一例を示すタイミングチャートである。It is a timing chart which shows an example of the flow of operation of the discharge device concerning an embodiment when the power supply of an information processor is turned off.

以下、図１〜図４を用いて本発明の実施形態を説明する。以下の説明では第１回路１、第２回路２、第３回路３、第４回路４を備えた放電装置１００を含むプリンター１０１（画像形成装置に相当）を例に挙げて説明する。但し、本実施の形態に記載されている構成、配置等の各要素は、発明の範囲を限定するものではなく単なる説明例にすぎない。 The embodiment of the present invention will be described below with reference to FIGS. In the following description, a printer 101 (corresponding to an image forming apparatus) including the discharge device 100 including the first circuit 1, the second circuit 2, the third circuit 3, and the fourth circuit 4 will be described as an example. However, each element such as configuration and arrangement described in this embodiment does not limit the scope of the invention and is merely an illustrative example.

（画像形成装置の概略）
次に、図１に基づき、実施形態に係るプリンター１０１の概略を説明する。図１は、実施形態に係るプリンター１０１の一例を示す図である。 (Outline of image forming apparatus)
Next, an outline of the printer 101 according to the embodiment will be described with reference to FIG. FIG. 1 is a diagram illustrating an example of a printer 101 according to the embodiment.

プリンター１０１内に、制御部５（制御基板）が設けられる。制御部５は、プリンター１０１の動作を制御する。制御部５は、ＳｏＣ５１（Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）を含む。ＳｏＣ５１は、従来、基板内に配されていたＣＰＵやＡＳＩＣのような複数の回路、チップを１チップにまとめた集積回路である。ＳｏＣ５１は、制御回路５１ａ、演算回路５１ｂ、画像処理回路５１ｃを含む。尚、全体制御や画像処理を行うメイン制御部と、印刷部７を実際に制御するエンジン制御部のように制御部５を分割してもよい。 A control unit 5 (control board) is provided in the printer 101. The control unit 5 controls the operation of the printer 101. The control unit 5 includes SoC 51 (System-on-a-chip). The SoC 51 is an integrated circuit in which a plurality of circuits and chips such as a CPU and an ASIC conventionally arranged in a substrate are integrated into one chip. The SoC 51 includes a control circuit 51a, an arithmetic circuit 51b, and an image processing circuit 51c. The control unit 5 may be divided like a main control unit that performs overall control and image processing and an engine control unit that actually controls the printing unit 7.

制御回路５１ａは、記憶部５２に記憶されるプログラム、データに基づきプリンター１０１の各部の制御を行う。演算回路５１ｂは、記憶部５２に記憶されるプログラム、データに基づき、各種の演算処理を行う。画像処理回路５１ｃは、コンピューター４００での印刷の設定内容（設定データ）に応じて、濃度変換や拡大、縮小のような画像処理を印刷に用いる画像データに施す。 The control circuit 51 a controls each unit of the printer 101 based on the program and data stored in the storage unit 52. The arithmetic circuit 51b performs various arithmetic processes based on programs and data stored in the storage unit 52. The image processing circuit 51c performs image processing such as density conversion, enlargement, and reduction on the image data used for printing in accordance with the print setting contents (setting data) in the computer 400.

記憶部５２は、ＲＯＭ５３、ＲＡＭ５４、ＨＤＤ５５を含む。記憶部５２は、不揮発性と揮発性の記憶装置を組み合わせである。記憶部５２は、プリンター１０１の制御用の各種のプログラムやデータ、設定データ、画像データのような各種データを記憶する。 The storage unit 52 includes a ROM 53, a RAM 54, and an HDD 55. The storage unit 52 is a combination of nonvolatile and volatile storage devices. The storage unit 52 stores various data such as various programs and data for controlling the printer 101, setting data, and image data.

プリンター１０１は、プリンター１０１の状態や各種メッセージや各種設定画面を表示する表示パネルや設定操作用の複数のハードキーを含む操作パネル６を含む。制御部５は、操作パネル６での表示を制御する。また、制御部５は、操作パネル６の設定操作内容を認識し、使用者の設定にあわせてプリンター１０１を制御する。 The printer 101 includes a display panel that displays the status of the printer 101, various messages, and various setting screens, and an operation panel 6 that includes a plurality of hard keys for setting operations. The control unit 5 controls display on the operation panel 6. Further, the control unit 5 recognizes the setting operation content of the operation panel 6 and controls the printer 101 according to the setting of the user.

又、プリンター１０１は、印刷部７を含む。印刷部７は、給紙部７ａ、搬送部７ｂ、画像形成部７ｃ、定着部７ｄを含む。制御部５は、給紙部７ａ、搬送部７ｂ、画像形成部７ｃ、定着部７ｄの動作を制御して、給紙、用紙搬送、トナー像の形成、転写、定着のような印刷関連処理を制御する。 The printer 101 includes a printing unit 7. The printing unit 7 includes a paper feeding unit 7a, a conveying unit 7b, an image forming unit 7c, and a fixing unit 7d. The control unit 5 controls operations of the paper feeding unit 7a, the conveyance unit 7b, the image forming unit 7c, and the fixing unit 7d, and performs printing-related processes such as paper feeding, paper conveyance, toner image formation, transfer, and fixing. Control.

具体的に、給紙部７ａは、複数の用紙を収容する。印刷ジョブを実行するとき、給紙部７ａは、用紙を１枚ずつ搬送部７ｂに送り込む。搬送部７ｂは、給紙部７ａから供給された用紙を搬送する。画像形成部７ｃは、画像データに基づきトナー像を形成し、搬送される用紙にトナー像を転写する。定着部７ｄは、用紙に転写されたトナー像を定着させる。搬送部７ｂは、トナー定着後の用紙を機外に排出する。印刷済の用紙は、排出トレイ（不図示）に排出される。 Specifically, the paper feed unit 7a accommodates a plurality of sheets. When executing a print job, the paper feed unit 7a feeds the sheets one by one to the transport unit 7b. The transport unit 7b transports the paper supplied from the paper feed unit 7a. The image forming unit 7c forms a toner image based on the image data, and transfers the toner image to the conveyed paper. The fixing unit 7d fixes the toner image transferred to the paper. The conveyance unit 7b discharges the paper after toner fixing to the outside of the apparatus. The printed paper is discharged to a discharge tray (not shown).

また、プリンター１０１には、ネットワーク３００通信用の各種ソケット、チップを備えた通信部５６が設けられる。制御部５の基板に通信部５６が搭載される（別基板としてもよい）。通信部５６はＬＡＮのようなネットワーク３００と通信可能に接続される。また、通信部５６は、ＰＣやサーバーのようなコンピューター４００とネットワーク３００を介してデータの送受信を行える。通信部５６は、コンピューター４００から送信された印刷用データ（画像データのような印刷を行うデータや印刷の設定データを含むデータ）を受信する。制御部５は、印刷用データに基づき、印刷部７に印刷を行わせる。 The printer 101 is provided with a communication unit 56 including various sockets and chips for network 300 communication. The communication unit 56 is mounted on the substrate of the control unit 5 (may be a separate substrate). The communication unit 56 is communicably connected to a network 300 such as a LAN. The communication unit 56 can transmit and receive data via the network 300 and a computer 400 such as a PC or a server. The communication unit 56 receives printing data (data including printing data such as image data and data including print setting data) transmitted from the computer 400. The control unit 5 causes the printing unit 7 to perform printing based on the printing data.

（画像形成装置とホスト機器との接続）
次に、図２を用いて、実施形態に係るデバイスとホスト機器との接続を説明する。図２は、実施形態に係るプリンター１０１とホスト機器との接続の一例を示す図である。 (Connection between image forming device and host device)
Next, the connection between the device and the host device according to the embodiment will be described with reference to FIG. FIG. 2 is a diagram illustrating an example of a connection between the printer 101 and the host device according to the embodiment.

本実施形態の説明では、ＵＳＢ規格に準拠して、デバイスとしてのプリンター１０１とホスト機器としての情報処理装置２００を接続する例を説明する。つまり、ＵＳＢにより、ホストとしての情報処理装置２００と、デバイスとしてのプリンター１０１を接続する例を説明する。 In the description of the present embodiment, an example in which the printer 101 as a device and the information processing apparatus 200 as a host device are connected in accordance with the USB standard will be described. That is, an example in which the information processing apparatus 200 as a host and the printer 101 as a device are connected by USB will be described.

情報処理装置２００は、パーソナルコンピューターである。情報処理装置２００は、ＣＰＵ２０１ａを備えた処理部２０１（メイン制御基板）や、ＨＤＤやＲＡＭやＲＯＭで構成される記憶装置２０２、キーボードやマウスのような入力装置２０３、ディスプレイ２０４、ホストコントローラー２０５、ホストコネクター２０６、電源回路２０７を含む。 The information processing apparatus 200 is a personal computer. The information processing apparatus 200 includes a processing unit 201 (main control board) including a CPU 201a, a storage device 202 configured with an HDD, a RAM, and a ROM, an input device 203 such as a keyboard and a mouse, a display 204, a host controller 205, A host connector 206 and a power supply circuit 207 are included.

ホストコントローラー２０５は、デバイスとデータ通信を行うための部分（ＩＣ）である。また、情報処理装置２００には、プリンター１０１のようなデバイスとの接続のためにホストコネクター２０６が設けられる。ホストコントローラー２０５は、ＵＳＢの規格に基づきデバイス（プリンター１０１）と処理部２０１との間の通信制御を行う。ホストコントローラー２０５は、処理部２０１と通信可能に接続される。なお、ホストコントローラー２０５は、処理部２０１に実装（内蔵）されてもよい。ホストコントローラー２０５は、デバイス（プリンター１０１）との通信の主導権を握る。ホストコントローラー２０５は、通信相手のデバイスにデータ信号線（データバス）の使用権を与え、使用権を与えたデバイスと通信を行う。 The host controller 205 is a part (IC) for performing data communication with the device. The information processing apparatus 200 is provided with a host connector 206 for connection with a device such as the printer 101. The host controller 205 performs communication control between the device (printer 101) and the processing unit 201 based on the USB standard. The host controller 205 is communicably connected to the processing unit 201. The host controller 205 may be mounted (built in) the processing unit 201. The host controller 205 takes the initiative of communication with the device (printer 101). The host controller 205 gives the right to use the data signal line (data bus) to the communication partner device, and communicates with the device to which the right to use is given.

また、ホストコントローラー２０５は、ホストコネクター２０６へのデバイスの接続検出、デバイスの通信速度検知のような処理を行う。ホストコントローラー２０５は、ホストコネクター２０６へのデバイス接続の検出を処理部２０１に通知する。また、デバイスの通信速度を検知したとき、ホストコントローラー２０５は、処理部２０１にデバイスの通信速度を通知する。 In addition, the host controller 205 performs processing such as device connection detection to the host connector 206 and device communication speed detection. The host controller 205 notifies the processing unit 201 of detection of device connection to the host connector 206. When detecting the communication speed of the device, the host controller 205 notifies the processing unit 201 of the communication speed of the device.

ホストコネクター２０６は、露出する。この露出したホストコネクター２０６にケーブル５００が差し込まれる。ホストコネクター２０６には、デバイスが直接、又は、ケーブル５００が接続される。プリンター１０１のようなデバイスは、両端にコネクターが設けられたケーブル５００が、ホストコネクター２０６とデバイス側のコネクターにそれぞれ接続される。 The host connector 206 is exposed. The cable 500 is inserted into the exposed host connector 206. A device is directly connected to the host connector 206 or a cable 500 is connected thereto. In a device such as the printer 101, a cable 500 having connectors at both ends is connected to a host connector 206 and a device-side connector.

一方、デバイスとしてのプリンター１０１は、ＳｏＣ５１、デバイスコントローラー５７（検知回路に相当）、デバイスコネクター５８、１次電源装置５９ａ、２次電源装置５９ｂを含む。 On the other hand, the printer 101 as a device includes a SoC 51, a device controller 57 (corresponding to a detection circuit), a device connector 58, a primary power supply 59a, and a secondary power supply 59b.

デバイスコントローラー５７は、ホスト（情報処理装置２００）とデータ通信を行うための部分（ＩＣ）である。また、プリンター１０１には、ケーブル５００を用いてホストと接続するために、デバイスコネクター５８が設けられる。デバイスコントローラー５７は、ＵＳＢの規格に基づき、ホストコントローラー２０５（処理部２０１）とＳｏＣ５１との間の通信制御を行う。デバイスコントローラー５７は、ＳｏＣ５１と通信可能に接続される。デバイスコントローラー５７は、制御部５（制御基板）に実装される。 The device controller 57 is a part (IC) for performing data communication with the host (information processing apparatus 200). In addition, the printer 101 is provided with a device connector 58 for connecting to the host using the cable 500. The device controller 57 performs communication control between the host controller 205 (processing unit 201) and the SoC 51 based on the USB standard. The device controller 57 is communicably connected to the SoC 51. The device controller 57 is mounted on the control unit 5 (control board).

デバイスコネクター５８は、露出する。この露出したデバイスコネクター５８に一端がホストコネクター２０６に接続されたケーブル５００が差し込まれる。これにより、ホストとデバイスが通信可能に接続される。デバイスコントローラー５７は、デバイスコントローラー５７へのホストの接続を検出する。デバイスコントローラー５７は、ホスト接続の検出をＳｏＣ５１に通知する。 The device connector 58 is exposed. A cable 500 having one end connected to the host connector 206 is inserted into the exposed device connector 58. As a result, the host and the device are connected to be communicable. The device controller 57 detects the connection of the host to the device controller 57. The device controller 57 notifies the SoC 51 of detection of host connection.

各コネクター（ホストコネクター２０６、デバイスコネクター５８）、ケーブル５００は、ＵＳＢ規格に基づいた形状である。各コネクター、ケーブル５００は、ＵＳＢ規格に基づいた端子を有する。具体的に、ＵＳＢ規格は、シリアル通信方式であり、差動信号を用いてデータの通信を行う。このデータ通信のため、各コネクターは、Ｄ＋とＤ−の２つの端子を少なくとも有する。ケーブル５００を用いてホストとデバイスを接続するとき、ケーブル５００内のＤ＋とＤ−の信号線が、各コネクターのＤ＋とＤ−の端子をつなぐ。なお、図２では簡略化して、データ信号線を１本の実線で図示している。 Each connector (host connector 206, device connector 58) and cable 500 has a shape based on the USB standard. Each connector and cable 500 has a terminal based on the USB standard. Specifically, the USB standard is a serial communication method, and data communication is performed using a differential signal. For this data communication, each connector has at least two terminals, D + and D−. When the host and the device are connected using the cable 500, the D + and D− signal lines in the cable 500 connect the D + and D− terminals of each connector. In FIG. 2, the data signal line is shown as a single solid line for simplification.

処理部２０１及びホストコントローラー２０５は、接続されたデバイスを認識する。ＵＳＢ規格の各デバイスは、デバイスに関する様々な情報が記されたデバイスコード５５ａ（ディスクリプタ）を記憶する（図１参照）。具体的に、デバイスコード５５ａには、デバイスのクラス、サブクラス、プロトコル、ベンダーＩＤ、プロダクトＩＤ、最大消費電力、デバイスの属性、転送で利用可能な最大パケット長、転送のインターバルなどが記載される。デバイスコントローラー５７がホストの接続を認識したとき、ＳｏＣ５１は、デバイスコントローラー５７にデバイスコード５５ａを与える。そして、デバイスコントローラー５７は、ホストコントローラー２０５にデバイスコード５５ａを送信する。その結果、情報処理装置２００（処理部２０１）は、ホストコントローラー２０５からディスクリプタを得る。処理部２０１は、デバイスコード５５ａに記載された情報に基づき、接続されたデバイスがプリンター１０１であることを認識する。 The processing unit 201 and the host controller 205 recognize the connected device. Each USB standard device stores a device code 55a (descriptor) in which various information about the device is described (see FIG. 1). Specifically, the device code 55a describes a device class, subclass, protocol, vendor ID, product ID, maximum power consumption, device attribute, maximum packet length available for transfer, transfer interval, and the like. When the device controller 57 recognizes the connection of the host, the SoC 51 gives the device code 55 a to the device controller 57. Then, the device controller 57 transmits a device code 55a to the host controller 205. As a result, the information processing apparatus 200 (processing unit 201) obtains a descriptor from the host controller 205. The processing unit 201 recognizes that the connected device is the printer 101 based on the information described in the device code 55a.

このようなやりとりを経て、ホストとデバイス間の通信が確立する。ホストコントローラー２０５は、デバイスから受信したデータを処理部２０１に転送する。これにより、処理部２０１は、デバイスから受信したデータを認識する。また、処理部２０１は、通信相手（何れかのデバイス）の指定や動作命令を含むデータを生成し、ホストコントローラー２０５に送る。ホストコントローラー２０５は、処理部２０１により指定されたデバイスにデータを転送する。 Through such exchanges, communication between the host and the device is established. The host controller 205 transfers data received from the device to the processing unit 201. Thereby, the processing unit 201 recognizes data received from the device. Further, the processing unit 201 generates data including designation of a communication partner (any device) and an operation command, and sends the data to the host controller 205. The host controller 205 transfers data to the device specified by the processing unit 201.

一方、デバイスコントローラー５７は、受信したデータをＳｏＣ５１に転送する。これにより、ＳｏＣ５１は、ホストから受信したデータを認識する。また、ＳｏＣ５１は、ホストからの命令に応じたデータを生成し、デバイスコントローラー５７に送る。デバイスコントローラー５７は、ホスト（ホストコントローラー２０５）にデータを転送する。 On the other hand, the device controller 57 transfers the received data to the SoC 51. Thereby, the SoC 51 recognizes the data received from the host. In addition, the SoC 51 generates data corresponding to a command from the host and sends the data to the device controller 57. The device controller 57 transfers data to the host (host controller 205).

次に、実施形態に係るプリンター１０１での電力供給を説明する。 Next, power supply in the printer 101 according to the embodiment will be described.

図２では、デバイスへの電力供給経路を破線で示している。そして、ホストコネクター２０６に接続されたデバイスに対しての電圧を生成し、電力供給を行う部分として、情報処理装置２００内に電源回路２０７が設けられる。 In FIG. 2, the power supply path to the device is indicated by a broken line. A power supply circuit 207 is provided in the information processing apparatus 200 as a part that generates a voltage for a device connected to the host connector 206 and supplies power.

電源回路２０７が生成した電圧（電力）は、ホストコントローラー２０５、ホストコネクター２０６に供給（入力）される。ＵＳＢ規格では、電源に関するラインとしてＶｂｕｓ（５Ｖ）とＧＮＤがある。このため、各コネクター（ホストコネクター２０６、デバイスコネクター５８）とケーブル５００は、電源用の端子としてＶｂｕｓとＧＮＤの２つの端子を有する。各コネクターのＶｂｕｓとＧＮＤの端子は、ケーブル５００のＶｂｕｓとＧＮＤを介して接続される。具体的に、ホストコネクター２０６とデバイスコネクター５８をケーブル５００で接続したとき、ケーブル５００内のＶｂｕｓとＧＮＤの２つの電源用端子と各コネクターのＶｂｕｓとＧＮＤの端子が接触する。これにより、ホストの電源回路２０７からデバイスコントローラー５７までのバスパワーライン８がつながる。尚、図３では簡略化して、電源ラインを破線で図示している。 The voltage (power) generated by the power supply circuit 207 is supplied (input) to the host controller 205 and the host connector 206. In the USB standard, there are Vbus (5 V) and GND as power supply lines. Therefore, each connector (host connector 206, device connector 58) and cable 500 have two terminals, Vbus and GND, as power supply terminals. The Vbus and GND terminals of each connector are connected via the Vbus and GND of the cable 500. Specifically, when the host connector 206 and the device connector 58 are connected by the cable 500, the two power terminals Vbus and GND in the cable 500 and the Vbus and GND terminals of each connector come into contact with each other. As a result, the bus power line 8 from the host power supply circuit 207 to the device controller 57 is connected. In FIG. 3, the power supply line is shown by a broken line for simplification.

ここで、実施形態に係るプリンター１０１では、デバイスコントローラー５７は、情報処理装置２００（電源回路２０７）から供給される電力ではなく、プリンター１０１内で生成した電力を用いて動作する。つまり、デバイスコントローラー５７の動作にバスパワーライン８から電力は不要である。言い換えると、実施形態に係るデバイスコントローラー５７（プリンター１０１）は、セルフパワー方式である。 Here, in the printer 101 according to the embodiment, the device controller 57 operates using the power generated in the printer 101 instead of the power supplied from the information processing apparatus 200 (power supply circuit 207). That is, power from the bus power line 8 is not necessary for the operation of the device controller 57. In other words, the device controller 57 (printer 101) according to the embodiment is a self-power system.

デバイスコントローラー５７にバスパワーライン８（Ｖｂｕｓ）を接続するのは、デバイスコネクター５８にホストが接続されたことを認識するためである。デバイスコントローラー５７は、バスパワーライン８（Ｖｂｕｓ）の電圧値が一定値以上となったとき、ホストとの接続がなされたと認識する。 The reason why the bus power line 8 (Vbus) is connected to the device controller 57 is to recognize that the host is connected to the device connector 58. The device controller 57 recognizes that the connection with the host has been made when the voltage value of the bus power line 8 (Vbus) becomes a certain value or more.

ＳｏＣ５１やデバイスコントローラー５７を動作させるため、プリンター１０１には、一次電源装置５９ａ、２次電源装置５９ｂが設けられる。一次電源装置５９ａは電源コード（不図示）で商用電源（コンセント）に接続される。一次電源装置５９ａは、商用電源から供給される交流電圧を整流、降圧し、プリンター１０１内に設けられるモーターの駆動用の直流電圧（例えば、ＤＣ２４Ｖ）を生成する。２次電源装置５９ｂは、一次電源装置５９ａから供給された電圧を降圧する電力変換回路を複数含む。例えば、２次電源装置５９ｂは、それぞれ生成電圧の大きさが異なる複数のＤＣＤＣコンバーターを含む。２次電源装置５９ｂは、制御部５で使用する複数種の電源（制御部５を動作させるのに必要な複数種の電圧）を生成する。２次電源装置５９ｂが生成した電圧（電力）は、ＳｏＣ５１とデバイスコントローラー５７に供給（入力）される。これにより、ＳｏＣ５１、デバイスコントローラー５７が動作する。また、後述の電源Ｖｃｃ１、電源Ｖｃｃ２も複数のＤＣＤＣコンバーターのいずれかから供給される。 In order to operate the SoC 51 and the device controller 57, the printer 101 is provided with a primary power supply device 59a and a secondary power supply device 59b. The primary power supply 59a is connected to a commercial power source (outlet) by a power cord (not shown). The primary power supply 59a rectifies and steps down an AC voltage supplied from a commercial power source, and generates a DC voltage (for example, DC 24V) for driving a motor provided in the printer 101. The secondary power supply device 59b includes a plurality of power conversion circuits that step down the voltage supplied from the primary power supply device 59a. For example, the secondary power supply 59b includes a plurality of DCDC converters each having a different generated voltage. The secondary power supply 59b generates a plurality of types of power supplies (a plurality of types of voltages necessary for operating the control unit 5) used by the control unit 5. The voltage (power) generated by the secondary power supply 59b is supplied (input) to the SoC 51 and the device controller 57. Thereby, the SoC 51 and the device controller 57 operate. A power source Vcc1 and a power source Vcc2, which will be described later, are also supplied from any of a plurality of DCDC converters.

（放電装置１００）
次に、図２、図３を用いて、実施形態に係る放電装置１００を説明する。図３は、実施形態に係る放電装置１００の一例を示す図である。 (Discharge device 100)
Next, the discharge device 100 according to the embodiment will be described with reference to FIGS. 2 and 3. FIG. 3 is a diagram illustrating an example of the discharge device 100 according to the embodiment.

ケーブル５００によって、プリンター１０１（デバイスコネクター５８）と情報処理装置２００（ホストコネクター２０６）を接続している状態で、情報処理装置２００の電源が切られることがある。これにより、電源回路２０７もＯＦＦされる。情報処理装置２００の電源が切られると、ホストコネクター２０６の電位が下がる（グランドレベルとなる）。 The information processing apparatus 200 may be turned off while the printer 101 (device connector 58) and the information processing apparatus 200 (host connector 206) are connected by the cable 500. As a result, the power supply circuit 207 is also turned off. When the information processing apparatus 200 is turned off, the potential of the host connector 206 decreases (becomes ground level).

このとき、バスパワーライン８に残る電荷が情報処理装置２００に回り込む（流れ込む）ことがある。特に、本実施形態のプリンター１０１では、デバイスコントローラー５７は、バスパワーライン８を用いないセルフパワー方式である。そのため、多くの電荷がバスパワーライン８に残る。また、プリンター１０１の主電源（２次電源装置５９ｂ）が切られていない状態では、電位がプリンター１０１（デバイスコントローラー５７）側の方が高い。そのため、バスパワーライン８に残る電荷はプリンター１０１側に流れ込まず、電位が下がった情報処理装置２００方向に移動する。これにより、情報処理装置２００では、電源が入っていない状態で流れてはいけない部分に電流が流れ、情報処理装置２００の内部回路に異常が生ずるおそれがある。 At this time, the charge remaining on the bus power line 8 may flow (flow) into the information processing apparatus 200. In particular, in the printer 101 of this embodiment, the device controller 57 is a self-powered system that does not use the bus power line 8. Therefore, a lot of charges remain on the bus power line 8. When the main power source (secondary power supply device 59b) of the printer 101 is not turned off, the potential is higher on the printer 101 (device controller 57) side. For this reason, the charge remaining in the bus power line 8 does not flow into the printer 101 side, but moves toward the information processing apparatus 200 in which the potential has decreased. As a result, in the information processing apparatus 200, a current flows through a portion that should not flow when the power is not turned on, and there is a possibility that an abnormality occurs in the internal circuit of the information processing apparatus 200.

そこで、実施形態に係るプリンター１０１には、放電装置１００が設けられる。放電装置１００は、第１回路１、第２回路２、第３回路３、第４回路４を含む。そして、第１回路１と第４回路４がバスパワーライン８に接続される。第１回路１、第２回路２、第３回路３、第４回路４はいずれもマイコンを含まない。 Therefore, the discharge device 100 is provided in the printer 101 according to the embodiment. The discharge device 100 includes a first circuit 1, a second circuit 2, a third circuit 3, and a fourth circuit 4. The first circuit 1 and the fourth circuit 4 are connected to the bus power line 8. The first circuit 1, the second circuit 2, the third circuit 3, and the fourth circuit 4 do not include a microcomputer.

次に、図３を用いて、第１回路１、第２回路２、第３回路３、第４回路４を説明する。 Next, the first circuit 1, the second circuit 2, the third circuit 3, and the fourth circuit 4 will be described with reference to FIG.

上述したように、第１回路１は、バスパワーライン８に接続される。そして、第１回路１は、第１制御信号Ｓ１を出力する。第１回路１は、バスパワーライン８の電圧が基準電圧Ｖｒｅｆ以下であるときと無いときとで第１制御信号Ｓ１のレベルを変化させる。言い換えると、情報処理装置２００の電源ＯＦＦによるバスパワーライン８の電圧の立ち下がりを検知する。 As described above, the first circuit 1 is connected to the bus power line 8. The first circuit 1 outputs a first control signal S1. The first circuit 1 changes the level of the first control signal S1 depending on whether the voltage of the bus power line 8 is equal to or lower than the reference voltage Vref. In other words, the falling of the voltage of the bus power line 8 due to the power-off of the information processing apparatus 200 is detected.

具体的に、第１回路１は、コンパレーター１１、基準電圧生成回路１２、ヒステリシス抵抗１３を含む。コンパレーター１１のプラス入力端子には基準電圧Ｖｒｅｆが入力される。コンパレーター１１のマイナス入力端子はバスパワーライン８に接続される。そして、コンパレーター１１は、第１制御信号Ｓ１を出力する。コンパレーター１１は、バスパワーライン８の電圧が基準電圧Ｖｒｅｆ以下のときＨｉｇｈを第１制御信号Ｓ１として出力する。コンパレーター１１は、バスパワーライン８の電圧が基準電圧Ｖｒｅｆを超えているときＬｏｗを第１制御信号Ｓ１として出力する。 Specifically, the first circuit 1 includes a comparator 11, a reference voltage generation circuit 12, and a hysteresis resistor 13. The reference voltage Vref is input to the plus input terminal of the comparator 11. The negative input terminal of the comparator 11 is connected to the bus power line 8. Then, the comparator 11 outputs the first control signal S1. The comparator 11 outputs High as the first control signal S1 when the voltage of the bus power line 8 is equal to or lower than the reference voltage Vref. The comparator 11 outputs Low as the first control signal S1 when the voltage of the bus power line 8 exceeds the reference voltage Vref.

基準電圧生成回路１２は、２次電源装置５９ｂから供給される電源Ｖｃｃ１と第１抵抗Ｒ１と第２抵抗Ｒ２の直列回路を含む。図３に示すように、第１抵抗Ｒ１と第２抵抗Ｒ２の一端同士が接続される。第１抵抗Ｒ１の他端に電源Ｖｃｃ１（例えば、ＤＣ５Ｖ）が接続される。第２抵抗Ｒ２の他端にグランドが接続される。第１抵抗Ｒ１と第２抵抗Ｒ２の間の電圧（第１抵抗Ｒ１と第２抵抗Ｒ２の間に設けられる接続点の電圧）が基準電圧Ｖｒｅｆとして取り出される。なお、基準電圧生成回路１２は、ツェナーダイオードのような他の素子を用いた回路でもよいし、ＳｏＣ５１の生成電圧をコンパレーター１１のプラス端子に入力してもよい。 The reference voltage generation circuit 12 includes a series circuit of a power source Vcc1 supplied from the secondary power supply device 59b, a first resistor R1, and a second resistor R2. As shown in FIG. 3, one ends of the first resistor R1 and the second resistor R2 are connected to each other. A power supply Vcc1 (for example, DC5V) is connected to the other end of the first resistor R1. A ground is connected to the other end of the second resistor R2. The voltage between the first resistor R1 and the second resistor R2 (the voltage at the connection point provided between the first resistor R1 and the second resistor R2) is taken out as the reference voltage Vref. The reference voltage generation circuit 12 may be a circuit using other elements such as a Zener diode, or the generation voltage of the SoC 51 may be input to the plus terminal of the comparator 11.

基準電圧Ｖｒｅｆは、予め定められ、バスパワーライン８の電圧が仕様上の供給電圧範囲の下限値以下の電圧値とされる。ＵＳＢ規格では、バスパワーライン８の供給電圧範囲は、４．７５〜５．２５Ｖや、４．４〜５．２５Ｖとされる。つまり、下限値は、４．７５Ｖや４．４Ｖとされることがある。基準電圧Ｖｒｅｆは、下限値と同じ値、若しくは、下限値よりも小さい値とすることができる。本実施形態のプリンター１０１では、基準電圧Ｖｒｅｆは、４．７５Ｖや４．４Ｖ（下限値と同じ値）とできる。そして、基準電圧Ｖｒｅｆとなるように、分圧比を考慮して、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値がそれぞれ定められる。 The reference voltage Vref is determined in advance, and the voltage of the bus power line 8 is set to a voltage value equal to or lower than the lower limit value of the supply voltage range in the specification. In the USB standard, the supply voltage range of the bus power line 8 is 4.75 to 5.25V or 4.4 to 5.25V. That is, the lower limit value may be 4.75V or 4.4V. The reference voltage Vref can be the same value as the lower limit value or a value smaller than the lower limit value. In the printer 101 of this embodiment, the reference voltage Vref can be 4.75V or 4.4V (the same value as the lower limit value). Then, the resistance values of the first resistor R1 and the second resistor R2 are determined in consideration of the voltage division ratio so as to be the reference voltage Vref.

第２回路２には、第１制御信号Ｓ１が入力される。そして、第２回路２は、第２制御信号Ｓ２を出力する。第２回路２は、バスパワーライン８の電圧が基準電圧Ｖｒｅｆを超えている状態から基準電圧Ｖｒｅｆ以下に変化したとき、第２制御信号Ｓ２の一時的なレベル変化を行う。言い換えると、情報処理装置２００の電源ＯＦＦによるバスパワーライン８の電圧の立ち下がりが検知されたとき、第２回路２は、一時的に第２制御信号Ｓ２のレベルを変化させる。 The second control circuit 2 receives the first control signal S1. Then, the second circuit 2 outputs a second control signal S2. The second circuit 2 performs a temporary level change of the second control signal S2 when the voltage of the bus power line 8 changes from the state in which it exceeds the reference voltage Vref to the reference voltage Vref or less. In other words, when the falling of the voltage of the bus power line 8 due to the power-off of the information processing apparatus 200 is detected, the second circuit 2 temporarily changes the level of the second control signal S2.

具体的に、第２回路２は、ＡＮＤ回路２１、インバーター２２、第３抵抗Ｒ３、第１コンデンサーＣ１を含む。ＡＮＤ回路２１は、第２制御信号Ｓ２を出力する。インバーター２２は、第１制御信号Ｓ１が入力される。第３抵抗Ｒ３の一端は、インバーター２２の出力が接続される。第３抵抗Ｒ３の他端は、第１コンデンサーＣ１の一端と接続される。第１コンデンサーＣ１の他端は、グランドに接続される（図３参照）。 Specifically, the second circuit 2 includes an AND circuit 21, an inverter 22, a third resistor R3, and a first capacitor C1. The AND circuit 21 outputs the second control signal S2. The inverter 22 receives the first control signal S1. One end of the third resistor R3 is connected to the output of the inverter 22. The other end of the third resistor R3 is connected to one end of the first capacitor C1. The other end of the first capacitor C1 is connected to the ground (see FIG. 3).

そして、ＡＮＤ回路２１の入力端子の一方には、第１コンデンサーＣ１の端子間電圧Ｖ１（第３抵抗Ｒ３と第１コンデンサーＣ１の間に設けられる接続点の電圧）が入力される。バスパワーライン８の電圧が基準電圧Ｖｒｅｆを超えている状態（第１制御信号Ｓ１がＬｏｗの状態）のとき、インバーター２２の出力はＨｉｇｈとなる。そのため、バスパワーライン８の電圧が基準電圧Ｖｒｅｆを超えている状態では、第１コンデンサーＣ１に電荷が蓄えられる。その結果、バスパワーライン８の電圧が基準電圧Ｖｒｅｆ以上の状態では、ＡＮＤ回路２１の一方の端子にＨｉｇｈが入力される。 Then, the voltage V1 between the terminals of the first capacitor C1 (the voltage at the connection point provided between the third resistor R3 and the first capacitor C1) is input to one of the input terminals of the AND circuit 21. When the voltage of the bus power line 8 exceeds the reference voltage Vref (the first control signal S1 is in a low state), the output of the inverter 22 is High. Therefore, when the voltage of the bus power line 8 exceeds the reference voltage Vref, electric charge is stored in the first capacitor C1. As a result, when the voltage of the bus power line 8 is equal to or higher than the reference voltage Vref, High is input to one terminal of the AND circuit 21.

ＡＮＤ回路２１の入力端子の他方には、第１制御信号Ｓ１が入力される。バスパワーライン８の電圧が基準電圧Ｖｒｅｆ以下になったことに応じて第１制御信号Ｓ１のレベルがＨｉｇｈに変化すると、インバーター２２の出力がＬｏｗとなる。その結果、第１コンデンサーＣ１の端子間電圧Ｖ１が降下を始める。第１コンデンサーＣ１の端子間電圧Ｖ１の降下開始後、ＡＮＤ回路２１が両方の入力端子がＨｉｇｈと認識している間だけ（端子間電圧Ｖ１の電圧値がＡＮＤ回路２１の判定用閾値（一定値に相当）を超えている間だけ）、第２制御信号Ｓ２が一時的にＨｉｇｈとなる。 The first control signal S <b> 1 is input to the other input terminal of the AND circuit 21. When the level of the first control signal S1 changes to High in response to the voltage of the bus power line 8 becoming equal to or lower than the reference voltage Vref, the output of the inverter 22 becomes Low. As a result, the terminal voltage V1 of the first capacitor C1 starts to drop. After the start of the drop of the voltage V1 between the terminals of the first capacitor C1, the AND circuit 21 recognizes that both input terminals are High (the voltage value of the voltage V1 between the terminals is the threshold value for determination of the AND circuit 21 (constant value). The second control signal S2 temporarily becomes High only while the value exceeds the equivalent).

第２制御信号Ｓ２が一時的にＨｉｇｈとなる時間は、第３抵抗Ｒ３と第１コンデンサーＣ１の時定数を調整することにより、長くしたり短くしたりすることができる。 The time during which the second control signal S2 temporarily becomes High can be lengthened or shortened by adjusting the time constants of the third resistor R3 and the first capacitor C1.

次に、第３回路３について説明する。第３回路３には、第２制御信号Ｓ２が入力される。また、第３回路３は、第３制御信号Ｓ３を出力する。第３回路３は、第２制御信号Ｓ２の一時的なレベル変化があったとき、第３制御信号Ｓ３のレベルを非放電レベルから放電レベルに変化させる。そして、第３回路３は、少なくともバスパワーライン８の電荷を抜くのに必要な放電必要時間Ｔ１、放電レベルを維持する。その後、第３回路３は、第３制御信号Ｓ３のレベルを非放電レベルに戻す。ここで、非放電レベルは、第４回路４に放電を行わせないときの第３制御信号Ｓ３のレベルである。放電レベルは、第４回路４に放電を行わせるときの第３制御信号Ｓ３のレベルである。 Next, the third circuit 3 will be described. The third control signal S2 is input to the third circuit 3. The third circuit 3 outputs a third control signal S3. The third circuit 3 changes the level of the third control signal S3 from the non-discharge level to the discharge level when there is a temporary level change of the second control signal S2. The third circuit 3 maintains at least the discharge required time T1 and the discharge level necessary to remove the electric charge of the bus power line 8. Thereafter, the third circuit 3 returns the level of the third control signal S3 to the non-discharge level. Here, the non-discharge level is the level of the third control signal S3 when the fourth circuit 4 is not discharged. The discharge level is the level of the third control signal S3 when causing the fourth circuit 4 to discharge.

具体的に、第３回路３は、第１トランジスタＴｒ１と、シュミットインバーター３１、第４抵抗Ｒ４、第２コンデンサーＣ２を含む。シュミットインバーター３１は、第３制御信号Ｓ３を出力する。 Specifically, the third circuit 3 includes a first transistor Tr1, a Schmitt inverter 31, a fourth resistor R4, and a second capacitor C2. The Schmitt inverter 31 outputs a third control signal S3.

第３回路３は、第４抵抗Ｒ４と第２コンデンサーＣ２の直列回路を含む。直列回路の一端は、２次電源装置５９ｂから供給される電源Ｖｃｃ２（例えば、ＤＣ５Ｖ）に接続される。直列回路の他端は、グランドに接続される。 The third circuit 3 includes a series circuit of a fourth resistor R4 and a second capacitor C2. One end of the series circuit is connected to a power supply Vcc2 (for example, DC5V) supplied from the secondary power supply device 59b. The other end of the series circuit is connected to the ground.

一方、第１トランジスタＴｒ１は、ｎｐｎ型のバイポーラトランジスタである。第１トランジスタＴｒ１のベースには、第２制御信号Ｓ２が入力される。第１トランジスタＴｒ１のエミッタはグランドに接続される。第１トランジスタＴｒ１のコレクタは、第４抵抗Ｒ４と第２コンデンサーＣ２の間に接続される。そのため、第１トランジスタＴｒ１がＯＮすると、第２コンデンサーＣ２の端子間電圧Ｖ２（第４抵抗Ｒ４と第２コンデンサーＣ２の間に設けられる接続点の電圧）はグランドレベル（０Ｖ）となる。一方、第１トランジスタＴｒ１がＯＦＦしている状態では、第２コンデンサーＣ２の端子間電圧Ｖ２は電源Ｖｃｃ２の電圧と同じとなる。 On the other hand, the first transistor Tr1 is an npn bipolar transistor. The second control signal S2 is input to the base of the first transistor Tr1. The emitter of the first transistor Tr1 is connected to the ground. The collector of the first transistor Tr1 is connected between the fourth resistor R4 and the second capacitor C2. Therefore, when the first transistor Tr1 is turned on, the voltage V2 between the terminals of the second capacitor C2 (the voltage at the connection point provided between the fourth resistor R4 and the second capacitor C2) becomes the ground level (0 V). On the other hand, when the first transistor Tr1 is OFF, the voltage V2 between the terminals of the second capacitor C2 is the same as the voltage of the power supply Vcc2.

バスパワーライン８の電圧が基準電圧Ｖｒｅｆを超えている状態から基準電圧Ｖｒｅｆ以下になったことにより、一時的に第２制御信号Ｓ２が、一時的にＬｏｗからＨｉｇｈに変化したとき、第１トランジスタＴｒ１は、ＯＮ状態となる。その結果、第４抵抗Ｒ４と第２コンデンサーＣ２の間に設けられる接続点がグランドに接続された状態となり、第２コンデンサーＣ２の電荷が抜かれる。その結果、端子間電圧Ｖ２は降下する。 When the voltage of the bus power line 8 exceeds the reference voltage Vref and becomes equal to or lower than the reference voltage Vref, when the second control signal S2 temporarily changes from Low to High, the first transistor Tr1 is turned on. As a result, the connection point provided between the fourth resistor R4 and the second capacitor C2 is connected to the ground, and the charge of the second capacitor C2 is removed. As a result, the terminal voltage V2 drops.

シュミットインバーター３１の入力端子には、端子間電圧Ｖ２が入力される。端子間電圧Ｖ２の降下に伴って、第３制御信号Ｓ３は、Ｌｏｗ（非放電レベル）からＨｉｇｈ（放電レベル）に変化する。そして、第２制御信号Ｓ２の一時的な変化が収まり（Ｌｏｗに戻り）、第１トランジスタＴｒ１がＯＦＦ状態となった後、第２コンデンサーＣ２の端子間電圧Ｖ２（電圧）が回復すると、第３制御信号Ｓ３は、ＨｉｇｈからＬｏｗに変化する。 The terminal voltage V <b> 2 is input to the input terminal of the Schmitt inverter 31. As the inter-terminal voltage V2 decreases, the third control signal S3 changes from Low (non-discharge level) to High (discharge level). Then, after the temporary change of the second control signal S2 is stopped (returned to Low) and the first transistor Tr1 is turned off, the voltage V2 (voltage) between the terminals of the second capacitor C2 recovers, and the third The control signal S3 changes from High to Low.

ここで、第４抵抗Ｒ４と第２コンデンサーＣ２の時定数を調整することにより、第３制御信号Ｓ３がＨｉｇｈを保つ時間を調整することができる。シュミットインバーター３１は、少なくともバスパワーライン８から電荷を抜くのに必要な時間（放電必要時間Ｔ１）、Ｈｉｇｈ（放電レベル）を保つ。放電完了後、第３回路３（シュミットインバーター３１）は、第３制御信号Ｓ３のレベルをＬｏｗ（非放電レベル）に戻す。これにより、放電必要時間Ｔ１だけ放電が行われる。そして、情報処理装置２００の電源ＯＮによってバスパワーライン８の電圧の上昇時、及び、上昇後、情報処理装置２００の電源回路２０７がバスパワーライン８用の電圧を出力している間、放電はなされない。 Here, by adjusting the time constants of the fourth resistor R4 and the second capacitor C2, the time during which the third control signal S3 is kept High can be adjusted. The Schmitt inverter 31 keeps High (discharge level) for at least the time required to remove the charge from the bus power line 8 (discharge required time T1). After the discharge is completed, the third circuit 3 (Schmitt inverter 31) returns the level of the third control signal S3 to Low (non-discharge level). Thereby, the discharge is performed only for the required discharge time T1. Then, when the voltage of the bus power line 8 rises due to the power-on of the information processing apparatus 200 and after the rise, while the power supply circuit 207 of the information processing apparatus 200 outputs the voltage for the bus power line 8, the discharge is performed. Not done.

次に、第４回路４について説明する。第４回路４には、第３制御信号Ｓ３が入力される。また、第４回路４は、バスパワーライン８に接続される。そして、第４回路４は、第３制御信号Ｓ３が放電レベルの間、バスパワーライン８に残る電荷を放電する。 Next, the fourth circuit 4 will be described. The fourth control signal S3 is input to the fourth circuit 4. The fourth circuit 4 is connected to the bus power line 8. Then, the fourth circuit 4 discharges the charge remaining on the bus power line 8 while the third control signal S3 is at the discharge level.

具体的に、第４回路４は、第２トランジスタＦｔ１、電流制限抵抗４１、安定動作用抵抗４２、安定動作用抵抗４３を含む。第２トランジスタＦｔ１は、ｎチャネル型のＦＥＴである。第２トランジスタＦｔ１のドレインは、電流制限抵抗４１を介して、バスパワーライン８に接続される。第２トランジスタＦｔ１のソースは、グランドに接続される。第２トランジスタＦｔ１のゲートには、安定動作用抵抗４２を介して、第３制御信号Ｓ３が入力される。 Specifically, the fourth circuit 4 includes a second transistor Ft1, a current limiting resistor 41, a stable operation resistor 42, and a stable operation resistor 43. The second transistor Ft1 is an n-channel FET. The drain of the second transistor Ft1 is connected to the bus power line 8 via the current limiting resistor 41. The source of the second transistor Ft1 is connected to the ground. The third control signal S3 is input to the gate of the second transistor Ft1 through the stable operation resistor.

基準電圧Ｖｒｅｆを超えている状態から基準電圧Ｖｒｅｆ以下へのバスパワーライン８の電圧変化によって、第３制御信号Ｓ３のレベルが非放電レベルから放電レベル（Ｈｉｇｈ）に変化したとき、第２トランジスタＦｔ１がＯＮ状態となる。ＯＮ状態は、放電必要時間Ｔ１続く。この間にバスパワーライン８の電荷が放電される（プリンター１０１のグランドに流される）。放電必要時間Ｔ１の経過後、第３制御信号Ｓ３のレベルが非放電レベル（Ｌｏｗ）に復帰するのに伴い、第２トランジスタＦｔ１はＯＦＦ状態となる。 When the level of the third control signal S3 changes from the non-discharge level to the discharge level (High) due to the voltage change of the bus power line 8 from the state exceeding the reference voltage Vref to the reference voltage Vref or less, the second transistor Ft1. Is turned on. The ON state continues for the necessary discharge time T1. During this time, the electric charge of the bus power line 8 is discharged (flowed to the ground of the printer 101). After the required discharge time T1, the second transistor Ft1 is turned off as the level of the third control signal S3 returns to the non-discharge level (Low).

（情報処理装置２００の電源ＯＦＦ時の流れ）
次に、図４を用いて、情報処理装置２００の電源ＯＦＦしたときの実施形態に係る放電装置１００の動作の流れを説明する。図４は、情報処理装置２００の電源ＯＦＦしたときの実施形態に係る放電装置１００の動作の流れの一例を示すタイミングチャートである。 (Flow when information processing apparatus 200 is turned off)
Next, the operation flow of the discharge device 100 according to the embodiment when the power of the information processing device 200 is turned off will be described with reference to FIG. FIG. 4 is a timing chart showing an example of the operation flow of the discharge device 100 according to the embodiment when the information processing device 200 is powered off.

図４のタイミングチャートでは、最初、情報処理装置２００の電源がＯＮされている状態を示している。この時点では、バスパワーライン８の電圧は基準電圧Ｖｒｅｆよりも高いので、第１制御信号Ｓ１のレベルはＬｏｗである。また、第２制御信号Ｓ２のレベルもＬｏｗである。第３制御信号Ｓ３のレベルもＬｏｗであり、第２トランジスタＦｔ１はＯＦＦとされる。そのため、放電装置１００はバスパワーライン８の放電を全く行わない。 In the timing chart of FIG. 4, the information processing apparatus 200 is initially turned on. At this time, since the voltage of the bus power line 8 is higher than the reference voltage Vref, the level of the first control signal S1 is Low. Further, the level of the second control signal S2 is also Low. The level of the third control signal S3 is also Low, and the second transistor Ft1 is turned off. Therefore, the discharge device 100 does not discharge the bus power line 8 at all.

図４において、最上段のチャートは、情報処理装置２００の電源のＯＮ／ＯＦＦの状態を示す。２段目のチャートは、バスパワーライン８の電圧推移の一例を示す。３段目のチャートは、第１制御信号Ｓ１のレベル変化の一例を示す。４段目のチャートは、第２回路２のインバーター２２の出力レベル変化の一例を示す。５段目のチャートは、第１コンデンサーＣ１の端子間電圧Ｖ１（第１コンデンサーＣ１と第３抵抗Ｒ３の間に設けられる接続点の電圧）の変化の一例を示す。６段目のチャートは、第２制御信号Ｓ２のレベル変化の一例を示す。７段目のチャートは、第２コンデンサーＣ２の端子間電圧Ｖ２（第２コンデンサーＣ２と第４抵抗Ｒ４の間に設けられる接続点の電圧）の変化の一例を示す。８段目のチャートは、第３制御信号Ｓ３のレベル変化の一例を示す。 In FIG. 4, the uppermost chart shows the power ON / OFF state of the information processing apparatus 200. The second chart shows an example of voltage transition of the bus power line 8. The third chart shows an example of the level change of the first control signal S1. The fourth chart shows an example of the output level change of the inverter 22 of the second circuit 2. The fifth chart shows an example of a change in the terminal voltage V1 of the first capacitor C1 (the voltage at the connection point provided between the first capacitor C1 and the third resistor R3). The sixth chart shows an example of the level change of the second control signal S2. The seventh chart shows an example of a change in the terminal voltage V2 of the second capacitor C2 (the voltage at the connection point provided between the second capacitor C2 and the fourth resistor R4). The eighth chart shows an example of the level change of the third control signal S3.

図４のうち、ｔ１の時点が情報処理装置２００の電源がＯＦＦされた時点（電源が落とされた時点、電源回路２０７が停止した時点）を示している。図４において、情報処理装置２００の電源のＯＮ／ＯＦＦの状態を最上段に示している。そして、図４のうち、ｔ２の時点がバスパワーライン８の電圧が基準電圧Ｖｒｅｆ（下限値）以下となった時点である。 In FIG. 4, the time point t1 indicates a time point when the power supply of the information processing apparatus 200 is turned off (a time point when the power is turned off and a time point when the power supply circuit 207 is stopped). In FIG. 4, the power supply ON / OFF state of the information processing apparatus 200 is shown at the top. In FIG. 4, the time point t2 is a time point when the voltage of the bus power line 8 becomes equal to or lower than the reference voltage Vref (lower limit value).

ここで、２段目のチャートでは、放電装置１００が放電を行わない場合のバスパワーライン８の電圧の推移の一例を２点鎖線で示している。このように、放電装置１００による対策が無い場合、電源が切られた情報処理装置２００の回路に長時間にわたって電圧が印加される。 Here, in the second chart, an example of the transition of the voltage of the bus power line 8 when the discharge device 100 does not discharge is indicated by a two-dot chain line. As described above, when there is no countermeasure by the discharge device 100, a voltage is applied to the circuit of the information processing device 200 that is turned off for a long time.

バスパワーライン８の電圧が基準電圧Ｖｒｅｆ以下になると、第１制御信号Ｓ１がＬｏｗからＨｉｇｈに変化する（３段目のチャート参照）。これに伴い、第２制御信号Ｓ２がＨｉｇｈからＬｏｗに変化する（４段目のチャート参照）。 When the voltage of the bus power line 8 becomes equal to or lower than the reference voltage Vref, the first control signal S1 changes from Low to High (see the third chart). Along with this, the second control signal S2 changes from High to Low (see the fourth chart).

第２制御信号Ｓ２がＬｏｗとなった結果、第１コンデンサーＣ１の電荷が抜かれはじめ、第１コンデンサーＣ１の端子間電圧Ｖ１が徐々に低下する（５段目のチャート参照）。一方で、ＡＮＤ回路２１は、一時的に第２制御信号Ｓ２のレベルをＨｉｇｈとする（６段目のチャート参照）。 As a result of the second control signal S2 becoming Low, the electric charge of the first capacitor C1 begins to be extracted, and the voltage V1 between the terminals of the first capacitor C1 gradually decreases (see the fifth chart). On the other hand, the AND circuit 21 temporarily sets the level of the second control signal S2 to High (see the sixth chart).

第２制御信号Ｓ２がＨｉｇｈになると、第１トランジスタＴｒ１がＯＮする。第１トランジスタＴｒ１は、第２コンデンサーＣ２の電荷を瞬間的に抜く。第２コンデンサーＣ２の端子間電圧Ｖ２は降下する（７段目のチャート参照）。その結果、第３制御信号Ｓ３（シュミットインバーター３１の出力）のレベルは、ＬｏｗからＨｉｇｈ（放電レベル）に変化する（８段目のチャート参照）。この放電レベルの間、第４回路４は、バスパワーライン８の電荷を抜く。その結果、バスパワーライン８の電圧が十分に下がる（２段目のチャート、ｔ３の時点参照）。第３制御信号Ｓ３がＨｉｇｈを維持する時間（放電必要時間Ｔ１）は、バスパワーライン８の放電が完了するまでに十分な時間とされる。 When the second control signal S2 becomes High, the first transistor Tr1 is turned on. The first transistor Tr1 instantaneously removes the charge from the second capacitor C2. The voltage V2 between the terminals of the second capacitor C2 drops (see the seventh chart). As a result, the level of the third control signal S3 (the output of the Schmitt inverter 31) changes from Low to High (discharge level) (see the eighth chart). During this discharge level, the fourth circuit 4 removes the electric charge of the bus power line 8. As a result, the voltage of the bus power line 8 is sufficiently lowered (see the second chart, time t3). The time during which the third control signal S3 is maintained high (discharge required time T1) is set to a sufficient time until the discharge of the bus power line 8 is completed.

バスパワーライン８の放電が完了すると、第３制御信号Ｓ３のレベルがＬｏｗに戻る。これにより、第４回路４は、バスパワーライン８の放電を停止する。 When the discharge of the bus power line 8 is completed, the level of the third control signal S3 returns to Low. As a result, the fourth circuit 4 stops discharging the bus power line 8.

このようにして、実施形態に係る放電装置１００は、ホスト（情報処理装置２００）からホストに接続されたデバイスに電力を供給するためのバスパワーライン８に接続され、第１制御信号Ｓ１を出力し、バスパワーライン８の電圧が予め定められた供給電圧範囲の下限値以下の電圧値であって予め定められた基準電圧Ｖｒｅｆ以下であるときと無いときとで第１制御信号Ｓ１のレベルを変化させる第１回路１と、第１制御信号Ｓ１が入力され、第２制御信号Ｓ２を出力し、バスパワーライン８の電圧が基準電圧Ｖｒｅｆを超えているときのレベルから基準電圧Ｖｒｅｆ以下のときのレベルに第１制御信号Ｓ１のレベルが変化したとき第２制御信号Ｓ２の一時的なレベル変化を行う第２回路２と、第２制御信号Ｓ２が入力され、第３制御信号Ｓ３を出力し、第２制御信号Ｓ２の一時的なレベル変化があったとき第３制御信号Ｓ３のレベルを非放電レベルから放電レベルに変化させ少なくともバスパワーライン８の電荷を抜くのに必要な放電必要時間Ｔ１は放電レベルを維持し、その後、第３制御信号Ｓ３のレベルを非放電レベルに戻す第３回路３と、バスパワーライン８に接続され、第３制御信号Ｓ３が入力され、第３制御信号Ｓ３が放電レベルの間、バスパワーライン８の電荷を放電する第４回路４を含む。 In this manner, the discharge device 100 according to the embodiment is connected to the bus power line 8 for supplying power from the host (information processing device 200) to the device connected to the host, and outputs the first control signal S1. The level of the first control signal S1 is set depending on whether or not the voltage of the bus power line 8 is a voltage value equal to or lower than a lower limit value of a predetermined supply voltage range and is equal to or lower than a predetermined reference voltage Vref. When the first circuit 1 to be changed and the first control signal S1 are input and the second control signal S2 is output and the voltage of the bus power line 8 is below the reference voltage Vref from the level when the voltage exceeds the reference voltage Vref A second circuit 2 that temporarily changes the level of the second control signal S2 when the level of the first control signal S1 is changed to the level of the second control signal S2, and the second control signal S2. 3 is output, and when there is a temporary level change of the second control signal S2, the level of the third control signal S3 is changed from the non-discharge level to the discharge level, and it is necessary to extract at least the bus power line 8 charges. The required discharge time T1 is maintained at the discharge level, and then connected to the third circuit 3 for returning the level of the third control signal S3 to the non-discharge level, and the bus power line 8, and the third control signal S3 is input. 3 includes a fourth circuit 4 for discharging the charge of the bus power line 8 while the control signal S3 is at the discharge level.

これにより、ホストの電源ＯＦＦに基づくバスパワーライン８の電圧の立ち下がりを検知することができる。そして、立ち下がり検知に応じ、バスパワーライン８に残る電荷を速やかに放電することができる。従って、ホスト側の回路に向けてバスパワーライン８の電荷が回り込むことを避けることができる。そして、ホストの内部の回路を保護することができる。 Thereby, it is possible to detect the fall of the voltage of the bus power line 8 based on the power-off of the host. And according to the fall detection, the electric charge remaining on the bus power line 8 can be discharged quickly. Therefore, it is possible to avoid the electric charge of the bus power line 8 from flowing toward the host side circuit. And the circuit inside the host can be protected.

また、第１回路１は、第１制御信号Ｓ１を出力するコンパレーター１１と、電源Ｖｃｃ１と一端に電源Ｖｃｃ１が接続される第１抵抗Ｒ１と一端が第１抵抗Ｒ１の他端と接続され他端がグランドに接続される第２抵抗Ｒ２とを含み第１抵抗Ｒ１と第２抵抗Ｒ２の間の電圧を基準電圧Ｖｒｅｆとして出力する基準電圧生成回路１２を含む。コンパレーター１１は、マイナス入力端子にバスパワーライン８が接続され、プラス入力端子に基準電圧Ｖｒｅｆが入力され、バスパワーライン８の電圧が基準電圧Ｖｒｅｆ以下のとき、第１制御信号Ｓ１のレベルをＨｉｇｈとする。 The first circuit 1 includes a comparator 11 that outputs a first control signal S1, a power source Vcc1, a first resistor R1 connected to one end of the power source Vcc1, and one end connected to the other end of the first resistor R1. The reference voltage generation circuit 12 includes a second resistor R2 having an end connected to the ground, and outputs a voltage between the first resistor R1 and the second resistor R2 as the reference voltage Vref. The comparator 11 is connected to the negative input terminal of the bus power line 8 and the positive input terminal is supplied with the reference voltage Vref. When the voltage of the bus power line 8 is equal to or lower than the reference voltage Vref, the comparator 11 sets the level of the first control signal S1. High.

また、第２回路２は、第２制御信号Ｓ２を出力するＡＮＤ回路２１と、第１制御信号Ｓ１が入力されるインバーター２２と、一端がインバーター２２の出力と接続される第３抵抗Ｒ３と、一端が第３抵抗Ｒ３の他端に接続され他端がグランドに接続される第１コンデンサーＣ１を含む。ＡＮＤ回路２１は、一方の入力端子に第１制御信号Ｓ１が入力され、他方の入力端子に第１コンデンサーＣ１の端子間電圧Ｖ１（第３抵抗Ｒ３と第１コンデンサーＣ１の間に設けられる接続点の電圧）が入力される。バスパワーライン８の電圧が基準電圧Ｖｒｅｆを超えている状態から基準電圧Ｖｒｅｆ以下になったとき、第１回路１は、第１制御信号Ｓ１のレベルをＬｏｗからＨｉｇｈに変化させる。また、ＡＮＤ回路２１は、第１制御信号Ｓ１のレベルがＨｉｇｈであり、かつ、第１コンデンサーＣ１の端子間電圧Ｖ１が一定値以上である間、第２制御信号Ｓ２のレベルを一時的にＨｉｇｈとする。 The second circuit 2 includes an AND circuit 21 that outputs a second control signal S2, an inverter 22 that receives the first control signal S1, a third resistor R3 that has one end connected to the output of the inverter 22, It includes a first capacitor C1 having one end connected to the other end of the third resistor R3 and the other end connected to the ground. In the AND circuit 21, the first control signal S1 is input to one input terminal, and the voltage V1 between the terminals of the first capacitor C1 (a connection point provided between the third resistor R3 and the first capacitor C1) is input to the other input terminal. Voltage) is input. When the voltage of the bus power line 8 exceeds the reference voltage Vref and becomes equal to or lower than the reference voltage Vref, the first circuit 1 changes the level of the first control signal S1 from Low to High. The AND circuit 21 temporarily sets the level of the second control signal S2 to High while the level of the first control signal S1 is High and the voltage V1 between the terminals of the first capacitor C1 is equal to or higher than a certain value. And

また、第３回路３は、一端が電源に接続される第４抵抗Ｒ４と、一端が第４抵抗Ｒ４の他端と接続され他端がグランドに接続される第２コンデンサーＣ２と、第２制御信号Ｓ２が入力され第４抵抗Ｒ４と第２コンデンサーＣ２の間に接続される第１トランジスタＴｒ１と、第２コンデンサーＣ２の端子間電圧Ｖ２（第４抵抗Ｒ４と第２コンデンサーＣ２の間に設けられる接続点の電圧）が入力され第３制御信号Ｓ３を出力するシュミットインバーター３１と、を含む。バスパワーライン８の電圧が基準電圧Ｖｒｅｆを超えている状態から基準電圧Ｖｒｅｆ以下になったとき、第２回路２は、第２制御信号Ｓ２のレベルを、一時的にＬｏｗからＨｉｇｈに変化させる。第１トランジスタＴｒ１は、第２制御信号Ｓ２のレベルがＨｉｇｈのとき、ＯＮ状態となって第２コンデンサーＣ２の電荷を抜く。シュミットインバーター３１は、非放電レベルとしてＬｏｗを出力し、放電レベルとしてＨｉｇｈを出力し、第２制御信号Ｓ２のレベルが一時的にＬｏｗからＨｉｇｈに変化してから放電必要時間Ｔ１、Ｈｉｇｈを維持し、その後、第３制御信号Ｓ３のレベルをＬｏｗに戻す。 The third circuit 3 includes a fourth resistor R4 having one end connected to the power supply, a second capacitor C2 having one end connected to the other end of the fourth resistor R4 and the other end connected to the ground, and a second control. The first transistor Tr1 that receives the signal S2 and is connected between the fourth resistor R4 and the second capacitor C2, and the voltage V2 between the terminals of the second capacitor C2 (provided between the fourth resistor R4 and the second capacitor C2). Schmitt inverter 31 that receives the voltage of the connection point) and outputs the third control signal S3. When the voltage of the bus power line 8 exceeds the reference voltage Vref and becomes equal to or lower than the reference voltage Vref, the second circuit 2 temporarily changes the level of the second control signal S2 from Low to High. When the level of the second control signal S2 is High, the first transistor Tr1 is turned on and extracts the charge from the second capacitor C2. The Schmitt inverter 31 outputs Low as the non-discharge level, outputs High as the discharge level, and maintains the required discharge time T1 and High after the level of the second control signal S2 temporarily changes from Low to High. Thereafter, the level of the third control signal S3 is returned to Low.

また、第４回路４は、第３制御信号Ｓ３が入力され、バスパワーライン８とグランドに接続される第２トランジスタＦｔ１を含む。第３回路３は、非放電レベルとしてＬｏｗを出力し、放電レベルとしてＨｉｇｈを出力する。バスパワーライン８の電圧が基準電圧Ｖｒｅｆを超えている状態から基準電圧Ｖｒｅｆ以下になったとき、第３回路３は、放電必要時間Ｔ１、第３制御信号Ｓ３のレベルをＨｉｇｈで維持し、その後、第３制御信号Ｓ３のレベルをＬｏｗに戻す。第２トランジスタＦｔ１は、第３制御信号Ｓ３がＨｉｇｈの間のみＯＮ状態となり、バスパワーライン８の電荷をグランドに流す。 The fourth circuit 4 includes a second transistor Ft1 that receives the third control signal S3 and is connected to the bus power line 8 and the ground. The third circuit 3 outputs Low as the non-discharge level and outputs High as the discharge level. When the voltage of the bus power line 8 exceeds the reference voltage Vref and becomes equal to or lower than the reference voltage Vref, the third circuit 3 maintains the level of the required discharge time T1 and the third control signal S3 at High, and then Then, the level of the third control signal S3 is returned to Low. The second transistor Ft1 is in an ON state only while the third control signal S3 is High, and allows the charge of the bus power line 8 to flow to the ground.

これにより、第１回路１、第２回路２、第３回路３、第４回路４にマイコンを使わず、ハードウェアのみで構成することができる。放電装置１００に含まれる各回路でソフトウェアによる制御を行わないので、ソフトウェアの誤動作によるエラーの発生を避けることができる。また、放電装置１００に含まれる各回路に関するソフトウェアの設計、開発の手間、費用を無くすことができる。また、放電装置１００に含まれる各回路のソフトウェア動作のための資源（処理回路、ＲＯＭ、ＲＡＭ）の用意せずにすみ、コストを抑えることができる。 Accordingly, the first circuit 1, the second circuit 2, the third circuit 3, and the fourth circuit 4 can be configured only by hardware without using a microcomputer. Since each circuit included in the discharge device 100 is not controlled by software, it is possible to avoid the occurrence of an error due to a malfunction of the software. Further, it is possible to eliminate the design and development effort and cost of software related to each circuit included in the discharge device 100. Further, it is not necessary to prepare resources (processing circuit, ROM, RAM) for software operation of each circuit included in the discharge device 100, and costs can be reduced.

また、実施形態に係る画像形成装置（プリンター１０１）は、上述の放電装置１００を含む。これにより、画像形成装置に接続されたホストの電源ＯＦＦに基づくバスパワーライン８の電圧立ち下がりを検知すると、バスパワーライン８に残る電荷を速やかに放電できる画像形成装置を提供することができる。従って、電源が切られたＰＣのようなホスト側の回路にバスパワーライン８の電荷が回り込まず、ホストの内部回路を保護できる画像形成装置を提供することができる。 The image forming apparatus (printer 101) according to the embodiment includes the above-described discharge device 100. Accordingly, it is possible to provide an image forming apparatus capable of quickly discharging the charge remaining in the bus power line 8 when the falling of the voltage of the bus power line 8 based on power-off of the host connected to the image forming apparatus is detected. Therefore, it is possible to provide an image forming apparatus capable of protecting the internal circuit of the host without the electric charge of the bus power line 8 flowing into the circuit on the host side such as a PC that is turned off.

また、画像形成装置（プリンター１０１）は、ホスト側のバスパワーライン８と接続され、ホストにデバイス側としてケーブル５００により接続するためのデバイスコネクター５８と、デバイスコネクター５８によりバスパワーライン８と接続され、バスパワーライン８の電圧値によってホストと接続されているか否かを検知する検知回路（デバイスコントローラー５７）と、を含む。放電装置１００の第１回路１と第４回路４は、デバイスコネクター５８と検知回路の間のバスパワーライン８に接続される。これにより、放電装置１００を画像形成装置が含むので、どのようなホストが接続されても、ホストでの異常、故障発生を防ぐことができる画像形成装置を提供することができる。 The image forming apparatus (printer 101) is connected to the host-side bus power line 8, connected to the host via the cable 500 as a device side, and connected to the bus power line 8 via the device connector 58. And a detection circuit (device controller 57) for detecting whether or not the host power line 8 is connected to the host according to the voltage value of the bus power line 8. The first circuit 1 and the fourth circuit 4 of the discharge device 100 are connected to the bus power line 8 between the device connector 58 and the detection circuit. Accordingly, since the image forming apparatus includes the discharge device 100, it is possible to provide an image forming apparatus that can prevent an abnormality or failure in the host regardless of what host is connected.

次に、他の実施形態を説明する。上記の実施形態の説明では、放電装置１００をプリンター１０１に設ける例を説明した。しかし、放電装置１００は、情報処理装置２００の内部に設けてもよい。 Next, another embodiment will be described. In the description of the above embodiment, the example in which the discharge device 100 is provided in the printer 101 has been described. However, the discharge device 100 may be provided inside the information processing device 200.

本発明の実施形態を説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実施することができる。 Although the embodiment of the present invention has been described, the scope of the present invention is not limited to this, and various modifications can be made without departing from the spirit of the invention.

本発明は、画像形成装置、情報処理装置のようなバスパワーラインを有する装置に使用可能である。 The present invention can be used for an apparatus having a bus power line such as an image forming apparatus or an information processing apparatus.

１００放電装置１０１プリンター（画像形成装置）
２００情報処理装置（ホスト）５００ケーブル
１第１回路１１コンパレーター
１２基準電圧生成回路２第２回路
２１ＡＮＤ回路２２インバーター
３第３回路３１シュミットインバーター
４第４回路５８デバイスコネクター
５７デバイスコントローラー（検知回路）
８バスパワーラインＣ１第１コンデンサー
Ｃ２第２コンデンサーＲ１第１抵抗
Ｒ２第２抵抗Ｒ３第３抵抗
Ｒ４第４抵抗Ｓ１第１制御信号
Ｓ２第２制御信号Ｓ３第３制御信号
Ｔ１放電必要時間Ｖｒｅｆ基準電圧
Ｔｒ１第１トランジスタＦｔ１第２トランジスタ 100 Discharge device 101 Printer (image forming device)
200 Information Processing Device (Host) 500 Cable 1 First Circuit 11 Comparator 12 Reference Voltage Generation Circuit 2 Second Circuit 21 AND Circuit 22 Inverter 3 Third Circuit 31 Schmitt Inverter 4 Fourth Circuit 58 Device Connector 57 Device Controller (Detection Circuit) )
8 bus power line C1 first capacitor C2 second capacitor R1 first resistor R2 second resistor R3 third resistor R4 fourth resistor S1 first control signal S2 second control signal S3 third control signal T1 discharge required time Vref reference voltage Tr1 first transistor Ft1 second transistor

Claims

Connected to a bus power line for supplying power from a host to a device connected to the host, outputs a first control signal, and the voltage of the bus power line is less than or equal to a lower limit value of a predetermined supply voltage range A first circuit that changes a level of the first control signal depending on whether the voltage value is equal to or lower than a predetermined reference voltage;
The first control signal is input, the second control signal is output, and the level of the first control signal is changed from a level when the voltage of the bus power line exceeds the reference voltage to a level when the voltage is equal to or lower than the reference voltage. A second circuit for temporarily changing the level of the second control signal when the level changes;
The second control signal is input, the third control signal is output, and the level of the third control signal is changed from the non-discharge level to the discharge level when the temporary level change of the second control signal occurs. A third circuit that maintains the discharge level for at least the time required for discharging the bus power line and then returns the level of the third control signal to the non-discharge level;
A discharge device comprising: a fourth circuit connected to the bus power line, receiving the third control signal, and discharging the electric charge of the bus power line during the discharge level of the third control signal. .

The first circuit includes a comparator that outputs the first control signal, a first resistor having a power supply connected to one end thereof, a first resistor connected to the other end of the first resistor, and a second end connected to the ground. A reference voltage generating circuit that includes two resistors and outputs a voltage between the first resistor and the second resistor as the reference voltage;
The comparator has a level of the first control signal when the bus power line is connected to a negative input terminal, the reference voltage is input to a positive input terminal, and the voltage of the bus power line is equal to or lower than the reference voltage. The discharge device according to claim 1, wherein the discharge device is high.

The second circuit includes an AND circuit that outputs the second control signal, an inverter that receives the first control signal, a third resistor that has one end connected to the output of the inverter, and one end that is the third circuit. A first capacitor connected to the other end of the resistor and connected to the ground at the other end;
In the AND circuit, the first control signal is input to one input terminal, and the voltage between the third resistor and the first capacitor is input to the other input terminal,
When the voltage of the bus power line falls below the reference voltage from the state exceeding the reference voltage,
The first circuit changes the level of the first control signal from Low to High,
The AND circuit temporarily sets the level of the second control signal while the level of the first control signal is High and the voltage between the third resistor and the first capacitor is equal to or higher than a predetermined value. The discharge device according to claim 1, wherein the discharge device is high.

The third circuit has a fourth resistor having one end connected to the power supply, a second capacitor having one end connected to the other end of the fourth resistor and the other end connected to the ground, and the second control signal being input. A first transistor connected between the fourth resistor and the second capacitor; and a Schmitt inverter that receives the voltage between the fourth resistor and the second capacitor and outputs the third control signal. Including
When the voltage of the bus power line falls below the reference voltage from the state exceeding the reference voltage,
The second circuit temporarily changes the level of the second control signal from Low to High,
When the level of the second control signal is High, the first transistor is turned on to extract the charge from the second capacitor,
The Schmitt inverter outputs Low as the non-discharge level, outputs High as the discharge level, and sets the required discharge time and High after the level of the second control signal temporarily changes from Low to High. 4. The discharge device according to claim 1, wherein the level of the third control signal is returned to Low after being maintained. 5.

The fourth circuit includes a second transistor that receives the third control signal and is connected to the bus power line and the ground.
The third circuit outputs Low as the non-discharge level, outputs High as the discharge level,
When the voltage of the bus power line falls below the reference voltage from the state exceeding the reference voltage,
The third circuit maintains the level of the third control signal at High for the required discharge time, and then returns the level of the third control signal to Low,
5. The discharge device according to claim 1, wherein the second transistor is in an ON state only while the third control signal is High, and charges the bus power line to the ground. 6. .

An image forming apparatus comprising the discharge device according to claim 1.

Connected to the bus power line on the host side, and a device connector for connecting to the host via the cable as the device side;
A detection circuit connected to the bus power line by the device connector and detecting whether the bus power line is connected to the host by a voltage value of the bus power line;
The image forming apparatus according to claim 6, wherein the first circuit and the fourth circuit of the discharge device are connected to the bus power line between the device connector and the detection circuit.