JP2015207901A - 出力回路 - Google Patents

Abstract

【課題】出力端子に当該出力回路の電源電圧近辺の電位が印加された場合に流れるリーク電流を防止する。【解決手段】当該出力回路１００の電源電圧以上の電位に対応したトレラント機能を有する出力回路１００において、出力端子と電源電圧ＶＣＣとの間に接続された第１のＰチャネル型トランジスタＰＰ２を有するとともに、該第１のＰチャネル型トランジスタＰＰ２のゲート信号を、他のＰチャネル型トランジスタＰＰ４、Ｎチャネル型トランジスタＮＮ７およびＮチャネルデプレッション型トランジスタＮＤを介して入力可能とするリーク電流防止回路１１０を備える。【選択図】図１

Description

本発明は、出力回路に関する。さらに詳述すると、電源電圧よりも高い電圧で動作する回路とのインタフェースを行う半導体集積回路おける出力回路に関する。

出力回路、入出力回路、入力回路の従来例について説明する。図６は、従来の出力回路の例を示す図である。図６の出力回路は、ハイレベル（以下Ｈレベル）出力、ローレベル（以下、Ｌレベル）出力、ハイインピーダンス状態の３ステート出力を実現する。図７は、従来の入出力回路の例を示す図である。図７の入出力回路は、図６の３ステートの出力回路と入力を組み合わせたものである。図８は、従来の入力回路の例を示す図である。図８の入力回路は、３ステートの出力回路の出力をハイインピーダンス状態に固定し、入力のみとして使用される。

上記の出力回路、入出力回路、入力回路において、出力ハイインピーダンス状態で自身の電源電圧以上の電位が入出力端子に印加された場合、入力端子や出力端子から電源電圧への電流の流れ込み、ゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の耐圧を超えた電圧印加によるトランジスタ素子の破壊等の問題が有る。

これに対し、例えば、特許文献１には、当該出力回路の電源電圧以上の電位に対応したトレラント機能を有する出力回路が開示されている。図９は、従来のトレラント機能を有する出力回路の一例を示す図である。図９では、回路１０がトレラント機能を実現している。これにインバータ１１、ＮＡＮＤ回路１２、ＮＯＲ回路１３を加えることで３ステートの出力回路２０としている。

しかしながら、図９に示すような従来のトレラント機能を有する出力回路では、図６や図７に示すＯＥＢ信号をＨレベルとした場合や、図８に示すように、出力回路がハイインピーダンスの場合において、出力端子に当該出力回路の電源電圧近辺の電位が印加された場合、図９の矢印ａに示すように電源電圧から出力端子に、矢印ｂに示すように出力端子から電源電圧にリーク電流が流れるという問題があった。

そこで本発明は、出力端子に当該出力回路の電源電圧近辺の電位が印加された場合に流れるリーク電流を防止することができる出力回路を提供することを目的とする。

かかる目的を達成するため、本発明に係る出力回路は、当該出力回路の電源電圧以上の電位に対応したトレラント機能を有する出力回路において、出力端子と電源電圧との間に接続された第１のＰチャネル型トランジスタを有するとともに、該第１のＰチャネル型トランジスタのゲート信号を、他のＰチャネル型トランジスタ、Ｎチャネル型トランジスタおよびＮチャネルデプレッション型トランジスタを介して入力可能とするリーク電流防止部を備えたものである。

本発明によれば、出力端子に当該出力回路の電源電圧近辺の電位が印加された場合に流れるリーク電流を防止することができる。

第１の実施形態に係る出力回路を示す図である。 第２の実施形態に係る出力回路を示す図である。 抵抗素子を設けたＮチャネルデプレッション型トランジスタを示す図である。 第３の実施形態に係る出力回路を示す図である。 第４の実施形態に係る出力回路を示す図である。 従来の出力回路の例を示す図である。 従来の入出力回路の例を示す図である。 従来の入力回路の例を示す図である。 従来のトレラント機能を有する出力回路の一例を示す図である。

以下、本発明に係る構成を図面に示す実施の形態に基づいて詳細に説明する。

［出力回路の基本構成例］
本実施形態に係る出力回路の説明に先立って、前提となる出力回路２０の基本構成例（図９）について説明する。図９の出力回路２０は、回路１０によりトレラント機能が実現され、この回路１０にインバータ１１、ＮＡＮＤ回路１２、ＮＯＲ回路１３を加えることで３ステートの出力回路２０としている。なお、トランジスタは、例えば、ＭＯＳトランジスタであり、特に説明のない場合、エンハンスメント型のトランジスタである。

図９に示す出力回路２０の回路１０の動作を説明する。始めに、Ｌレベル出力について説明する。回路１０において、例えば電源電圧ＶＣＣを３Ｖとした場合、ノードＮＮＰ４、ノードＮＮＮ４には３Ｖの信号が入力される。ノードＮＮＰ４の信号はトランジスタＮＮ７、トランジスタＰＰ４によってトランジスタＰＰ２のゲート入力となり、トランジスタＰＰ２をオフさせる。またトランジスタＮＮ１は常にオンしている。ノードＮＮＮ４の信号はトランジスタＮＮ２のゲート入力となってトランジスタＮＮ２をオンとし、出力電位はトランジスタＮＮ１、ＮＮ２によってＬレベルとなる。

次にＨレベル出力について説明する。回路１０では、ノードＮＮＰ４、ノードＮＮＮ４に接地電位ＧＮＤの信号が入力される。ノードＮＮＰ４の信号はトランジスタＮＮ７、ＰＰ４によってトランジスタＰＰ２ゲート入力となってトランジスタＰＰ２をオンさせる。またノードＮＮＮ４の信号はトランジスタＮＮ２のゲート入力となって、トランジスタＮＮ２をオフさせるため、出力端子の電位はＨレベルとなる。

次にハイインピーダンス出力について説明する。この場合、回路１０のノードＮＮＰ４に３Ｖの信号が入力され、ノードＮＮＮ４に接地電位ＧＮＤの信号が入力される。ノードＮＮＰ４の信号はトランジスタＮＮ７、ＰＰ４によってトランジスタＰＰ２のゲート入力となり、トランジスタＰＰ２をオフさせる。またノードＮＮＮ４の信号はトランジスタＮＮ２のゲート入力となって、トランジスタＮＮ２をオフさせる。よって出力端子はハイインピーダンスとなる。

回路１０において出力がハイインピーダンスの状態で出力端子に５Ｖが印加された場合、トランジスタＰＰ３がオンとなり、ノードＮＮＰ３が５Ｖとなる。またノードＮＮＰ０は、トランジスタＰＰ２、ＰＰ３により略５Ｖとなるため、トランジスタＰＰ２、ＰＰ５はオフされる。よって出力端子から電源電圧ＶＣＣへの電流流れ込みが防止される。さらにトランジスタＮＮ７、ＰＰ４は、ノードＮＮＰ３からノードＮＮＰ4への電流流れ込みと、ノードＮＮＰ４の電位上昇とを防止している。

この状態においてトランジスタＰＰ２、ＰＰ３、ＰＰ４、ＰＰ５、ＮＮ７に生じる、ゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の電位差は２Ｖであり、各トランジスタの耐圧を超えることはない。また、ノードＮＮＮ１の電位は略３Ｖであるため、トランジスタＮＮ１、ＮＮ２の耐圧にも問題はない。このように回路１０により、トレラント機能が実現される。

しかしながら、図９に示す出力回路２０では、ハイインピーダンス状態において、出力端子に当該出力回路の電源電圧近辺の電位が印加された場合、リーク電流が流れるという問題が生じる。

すなわち、図９に示す出力回路２０では、回路１０のノードＮＮＰ４に３Ｖの信号が入力され、ノードＮＮＮ４に接地電位ＧＮＤの信号が入力される出力ハイインピーダンス状態においては、トランジスタＰＰ４のゲート入力となる出力端子の電位がトランジスタＰＰ４を十分オンさせる程度に低い電位であれば、ノードＮＮＰ４の３Ｖ電位はトランジスタＰＰ４を介してノードＮＮＰ３に伝搬し、トランジスタＰＰ２をオフさせる。しかしながら、トランジスタＰＰ４のゲート入力となる出力端子の電位がトランジスタＰＰ４を十分オンさせるに至らない程度の電源電圧に対して低い電位である場合、ノードＮＮＰ４は、ノードＮＮＰ３に十分伝搬しなくなってしまう。

また、トランジスタＰＰ３のドレインに接続される出力端子の電位が、トランジスタＰＰ３のゲート電位である電源電圧に対し、トランジスタＰＰ３を十分オンさせる程度に高い電圧であれば、トランジスタＰＰ３はオンし、出力端子の電圧はトランジスタＰＰ３を介してノードＮＮＰ３に伝搬し、トランジスタＰＰ２をオフさせる。しかしながら、トランジスタＰＰ３のドレインに接続される出力端子の電位が、トランジスタＰＰ３を十分オンさせるに至らない程度の電源電圧に対して高い電位である場合、出力端子の電位がノードＮＮＰ３に十分伝搬しなくなってしまう。

これらの動作により、トランジスタＰＰ２のゲート入力電位が不安定となるため、図９に示すように、出力端子が電源電圧に対し低い電位である場合は矢印ａ、高い電位である場合は矢印ｂで示される方向に、トランジスタＰＰ２を介して、リーク電流が流れてしまう。また、トランジスタＰＰ２は、外部負荷をドライブするためのトランジスタであるため、そのサイズは大きく、リーク電流も大きな値となる。

［第１の実施形態］
図１は第１の実施形態に係る出力回路１００の一例を示す図である。

ここまで説明したトランジスタＰＰ２を介したリーク電流の流れ込み、流れ出しを防止するために、本実施形態に係る出力回路１００は、当該出力回路（出力回路１００）の電源電圧以上の電位に対応したトレラント機能を有する出力回路において、出力端子と電源電圧ＶＣＣとの間に接続された第１のＰチャネル型トランジスタ（トランジスタＰＰ２）を有するとともに、該第１のＰチャネル型トランジスタのゲート信号を、他のＰチャネル型トランジスタ（トランジスタＰＰ４）、Ｎチャネル型トランジスタ（トランジスタＮＮ７）およびＮチャネルデプレッション型トランジスタ（トランジスタＮＤ）を介して入力可能とするリーク電流防止部（リーク電流防止回路１１０）を備えたものである。

また、リーク電流防止部は、図９に示した回路１０にＮチャネルデプレッション型トランジスタであるトランジスタＮＤを設けたことを特徴とし、出力端子と電源電圧ＶＣＣとの間（ドレイン−ソース間）に接続され、ゲートが第１のノード（ノードＮＮＰ３）、バックゲートが第２のノード（ノードＮＮＰ０）に接続された第１のＰチャネル型トランジスタ（トランジスタＰＰ２）と、出力端子と第１のノードとの間に接続され、ゲートが電源電圧ＶＣＣ、バックゲートが第２のノードに接続された第２のＰチャネル型トランジスタ（トランジスタＰＰ３）と、いずれも第１のノードと該リーク電流防止部への信号が入力される第３のノード（ノードＮＮＰ４）との間に接続され、ゲートが出力端子、バックゲートが第２のノードに接続された第３のＰチャネル型トランジスタ（トランジスタＰＰ４）と、ゲートが電源電圧ＶＣＣ、バックゲートが接地電位に接続されたＮチャネル型トランジスタ（トランジスタＮＮ７）と、ゲートが電源電圧ＶＣＣ、バックゲートが接地電位に接続されたＮチャネルデプレッション型トランジスタ（トランジスタＮＤ）と、を備えている。なお、括弧内は実施形態での符号、適用例を示す。

以下、図１を参照して、リーク電流防止回路１１０の回路構成の接続について説明する。なお、図９に示した出力回路２０と同様の構成については、同一の符号を付すとともに詳細な説明は省略する。

トランジスタＰＰ２は、ドレインが出力端子、ソースが電源電圧ＶＣＣ、ゲートがノードＮＮＰ３、バックゲートがノードＮＮＰ０に接続されている。

また、トランジスタＰＰ３は、ドレイン、ソースにそれぞれ出力端子、ノードＮＮＰ３、ゲートが電源電圧ＶＣＣ、バックゲートがノードＮＮＰ０に接続されている。

また、トランジスタＰＰ４は、ドレイン、ソースにそれぞれノードＮＮＰ３、ノードＮＮＰ４、ゲートが出力端子、バックゲートがノードＮＮＰ０に接続されている。

また、トランジスタＮＮ７は、ドレイン、ソースにそれぞれノードＮＮＰ３、ノードＮＮＰ４、ゲートが電源電圧ＶＣＣ、バックゲートが接地電位に接続されている。

さらに、トランジスタＮＤは、ドレイン、ソースにそれぞれノードＮＮＰ３、ノードＮＮＰ４、ゲートが電源電圧ＶＣＣ、バックゲートが接地電位に接続されている。

ハイインピーダンス状態において、図１に示すリーク電流防止回路１１０では、トランジスタＮＮ７は、ノードＮＮＰ４の３Ｖ電位を、ノードＮＮＰ３にそのまま伝搬することができず、ノードＮＮＰ３は、凡そトランジスタのスレッシュ電圧分下がった電位（すなわち、「３Ｖ−スレッシュ電圧」）となる。

また、トランジスタＮＤは、通常、そのスレッシュ電圧が０Ｖ〜−０．数Ｖであるため、ノードＮＮＰ４の３Ｖ電位をノードＮＮＰ３にそのまま伝搬することが可能である。

このため、出力端子の電位によらずトランジスタＰＰ２のゲート電位を安定させることが可能となる。したがって、図１に示す出力回路１００では、図９に示した出力回路２０において矢印ａ，ｂで示したような、トランジスタＰＰ２を介したリーク電流の発生を防止することができる。

以上説明したように、本実施形態に係る出力回路によれば、トランジスタＰＰ２のゲート入力電位を安定させて、トランジスタＰＰ２を介したリーク電流の発生を防止することができ、出力端子に当該出力回路の電源電圧近辺の電位が印加された場合に流れるリーク電流を防止することができる。

［第２の実施形態］
以下、本発明に係る出力回路の他の実施形態について説明する。なお、上記実施形態と同様の点についての説明は適宜省略する。

図２は第２の実施形態に係る出力回路２００の一例を示す図である。図２では、図１のＮＡＮＤ回路１２をトランジスタレベルにして示している。

出力回路２００では、出力端子の電位が電源電圧より高い場合、矢印ｃにて示されるように、リーク電流防止回路１１０のトランジスタＰＰ３、トランジスタＮＤ、およびＮＡＮＤ回路１２のＰチャネル型トランジスタＰ０の経路で若干のリーク電流が発生する。

ここで、トランジスタＮＤのスレッシュ電圧が０Ｖであれば、図９の出力回路２０の矢印ａ，ｂで示したリーク電流を防止し、かつ図２において矢印ｃで示されるリーク電流は発生しないが、製造工程のばらつき等を考えた場合、トランジスタＮＤのスレッシュ電圧を０Ｖに固定することは困難である。

そこで、この矢印ｃで示されるリーク電流を低減するため、トランジスタＮＤは、抵抗部を有していることが好ましい。例えば、トランジスタＮＤのゲート長を長く、ゲート幅を小さくスケーリングすることでトランジスタＮＤの抵抗値を高くすることができる。

また、図３（Ａ）〜（Ｃ）に示すようにトランジスタＮＤのドレイン、またはソースの一方、または双方に抵抗素子１４を接続して、抵抗素子１４を介して各ノードＮＮＰ３、ＮＮＰ４と接続して、トランジスタＮＤの抵抗値を高くするようにしても良い。

以上説明した出力回路２００によれば、矢印ｃで示されるリーク電流についても低減することができる。

［第３の実施形態］
図４は第３の実施形態に係る出力回路３００の要部を示す図である。図４は、図１に示した出力回路１００を図８に示した３ステートの出力回路の出力をハイインピーダンス状態に固定し、入力のみとして使用する回路に適用する場合の構成例を示している。この場合は、ノードＮＮＰ４を図４に示すように、電源電圧ＶＣＣに接続される。

［第４の実施形態］
図５は第４の実施形態に係る出力回路４００の要部を示す図である。この出力回路４００は、リーク電流防止回路１１０のトランジスタＰＰ２を複数備え、それぞれ異なるゲート信号でオンオフ制御を行うものである。この場合、例えば、図５に示すように、３つのトランジスタＰＰ２（ＰＰ２、ＰＰ２Ａ、ＰＰ２Ｂ）のそれぞれについて、リーク電流防止回路１１０を構成するものである。また、他の各トランジスタにＡ，Ｂの接尾辞を付記して示している。

なお、図５では、３つのトランジスタＰＰ２（ＰＰ２、ＰＰ２Ａ、ＰＰ２Ｂ）を備え、３つのリーク電流防止回路が構成された例を示しているが、トランジスタＰＰ２の数はこれに限られるものではない。

尚、上述の実施形態は本発明の好適な実施の例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形実施可能である。

１０ 回路
１１ インバータ
１２ ＮＡＮＤ回路
１３ ＮＯＲ回路
１４ 抵抗素子
２０，１００，２００，３００，４００ 出力回路

特開２００２−３５３８００号公報

Claims (7)

1. 当該出力回路の電源電圧以上の電位に対応したトレラント機能を有する出力回路において、
   出力端子と電源電圧との間に接続された第１のＰチャネル型トランジスタを有するとともに、該第１のＰチャネル型トランジスタのゲート信号を、他のＰチャネル型トランジスタ、Ｎチャネル型トランジスタおよびＮチャネルデプレッション型トランジスタを介して入力可能とするリーク電流防止部を備えたことを特徴とする出力回路。
2. 前記リーク電流防止部は、
   出力端子と電源電圧との間に接続され、ゲートが第１のノード、バックゲートが第２のノードに接続された前記第１のＰチャネル型トランジスタと、
   出力端子と前記第１のノードとの間に接続され、ゲートが電源電圧、バックゲートが前記第２のノードに接続された第２のＰチャネル型トランジスタと、
   いずれも前記第１のノードと該リーク電流防止部への信号が入力される第３のノードとの間に接続され、
   ゲートが出力端子、バックゲートが前記第２のノードに接続された前記他のＰチャネル型トランジスタとしての第３のＰチャネル型トランジスタと、
   ゲートが電源電圧、バックゲートが接地電位に接続された前記Ｎチャネル型トランジスタと、
   ゲートが電源電圧、バックゲートが接地電位に接続された前記Ｎチャネルデプレッション型トランジスタと、
   を備えることを特徴とする請求項１に記載の出力回路。
3. 前記Ｎチャネルデプレッション型トランジスタは、出力端子から前記第２のＰチャネル型トランジスタ、当該Ｎチャネルデプレッション型トランジスタおよび前記第３のノードを介して、前記リーク電流防止部の外部へ生じるリーク電流を低減させる抵抗部を有することを特徴とする請求項２に記載の出力回路。
4. 前記Ｎチャネルデプレッション型トランジスタは、ドレインおよび／またはソースに抵抗素子が接続され、該抵抗素子を介して各ノードに接続されることを特徴とする請求項３に記載の出力回路。
5. 前記第３のノードは、ＮＡＮＤ回路の出力に接続されていることを特徴とする請求項２から４までのいずれかに記載の出力回路。
6. 前記第３のノードは、電源電圧に接続されていることを特徴とする請求項２から４までのいずれかに記載の出力回路。
7. 前記リーク電流防止部を２以上備え、
   各リーク電流防止部の各第１のＰチャネル型トランジスタのゲート信号をオンオフ制御することを特徴とする請求項１から６までのいずれかに記載の出力回路。

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