JP2015194918A - データ転送制御装置及びメモリ内蔵装置 - Google Patents

Abstract

【課題】回路規模、及びＣＰＵにかかる負担の低減化を図ったデータ転送制御装置を得る。
【解決手段】ＤＭＡＣ１における画像処理モジュール用入出力ポート６は、画像処理モジュール２からのアドレス情報ＡＤＤ２及びアドレス指定要求信号ＲＥＱ２を入力する入力部、及びアドレス情報ＡＤＤ２の有効受信を指示する返信信号ＶＡＬ２を画像処理モジュール２に出力する出力部を有している。画像処理モジュール用入出力ポート６は、アドレス指定要求信号ＲＥＱ２に応答し、アドレス情報ＡＤＤ２の有効受信の確認時に、その旨を指示する返信信号ＶＡＬ２を画像処理モジュール２に返信するという、信号入出力制御処理が実行可能である。メモリアクセス制御部７は、画像処理モジュール用入出力ポート６を介して受けたアドレス情報ＡＤＤ１（＝ＡＤＤ２）に基づきメモリ３のアクセス対象記憶領域にアクセスするメモリアクセス処理を実行する。
【選択図】図１

Description

この発明は、画像処理モジュール等のモジュールとメモリとの間のデータ転送を行うデータ転送制御装置に関する。

画像処理モジュール等のモジュールとメモリとの間のデータ転送を行う従来のデータ転送制御装置として例えば、特許文献１に開示されたＤＭＡ（ダイレクト・メモリ・アクセス(Direct Memory Access)）コントローラがある。

特許文献１に開示されたＤＭＡコントローラは、４つのレジスタにおいて主メモリの開始アドレスと終了アドレスとの組を２組用意する。２つのセレクタは、主メモリの記憶領域Ａの開始アドレスＡ、終了アドレスＡと記憶領域Ｂの開始アドレスＢ、終了アドレスＢとの間を切り換える。アドレスカウンターは一方の組の開始アドレスを起点として順次増分した宛先アドレスを生成してアービタに出力し、アービタはメモリコントロール回路を制御して主メモリの当該宛先アドレスに対してＤＭＡ転送を実行する。その結果、ＣＰＵにかかる負荷を軽減し、ＤＭＡ転送速度が向上させたＤＭＡコントローラを実現している。

図８は特許文献１で開示されたＤＭＡコントローラ等で実現されている従来のＤＭＡ方式の構成を模式的に示すブロック図である。

同図に示すように、画像処理モジュール６２（所定のモジュール）とメモリ６３との間のデータ転送をＤＭＡＣ（ＤＭＡコントローラ）６１を介して行っている。この際、ＣＰＵ６４は、ＤＭＡＣ６１を介した画像処理モジュール６２，メモリ６３間のデータ転送（以下、単に「ＤＭＡデータ転送」と略記する場合あり）に先がけて、画像処理モジュール６２，メモリ６３間のデータ転送内容を指示するアドレス情報をＤＭＡＣ６１に与える事前設定処理を行い、ＤＭＡＣ６１はアドレス情報に基づき、ＤＭＡデータ転送を制御する。

通常、アドレス情報として、アクセス処理の開始アドレス及び終了アドレス（またはアクセスデータ量情報）により、アクセス対象となる記憶領域が指示される。ここで、開始アドレスから終了アドレスまでのメモリ６３におけるアクセス対象記憶領域をバンクと呼ぶ。

図９はメモリ６３における複数のバンクＢＫ０〜ＢＫ２を模式的に示す説明図である。同図に示すように、アドレス情報として開始アドレスＢＳＴ０〜ＢＳＴ２及び終了アドレスＢＥＤ０〜ＢＥＤ２を設定することにより、メモリ６３のアクセス対象記憶領域となるバンクＢＫ０〜ＢＫ２を指定することができる。

例えば、バンクＢＫ０、バンクＢＫ１及びバンクＢＫ２の順でＤＭＡデータ転送が行われる場合、ＤＭＡデータ転送に先がけて、ＣＰＵ６４からＤＭＡＣ６１にアドレス情報｛（ＢＳＴ０、ＢＥＤ０），（ＢＳＴ１、ＢＥＤ１），（ＢＳＴ２、ＢＥＤ２）｝を出力する、アドレス事前設定処理が行われることになる。

上記の場合、ＤＭＡＣ６１は、３組のバンク指定（開始アドレスＢＳＴｉ（ｉ＝０〜２）と終了アドレスＢＥＤｉとの組合せ）を行う３つのアドレス情報を格納する必要があり、ＤＭＡＣ６１はＤＭＡデータ転送を行うバンク数分のアドレス情報を格納する記憶領域が必要であった。

また、画像処理モジュール６２が最初にアクセスするバンクＢＫ０からの読み出し処理を行い、その読み出しデータに基づく演算処理を実行し、その演算結果により次にアクセスするバンクＢＫ１の開始アドレスがはじめて決定する場合を考える。

この場合、ＣＰＵ６４はバンクＢＫ０に関するアドレス情報の設定を行う第１のアドレス事前設定処理を実行し、バンクＢＫ０に対するＤＭＡデータ転送（画像処理モジュール６２による読み出し処理）が行われた後、再び、ＣＰＵ６４は、画像処理モジュール６２の演算結果に基づき、バンクＢＫ１に関するアドレス情報の設定を行う第２のアドレス事前設定処理を実行する必要があった。

特許第４６７７５８１号公報

以上説明したように、従来のＤＭＡ方式は上記のように実現されており、ＣＰＵの介在が不可欠となるため、ＣＰＵにかかる負荷が比較的大きいという問題点があった。

また、ＣＰＵによるアドレス事前設定処理が支障なく実行されるように、想定される最大数のアドレス情報を格納すべく、ＤＭＡコントローラに複数のアドレス情報を格納するための記憶部を設ける必要があるため、回路規模が大きくなってしまうという問題点があった。

この発明は上記問題点を解決するためになされたもので、回路規模、及びＣＰＵにかかる負担の低減化を図ったデータ転送制御装置を得ることを目的とする。

この発明に係る請求項１記載のデータ転送制御装置は、メモリと所定のモジュールとの間のデータ転送を制御するデータ転送制御装置であって、前記所定のモジュールは、前記メモリにおけるアクセス対象記憶領域の開始アドレスを含むアドレス信号群と、前記アドレス信号群の出力要求を指示するアドレス指定要求信号とを出力し、前記データ転送制御装置は、前記所定のモジュールとの間の入出力ポートを備え、前記入出力ポートは前記アドレス信号群及び前記アドレス指定要求信号を入力する入力部、及び前記アドレス信号群の有効受信を指示するアドレス有効信号を出力する出力部を有し、前記入出力ポートは、前記アドレス指定要求信号に応答し、前記アドレス信号群の有効受信時に、前記アドレス有効信号を前記所定のモジュールに出力する信号入出力制御処理が可能であり、前記入出力ポートを介して入力される前記アドレス信号群に基づき、前記メモリの前記アクセス対象記憶領域にアクセスするメモリアクセス処理を実行するメモリアクセス制御部をさらに備える。

請求項１記載の本願発明であるデータ転送制御装置は、入力部及び出力部を有する入出力ポートは、アドレス指定要求信号に応答し、アドレス信号群の有効受信時に、その旨を指示するアドレス有効信号を所定のモジュールに出力する信号入出力制御処理が可能である。

したがって、データ転送制御装置のメモリアクセス部は、入出力ポートを介して順次入力されるアドレス信号群に基づき、メモリアクセス処理を実行することができるため、データ転送制御装置は、内部に複数のアドレス信号群用の記憶部を設ける必要がなくなる分、回路規模の簡略化を図ることができる。

加えて、所定のモジュールは異なる内容のアドレス信号群を順次出力することにより、メモリアクセス対象記憶領域を切り換えながら、メモリにアクセスすることができる。その結果、請求項１記載の本願発明は、ＣＰＵ等の制御手段を介在させることなく、常に所望の記憶領域をアクセス対象記憶領域としてメモリと所定のモジュールとの間のデータ転送が行えるため、ＣＰＵ等の制御手段にかかる負荷を大幅に低減することができる。

その結果、メモリアクセス制御というＣＰＵに頻繁に割り込みが入るような処理が低減されることで、ＣＰＵが他のＨＷ資源に集中でき、システム全体のパフォーマンス向上につながる。

この発明の実施の形態のデータ転送制御装置であるＤＭＡＣ及びその周辺の構成を示すブロック図である。 本実施の形態におけるＤＭＡＲの内部構成の詳細を示すブロック図である。 本実施の形態のダイナミックバンクＤＭＡ−Ｉ／Ｆ部によるアドレス情報の信号入力制御処理内容を模式的に示すブロック図である。 本実施の形態におけるＤＭＡＷの内部構成の詳細を示すブロック図である。 リピートＸ転送処理の動作内容を模式的に示す説明図である。 リピートＹ転送処理の動作内容を模式的に示す説明図である。 リピートＺ転送処理の動作内容を模式的に示す説明図である。 従来のＤＭＡ方式の構成を模式的に示すブロック図である。 図８で示したメモリにおける複数のバンクを模式的に示す説明図である。

＜実施の形態＞
（全体構成）
図１はこの発明の実施の形態のデータ転送制御装置であるＤＭＡＣ（ＤＭＡコントローラ）及びその周辺の構成を示すブロック図である。

同図に示すように、メモリ内蔵デバイス８（メモリ内蔵装置）は、本実施の形態のＤＭＡＣ１とともに、画像処理モジュール２（所定のモジュール）、メモリ３及びＣＰＵ４より構成されており、これらＤＭＡＣ１、画像処理モジュール２、メモリ３及びＣＰＵ４は同一基板上に設けられる。そして、本実施の形態のＤＭＡＣ１は、メモリ３と画像処理モジュール２との間のデータ転送を制御している。

画像処理モジュール２は、メモリ３の読み出し処理あるいは書き込み処理におけるアクセス対象記憶領域を指示する開始アドレス及び終了アドレスを含むアドレス信号群であるアドレス情報ＡＤＤ２と、アドレス情報ＡＤＤ２の出力要求を指示するアドレス指定要求信号ＲＥＱ２とをＤＭＡＣ１に出力する。

ＤＭＡＣ１は画像処理モジュール２との入出力ポートである画像処理モジュール用入出力ポート６を備え、画像処理モジュール用入出力ポート６はアドレス情報ＡＤＤ２及びアドレス指定要求信号ＲＥＱ２を入力する入力部、及びアドレス情報ＡＤＤ２の有効受信を指示する返信信号ＶＡＬ２（アドレス有効信号）を出力する出力部とを有している。

なお、図１で示した構成では画像処理モジュール２と、その画像処理モジュール２に対応するＤＭＡＣ１を示しているが、他に表示モジュール、外部ＵＳＢ接続用モジュール及びメモリカード用モジュール等をメモリ内蔵デバイス８がさらに有している場合、各モジュールに対応してＤＭＡＣが設けられる。すなわち、メモリ内蔵デバイス８は、複数のモジュールを有する場合、複数のモジュールに対応する複数のＤＭＡＣが設けられ、メモリ３及びＣＰＵ４を共有する構成となる。この場合、複数のＤＭＡＣそれぞれは以下に詳述するＤＭＡＣ１と同等の機能を有している。

まず、画像処理モジュール用入出力ポート６が内部にレジスタ等の記憶部を全く有していない第１の構成の動作について説明する。

この場合、画像処理モジュール２から得たアドレス情報ＡＤＤ２及び要求信号ＲＥＱ２は、画像処理モジュール用入出力ポート６を介して、そのまま、アドレス情報ＡＤＤ１（＝ＡＤＤ２）及び要求信号ＲＥＱ１（＝ＲＥＱ２）としてメモリアクセス制御部７に出力され、メモリアクセス制御部７は、要求信号ＲＥＱ１（＝ＲＥＱ２）に応答して、アドレス情報ＡＤＤ１（＝ＡＤＤ２）の有効受信時に、その旨を指示する返信信号ＶＡＬ１を画像処理モジュール用入出力ポート６を介して返信信号ＶＡＬ２として画像処理モジュール２に出力する。

したがって、第１の構成の場合、画像処理モジュール用入出力ポート６は、アドレス情報ＡＤＤ２及び要求信号ＲＥＱ２を入力し、アドレス指定要求信号ＲＥＱ２に応答し、メモリアクセス制御部７からの返信信号ＶＡＬ１の受信時、すなわち、アドレス情報ＡＤＤ１（＝ＡＤＤ２）の有効受信の確認時に、アドレス情報ＡＤＤ１（＝ＡＤＤ２）の有効受信を指示する返信信号ＶＡＬ２（＝ＶＡＬ１）を画像処理モジュール２に返信するという、信号入出力制御処理が実行可能である。

次に、画像処理モジュール用入出力ポート６が内部にレジスタ等の記憶部を有している第２の構成の場合の動作について説明する。

この場合、画像処理モジュール２から出力されるドレス情報ＡＤＤ２及び要求信号ＲＥＱ２は、画像処理モジュール用入出力ポート６に入力される。画像処理モジュール用入出力ポート６は、要求信号ＲＥＱ２に応答して、内部の記憶部に空きが存在しており、アドレス情報ＡＤＤ２を有効受信（有効格納）した時に、その旨を指示する返信信号ＶＡＬ２を画像処理モジュール２に出力する。

したがって、第２の構成の場合、画像処理モジュール用入出力ポート６は、アドレス情報ＡＤＤ２及び要求信号ＲＥＱ２を入力し、アドレス指定要求信号ＲＥＱ２に応答し、アドレス情報ＡＤＤ２の有効受信の確認時に、アドレス情報ＡＤＤ２の有効受信を指示する返信信号ＶＡＬ２を画像処理モジュール２に返信するという、信号入出力制御処理が実行可能である。

一方、メモリアクセス制御部７は、画像処理モジュール２からのアドレス情報ＡＤＤ２を画像処理モジュール用入出力ポート６を介して、アドレス情報ＡＤＤ１（＝ＡＤＤ２）として受け、アドレス情報ＡＤＤ１に基づきメモリ３のアクセス対象記憶領域にアクセスするメモリアクセス処理を実行する。

本実施の形態では、後に詳述するようには、ＤＭＡＣ１は、読み出し処理用のＤＭＡＲ１０と書き込み処理用のＤＭＡＷ３０とにより構成されており、ＤＭＡＲ１０及びＤＭＡＷ３０がそれぞれ図１で示した画像処理モジュール用入出力ポート６及びメモリアクセス制御部７を独立して有している。

（ＤＭＡＲ１０）
図２はＤＭＡＲ１０の内部構成の詳細を示すブロック図である。同図に示すように、本実施の形態のＤＭＡＣ１におけるＤＭＡＲ１０は、メモリ３と画像処理モジュール２との間のメモリ３からの読み出し時におけるデータ転送である、ＤＭＡデータ転送を制御している。

画像処理モジュール２は、メモリ３の読み出し処理におけるアクセス対象記憶領域の開始アドレス及び終了アドレスを含むアドレス信号群であるアドレス情報ＡＤＤ２として、｛RPT_X_EN,RPT_Y_EN，RPT_Z_EN,REV_EN,START_ADR[31:0],END_ADR[31:0],RPT_X[23:0],RPT_Y[15:0]，RPT_Z[15:0],OFS_X[23:0],OFS_Y[23:0],OFS_Z[23:0]｝をＤＭＡＲ１０のダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１に出力する。このダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１が図１で示した画像処理モジュール用入出力ポート６の一部に相当する。

さらに、画像処理モジュール２はアドレス指定要求信号ＲＥＱ２として｛REG_WR_REQ｝をダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１に出力する。なお、DYNBANK_STARTは、ダイナミックバンクモード(Dynamic bank mode)の転送開始を指示する信号であり、DYNBANK_STOPは、ダイナミックバンクモードの転送の強制終了を指示する信号である。また、[X:0]は（Ｘ＋１）ビットのビット群０〜Ｘを意味する。

ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１はアドレス情報ＡＤＤ２及びアドレス指定要求信号ＲＥＱ２を入力する入力部、及びアドレス情報ＡＤＤ２の有効受信を指示する返信信号ＶＡＬ２{REG_WR_VAL}を出力する出力部とを有している。

ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１は、アドレス指定要求信号ＲＥＱ２に応答し、アドレス情報ＡＤＤ２の有効受信時に、アドレス情報ＡＤＤ２の有効受信を指示する返信信号ＶＡＬ２を画像処理モジュール２に出力する信号入出力制御処理が可能である。

ＤＭＡＲ１０は前述したダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１以外に、基本レジスタ１２、アドレス演算関連レジスタ１３、データフォーマット変換関連レジスタ１４、ＣＰＵ−Ｉ／Ｆブロック１５及びＤＭＡＲコア部２０を有している。

本実施の形態のＤＭＡＲ１０は、信号DYNBANK_STARTにより、ダイナミックバンクモードの転送開始が指示された場合のダイナミックバンクモードにおけるＤＭＡデータ転送処理を行うことを特徴としている。以下、上記特徴に関連ある部分を中心にＤＭＡＲ１０の構成について述べる。

ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１は画像処理モジュール２より受けたアドレス情報ＡＤＤ２をアドレス演算関連レジスタ１３に出力する。この際、動作クロックを画像処理モジュール２用のデバイスクロックＣＬＫ−Ｄから、ＤＭＡＲ１０用のバスクロックＣＬＫ−Ｂに切り換える。

アドレス演算関連レジスタ１３は、ダイナミックバンクモードの際、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１を介して受ける、上述したアドレス情報ＡＤＤ２を一時的に格納し、アドレス情報ＡＤＤ１としてＤＭＡＲコア部２０内のアドレス演算ブロック２１に転送する。このアドレス演算関連レジスタ１３と上述したダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１とにより図１で示した画像処理モジュール用入出力ポート６を構成する。

アドレス演算ブロック２１はアドレス情報ＡＤＤ１に基づきアドレス演算を行い、アドレスチャネルＩ／Ｆ部２２を介してメモリ３に読み出し制御用の種々の制御信号{ARID[3:0],ARADDR[31:0],ARLEN[3:0],ARSIZE[2:0],ARBURST[1:0],ARLOCK[1:0],ARCACHE[3:0],ARPORT[2:0],ARVALID}をメモリ３に出力する。なお、信号ARREADYはメモリ３がアドレスチャネルＩ／Ｆ部２２からの種々の制御信号を受信したことを指示する信号である。

メモリ３は上記制御信号に応答して、読み出しデータ信号群{RID[3:0],RDATA[127:0],RRESP[1:0],RLAST,RVALID}をデータチャネルＩ／Ｆ部２４を介してデータ並び替え用バッファ２５に出力する。なお、信号RREADYはデータチャネルＩ／Ｆ部２４がメモリ３からの読み出しデータ群を受信したことを指示する信号である。

アドレス情報格納バッファ２３はアドレスチャネルＩ／Ｆ部２２及びデータチャネルＩ／Ｆ部２４で利用されるアドレス情報を格納している。

メモリ３より読み出された読み出しデータは、データチャネルＩ／Ｆ部２４を介しデータ並び替え用バッファ２５により必要に応じてデータの並び替え処理がなされ、クロック乗せ替え用バッファ２６によりクロックが切り換えられる（バスクロックＣＬＫ−Ｂ→デバイスクロックＣＬＫ−Ｄ）。その後、データバス幅変換部２７Ａでデータバスが変換され、データアライメント変換部２７Ｂでデータアライメント処理が行われ、データフォーマット変換部２７Ｃでデータフォーマット変換され、マルチプレクサ２９から読み出しデータ｛RD_DATA[127:0]，RD_BL[15:0]｝等が出力される。なお、信号RD_REQ及びRD_VALは、画像処理モジュール２から読み出し要求信号及びマルチプレクサ２９から画像処理モジュール２への返信信号である。なお、データフォーマット変換部２７Ｃ及びマルチプレクサ２９はデータフォーマット変換関連レジスタ１４の内容に基づき動作する。

このようなＤＭＡＲコア部２０を主要構成として、ＤＭＡＲ１０における図１で示したメモリアクセス制御部７が構成される。

ＣＰＵ−Ｉ／Ｆブロック１５はノーマルバンクモード(Normal bank mode)時に利用されるＣＰＵ４からのアドレス情報であるアドレス情報ＡＤＤ４{PADDR[11:0],PSEL,PENABLE,PWRITE,PWDATA[31:0]}を受け、アドレス演算関連レジスタ１３に出力する。なお、信号PRDATA[31:0]は、ＤＭＡＲ１０からＣＰＵ４に読み出される読み出しデータである。

アドレス演算関連レジスタ１３は、ノーマルバンクモードの際、アドレス情報ＡＤＤ４を一時的に格納し、アドレス情報ＡＤＤ１としてＤＭＡＲコア部２０内のアドレス演算ブロック２１に転送する。

基本レジスタ１２はＣＰＵ−Ｉ／Ｆブロック１５及びＤＭＡＲコア部２０間のデータ転送用のレジスタである。なお、信号INT_Oは割り込み信号である。

図３は本実施の形態のダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１等によるアドレス情報ＡＤＤ２の信号入力制御処理内容を模式的に示すブロック図である。

（ダイナミックバンクモードの場合）
以下、ダイナミックバンクモードの場合におけるＤＭＡＲ１０の信号入力制御処理を説明する。画像処理モジュール２はメモリ３に対し、読み出し処理あるいは書き込み処理等のアクセスを行う際、メモリ３のアクセス対象記憶領域を指示するアドレス情報ＡＤＤ２と、アドレス情報ＡＤＤ２の出力を要求するアドレス指定要求信号ＲＥＱ２とをダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１に出力する。

まず、画像処理モジュール用入出力ポート６であるダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１及びアドレス演算関連レジスタ１３が共に内部にレジスタ等の記憶部を全く有していない第１の構成の動作について説明する。

アドレス指定要求信号ＲＥＱ２はダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１を介してアドレス演算関連レジスタ１３に入力され、アドレス演算関連レジスタ１３は要求信号ＲＥＱ２をそのままアドレス指定要求信号ＲＥＱ１（＝ＲＥＱ２）としてＤＭＡＲコア部２０に出力する。ＤＭＡＲコア部２０（アドレス演算ブロック２１）は、アドレス指定要求信号ＲＥＱ１に応答して、アドレス情報ＡＤＤ１（＝ＡＤＤ２）の有効受信を確認した場合、その旨を指示する返信信号ＶＡＬ１を出力する。

この返信信号ＶＡＬ１は、アドレス演算関連レジスタ１３、及びダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１を介して返信信号ＶＡＬ２として画像処理モジュール２に転送される。その結果、画像処理モジュール２は返信信号ＶＡＬ２（＝ＶＡＬ１）に応答して、現在のアドレス情報ＡＤＤ２から内容を変化させた新たなアドレス情報ＡＤＤ２を出力することができる。

一方、画像処理モジュール２，ＤＭＡＲ１０間のデータ授受をスムーズに行うべく、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１及びアドレス演算関連レジスタ１３内にはＦＩＦＯ形式の複数段の信号記憶部を有してもよい。図３では、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１が２段直列接続の部分レジスタ１１ａ及び１１ｂを有しており、アドレス演算関連レジスタ１３は４段直列接続の部分レジスタ１３ａ〜１３ｄを有している場合を点線で示している。

次に、画像処理モジュール用入出力ポート６であるダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１及びアドレス演算関連レジスタ１３が、図３に示すように、内部にレジスタ等の記憶部を有している第２の構成の場合の動作について説明する。

第２の構成の場合、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１単独で、初段の部分レジスタ１１ａにアドレス情報ＡＤＤ２の正常格納を確認した後に、アドレス指定要求信号ＲＥＱ２に応答して、アドレス情報ＡＤＤ２の正常格納（有効受信）を指示する返信信号ＶＡＬ２を返信することができる。この場合、部分レジスタ１１ａには、アドレス情報ＡＤＤ２が格納されることになる。

同様に、アドレス演算関連レジスタ１３は初段の部分レジスタ１３ａにアドレス情報ＡＤＤ２が正常格納を確認した後に、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１からのアドレス指定要求信号ＲＥＱ２に応答して、正常格納を指示する返信信号ＶＡＬ２をダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１に返信することができる。この場合、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１の最終段の部分レジスタ１１ｂからのアドレス情報ＡＤＤ２がアドレス情報ＡＤＤ１として、アドレス演算関連レジスタ１３の初段の部分レジスタ１３ａに格納されたことになる。そして、アドレス演算関連レジスタ１３は最終段の部分レジスタ１３ｄにアドレス情報ＡＤＤ１を格納しているときは、アドレス情報ＡＤＤ１の出力要求を指示する要求信号ＲＥＱ１をＤＭＡＲコア部２０に出力する。

上述のように、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１、アドレス演算関連レジスタ１３はＦＩＦＯ構成の信号記憶部を内蔵することにより、よりスムーズに画像処理モジュール２からのアドレス情報ＡＤＤ２を受信することができる。

（ノーマルバンクモードの場合）
以下、ノーマルバンクモードの場合におけるＤＭＡＲ１０の信号入出力制御処理を説明する。ＣＰＵ４は画像処理モジュール２，メモリ３間のＤＭＡデータ転送に先がけて、アドレス事前設定処理を行うべく、アドレス指定要求信号ＲＥＱ４と共にアドレス情報ＡＤＤ４をＣＰＵ−Ｉ／Ｆブロック１５を介してアドレス演算関連レジスタ１３に出力する。その結果、アドレス演算関連レジスタ１３にアドレス情報ＡＤＤ１としてアドレス情報ＡＤＤ４が格納される。

図３に示すように、アドレス演算関連レジスタ１３がＦＩＦＯ形式の４つの部分レジスタ１３ａ〜１３ｄを有している場合、アドレス事前設定処理時に、４バンク分のアドレス情報ＡＤＤ１（＝ＡＤＤ４）を格納することができる。

そして、アドレス演算関連レジスタ１３は、最終段の部分レジスタ１３ｄにアドレス情報ＡＤＤ１を格納している場合、アドレス指定要求信号ＲＥＱ１をＤＭＡＲコア部２０に出力する。ＤＭＡＲコア部２０（アドレス演算ブロック２１）は、アドレス指定要求信号ＲＥＱ１に応答して、アドレス情報ＡＤＤ１の有効受信を確認した場合、アドレス情報ＡＤＤ１の受信有効を指示する返信信号ＶＡＬ１を出力する。

この返信信号ＶＡＬ１に応答して、アドレス演算関連レジスタ１３は次のアドレス情報ＡＤＤ１（部分レジスタ１３ｃから部分レジスタ１３ｄに転送されたアドレス情報ＡＤＤ１）をＤＭＡＲコア部２０に出力することができる。なお、ノーマルバンクモードにおいても、ダイナミックバンクモードの第１の構成の場合と同様に、返信信号ＶＡＬ１をＣＰＵ−Ｉ／Ｆブロック１５を介してＣＰＵ４に返信するようにしても良い。

このように、本実施の形態のＤＭＡＣ１を構成するＤＭＡＲ１０は、アドレス情報ＡＤＤ２及びアドレス指定要求信号ＲＥＱ２の入力部及び返信信号ＶＡＬ２の出力部とを有する入出力ポートとなるダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１を有している。このダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１は、ダイナミックバンクモードの際、アドレス指定要求信号ＲＥＱ２に応答し、アドレス情報ＡＤＤ２の有効受信時に、その旨の指示する返信信号ＶＡＬ２を画像処理モジュール２に出力する信号入出力制御処理を行っている。

したがって、ＤＭＡＲ１０のメモリアクセス制御部７は、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１を介して順次入力されるアドレス情報ＡＤＤ２に基づき、メモリ３に対するメモリアクセス処理を実行することができるため、ＤＭＡＲ１０は、内部に複数のアドレス情報ＡＤＤ２（ＡＤＤ１）用の記憶部を設けることが必須でなくなる分、回路規模の簡略化を図ることができる。

例えば、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１及びアドレス演算関連レジスタ１３が内部に記憶部を有していない第１の構成の場合でも、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１及びアドレス演算関連レジスタ１３は上述した信号入出力制御処理を実行することができるため、画像処理モジュール２からの出力されるアドレス情報ＡＤＤ２をアドレス情報ＡＤＤ１として順次受信してＤＭＡＲコア部２０に出力することができる。

従来のＤＭＡ方式では、ＣＰＵの依存を１／Ｎに低減するために、ＤＭＡコントローラは、ＣＰＵが事前設定処理を行うべく、複数（Ｎ)のアドレスを設定するための記憶部を内部に設ける必要があるため、回路規模が大きくなってしまうという問題点があったが、本実施の形態のＤＭＡＲ１０はこの問題点を解消できている。

加えて、ＤＭＡＲ１０のダイナミックバンクモード時には、画像処理モジュール２により、アドレス情報ＡＤＤ２の内容を変化させて画像処理モジュール２のアクセス対象記憶領域を切り換えることにより、メモリ３に対する読み出し処理を順次実行することができる。その結果、本実施の形態のＤＭＡＲ１０は、ＣＰＵ４を介在させることなく、メモリ３における所望の記憶領域をアクセス対象記憶領域としてメモリ３と画像処理モジュール２との間の読み出し時のデータ転送が連続的に行えるため、ＣＰＵ４にかかる負荷を大幅に低減することができる。

従来のＤＭＡ方式では、ＣＰＵの割込処理でＤＭＡコントローラに対するアドレス設定などを実行するため、ＣＰＵ（ソフトウェア処理）の介在が不可欠となっており、ソフトウェア処理に依存しハードウェアのパフォーマンスが十分発揮できていないという問題点があったが、本実施の形態のＤＭＡＲ１０はこの問題点も解消できている。

その結果、メモリアクセス制御というＣＰＵ４に頻繁に割り込みが入るような処理が低減されることで、ＣＰＵ４が他のＨＷ資源に集中でき、システム全体のパフォーマンス向上につながる効果を奏する。

さらに、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１は、アドレス情報ＡＤＤ２をＦＩＦＯ形式で保持する部分レジスタ１１ａ及び１１ｂ（信号記憶部）を含んでおり、同様にアドレス演算関連レジスタ１３は部分レジスタ１３ａ〜１３ｄ（信号記憶部）を含んでいる。したがって、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１及びアドレス演算関連レジスタ１３は、少なくとも一つ（図３の例では“２”個及び“４”個）のアドレス情報ＡＤＤ２を画像処理モジュール２から事前に取り込むことができるため、画像処理モジュール２によるアドレス情報ＡＤＤ２及びアドレス指定要求信号ＲＥＱ２の出力時における待機時間を効果的に減少させることができる。

（ＤＭＡＷ３０）
図４はＤＭＡＷ３０の内部構成の詳細を示すブロック図である。同図に示すように、本実施の形態のＤＭＡＣ１におけるＤＭＡＷ３０は、メモリ３と画像処理モジュール２との間のメモリ３への書き込み時におけるデータ転送を制御している。

ＤＭＡＷ３０はＤＭＡＲ１０の読み出し処理に替えて、書き込み処理のデータ転送を制御する点が異なっており、基本的な動作はＤＭＡＲ１０と同様であるため、ＤＭＡＲ１０と同様な箇所の説明を適宜省略して説明する。

画像処理モジュール２は、メモリ３の書き込み処理におけるアクセス対象記憶領域を指定する開始アドレス及び終了アドレスを含むアドレス信号群であるアドレス情報ＡＤＤ２として、｛RPT_X_EN,RPT_Y_EN，RPT_Z_EN,REV_EN,START_ADR[31:0],END_ADR[31:0],RPT_X[23:0],RPT_Y[15:0]，RPT_Z[15:0],OFS_X[23:0],OFS_Y[23:0],OFS_Z[23:0]｝をＤＭＡＷ３０のダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１に出力する。このダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１が図１で示した画像処理モジュール用入出力ポート６の一部に相当する。

さらに、画像処理モジュール２はアドレス指定要求信号ＲＥＱ２として｛REG_WR_REQ｝をダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１に出力する。

ダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１はアドレス情報ＡＤＤ２及びアドレス指定要求信号ＲＥＱ２を入力する入力部、及びアドレス情報ＡＤＤ２の受信確認を指示する返信信号ＶＡＬ２{REG_WR_VAL}を出力する出力部とを有している。

ダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１は、ＤＭＡＲ１０のダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１と同様に、アドレス指定要求信号ＲＥＱ２に応答し、アドレス情報ＡＤＤ２の有効受信時に、アドレス情報ＡＤＤ２の有効受信を指示する返信信号ＶＡＬ２を画像処理モジュール２に出力する信号入出力制御処理が可能である。

ＤＭＡＷ３０は前述したダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１以外に、基本レジスタ３２、アドレス演算関連レジスタ３３、データフォーマット変換関連レジスタ３４及びＣＰＵ−Ｉ／Ｆブロック３５、及びＤＭＡＷコア部４０を有している。

ＤＭＡＷ３０とＤＭＡＲ１０との関係において、基本レジスタ３２は基本レジスタ１２に対応し、アドレス演算関連レジスタ３３はアドレス演算関連レジスタ１３に対応し、データフォーマット変換関連レジスタ３４はデータフォーマット変換関連レジスタ１４に対応し、ＣＰＵ−Ｉ／Ｆブロック３５はＣＰＵ−Ｉ／Ｆブロック１５に対応し、それぞれＤＭＡＲ１０の対応する構成部と類似の動作を実行する。そして、ＤＭＡＷコア部４０はＤＭＡＲ１０のＤＭＡＲコア部２０に対応する。

本実施の形態のＤＭＡＷ３０は、ＤＭＡＲ１０と同様、ダイナミックバンクモードにおけるＤＭＡデータ転送処理を行うことを特徴としている。以下、上記特徴に関連ある部分を中心にＤＭＡＷ３０の構成について述べる。

ダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１は画像処理モジュール２より受けたアドレス情報ＡＤＤ２をアドレス演算関連レジスタ３３に出力する。この際、動作クロックを画像処理モジュール２用のデバイスクロックＣＬＫ−Ｄから、ＤＭＡＷ３０用のバスクロックＣＬＫ−Ｂに切り換える。

アドレス演算関連レジスタ３３は、ダイナミックバンクモードの際、上述したアドレス情報ＡＤＤ２を一時的に格納し、アドレス情報ＡＤＤ１としてＤＭＡＷコア部４０内のアドレス演算ブロック４１に転送する。このアドレス演算関連レジスタ３３と上述したダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１とにより図１で示した画像処理モジュール用入出力ポート６を構成する。

アドレス演算ブロック４１はアドレス情報ＡＤＤ１に基づきアドレス演算を行い、アライメント調整部４８、アドレス情報格納バッファ４３Ｂ及びアドレスチャネルＩ／Ｆ部４２を介してメモリ３に書き込み制御用の種々の制御信号{AWID[3:0],AWADDR[31:0],AWLEN[3:0],AWSIZE[2:0],AWBURST[1:0],AWLOCK[1:0],AWCACHE[3:0],AWPORT[2:0],AWVALID}をメモリ３に出力する。なお、信号AWREADYはメモリ３がアドレスチャネルＩ／Ｆ部４２からの種々の制御信号を受信したことを指示する信号である。

一方、画像処理モジュール２から、書き込み処理を要求する書き込み要求信号｛WR_REQ｝と共に、書き込みデータ｛WR_DATA[127:0]，WR_BL[15:0]｝がＤＭＡＷコア部４０に出力される。なお、信号WR_VALは、ＤＭＡＷコア部４０のデータフォーマット変換部４７Ｃが、書き込みデータの受信確認を指示する返信信号である。

書き込みデータは、データフォーマット変換部４７Ｃでデータフォーマット変換され、データバス幅変換部４７Ａでデータバス幅変換され、マルチプレクサ４９で選択処理が行われ、クロック乗せ替え用バッファ４６によりクロックが切り換えられる（バスクロックＣＬＫ−Ｂ→デバイスクロックＣＬＫ−Ｄ）。なお、データフォーマット変換部４７Ｃ及びマルチプレクサ４９はデータフォーマット変換関連レジスタ３４の格納内容に基づき動作する。

その後、アライメント調整部４８でアライメント調整が施された後、データ並び替え用バッファ４５でデータ並び替えが行われた後、書き込みデータ信号群{WID[3:0],WDATA[127:0],WSTRB[15:0],WLAST,WVALID}をデータチャネルＩ／Ｆ部４４を介してメモリ３に出力する。なお、信号WREADYはメモリ３がデータチャネルＩ／Ｆ部４４からの書き込みデータ信号群を受信したことを指示する信号である。

また、画像処理モジュール２はＤＭＡＷコア部４０に強制終了を指示する信号FLUSH、及び現在アクセス中のバンクを強制終了し、次のバンクへのアクセスを指示する信号BANK_END_FLUSHを出力している。

また、メモリ３は書き込み処理の後処理用の書き込み補助信号群{BID[3:0],BRESP[1:0]，BVALID}をデータチャネルＩ／Ｆ部４４を介してＤＭＡＷコア部４０に出力する。なお、信号BREADYはデータチャネルＩ／Ｆ部４４がメモリ３からの書き込み補助信号群を受信したことを指示する信号である。

このようなＤＭＡＷコア部４０により、ＤＭＡＷ３０において、図１で示したメモリアクセス制御部７が構成される。

このように、本実施の形態のＤＭＡＣ１を構成するＤＭＡＷ３０は、ＤＭＡＲ１０と同様、アドレス情報ＡＤＤ２及びアドレス指定要求信号ＲＥＱ２の入力部及び返信信号ＶＡＬ２の出力部とを有する入出力ポートであるダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１及びアドレス演算関連レジスタ３３を有している。これらダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１及びアドレス演算関連レジスタ３３は、アドレス指定要求信号ＲＥＱ２に応答し、アドレス情報ＡＤＤ２の受信有効時にアドレス有効信号である返信信号ＶＡＬ２を画像処理モジュール２に出力する信号入出力制御処理が可能である。

したがって、ＤＭＡＷ３０のメモリアクセス制御部（ＤＭＡＷコア部４０）は、ダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１及びアドレス演算関連レジスタ３３を介して入力されるアドレス情報ＡＤＤ１に基づき、メモリアクセス処理を実行することができるため、ＤＭＡＷ３０は、内部に複数のアドレス情報ＡＤＤ２（ＡＤＤ１）用の記憶部を設けることが必須でなくなる分、ＤＭＡＲ１０と同様、回路規模の簡略化を図ることができる。

加えて、ＤＭＡＷ３０のダイナミックバンクモード時には、画像処理モジュール２により、アドレス情報ＡＤＤ２の内容を変化させて画像処理モジュール２のアクセス対象記憶領域を切り換えることにより、メモリ３に対する書き込み処理を順次実行することができる。その結果、本実施の形態のＤＭＡＷ３０は、ＣＰＵ４を介在させることなく、メモリ３における所望の記憶領域をアクセス対象記憶領域としてメモリ３と画像処理モジュール２との間の書き込み時のデータ転送を連続して行えるため、ＣＰＵ４にかかる負荷を大幅に低減することができる。

その結果、メモリアクセス制御というＣＰＵ４に頻繁に割り込みが入るような処理が低減されることで、ＣＰＵ４が他のＨＷ資源に集中でき、システム全体のパフォーマンス向上につながる。

上述したように、本実施の形態のＤＭＡＣ１は、読み出し要求信号（RD_REQ）に応答して読み出し転送処理を制御する第１のデータ転送制御部であるＤＭＡＲ１０と、書き込み要求信号(WR_REQ)に応答して書き込み転送処理を実行する第２のデータ転送制御部であるＤＭＡＷ３０とを含んで構成される。

そして、ＤＭＡＲ１０及びＤＭＡＷ３０は、それぞれ画像処理モジュール２との入出力ポート（ダイナミックバンクＤＭＡ−Ｉ／Ｆ部１１＋アドレス演算関連レジスタ１３及びダイナミックバンクＤＭＡ−Ｉ／Ｆ部３１＋アドレス演算関連レジスタ３３）、及びメモリアクセス制御部（ＤＭＡＲコア部２０及びＤＭＡＷコア部４０）を独立して有している。

したがって、ＤＭＡＣ１を構成するＤＭＡＲ１０及びＤＭＡＷ３０、メモリ３とＤＭＡＲコア部２０との間における読み出し処理及び書き込み処理を並行して実行することができる。

（リピート転送処理）
書き込み時及び読み出し時のいずれの場合においても、画像処理モジュール２から出力されるアドレス情報ＡＤＤ２には、リピート処理を行うためのリピート制御情報｛RPT_X_EN,RPT_Y_EN，RPT_Z_EN,RPT_X[23:0],RPT_Y[15:0]，RPT_Z[15:0],OFS_X[23:0],OFS_Y[23:0],OFS_Z[23:0]｝が含まれている。したがって、ＤＭＡＲ１０（ＤＭＡＷ３０）は、リピート制御情報に基づく種々のリピート転送処理が可能である。

（リピートＸ転送処理）
図５はリピートＸ転送処理の動作内容を模式的に示す説明図である。リピートＸ転送処理はアドレス情報ＡＤＤ２における{RPT_X_EN=1,RPT_Y_EN=0,RPT_Z_EN=0}のリピートＸ転送モードの設定によって実行可能となる。

リピートＸ転送処理は、開始アドレスＳＡＤ１(START_ADR[31:0])からＤＭＡ転送処理を開始し、{RPT_X｝バイト転送すると、オフセットアドレスに加算オフセット{OFS_X}（バイト）を加算し、再度{RPT_X}バイト転送するという処理を繰り返しながら終了アドレスＥＡＤ１(END_ADR[31:0])まで、ＤＭＡ転送処理を実行する処理である。

その結果、メモリ３におけるリピート転送領域８１をアクセス対象領域としたリピートＸ転送処理が行える。

（リピートＹ転送処理）
図６はリピートＹ転送処理の動作内容を模式的に示す説明図である。リピートＹ転送処理はアドレス情報ＡＤＤ２における{RPT_X_EN=1,RPT_Y_EN=1,RPT_Z_EN=0}のリピートＹ転送モードの設定によって実行可能となる。

リピートＹ転送処理は、開始アドレスＳＡＤ２(START_ADR[31:0])からＤＭＡ転送処理を開始し、図５で示し示したリピートＸ転送処理を繰り返して{RPT_Y｝回実行すると、オフセットアドレスに加算オフセット{OFS_Y｝（バイト）を加算するという処理を繰り返しながら終了アドレスＥＡＤ２(END_ADR[31:0])までＤＭＡ転送処理を実行する処理である。

その結果、メモリ３におけるリピート転送領域８２をアクセス対象領域としたリピートＹ転送処理が行える。

（リピートＺ転送処理）
図７はリピートＺ転送処理の動作内容を模式的に示す説明図である。リピートＺ転送処理はアドレス情報ＡＤＤ２における{RPT_X_EN=1,RPT_Y_EN=1,RPT_Z_EN=1}のリピートＺ転送モードの設定によって実行可能となる。

リピートＺ転送処理は、開始アドレスＳＡＤ３(START_ADR[31:0])からＤＭＡ転送処理を開始し、リピートＹ転送処理を繰り返して｛RPT_Z｝回実行すると、オフセットアドレスに加算オフセット｛OFS_Z}（バイト）を加算するという処理を繰り返しながら終了アドレスＥＡＤ３(END_ADR[31:0])までＤＭＡ転送処理を実行する処理である。

その結果、メモリ３におけるリピート転送領域８３をアクセス対象領域としたリピートＺ転送処理が行える。

このように、本実施の形態では、画像処理モジュール２が出力するアドレス情報ＡＤＤ２内にアクセス対象記憶領域内におけるアクセス順序を指示するアクセス順序指示信号となる上記リピート制御信号群を含んでいる。

したがって、ＤＭＡＣ１のメモリアクセス制御部（ＤＭＡＲ１０のメモリアクセス制御部７（ＤＭＡＲコア部２０）に相当、ＤＭＡＷ３０の（ＤＭＡＷコア部４０）に相当）は、上記リピート制御信号群に基づくアクセス順序で、アクセス対象記憶領域となるリピート転送領域８１〜８３に対するメモリアクセス処理を実行することができる。

その結果、本実施の形態のＤＭＡＣ１（ＤＭＡＲ１０，ＤＭＡＷ３０）は、メモリ３のアクセス対象記憶領域に対し多様なアクセス順序でメモリアクセス処理を実行することができる効果を奏する。

（メモリ内蔵デバイス８）
また、図１で示したメモリ内蔵デバイス８として、例えば、デジタルカメラ、スマートフォン等、多種多様なデバイスが考えられる。例えば、本実施の形態のＤＭＡＣ１（ＤＭＡＲ１０＋ＤＭＡＷ３０）と、ＤＭＡＣ１によって所定のモジュールとの間でデータ転送されるメモリとを少なくとも同一基板上に有するメモリ内蔵デバイスを得ることができる。

このような、メモリ内蔵デバイスは、デバイス規模の小型化を図りながら、ＣＰＵ等の制御手段を介在させることなく、メモリ３と所定のモジュールとの間のＤＭＡデータ転送処理が行える。

なお、本実施の形態では、図１に示すように、メモリ３がＤＭＡＣ１の外部に設けられる構成を示したが、ＤＭＡＣ１内に、さらにメモリ機能を内蔵したメモリ内蔵ＤＭＡＣを構成するようにしても良い。

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。

１ ＤＭＡＣ
２ 画像処理モジュール
３ メモリ
４ ＣＰＵ
６ 入出力ポート
７ メモリアクセス制御部
８ メモリ内蔵デバイス
１０ ＤＭＡＲ
１１，３１ ダイナミックバンクＤＭＡ−Ｉ／Ｆ部
１１ａ，１１ｂ，１３ａ〜１３ｄ 部分レジスタ
１３，３３ アドレス演算関連レジスタ
２０ ＤＭＡＲコア部
３０ ＤＭＡＷ
４０ ＤＭＡＷコア部

Claims (5)

1. メモリと所定のモジュールとの間のデータ転送を制御するデータ転送制御装置であって、
   前記所定のモジュールは、前記メモリにおけるアクセス対象記憶領域の開始アドレスを含むアドレス信号群と、前記アドレス信号群の出力要求を指示するアドレス指定要求信号とを出力し、
   前記データ転送制御装置は、
   前記所定のモジュールとの間の入出力ポートを備え、前記入出力ポートは前記アドレス信号群及び前記アドレス指定要求信号を入力する入力部、及び前記アドレス信号群の有効受信を指示するアドレス有効信号を出力する出力部を有し、前記入出力ポートは、前記アドレス指定要求信号に応答し、前記アドレス信号群の有効受信時に、前記アドレス有効信号を前記所定のモジュールに出力する信号入出力制御処理が可能であり、
   前記入出力ポートを介して入力される前記アドレス信号群に基づき、前記メモリの前記アクセス対象記憶領域にアクセスするメモリアクセス処理を実行するメモリアクセス制御部をさらに備える、
   データ転送制御装置。
2. 請求項１記載のデータ転送制御装置であって、
   前記メモリアクセス処理は、前記メモリの前記アクセス対象記憶領域からの読み出し処理、及び前記メモリの前記アクセス対象記憶領域への書き込み処理を含み、
   前記データ転送制御装置は、
   前記読み出し処理を実行する第１のデータ転送制御部と、
   前記書き込み処理を実行する第２のデータ転送制御部とを含み、
   前記第１及び第２のデータ転送制御部は、それぞれ前記入出力ポート及び前記メモリアクセス制御部を独立して有する、
   データ転送制御装置。
3. 請求項１または請求項２記載のデータ転送制御装置であって、
   前記入出力ポートは、
   前記アドレス信号群及び前記アドレス指定要求信号を保持する少なくとも一つの信号記憶部を含む、
   データ転送制御装置。
4. 請求項１〜請求項３のうち、いずれか１項に記載のデータ転送制御装置であって、
   前記アドレス信号群は、前記アクセス対象記憶領域内におけるアクセス順序を指示するアクセス順序指示信号をさらに含み、
   前記メモリアクセス制御部は、前記アクセス順序指示信号に基づくアクセス順序で、前記アクセス対象記憶領域に対する前記メモリアクセス処理を実行する、
   データ転送制御装置。
5. メモリと、
   前記メモリと所定のモジュールとの間のデータ転送を制御する、請求項１〜請求項４のうち、いずれか１項に記載のデータ転送制御装置と、
   を備えたメモリ内蔵装置。

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