JP2015153854A - 炭化珪素半導体装置 - Google Patents

Abstract

【課題】高耐圧を有し、かつ高速スイッチング動作が可能な炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲート絶縁膜９１と、ゲート電極９２とを備える。ゲート絶縁膜９１は、トレンチＴＲの底部ＢＴおよび側部ＳＷに接する。ゲート電極９２は、トレンチＴＲの内部においてゲート絶縁膜９１に接する。第４不純物領域８４は、第２不純物領域８２および第１不純物領域８１の境界部８２ａと第２の主面１０ｂとの間に設けられた第１電界緩和領域１１と、トレンチＴＲの底部ＢＴと第２の主面１０ｂとの間に設けられた第２電界緩和領域１２と、平面視において、第１電界緩和領域１１の外周の一部および第２電界緩和領域１２の外周の一部を繋ぐ第３電界緩和領域１３とを有する。【選択図】図１

Description

本発明は、炭化珪素半導体装置に関するものであり、特に、ゲート絶縁膜を有する炭化珪素半導体装置に関するものである。

近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。

トレンチ内にゲート絶縁膜が設けられたＭＯＳＦＥＴの場合、特にトレンチの底部において電界が集中しやすくなる。たとえば特開２００９−１１７５９３号公報（特許文献１）において、トレンチよりも深い位置にｐ型リサーフ領域を設けたＭＯＳＦＥＴが記載されている。当該ＭＯＳＦＥＴの一実施例によれば、ｐ型リサーフ領域は、トレンチの底部の直下に設けられている。ｐ型リサーフ領域によりトレンチの底部での電界集中が緩和される。

特開２００９−１１７５９３号公報

しかしながら、トレンチの底部の直下にｐ型リサーフ領域が設けられたＭＯＳＦＥＴにおいては、高速でスイッチングすることが困難であった。

本発明は、上記のような課題を解決するために成されたものであり、本発明の目的は、高耐圧を有し、かつ高速スイッチング動作が可能な炭化珪素半導体装置を提供することである。

本発明の炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート電極とを備える。炭化珪素基板は、第１の主面と、第１の主面と反対側の第２の主面とを有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第１不純物領域から隔てられるように第２不純物領域上に設けられ、第１の主面を構成し、かつ第１導電型を有する第３不純物領域と、第１不純物領域によって第２不純物領域から隔てられ、かつ第２導電型を有する第４不純物領域とを含む。炭化珪素基板の第１の主面にはトレンチが設けられている。トレンチは、第３不純物領域および第２不純物領域を貫通して第１不純物領域に至る側部と、第１不純物領域に位置する底部とにより形成されている。ゲート絶縁膜は、トレンチの底部および側部に接する。ゲート電極は、トレンチの内部においてゲート絶縁膜に接する。第４不純物領域は、第２不純物領域および第１不純物領域の境界部と第２の主面との間に設けられた第１電界緩和領域と、トレンチの底部と第２の主面との間に設けられた第２電界緩和領域と、平面視において、第１電界緩和領域の外周の一部および第２電界緩和領域の外周の一部を繋ぐ第３電界緩和領域とを有する。

本発明によれば、高耐圧を有し、かつ高速スイッチング動作が可能な炭化珪素半導体装置を提供することができる。

本発明の実施の形態１に係る炭化珪素半導体装置の構成を概略的に示す部分断面模式図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の形状を概略的に示す部分斜視模式図である。 図１の領域ＩＩＩ−ＩＩＩにおける断面を示し、かつ埋込ｐ型領域の平面構造を示す部分平面模式図である。 埋込ｐ型領域の第１の変形例の平面構造を示す部分平面模式図である。 埋込ｐ型領域の第２の変形例の平面構造を示す部分平面模式図である。 埋込ｐ型領域の第３の変形例の平面構造を示す部分平面模式図である。 埋込ｐ型領域の第４の変形例の平面構造を示す部分平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す部分断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す部分断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す部分断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に示す部分断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に示す部分断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に示す部分断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第７の工程を概略的に示す部分断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第８の工程を概略的に示す部分断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第９の工程を概略的に示す部分断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１０の工程を概略的に示す部分断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１１の工程を概略的に示す部分断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の構成を概略的に示し、かつ図２０の領域ＸＩＸ−ＸＩＸにおける部分断面模式図である。 図１９の領域ＸＸ−ＸＸにおける断面を示し、かつ埋込ｐ型領域および埋込ｎ型領域の平面構造を示す部分平面模式図である。 ＭＯＳＦＥＴがオンになってから百〜数千μｓ後における空乏層の広がりを模式的に示す図である。 ＭＯＳＦＥＴがオフの場合における空乏層の広がりを模式的に示す図である。 ＭＯＳＦＥＴがオンになった直後における空乏層の広がりを模式的に示す図である。

［本願発明の実施形態の説明］
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。

最初に、トレンチの底部の直下に埋込ｐ型領域が設けられたＭＯＳＦＥＴにおいて、高速でスイッチングすることが困難である理由について説明する。

図２１を参照して、埋込ｐ型領域とｎドリフト領域との境界部には空乏層が形成される。空乏化していない領域は電気的中性条件を満たす。空乏層にはキャリアが存在せず、空間電荷により電界を生ずる。図２２を参照して、ＭＯＳＦＥＴがオフ状態になると、埋込ｐ型領域は、一部もしくは全部のホール（キャリア）が消失する。埋込ｐ型領域は空乏化して残留した空間電荷により負電圧に帯電する。図２３を参照して、ＭＯＳＦＥＴがオン状態になると、ｎドリフト領域に対して速やかに電子が注入されて電気的中性を回復する。しかし、埋込ｐ型領域にはホールが注入されず負電位が維持され、埋込ｐ型領域からの空乏層が残留することでＭＯＳＦＥＴは高抵抗を示す。図２１を参照して、ＭＯＳＦＥＴがオン状態になって百〜数千マイクロ秒後、徐々に埋込ｐ型領域に対してホールが注入され電気的中性を回復する。空乏層が縮小することで抵抗が減少してＭＯＳＦＥＴのソース電極およびドレイン電極間に電流が流れ始める。以上の理由により、トレンチの底部の直下に埋込ｐ型領域が設けられたＭＯＳＦＥＴにおいては、高速でスイッチングすることが困難であると考えられる。

（１）実施の形態に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲート絶縁膜９１と、ゲート電極９２とを備える。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域８１と、第１不純物領域８１上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域８２と、第１不純物領域８１から隔てられるように第２不純物領域８２上に設けられ、第１の主面１０ａを構成し、かつ第１導電型を有する第３不純物領域８３と、第１不純物領域８１によって第２不純物領域８２から隔てられ、かつ第２導電型を有する第４不純物領域８４とを含む。炭化珪素基板１０の第１の主面１０ａにはトレンチＴＲが設けられている。トレンチＴＲは、第３不純物領域８３および第２不純物領域８２を貫通して第１不純物領域８１に至る側部ＳＷと、第１不純物領域８１に位置する底部ＢＴとにより形成されている。ゲート絶縁膜９１は、トレンチＴＲの底部ＢＴおよび側部ＳＷに接する。ゲート電極９２は、トレンチＴＲの内部においてゲート絶縁膜９１に接する。第４不純物領域８４は、第２不純物領域８２および第１不純物領域８１の境界部８２ａと第２の主面１０ｂとの間に設けられた第１電界緩和領域１１と、トレンチＴＲの底部ＢＴと第２の主面１０ｂとの間に設けられた第２電界緩和領域１２と、平面視において、第１電界緩和領域１１の外周の一部および第２電界緩和領域１２の外周の一部を繋ぐ第３電界緩和領域１３とを有する。

上記（１）に係る炭化珪素半導体装置１００は、第２不純物領域８２の直下に設けられた第１電界緩和領域１１と、トレンチＴＲの底部ＢＴの直下に設けられた第２電界緩和領域１２とを有しており、第１電界緩和領域１１および第２電界緩和領域１２が第３電界緩和領域１３により繋がれている。これにより、炭化珪素半導体装置がオフ状態からオン状態に切り替わる際に、第２不純物領域８２から、第１電界緩和領域１１および第３電界緩和領域１３を通って、第２電界緩和領域１２に対して、キャリア（ホール）が素早く供給されるので、空乏層を速やかに消失させることができる。そのため、トレンチＴＲの底部ＢＴの直下に設けられた第２電界緩和領域１２によりトレンチＴＲの底部ＢＴの電界を緩和しつつ、オフ状態からオン状態への切換えを高速で行うことができる。結果として、高耐圧を有し、かつ高速スイッチング動作が可能な炭化珪素半導体装置を提供することができる。また平面視において、第３電界緩和領域１３は、第１電界緩和領域１１の外周の一部および第２電界緩和領域１２の外周の一部を繋ぐように形成されているため、第３電界緩和領域１３が電流経路を大幅に塞ぐことを抑制することができる。そのため、炭化珪素半導体装置のオン抵抗を低減することができる。

（２）上記（１）に係る炭化珪素半導体装置１００において好ましくは、第２の主面１０ｂの法線方向に沿った方向において、第２不純物領域８２と側部ＳＷとの境界面８２ｂと、第２の主面１０ｂとにより挟まれた領域２０であって、かつ第１電界緩和領域１１および第２電界緩和領域１２に挟まれた領域は、第１不純物領域８１を含む。つまり、チャネル直下において第３電界緩和領域１３の代わりに第１不純物領域８１が配置されているため、電流がドレイン電極に対して流れやすくなるので、炭化珪素半導体装置のオン抵抗を低減することができる。

（３）上記（１）または（２）に係る炭化珪素半導体装置１００において好ましくは、平面視において、第１電界緩和領域１１および第２電界緩和領域１２の一方は、第１電界緩和領域１１および第２電界緩和領域１２の他方を囲むように配置されている。これにより、空乏層を解消するために供給されたキャリアが速やかに緩和領域内で拡散することが可能となる。

（４）上記（３）に係る炭化珪素半導体装置１００において好ましくは、平面視において、第１電界緩和領域１１および第２電界緩和領域１２の一方は、多角形の外形に沿って形成されている。これにより、セルを高密度で配置することができる。

（５）上記（４）に係る炭化珪素半導体装置１００において好ましくは、多角形は、六角形である。これにより、セルをより高密度で配置することができる。

（６）上記（４）または（５）に係る炭化珪素半導体装置１００において好ましくは、第３電界緩和領域１３は、多角形の角において第１電界緩和領域１１および第２電界緩和領域１２の一方に接している。多角形の角の部分においては、側部ＳＷの境界面８２ｂに形成されるチャネル長が他の部分に比べて長く、チャネル抵抗が高くなってオン電流が流れにくい。このため、多角形の角の部分に第３電界緩和領域１３を配置する場合は、他の部分に第３電界緩和領域１３を配置する場合に比べオン抵抗の増加を抑制することができる。

（７）上記（１）または（２）に係る炭化珪素半導体装置１００において好ましくは、平面視において、第２電界緩和領域１２は、ストライプ形状を有している。これにより、第１電界緩和領域１１および第３電界緩和領域１３の面積および配置に関する自由度が増し、空乏層解消速度とオン抵抗の設計が容易になる。

（８）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置１００において好ましくは、第２電界緩和領域１２は、トレンチＴＲの底部ＢＴから離間して設けられている。これにより、電流がドレイン電極側に流れやすくなるため、炭化珪素半導体装置１００のオン抵抗を低減することができる。

（９）上記（１）〜（８）のいずれかに係る炭化珪素半導体装置１００において好ましくは、第１電界緩和領域１１と、第２電界緩和領域１２と、第３電界緩和領域１３とは、同じ不純物濃度を有する。これにより、第１電界緩和領域１１、第２電界緩和領域１２および第３電界緩和領域１３を一回の工程で形成することができる。

（１０）上記（１）〜（８）のいずれかに係る炭化珪素半導体装置１００において好ましくは、第１電界緩和領域１１および第３電界緩和領域１３の各々は、第２電界緩和領域１２よりも高い不純物濃度を有する。これにより、オン抵抗をあまり増大させることなく、第１電界緩和領域１１および第３電界緩和領域１３から第２電界緩和領域に対して効果的にキャリア（ホール）を注入することできる。

（１１）上記（１）〜（１０）のいずれかに係る炭化珪素半導体装置１００において好ましくは、炭化珪素基板１０は、第１電界緩和領域１１と、第２電界緩和領域１２とに挟まれて設けられ、第１導電型を有し、かつ第１不純物領域８１よりも高い不純物濃度を有する第５不純物領域８５をさらに含む。これにより、第４不純物領域８４から横方向に広がる空乏層によるオン抵抗の増加を効果的に抑制することができる。

（１２）上記（１）〜（１１）のいずれかに係る炭化珪素半導体装置１００において好ましくは、第１導電型はｎ型であり、かつ第２導電型はｐ型である。これにより、高いチャネル移動度を得ることができる。

［本願発明の実施形態の詳細］
（実施の形態１）
まず、本発明の実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。

図１〜図３を参照して、実施の形態１に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線９５と、ドレイン電極９８とを主に有する。ＭＯＳＦＥＴ１００は、ソース電極９４およびドレイン電極９８の間に６００Ｖ以上の電圧を印加可能に構成されていること、言い換えれば６００Ｖ以上の耐圧を有することが好ましい。すなわちＭＯＳＦＥＴ１００は、高耐圧を有する電力用半導体装置であることが好ましい。

炭化珪素基板１０は、炭化珪素単結晶基板８０と、炭化珪素単結晶基板８０上に設けられた炭化珪素エピタキシャル層２１を含む。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。炭化珪素エピタキシャル層２１は第１の主面１０ａを構成し、炭化珪素単結晶基板８０は第２の主面１０ｂを構成する。炭化珪素単結晶基板８０は、たとえばポリタイプ４Ｈの六方晶の結晶構造を有することが好ましい。炭化珪素単結晶基板８０は、たとえば窒素などの不純物を含みｎ型を有する。炭化珪素エピタキシャル層２１は、ドリフト領域８１（第１不純物領域）と、ボディ領域８２（第２不純物領域）と、ソース領域８３（第３不純物領域）と、コンタクト領域８７と、埋込ｐ型領域８４（第４不純物領域）とを有する。

ドリフト領域８１は、たとえば窒素などのドナー不純物を含む第１不純物領域であり、ｎ型（第１導電型）を有する。ドリフト領域８１の不純物濃度は、好ましくは１×１０¹⁵ｃｍ^-3以上５×１０¹⁶ｃｍ^-3以下であり、たとえば８×１０¹⁵ｃｍ^-3である。

ボディ領域８２はドリフト領域８１上に設けられている。ボディ領域８２は、たとえばアルミニウムなどのアクセプタ不純物を含む第２の不純物領域であり、ｐ型（第１導電型と異なる第２導電型）を有する。ボディ領域８２の不純物濃度は、好ましくは１×１０¹⁷ｃｍ^-3以上５×１０¹⁸ｃｍ^-3以下であり、たとえば１×１０¹⁸ｃｍ^-3である。

ソース領域８３は、ボディ領域８２によってドリフト領域８１から隔てられるようにボディ領域８２上に設けられている第３不純物領域である。ソース領域８３は、たとえば窒素またはリンなどのドナー不純物を含んでおり、ｎ型を有する。ソース領域８３は、炭化珪素基板１０の第１の主面１０ａを構成する。ソース領域８３は、ドリフト領域８１よりも高い不純物濃度を有する。

コンタクト領域８７は、ボディ領域８２上においてソース領域８３に接して設けられた不純物領域である。コンタクト領域８７は、たとえばアルミニウムなどのアクセプタ不純物を含んでおり、ｐ型を有する。コンタクト領域８７は、ボディ領域８２よりも高い不純物濃度を有する。コンタクト領域８７は、ボディ領域８２と第１の主面１０ａとを繋ぐようにソース領域８３を貫通して設けられている。

埋込ｐ型領域８４は、ドリフト領域８１によってボディ領域８２から隔てられた第４不純物領域である。埋込ｐ型領域８４の外周は、ドリフト領域８１に囲まれて設けられている。埋込ｐ型領域８４は、たとえばアルミニウムなどのアクセプタ不純物を含み、ｐ型を有する。埋込ｐ型領域８４の詳細は後述する。

炭化珪素基板１０の第１の主面１０ａにはトレンチＴＲが設けられている。トレンチＴＲは炭化珪素エピタキシャル層２１の第１の主面１０ａに設けられている。トレンチＴＲは、側部ＳＷと、側部ＳＷと連接する底部ＢＴとにより形成される。側部ＳＷはソース領域８３およびボディ領域８２を貫通して、ドリフト領域８１に至っている。側部ＳＷはボディ領域８２上において、ＭＯＳＦＥＴ１００のチャネル面８２ｂを含む。底部ＢＴは、ドリフト領域８１に位置している。

トレンチＴＲの側部ＳＷは、炭化珪素基板１０の第１の主面１０ａに対して傾斜していることが好ましい。たとえば、トレンチＴＲの開口部が底部ＢＴに向かってテーパ状に狭まるように側部ＳＷが傾斜している。側部ＳＷの面方位は、｛０００１｝面に対して５０°以上７０°以下傾斜していることが好ましく、（０００−１）面に対して５０°以上７０°以下傾斜していることがより好ましい。なお、トレンチＴＲの側部ＳＷは炭化珪素基板１０の第１の主面１０ａに対して垂直に形成されていてもよい。トレンチＴＲの底部ＢＴは、炭化珪素基板１０の第１の主面１０ａとほぼ平行な平坦な形状を有してもよい。トレンチＴＲの形状は、断面視（炭化珪素基板１０の第２の主面１０ｂと平行な方向に沿って見た視野）において、Ｕ字状またはＶ字状の形状を有してもよい。

図２は、図１のＭＯＳＦＥＴ１００から炭化珪素基板１０を取り出して示したものであり、図１は、図２の領域Ｉ−Ｉの断面に対応している。図２を参照して、ソース領域８３およびボディ領域８２は、トレンチＴＲの側部ＳＷに露出している。ドリフト領域８１は、トレンチＴＲの側部ＳＷおよび底部ＢＴの各々に露出している。底部ＢＴと側部ＳＷとがつながる部分はトレンチＴＲの角部を構成しており、当該角部に電界集中が起こりやすくなる。本実施の形態において、トレンチＴＲは、平面視（炭化珪素基板１０の第２の主面１０ｂの法線方向に沿って見た視野）において、ハニカム構造を有する網目を構成するように延びている。平面視において、ソース領域８３およびコンタクト領域８７により構成された炭化珪素基板１０の第１の主面１０ａは、多角形の形状を有し、好ましくは六角形の形状を有する。また平面視において、ボディ領域８２、ソース領域８３およびコンタクト領域８７の各々は、六角形の外形を有する。

図１を参照して、埋込ｐ型領域８４は、第１電界緩和領域１１と、第２電界緩和領域１２と、第３電界緩和領域１３とを含む。第１電界緩和領域１１、第２電界緩和領域１２および第３電界緩和領域１３の各々は、たとえばアルミニウムなどのアクセプタ不純物を含むｐ型領域である。第１電界緩和領域１１と、第２電界緩和領域１２と、第３電界緩和領域１３とは、同じ不純物濃度を有していてもよいし、異なる不純物濃度を有していてもよい。好ましくは、第１電界緩和領域１１および第３電界緩和領域１３の各々は、第２電界緩和領域１２よりも高い不純物濃度を有する。第１電界緩和領域１１および第３電界緩和領域１３の各々の不純物濃度は、たとえば１×１０¹⁵ｃｍ^-3以上１×１０¹⁸ｃｍ^-3以下程度である。第２電界緩和領域１２の各々の不純物濃度は、たとえば１×１０¹⁵ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以下程度である。

第１電界緩和領域１１は、ボディ領域８２およびドリフト領域８１の境界部８２ａと炭化珪素基板１０の第２の主面１０ｂとの間に設けられている。つまり、第１電界緩和領域１１は、ボディ領域８２の直下に設けられている。好ましくは、第１電界緩和領域１１は、第２の主面１０ｂの法線方向において、トレンチＴＲの底部ＢＴよりも第２の主面１０ｂ側に位置している。第２電界緩和領域１２は、トレンチＴＲの底部ＢＴと炭化珪素基板１０の第２の主面１０ｂとの間に設けられている。つまり、第２電界緩和領域１２は、トレンチＴＲの底部ＢＴの直下に設けられている。第２電界緩和領域１２は、トレンチＴＲの底部ＢＴに接していてもよいし、底部ＢＴから離間していてもよい。好ましくは、第１電界緩和領域１１は、ボディ領域８２から第２の主面１０ｂ側に３μｍ以下程度離間しており、より好ましくは２μｍ以下程度離間して設けられている。図１において破線で示す矢印の方向は、ＭＯＳＦＥＴがオフ状態からオン状態に切り替わる際のホールの流れを示している。ホールは、ボディ領域８２から、ドリフト領域８１を通って第１電界緩和領域１１に達し、第１電界緩和領域１１から第３電界緩和領域１３を通って、第２電界緩和領域１２に対して供給される。

図３を参照して、平面視において、第３電界緩和領域１３は、第１電界緩和領域１１の外周の一部および第２電界緩和領域１２の外周の一部を繋ぐように設けられている。第１電界緩和領域１１の外周の形状は、たとえば多角形であり、本実施の形態では六角形である。第２電界緩和領域１２の外周の形状は、たとえばハニカム形状である。第３電界緩和領域１３は、外周が六角形状の第１電界緩和領域１１の一辺から、外周がハニカム形状の第２電界緩和領域１２の一辺に伸長するように設けられていてもよい。

図３を参照して、平面視において、第１電界緩和領域１１は、第２電界緩和領域１２に囲まれるように配置されている。この場合、平面視において、ボディ領域８２は、ゲート電極９２に囲まれるように配置される。反対に、図３において、第１電界緩和領域１１の配置を、第２電界緩和領域１２の配置に置き換えてもよい。言い換えれば、第２電界緩和領域１２は、第１電界緩和領域１１に囲まれるように配置されていてもよい。この場合、平面視において、ゲート電極９２は、ボディ領域８２に囲まれるように配置される。つまり、第１電界緩和領域１１および第２電界緩和領域１２の一方は、第１電界緩和領域１１および第２電界緩和領域１２の他方を囲むように配置されていてもよい。好ましくは、第３電界緩和領域１３は、第１電界緩和領域１１および第２電界緩和領域１２の他方の外周の一部から第１電界緩和領域１１および第２電界緩和領域１２の一方の外周に伸長するように形成されている。平面視において、第１電界緩和領域１１および第２電界緩和領域１２の一方は、たとえば四角形および六角形などの多角形の外形に沿って形成されている。

図１を参照して、炭化珪素基板１０の第２の主面１０ｂの法線方向に沿った方向において、ボディ領域８２とトレンチＴＲの側部ＳＷとの境界面８２ｂと、炭化珪素基板１０の第２の主面１０ｂとにより挟まれた領域２０であって、かつ第１電界緩和領域１１および第２電界緩和領域１２に挟まれた領域は、ドリフト領域８１を含むことが好ましい。つまり、チャネル面８２ｂ直下の領域２０であって、第１電界緩和領域１１および第２電界緩和領域１２に挟まれた領域の一部は、ドリフト領域８１により形成されている。第１電界緩和領域１１は、互いに離間された複数のボディ領域８２の中の一部のボディ領域８２の直下のみに設けられていてもよい。つまり、第１電界緩和領域１１は、ある一部のボディ領域８２の直下に設けられており、他のボディ領域８２の直下に設けられていなくてもよい。

図３を参照して、平面視において、第１電界緩和領域１１と、第２電界緩和領域１２とに挟まれた領域の一部に第３電界緩和領域１３が設けられ、第３電界緩和領域１３が設けられていない部分にはドリフト領域８１が設けられている。

図４を参照して、第３電界緩和領域１３は、たとえば多角形の角において第１電界緩和領域１１および第２電界緩和領域１２の一方に接していてもよい。本実施の形態においては、第３電界緩和領域１３は、外形が六角形の第１電界緩和領域１１の角に接している。第３電界緩和領域１３は、第１電界緩和領域１１を取り囲むように設けられた第２電界緩和領域１２において、第１電界緩和領域１１に対向する外縁１２ａの角部に接している。

図５を参照して、平面視において、第１電界緩和領域１１の外周は、正方形状を有していてもよい。この場合、セルの形状も正方形状となる。第２電界緩和領域１２は、正方形状の第１電界緩和領域を取り囲むように格子状に設けられていてもよい。第３電界緩和領域１３は、第１電界緩和領域１１の外周の一辺から、当該一辺に対向する第２電界緩和領域１２の一辺に伸長するように形成されていてもよい。また第３電界緩和領域１３は、第１電界緩和領域１１の外周の角部から、当該角部に対向する第２電界緩和領域１２の角部に伸長するように形成されていてもよい。

図６を参照して、平面視において、第１電界緩和領域１１および第２電界緩和領域１２は、ストライプ形状を有していてもよい。この場合、セルの形状もストライプ形状となる。平面視において、第１電界緩和領域１１および第２電界緩和領域１２の各々は、長方形状を有しており、第１電界緩和領域１１および第２電界緩和領域１２の一方は、第１電界緩和領域１１および第２電界緩和領域１２の他方よりも長くてもよい。第３電界緩和領域１３は、長方形状の第１電界緩和領域１１の長辺から、長方形状の第２電界緩和領域１２の長辺に伸長するように形成されていてもよい。

図７を参照して、第２電界緩和領域１２の長手方向（図７における上下方向）において、第１電界緩和領域１１の長さは、第３電界緩和領域１３の長さと同等であってもよい。また第２電界緩和領域１２の長手方向において、第１電界緩和領域１１の長さは、第３電界緩和領域１３の長さよりも大きくてもよいし、小さくてもよい。

再び図１を参照して、ゲート絶縁膜９１は、トレンチＴＲの底部ＢＴおよび側部ＳＷに接する。ゲート絶縁膜９１は、たとえば二酸化珪素を含む材料からなる。ゲート絶縁膜９１は、トレンチＴＲの底部ＢＴにおいてドリフト領域８１と接し、かつトレンチＴＲの側部ＳＷにおいてソース領域８３、ボディ領域８２およびドリフト領域８１の各々と接する。

ゲート電極９２は、トレンチＴＲの内部においてゲート絶縁膜９１に接するようにトレンチＴＲの内部に設けられている。ゲート電極９２は、たとえば不純物を含むポリシリコンからなる。

ソース電極９４は、炭化珪素基板１０の第１の主面１０ａにおいてソース領域８３およびコンタクト領域８７の各々と接している。ソース電極９４は、たとえばＴｉと、Ａｌと、Ｓｉとを含む材料からなる。ソース電極９４は、ソース領域８３とオーミック接合している。ソース配線９５はソース電極９４に接している。ソース配線９５は、たとえばアルミニウムを含む材料からなる。

層間絶縁膜９３は、ゲート電極９２上に設けられており、一方のソース電極９４から他方のソース電極９４にまで延在している。層間絶縁膜９３は、たとえば二酸化珪素を含む材料からなり、ゲート電極９２とソース電極９４とを電気的に絶縁している。

ドレイン電極９８は、炭化珪素基板１０の第２の主面１０ｂにおいて炭化珪素単結晶基板８０と接しており、ドリフト領域８１と電気的に接続されている。ドレイン電極９８は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料からなる。

次に、実施の形態１に係るＭＯＳＦＥＴ１００の製造方法について説明する。
図８を参照して、炭化珪素単結晶基板８０上に第１のエピタキシャル層８１ａが形成される。具体的には、たとえば原料ガスとしてシラン（ＳｉＨ₄）とプロパン（Ｃ₃Ｈ₈）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ₂）を用いたＣＶＤ（Chemical Vapor Deposition）法により、炭化珪素単結晶基板８０上に炭化珪素を含む第１のエピタキシャル層８１ａが形成される。エピタキシャル成長の際、不純物として、たとえば窒素（Ｎ）またはリン（Ｐ）などを導入することが好ましい。

次に、埋込ｐ型領域８４が形成される。図９を参照して、第１のエピタキシャル層８１ａ上に開口部を有する注入マスク（図示せず）を形成し、当該注入マスクを用いて第１のエピタキシャル層８１ａに対してアルミニウムなどの不純物がイオン注入される。これにより、第１電界緩和領域１１と、第２電界緩和領域１２と、第３電界緩和領域１３とが形成される。第３電界緩和領域１３は第１電界緩和領域１１と第２電界緩和領域１２とを繋ぐように設けられる。第１電界緩和領域１１と、第２電界緩和領域１２と、第３電界緩和領域１３とは、同じ不純物濃度を有していてもよいし、異なる不純物濃度を有していてもよい。好ましくは、第１電界緩和領域１１および第３電界緩和領域１３の各々は、第２電界緩和領域１２よりも高い不純物濃度を有する。第１電界緩和領域１１と、第２電界緩和領域１２と、第３電界緩和領域１３とは、同時に形成されてもよいし、別々のイオン注入により形成されもよい。たとえば、第１電界緩和領域１１および第３電界緩和領域１３の各々は、同時に形成され、第２電界緩和領域１２は、第１電界緩和領域１１および第３電界緩和領域１３を形成するイオン注入工程とは異なるイオン注入工程により形成されてもよい。

次に、第２のエピタキシャル層８１ｂが形成される。図１０に示すように、埋込ｐ型領域８４が形成された後に、第１のエピタキシャル層８１ａ上に、炭化珪素を含む第２のエピタキシャル層８１ｂが形成される。埋込ｐ型領域８４は、第１のエピタキシャル層８１ａおよび第２のエピタキシャル層８１ｂに挟まれるように形成される。第２のエピタキシャル層８１ｂは、第１のエピタキシャル層８１ａの形成方法と同様の方法によって形成され得る。

次に、ボディ領域８２およびソース領域８３が形成される。図１１を参照して、第２のエピタキシャル層８１ｂの上面から、たとえばアルミニウムなどの不純物がイオン注入されことにより、ボディ領域８２が形成される。またボディ領域８２に対して、たとえばリンなどの不純物が、ボディ領域８２よりも浅い深さでイオン注入されることによりソース領域８３が形成される。なおイオン注入の代わり、不純物の添加をともなうエピタキシャル成長によりボディ領域８２およびソース領域８３が形成されてもよい。次に、ソース領域８３に対して、たとえばアルミニウムなどの不純物がイオン注入されることにより、コンタクト領域８７が形成される（図１２参照）。

次に、炭化珪素基板１０にイオン注入された不純物を活性化するため熱処理（活性化アニール）が実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。

次に、炭化珪素基板１０の第１の主面１０ａにトレンチＴＲが形成される。図１３を参照して、ソース領域８３およびコンタクト領域８７から構成される第１の主面１０ａ上に、開口部を有するマスク層４０が形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１）の位置に対応して形成される。

図１４に示すように、マスク層４０の開口部において、ソース領域８３と、ボディ領域８２と、ドリフト領域８１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ₆またはＳＦ₆とＯ₂との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、第１の主面１０ａに対してほぼ垂直な側部と、側部と連接し、かつ第１の主面１０ａとほぼ平行な底部とを有する凹部ＴＱが形成される。

次に、凹部ＴＱにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ₂、ＢＣＬ₃、ＳＦ₆、またはＣＦ₄である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。

なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ₂）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、熱エッチングの際に、酸化珪素から作られたマスク層４０は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。

図１５に示すように、上記の熱エッチングにより、炭化珪素基板１０の第１の主面１０ａにトレンチＴＲが形成される。トレンチＴＲは、ソース領域８３およびボディ領域８２を貫通してドリフト領域８１に至る側部ＳＷと、ドリフト領域８１上に位置する底部ＢＴとにより形成されている。好ましくは、トレンチＴＲの側部ＳＷは底部ＢＴに対して傾斜しており、底部ＢＴに対する側部ＳＷの角度は、たとえば５０°以上７０°以下である。側部ＳＷおよび底部ＢＴの各々は埋込ｐ型領域８４から離れている。ソース領域８３、ボディ領域８２およびドリフト領域８１の各々が熱エッチングされてトレンチＴＲの側部ＳＷを形成する際、マスク層４０は実質的にエッチングされないので、マスク層４０は、第１の主面１０ａ上からトレンチＴＲの側部ＳＷ上に張り出すように残される。次に、マスク層４０がエッチングなど任意の方法により除去される。

次に、ゲート絶縁膜９１が形成される。ゲート絶縁膜９１は、トレンチＴＲが形成された炭化珪素基板１０を熱酸化することにより形成される。具体的には、トレンチＴＲが形成された炭化珪素基板１０が、酸素を含む雰囲気中においてたとえば１３００℃程度で加熱されることにより、ゲート絶縁膜９１が形成される。図１６に示すように、トレンチＴＲの側部ＳＷおよび底部ＢＴと、第１の主面１０ａとを覆うようにゲート絶縁膜９１が形成される。

炭化珪素基板１０を熱酸化した後に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、温度１１００℃以上１３００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜９１とボディ領域８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。ＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度と同じか、あるいは高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート絶縁膜９１とボディ領域８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。

次に、ゲート電極９２が形成される。図１７に示すように、トレンチＴＲの内部においてゲート絶縁膜９１に接するゲート電極９２が形成される。ゲート電極９２は、トレンチＴＲの内部に配置され、ゲート絶縁膜９１を介してトレンチＴＲの側部ＳＷおよび底部ＢＴの各々と対向するように形成される。ゲート電極９２は、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。

次に、層間絶縁膜９３が形成される。具体的には、ゲート電極９２を覆い、かつゲート絶縁膜９１と接するように層間絶縁膜９３が形成される。好ましくは、層間絶縁膜９３は、堆積法により形成され、より好ましくは化学気相成長法により形成される。層間絶縁膜９３は、たとえば二酸化珪素を含む材料である。

次に、ソース電極９４が形成される。具体的には、層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるようにエッチングが行われ、当該開口部によりソース領域８３およびコンタクト領域８７の各々が層間絶縁膜９３から露出する。次に、炭化珪素基板１０の第１の主面１０ａにおいてソース領域８３およびコンタクト領域８７の各々に接するソース電極９４が形成される。ソース電極９４は、たとえばＴｉ、ＡｌおよびＳｉを含む材料からなる。次に、合金化アニールが実施される。具体的には、ソース領域８３およびコンタクト領域８７の各々と接するソース電極９４が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、ソース電極９４の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化することで合金化する。これにより、ソース領域８３とオーミック接合するソース電極９４が形成される（図１８参照）。

次に、ソース電極９４と電気的に接続されるソース配線９５が形成される。ソース配線９５は、ソース電極９４および層間絶縁膜９３上に形成される。次に、炭化珪素基板１０の第２の主面１０ｂと接するようにドレイン電極９８が形成される。以上により、実施の形態１に係るＭＯＳＦＥＴ１００（図１）が得られる。

次に、実施の形態１に係るＭＯＳＦＥＴの作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１００は、ボディ領域８２の直下に設けられた第１電界緩和領域１１と、トレンチＴＲの底部ＢＴの直下に設けられた第２電界緩和領域１２とを有しており、第１電界緩和領域１１および第２電界緩和領域１２が第３電界緩和領域１３により繋がれている。これにより、ＭＯＳＦＥＴ１００がオフ状態からオン状態に切り替わる際に、ボディ領域８２から、第１電界緩和領域１１および第３電界緩和領域１３を通って、第２電界緩和領域１２に対して、キャリア（ホール）が素早く供給されるので、空乏層を速やかに消失させることができる。そのため、トレンチＴＲの底部ＢＴの直下に設けられた第２電界緩和領域１２によりトレンチＴＲの底部ＢＴの電界を緩和しつつ、オフ状態からオン状態への切換えを高速で行うことができる。結果として、高耐圧を有し、かつ高速スイッチング動作が可能なＭＯＳＦＥＴ１００を提供することができる。また平面視において、第３電界緩和領域１３は、第１電界緩和領域１１の外周の一部および第２電界緩和領域１２の外周の一部を繋ぐように形成されているため、第３電界緩和領域１３が、電流経路を大幅に塞ぐことを抑制することができる。そのため、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。

また本実施の形態に係るＭＯＳＦＥＴ１００によれば、炭化珪素基板１０の第２の主面１０ｂの法線方向に沿った方向において、ボディ領域８２とトレンチＴＲとの側部ＳＷの境界面８２ｂと、炭化珪素基板１０の第２の主面１０ｂとにより挟まれた領域２０であって、かつ第１電界緩和領域１１および第２電界緩和領域１２に挟まれた領域は、ドリフト領域８１を含む。つまり、チャネル直下において第３電界緩和領域１３の代わりにドリフト領域８１が配置されているため、電流がドレイン電極９８に対して流れやすくなる。そのため、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１００によれば、平面視において、第１電界緩和領域１１および第２電界緩和領域１２の一方は、第１電界緩和領域１１および第２電界緩和領域１２の他方を囲むように配置されている。これにより、空乏層を解消するために供給されたキャリアが速やかに緩和領域内で拡散することが可能となる。

さらに本実施の形態に係るＭＯＳＦＥＴ１００によれば、平面視において、第１電界緩和領域１１および第２電界緩和領域１２の一方は、多角形の外形に沿って形成されている。

さらに本実施の形態に係るＭＯＳＦＥＴ１００によれば、多角形は、六角形である。これにより、セルをより高密度で配置することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１００によれば、第３電界緩和領域１３は、多角形の角において第１電界緩和領域１１および第２電界緩和領域１２の一方に接している。多角形の角の部分においては、側部ＳＷの境界面８２ｂに形成されるチャネル長が他の部分に比べて長く、チャネル抵抗が高くなってオン電流が流れにくい。このため、多角形の角の部分に第３電界緩和領域１３を配置する場合は、他の部分に第３電界緩和領域１３を配置する場合に比べオン抵抗の増加を抑制することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１００によれば、平面視において、第２電界緩和領域１２は、ストライプ形状を有している。これにより、第１電界緩和領域１１および第３電界緩和領域１３の面積および配置に関する自由度が増し、空乏層解消速度とオン抵抗の設計が容易になる。

さらに本実施の形態に係るＭＯＳＦＥＴ１００によれば、第２電界緩和領域１２は、トレンチＴＲの底部ＢＴから離間して設けられている。これにより、電流がドレイン電極側に流れやすくなるため、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１００によれば、第１電界緩和領域１１と、第２電界緩和領域１２と、第３電界緩和領域１３とは、同じ不純物濃度を有する。これにより、第１電界緩和領域１１、第２電界緩和領域１２および第３電界緩和領域１３を一回の工程で形成することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１００によれば、第１電界緩和領域１１および第３電界緩和領域１３の各々は、第２電界緩和領域１２よりも高い不純物濃度を有する。これにより、オン抵抗をあまり増大させることなく、第１電界緩和領域１１および第３電界緩和領域１３から第２電界緩和領域に対して効果的にキャリア（ホール）を注入することできる。

さらに本実施の形態に係るＭＯＳＦＥＴ１００によれば、第１導電型はｎ型であり、かつ第２導電型はｐ型である。これにより、高いチャネル移動度を得ることができる。

（実施の形態２）
次に、本発明の実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。実施の形態２に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０が埋込ｎ型領域８５、８６を有している点において実施の形態１に係るＭＯＳＦＥＴ１００と異なっており、その他の構成は実施の形態１に係るＭＯＳＦＥＴ１００とほぼ同じである。そのため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

図１９および図２０を参照して、炭化珪素基板１０は、第１電界緩和領域１１と、第２電界緩和領域１２とに挟まれて設けられた埋込ｎ型領域８５、８６を有している。埋込ｎ型領域８５、８６は、たとえば窒素などの不純物を含む第５不純物領域であり、ｎ型（第１導電型）の導電型を有する。埋込ｎ型領域８５、８６は、ドリフト領域８１よりも高い不純物濃度を有する。好ましくは、埋込ｎ型領域８５、８６は、ドリフト領域８１の不純物濃度の１．５倍以上５倍以下の不純物濃度を有する。埋込ｎ型領域８５、８６の不純物濃度は、埋込ｐ型領域８４よりも低い不純物濃度を有することが好ましい。埋込ｎ型領域８５、８６の不純物濃度は、たとえば４×１０¹⁶ｃｍ^-3程度である。

図２０を参照して、埋込ｎ型領域８５、８６は、第１電界緩和領域１１、第２電界緩和領域１２および第３電界緩和領域１３の各々から離間していることが好ましい。平面視において、埋込ｎ型領域８５は、第１電界緩和領域１１の外周の大部分を覆うように配置され、かつ第２電界緩和領域１２に囲まれるように配置されている。埋込ｎ型領域８６は、平面視において、六角形の外形を有し、第２電界緩和領域１２に囲まれるように配置されている。

本実施の形態によれば、炭化珪素基板１０は、第１電界緩和領域１１と、第２電界緩和領域１２とに挟まれて設けられ、ｎ型を有し、かつドリフト領域８１よりも高い不純物濃度を有する埋込ｎ型領域８５をさらに含む。これにより、埋込ｐ型領域８４から横方向に広がる空乏層によるオン抵抗の増加を効果的に抑制することができる。

なお上記各実施の形態では、炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また上記各実施の形態では、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。この場合、上記説明におけるドナーおよびアクセプタも入れ替えられる。また炭化珪素半導体装置は、必ずしも炭化珪素単結晶基板を有する必要はなく、炭化珪素単結晶基板が省略されてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０ 炭化珪素基板
１０ａ 第１の主面
１０ｂ 第２の主面
１１ 第１電界緩和領域
１２ 第２電界緩和領域
１２ａ 外縁
１３ 第３電界緩和領域
２１ 炭化珪素エピタキシャル層
４０ マスク層
８０ 炭化珪素単結晶基板
８１ ドリフト領域（第１不純物領域）
８１ａ 第１のエピタキシャル層
８１ｂ 第２のエピタキシャル層
８２ ボディ領域（第２不純物領域）
８２ａ 境界部
８２ｂ 境界面（チャネル面）
８３ ソース領域（第３不純物領域）
８４ 埋込ｐ型領域（第４不純物領域）
８５ 埋込ｎ型領域（第５不純物領域）
８６ ｎ型領域
８７ コンタクト領域
９１ ゲート絶縁膜
９２ ゲート電極
９３ 層間絶縁膜
９４ ソース電極
９５ ソース配線
９８ ドレイン電極
１００ ＭＯＳＦＥＴ（炭化珪素半導体装置）
ＢＴ 底部
ＳＷ 側部
ＴＱ 凹部
ＴＲ トレンチ

Claims (12)

1. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素基板を備え、
   前記炭化珪素基板は、第１導電型を有する第１不純物領域と、
   前記第１不純物領域上に設けられ、前記第１導電型と異なる第２導電型を有する第２不純物領域と、
   前記第１不純物領域から隔てられるように前記第２不純物領域上に設けられ、前記第１の主面を構成し、かつ前記第１導電型を有する第３不純物領域と、
   前記第１不純物領域によって前記第２不純物領域から隔てられ、かつ前記第２導電型を有する第４不純物領域とを含み、
   前記炭化珪素基板の前記第１の主面にはトレンチが設けられており、
   前記トレンチは、前記第３不純物領域および前記第２不純物領域を貫通して前記第１不純物領域に至る側部と、前記第１不純物領域に位置する底部とにより形成されており、さらに、
   前記トレンチの前記底部および前記側部に接するゲート絶縁膜と、
   前記トレンチの内部において前記ゲート絶縁膜に接するゲート電極とを備え、
   前記第４不純物領域は、前記第２不純物領域および前記第１不純物領域の境界部と前記第２の主面との間に設けられた第１電界緩和領域と、前記トレンチの前記底部と前記第２の主面との間に設けられた第２電界緩和領域と、平面視において、前記第１電界緩和領域の外周の一部および前記第２電界緩和領域の外周の一部を繋ぐ第３電界緩和領域とを有する、炭化珪素半導体装置。
2. 前記第２の主面の法線方向に沿った方向において、前記第２不純物領域と前記側部との境界面と、前記第２の主面とにより挟まれた領域であって、かつ前記第１電界緩和領域および前記第２電界緩和領域に挟まれた領域は、前記第１不純物領域を含む、請求項１に記載の炭化珪素半導体装置。
3. 平面視において、前記第１電界緩和領域および前記第２電界緩和領域の一方は、前記第１電界緩和領域および前記第２電界緩和領域の他方を囲むように配置されている、請求項１または請求項２に記載の炭化珪素半導体装置。
4. 平面視において、前記第１電界緩和領域および前記第２電界緩和領域の前記一方は、多角形の外形に沿って形成されている、請求項３に記載の炭化珪素半導体装置。
5. 前記多角形は、六角形である、請求項４に記載の炭化珪素半導体装置。
6. 前記第３電界緩和領域は、前記多角形の角において前記第１電界緩和領域および前記第２電界緩和領域の前記一方に接している、請求項４または請求項５に記載の炭化珪素半導体装置。
7. 平面視において、前記第２電界緩和領域は、ストライプ形状を有している、請求項１または請求項２に記載の炭化珪素半導体装置。
8. 前記第２電界緩和領域は、前記トレンチの前記底部から離間して設けられている、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置。
9. 前記第１電界緩和領域と、前記第２電界緩和領域と、前記第３電界緩和領域とは、同じ不純物濃度を有する、請求項１〜請求項８のいずれか１項に記載の炭化珪素半導体装置。
10. 前記第１電界緩和領域および前記第３電界緩和領域の各々は、前記第２電界緩和領域よりも高い不純物濃度を有する、請求項１〜請求項８のいずれか１項に記載の炭化珪素半導体装置。
11. 前記炭化珪素基板は、前記第１電界緩和領域と、前記第２電界緩和領域とに挟まれて設けられ、前記第１導電型を有し、かつ前記第１不純物領域よりも高い不純物濃度を有する第５不純物領域をさらに含む、請求項１〜請求項１０のいずれか１項に記載の炭化珪素半導体装置。
12. 前記第１導電型はｎ型であり、かつ前記第２導電型はｐ型である、請求項１〜請求項１１のいずれか１項に記載の炭化珪素半導体装置。

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