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JP2015128083A - 半導体装置 - Google Patents

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Abstract

【課題】不揮発性メモリのメモリセルを備え、性能を向上させる半導体装置を提供する。
【解決手段】半導体装置はフラッシュメモリのメモリセルＭＣ１を備え、メモリセルＭＣ１は、浮遊ゲート電極ＦＧの一部をゲート電極とするデータ書き込みおよび消去用の容量素子ＣＷＥと、浮遊ゲート電極ＦＧの他の部分をゲート電極とするデータ読み出し用のＭＩＳＦＥＴＱＲとを有する。データ書き込みおよび消去用の容量素子ＣＷＥのｐ型の半導体領域１１およびｎ型の半導体領域１２の導電型は、互いに反対の導電型である。また、データ書き込みおよび消去用の容量素子ＣＷＥにおける浮遊ゲート電極ＦＧのゲート長方向の長さＬＮｗｅは、データ読み出し用のＭＩＳＦＥＴＱＲにおける浮遊ゲート電極ＦＧのゲート長方向の長さＬＮｒよりも小さい。
【選択図】図２

Description

本発明は、半導体装置に関し、例えば、半導体基板に形成された半導体素子を有する半導体装置に好適に利用できるものである。
半導体装置の中には、半導体装置の内部に、例えば救済時もしくはＬＣＤ（Liquid Crystal Display）の画像調整などトリミング時に使用する情報、または、半導体装置の製造番号等のように比較的小容量の情報を記憶するための不揮発性メモリを有するものがある。また、このような不揮発性メモリの一例として、多結晶シリコン等の導電体膜で構成される不揮発性メモリがある。
特開２００７−１１００７３号公報（特許文献１）には、このような多結晶シリコン等の導電体膜で構成された不揮発性メモリが開示されている。特許文献１に開示された不揮発性メモリでは、半導体基板の主面上に、ゲート絶縁膜を介して多結晶シリコン等の導電体膜からなる浮遊ゲート電極が形成されている。また、特許文献１に開示された不揮発性メモリでは、この浮遊ゲート電極が半導体基板の主面に形成された複数の活性領域の各々と重なる位置に、データ書き込みおよび消去用の容量部、データ読み出し用のトランジスタ、ならびに、容量部が配置されている。さらに、特許文献１に開示された不揮発性メモリでは、データ書き込みおよび消去用の容量部において、ＦＮ（Fowler-Nordheim）トンネル電流によりデータの書き換えを行う。
また、特開２０１１−９４５４号公報（特許文献２）には、このような多結晶シリコン等の導電体膜で構成された不揮発性メモリが開示されている。特許文献２に開示された不揮発性メモリでは、半導体基板の主面上に、ゲート絶縁膜を介して多結晶シリコン等の導電体膜からなる浮遊ゲート電極が形成されている。また、特許文献２に開示された不揮発性メモリでは、この浮遊ゲート電極と、半導体領域とを有する電荷蓄積部が形成されている。
さらに、非特許文献１には、ＭＴＰ（Multiple Time Programmable）不揮発性メモリが開示されている。非特許文献１に開示された不揮発性メモリでは、半導体基板の主面上に、ゲート絶縁膜を介して多結晶シリコン等の導電体膜からなる浮遊ゲート電極が形成されている。また、非特許文献１に開示された不揮発性メモリでは、この浮遊ゲート電極が半導体基板の主面に形成された２つの活性領域の各々と重なる位置に、制御ゲート容量素子と、トンネルゲート容量素子とが配置されている。
特開２００７−１１００７３号公報 特開２０１１−９４５４号公報
IEEE Trans. Electron Devices, Vol. 60, pp. 1892-1897, 2013.
このような多結晶シリコン等の導電体膜からなる浮遊ゲート電極を用いた不揮発性メモリを備えた半導体装置においては、浮遊ゲート電極を、電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）の一種であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極と同一の工程で形成することができる。そのため、半導体装置の製造工程が容易になり、半導体装置の製造歩留りを向上させ、半導体装置の信頼性を向上させることができる。
しかし、このような多結晶シリコン等の導電体膜からなる浮遊ゲート電極を用いた不揮発性メモリを備えた半導体装置では、メモリセル１個分の面積が比較的大きい。そのため、不揮発性メモリの容量を容易に増加させることができず、半導体装置の性能を向上させることができない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は不揮発性メモリのメモリセルを備え、当該メモリセルは、浮遊ゲート電極の一部をゲート電極とするデータ書き込みおよび消去用の素子と、当該浮遊ゲート電極の他の部分をゲート電極とするデータ読み出し用の電界効果トランジスタとを有する。データ書き込みおよび消去用の素子の一対の半導体領域の導電型は、互いに反対の導電型である。また、データ書き込みおよび消去用の素子における浮遊ゲート電極のゲート長方向の長さは、データ読み出し用の電界効果トランジスタにおける浮遊ゲート電極のゲート長方向の長さよりも小さい。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置におけるフラッシュメモリの要部回路図である。 実施の形態１の半導体装置におけるメモリセルの平面図である。 実施の形態１の半導体装置におけるメモリセルの断面図である。 実施の形態１のフラッシュメモリのデータ書き込み動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。 実施の形態１のフラッシュメモリのデータ消去動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。 実施の形態１のフラッシュメモリのデータ読み出し動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 比較例１の半導体装置におけるフラッシュメモリの要部回路図である。 比較例１の半導体装置におけるメモリセルの平面図である。 比較例１の半導体装置におけるメモリセルの断面図である。 実施の形態２の半導体装置におけるフラッシュメモリの要部回路図である。 実施の形態２の半導体装置におけるメモリセルの平面図である。 実施の形態２の半導体装置におけるメモリセルの断面図である。 実施の形態２のフラッシュメモリのデータ書き込み動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。 データ読み出し用のＭＩＳＦＥＴの容量値に対するアシスト容量素子の容量値の比を変化させたときのカップリング比を示すグラフである。 実施の形態２のフラッシュメモリのデータ消去動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。 実施の形態２のフラッシュメモリのデータ読み出し動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
（実施の形態１）
まず、本実施の形態１の半導体装置について説明する。本実施の形態１の半導体装置は、同一の半導体チップに、主回路と、その主回路に関する比較的小容量の所望の情報を記憶する不揮発性メモリとしてのフラッシュメモリとが形成されているものである。
上記主回路として、例えばＤＲＡＭ（Dynamic Random Access Memory）もしくはＳＲＡＭ（Static Random Access Memory）等のようなメモリ回路、ＣＰＵ（Central Processing Unit）もしくはＭＰＵ（Micro Processing Unit）等のような論理回路、または、これらメモリ回路および論理回路の混在回路等が挙げられる。あるいは、上記主回路として、ＬＣＤ（Liquid Crystal Device）ドライバ回路等が挙げられる。また、上記所望の情報として、例えば半導体チップ内のトリミングの際に使用する素子の配置アドレス情報、メモリ回路もしくはＬＣＤドライバ回路の救済の際に使用するメモリセルもしくはＬＣＤ素子の配置アドレス情報、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報、または、半導体装置の製造番号等が挙げられる。
＜半導体装置の回路構成＞
初めに、本実施の形態１の半導体装置の回路構成について説明する。図１は、実施の形態１の半導体装置におけるフラッシュメモリの要部回路図である。なお、図１に示す平面内で互いに交差、好適には直交する２つの方向を、Ｘ軸方向およびＹ軸方向とする。
本実施の形態１の半導体装置におけるフラッシュメモリは、メモリセルアレイＭＲ１を有している。メモリセルアレイＭＲ１においては、Ｙ軸方向にそれぞれ延在する複数のデータ書き込みおよび消去用のビット線ＷＢＬが、Ｙ軸方向に交差、好適には直交するＸ軸方向に沿って配列されている。また、メモリセルアレイＭＲ１においては、Ｙ軸方向にそれぞれ延在する複数のデータ読み出し用のビット線ＲＢＬが、Ｘ軸方向に沿って配列されている。一方、メモリセルアレイＭＲ１においては、Ｘ軸方向に沿ってそれぞれ延在し、ビット線ＷＢＬおよびＲＢＬに対してそれぞれ交差する複数の制御ゲート配線ＣＧ１と制御ゲート配線ＣＧ０が、Ｙ軸方向に沿って配列されている。また、メモリセルアレイＭＲ１においては、Ｘ軸方向に沿ってそれぞれ延在し、ビット線ＷＢＬおよびＲＢＬに対してそれぞれ交差する複数の選択線ＧＳが、Ｙ軸方向に沿って配列されている。
なお、複数の制御ゲート配線ＣＧ１の各々は、ソース線ＳＬと兼用されている。そして、複数の制御ゲート配線ＣＧ０の各々は、後述する図２および図３を用いて説明するｐ型のウエルＨＰＷ２と兼用されている。また、これらの制御ゲート配線ＣＧ１およびＣＧ０を、単にワード線とも称する。
また、図示は省略するが、各データ書き込みおよび消去用のビット線ＷＢＬは、メモリセルアレイＭＲ１が形成された領域の外部の領域である周辺回路領域に配置されたデータ入力用のインバータ回路に電気的に接続されている。また、各データ読み出し用のビット線ＲＢＬは、上記周辺回路領域に配置されたセンスアンプ回路に電気的に接続されている。
このようなビット線ＷＢＬおよびＲＢＬと、制御ゲート配線ＣＧ１および選択線ＧＳとの交点の近傍に、１ビット分のメモリセルＭＣ１が電気的に接続されている。図１では、１ビットが１つのメモリセルＭＣ１で構成される場合が例示されている。
メモリセルＭＣ１は、データ書き込みおよび消去用の容量素子ＣＷＥと、データ読み出し用のＭＩＳＦＥＴＱＲと、選択ＭＩＳＦＥＴＱＳとを有している。なお、前述したように、ＭＩＳＦＥＴは、ＦＥＴの一種である。また、選択ＭＩＳＦＥＴＱＳは、メモリセルＭＣ１を選択する選択用のＭＩＳＦＥＴである。
データ書き込みおよび消去用の容量素子ＣＷＥの一方の電極は、データ書き込みおよび消去用のビット線ＷＢＬに電気的に接続されている。また、データ書き込みおよび消去用の容量素子ＣＷＥの他方の電極は、後述する図２および図３を用いて説明する浮遊ゲート電極ＦＧの一部であり、データ読み出し用のＭＩＳＦＥＴＱＲのゲート電極は、浮遊ゲート電極ＦＧの他の部分である。したがって、データ書き込みおよび消去用の容量素子ＣＷＥの他方の電極は、データ読み出し用のＭＩＳＦＥＴＱＲのゲート電極に、電気的に接続されている。一方、データ読み出し用のＭＩＳＦＥＴＱＲのドレインは、選択ＭＩＳＦＥＴＱＳを介してデータ読み出し用のビット線ＲＢＬに電気的に接続され、データ読み出し用のＭＩＳＦＥＴＱＲのソースは、ソース線ＳＬと兼用された制御ゲート配線ＣＧ１に電気的に接続されている。選択ＭＩＳＦＥＴＱＳのゲート電極は、選択線ＧＳに電気的に接続されている。
＜メモリセルの構成＞
次に、本実施の形態１の半導体装置におけるフラッシュメモリのメモリセルの構成について説明する。図２は、実施の形態１の半導体装置におけるメモリセルの平面図である。図３は、実施の形態１の半導体装置におけるメモリセルの断面図である。図２および図３は、１ビット分のメモリセルを示す。図３は、図２のＡ−Ａ線に沿った断面図である。
なお、図２に示す平面内で互いに交差、好適には直交する２つの方向を、Ｘ軸方向およびＹ軸方向とする。また、図２では、導体部７ａ〜７ｆ、絶縁膜６、キャップ絶縁膜１４、シリサイド層５ａ、サイドウォールＳＷおよび分離部ＴＩを除去して透視した状態を示しているが、キャップ絶縁膜１４の外周のみを示している。さらに、図２では、図面を見やすくするために、一部にハッチングを付している。
前述したように、本実施の形態１の半導体装置におけるフラッシュメモリのメモリセルＭＣ１は、浮遊ゲート電極ＦＧと、データ書き込みおよび消去用の容量素子ＣＷＥと、データ読み出し用のＭＩＳＦＥＴＱＲとを有する。
半導体装置を構成する半導体基板（以下、単に基板という）１Ｓは、例えばｐ型の導電型を有するシリコン（Ｓｉ）単結晶からなる。この基板１Ｓには、基板１Ｓの主面から所定の深さに亘って、ｐ型と反対の導電型であるｎ型の埋込ウエルＤＮＷが形成されている。すなわち、基板１Ｓの主面には、ｎ型の埋込ウエルＤＮＷが形成されている。
この基板１Ｓの主面には、分離部ＴＩが配置されている。この分離部ＴＩは、活性領域Ｌ１、Ｌ２、Ｌ３およびＬ４を規定する部分である。分離部ＴＩは、例えば基板１Ｓの主面に掘られた浅溝内に酸化シリコン（ＳｉＯ２）等からなる絶縁膜を埋め込むことで形成された、いわゆるＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation）と称する溝形の分離部とされている。
ｎ型の埋込ウエルＤＮＷには、ｐ型のウエルＨＰＷ１およびＨＰＷ２、ならびに、ｎ型のウエルＨＮＷが形成されている。ｐ型のウエルＨＰＷ１およびＨＰＷ２は、ｎ型の埋込ウエルＤＮＷおよびｎ型のウエルＨＮＷにより互いに電気的に分離された状態で、ｎ型の埋込ウエルＤＮＷに内包されるように配置されている。また、ｐ型のウエルＨＰＷ２は、ｐ型のウエルＨＰＷ１に対して沿うように配置されている。
ｐ型のウエルＨＰＷ１およびＨＰＷ２には、例えばホウ素（Ｂ）等のようなｐ型の不純物が含有されている。ｐ型のウエルＨＰＷ２の上層の一部には、前述した活性領域Ｌ３としてのｐ＋型の半導体領域４ａが形成されている。ｐ＋型の半導体領域４ａには、ｐ型のウエルＨＰＷ２と同じ不純物が含有されているが、ｐ＋型の半導体領域４ａにおける不純物濃度の方が、ｐ型のウエルＨＰＷ２における不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域４ａは、基板１Ｓの主面上の絶縁膜６に形成されたコンタクトホールＣＴ内の導体部７ａに、電気的に接続されている。この導体部７ａが接するｐ＋型の半導体領域４ａの表層の一部には、例えばコバルトシリサイド（ＣｏＳｉｘ）等のようなシリサイド層５ａが形成されていてもよい。
ｎ型のウエルＨＮＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型の不純物が含有されている。このｎ型のウエルＨＮＷの上層の一部には、ｎ＋型の半導体領域８ａが形成されている。ｎ＋型の半導体領域８ａには、ｎ型のウエルＨＮＷと同じ不純物が含有されているが、ｎ＋型の半導体領域８ａにおける不純物濃度の方が、ｎ型のウエルＨＮＷにおける不純物濃度よりも高くなるように設定されている。
このようなｎ＋型の半導体領域８ａは、絶縁膜６に形成されたコンタクトホールＣＴ内の導体部７ｂに、電気的に接続されている。この導体部７ｂが接するｎ＋型の半導体領域８ａの表層の一部には、シリサイド層５ａが形成されていてもよい。
図２および図３では、ｎ型のウエルＨＮＷが、ｐ型のウエルＨＰＷ１およびＨＰＷ２に接触している例を示している。しかし、ｎ型のウエルＨＮＷが、ｐ型のウエルＨＰＷ１およびＨＰＷ２に接触しないように、ｐ型のウエルＨＰＷ１またはＨＰＷ２から離れていてもよい。すなわち、ｎ型のウエルＨＮＷと、ｐ型のウエルＨＰＷ１またはＨＰＷ２との間には、ｎ型の埋込ウエルＤＮＷの一部が介在されていてもよい。
浮遊ゲート電極ＦＧは、情報の記憶に寄与する電荷を蓄積する部分である。浮遊ゲート電極ＦＧは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態、すなわち他の導体と絶縁された状態で形成されている。また、浮遊ゲート電極ＦＧは、図２に示すように、ｐ型のウエルＨＰＷ１およびＨＰＷ２に平面的に重なるように、Ｙ軸方向に沿って延在した状態で形成されている。なお、メモリセルＭＣ１も、ｐ型のウエルＨＰＷ１およびＨＰＷ２に平面的に重なるように配置されている。
浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷ１の活性領域Ｌ１に平面的に重なる位置には、データ書き込みおよび消去用の容量素子ＣＷＥが配置されている。データ書き込みおよび消去用の容量素子ＣＷＥは、容量電極ＦＧＣ１と、容量絶縁膜１０ａと、ｐ型の半導体領域１１と、ｎ型の半導体領域１２と、ｐ型のウエルＨＰＷ１とを有している。
容量電極ＦＧＣ１は、浮遊ゲート電極ＦＧの一部により形成されている。言い換えれば、容量電極ＦＧＣ１は、浮遊ゲート電極ＦＧのうち、浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷ１の活性領域Ｌ１に平面的に重なる位置に形成された部分である。また、容量電極ＦＧＣ１は、容量素子ＣＷＥの上方側の電極を形成する部分である。
容量絶縁膜１０ａは、例えば酸化シリコン（ＳｉＯ２）からなり、容量電極ＦＧＣ１と基板１Ｓ、すなわちｐ型のウエルＨＰＷ１との間に形成されている。容量絶縁膜１０ａの厚さは、例えば１０ｎｍ以上、２０ｎｍ以下とされている。ただし、容量素子ＣＷＥでは、データの書き換えにおいて、電子や正孔をｐ型のウエルＨＰＷ１から容量絶縁膜１０ａを介して容量電極ＦＧＣ１に注入したり、電子や正孔を容量電極ＦＧＣ１から容量絶縁膜１０ａを介してｐ型のウエルＨＰＷ１に放出したりする。そのため、容量絶縁膜１０ａの厚さは薄く、具体的には、例えば１２ｎｍ程度の厚さに設定されている。容量絶縁膜１０ａの厚さを１０ｎｍ以上とする理由は、それより薄いと容量絶縁膜１０ａの信頼性を確保できないからである。また、容量絶縁膜１０ａの厚さを２０ｎｍ以下とする理由は、それより厚いと電子や正孔を通過させることが難しくなり、データの書き換えが容易にできないからである。
ｐ型の半導体領域１１およびｎ型の半導体領域１２は、ｐ型のウエルＨＰＷ１内において、容量電極ＦＧＣ１を平面的に挟み込む位置に、それぞれ容量電極ＦＧＣ１に対して自己整合的に形成されている。
ｐ型の半導体領域１１は、チャネル側のｐ−型の半導体領域１１ａと、ｐ−型の半導体領域１１ａに接続されたｐ＋型の半導体領域１１ｂとを有している。ｐ−型の半導体領域１１ａおよびｐ＋型の半導体領域１１ｂには、例えばホウ素（Ｂ）等のようなｐ型の不純物が含有されているが、ｐ＋型の半導体領域１１ｂにおける不純物濃度の方が、ｐ−型の半導体領域１１ａにおける不純物濃度よりも高くなるように設定されている。ｐ型の半導体領域１１は、絶縁膜６に形成されたコンタクトホールＣＴ内の導体部７ｃに、電気的に接続されている。導体部７ｃは、データ書き込みおよび消去用のビット線ＷＢＬに電気的に接続されている。導体部７ｃが接するｐ＋型の半導体領域１１ｂの表層の一部には、シリサイド層５ａが形成されていてもよい。
ｐ型の半導体領域１１は、ｐ型のウエルＨＰＷ１と電気的に接続されている。そのため、ｐ型のウエルＨＰＷ１は、容量素子ＣＷＥの下方側の電極を形成する部分である。
ｎ型の半導体領域１２は、チャネル側のｎ−型の半導体領域１２ａと、ｎ−型の半導体領域１２ａに接続されたｎ＋型の半導体領域１２ｂとを有している。ｎ−型の半導体領域１２ａおよびｎ＋型の半導体領域１２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型の不純物が含有されているが、ｎ＋型の半導体領域１２ｂにおける不純物濃度の方が、ｎ−型の半導体領域１２ａにおける不純物濃度よりも高くなるように設定されている。ｎ型の半導体領域１２は、絶縁膜６に形成されたコンタクトホールＣＴ内の導体部７ｃに、電気的に接続されている。この導体部７ｃは、データ書き込みおよび消去用のビット線ＷＢＬに電気的に接続されている。導体部７ｃが接するｎ＋型の半導体領域１２ｂの表層の一部には、シリサイド層５ａが形成されていてもよい。
このように、ｐ型のウエルＨＰＷ１内において容量電極ＦＧＣ１を平面的に挟み込む位置に、互いに反対側の導電型を有する一対の半導体領域であるｐ型の半導体領域１１およびｎ型の半導体領域１２が形成されている。これにより、データ書き込みおよび消去用のビット線ＷＢＬに正負いずれの極性の電圧を印加した場合でも、ｐ型のウエルＨＰＷ１の活性領域Ｌ１と容量電極ＦＧＣ１とが平面的に重なる部分の上層、すなわちチャネルに相当する領域に、空乏層が形成されない。したがって、ｐ型のウエルＨＰＷ１のうち容量電極ＦＧＣ１と対向する部分に、正負いずれの極性の電圧をも印加することができる。
一方、浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷ２の活性領域Ｌ２に平面的に重なる位置には、データ読み出し用のＭＩＳＦＥＴＱＲが配置されている。データ読み出し用のＭＩＳＦＥＴＱＲは、ゲート電極ＦＧＲと、ゲート絶縁膜１０ｂと、一対のｎ型の半導体領域１３とを有している。データ読み出し用のＭＩＳＦＥＴＱＲのチャネルは、ｐ型のウエルＨＰＷ２の活性領域Ｌ２と、ゲート電極ＦＧＲとが平面的に重なる部分の上層に形成される。
ゲート電極ＦＧＲは、浮遊ゲート電極ＦＧの一部により形成されている。言い換えれば、ゲート電極ＦＧＲは、浮遊ゲート電極ＦＧのうち、浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷ２の活性領域Ｌ２に平面的に重なる位置に形成された部分である。また、本実施の形態１では、データ読み出し用のＭＩＳＦＥＴＱＲは、容量素子Ｃとしても機能するため、ゲート電極ＦＧＲは、容量素子Ｃの上方側の電極を形成する部分でもある。
ゲート絶縁膜１０ｂは、例えば酸化シリコン（ＳｉＯ２）からなり、ゲート電極ＦＧＲと基板１Ｓ、すなわちｐ型のウエルＨＰＷ２との間に形成されている。ゲート絶縁膜１０ｂの厚さは、容量絶縁膜１０ａの厚さと同様に、例えば１２ｎｍ程度である。
データ読み出し用のＭＩＳＦＥＴＱＲの一対のｎ型の半導体領域１３は、ｐ型のウエルＨＰＷ２内において、ゲート電極ＦＧＲを平面的に挟み込む位置に、それぞれゲート電極ＦＧＲに対して自己整合的に形成されている。
データ読み出し用のＭＩＳＦＥＴＱＲの一対のｎ型の半導体領域１３の各々は、前述したｎ型の半導体領域１２と同様に、チャネル側のｎ−型の半導体領域１３ａと、ｎ−型の半導体領域１３ａに接続されたｎ＋型の半導体領域１３ｂとを有している。このｎ−型の半導体領域１３ａおよびｎ＋型の半導体領域１３ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型の不純物が含有されているが、ｎ＋型の半導体領域１３ｂにおける不純物濃度の方が、ｎ−型の半導体領域１３ａにおける不純物濃度よりも高くなるように設定されている。
データ読み出し用のＭＩＳＦＥＴＱＲの一対のｎ型の半導体領域１３を、ｎ型の半導体領域１３ｃおよび１３ｄと称する。このとき、データ読み出し用のＭＩＳＦＥＴＱＲの一対のｎ型の半導体領域１３の一方のｎ型の半導体領域１３ｃは、絶縁膜６に形成されたコンタクトホールＣＴ内の導体部７ｄに電気的に接続されている。導体部７ｄは、ソース線ＳＬと兼用された制御ゲート配線ＣＧ１に電気的に接続されている。導体部７ｄが接するｎ＋型の半導体領域１３ｂの表層の一部に、シリサイド層５ａが形成されていてもよい。また、データ読み出し用のＭＩＳＦＥＴＱＲの一対のｎ型の半導体領域１３の他方のｎ型の半導体領域１３ｄは、後述する選択ＭＩＳＦＥＴＱＳの一対のｎ型の半導体領域１３の一方として、データ読み出し用のＭＩＳＦＥＴＱＲと選択ＭＩＳＦＥＴＱＳとに共有されている。
前述したように、ｐ型のウエルＨＰＷ２は、ｎ＋型の半導体領域８ａと電気的に接続されている。そのため、ｐ型のウエルＨＰＷ２は、データ読み出し用のＭＩＳＦＥＴＱＲにおける容量素子Ｃの下方側の電極を形成する部分である。すなわち、ｐ型のウエルＨＰＷ２は、メモリセルの第２制御ゲート配線ＣＧ０として機能している。
選択ＭＩＳＦＥＴＱＳは、ゲート電極ＦＧＳと、ゲート絶縁膜１０ｃと、ソースおよびドレイン用の一対のｎ型の半導体領域１３とを有している。選択ＭＩＳＦＥＴＱＳのチャネルは、ｐ型のウエルＨＰＷ２の活性領域Ｌ２とゲート電極ＦＧＳとが平面的に重なる部分の上層に形成される。
ゲート電極ＦＧＳは、例えば低抵抗な多結晶シリコン等のような導電体膜からなる。ゲート電極ＦＧＳは、ｐ型のウエルＨＰＷ２のうちｎ型の半導体領域１３ｄを挟んでゲート電極ＦＧＲと反対側の部分に平面的に重なるように、Ｙ軸方向に延在して配置されており、浮遊ゲート電極ＦＧと電気的に分離されている。ゲート電極ＦＧＳは、絶縁膜６に形成されたコンタクトホールＣＴ内の導体部７ｅに、電気的に接続されている。導体部７ｅは、選択線ＧＳに電気的に接続されている。
ゲート絶縁膜１０ｃは、例えば酸化シリコン（ＳｉＯ２）からなり、ゲート電極ＦＧＳと基板１Ｓ、すなわちｐ型のウエルＨＰＷ２との間に形成されている。ゲート絶縁膜１０ｃの厚さは、容量絶縁膜１０ａの厚さと同様に、例えば１２ｎｍ程度である。
選択ＭＩＳＦＥＴＱＳの一対のｎ型の半導体領域１３の各々は、データ読み出し用のＭＩＳＦＥＴＱＲのｎ型の半導体領域１３の各々と同様である。一対のｎ型の半導体領域１３は、ｐ型のウエルＨＰＷ２内においてゲート電極ＦＧＳを挟み込む位置にそれぞれ形成されている。前述したように、選択ＭＩＳＦＥＴＱＳの一対のｎ型の半導体領域１３の一方のｎ型の半導体領域１３ｄは、データ読み出し用のＭＩＳＦＥＴＱＲと、選択ＭＩＳＦＥＴＱＳとに共有されている。一方、選択ＭＩＳＦＥＴＱＳの一対のｎ型の半導体領域１３の他方のｎ型の半導体領域１３ｅは、絶縁膜６に形成されたコンタクトホールＣＴ内の導体部７ｆに電気的に接続されている。導体部７ｆは、データ読み出し用のビット線ＲＢＬに電気的に接続されている。導体部７ｆが接するｎ＋型の半導体領域１２ｂの表層の一部に、シリサイド層５ａが形成されていてもよい。
浮遊ゲート電極ＦＧの側面すなわち容量電極ＦＧＣ１およびゲート電極ＦＧＲの各々の側面、ならびに、ゲート電極ＦＧＳの側面には、例えば酸化シリコン（ＳｉＯ２）からなるサイドウォールＳＷが形成されている。浮遊ゲート電極ＦＧの上面すなわち容量電極ＦＧＣ１およびゲート電極ＦＧＲの各々の上面、容量電極ＦＧＣ１およびゲート電極ＦＧＲの側面に形成されたサイドウォールＳＷの表面、ならびに、それらの周囲の部分の基板１Ｓの主面上には、キャップ絶縁膜１４が形成されている。
キャップ絶縁膜１４は、例えば酸化シリコン（ＳｉＯ２）からなり、窒化シリコン（Ｓｉ３Ｎ４）からなる後述する絶縁膜６ａが浮遊ゲート電極ＦＧの上面に直接接しないように、浮遊ゲート電極ＦＧと絶縁膜６ａとの間に形成されている。例えば、窒化シリコンからなる絶縁膜６ａをプラズマ化学気相成長（Chemical Vapor Deposition；ＣＶＤ）法等により堆積する場合、絶縁膜６ａ中に、シリコンの組成比が大きい部分、すなわちシリコンリッチな部分が発生しやすい。このような場合、浮遊ゲート電極ＦＧ中の電荷が絶縁膜６ａのシリコンリッチな部分を通じて基板１Ｓ側に流れ、導体部を通じて放出され、フラッシュメモリのデータ保持特性が低下するおそれがある。一方、浮遊ゲート電極ＦＧと絶縁膜６ａとの間にキャップ絶縁膜１４を形成することにより、上記のような電荷の放出を防止または抑制することができるので、フラッシュメモリのデータ保持特性を向上させることができる。
また、シリサイド層５ａは、キャップ絶縁膜１４を形成した後に形成されている。このため、シリサイド層５ａは、基板１Ｓの主面、すなわちｐ＋型の半導体領域１１ｂならびにｎ＋型の半導体領域１２ｂおよび１３ｂの表層には形成されているが、浮遊ゲート電極ＦＧの上面には形成されていない。
キャップ絶縁膜１４の表面を含めて基板１Ｓの主面上には、絶縁膜６が形成されている。このうち、浮遊ゲート電極ＦＧの上面、すなわち容量電極ＦＧＣ１およびゲート電極ＦＧＲの各々の上面、容量電極ＦＧＣ１およびゲート電極ＦＧＲの側面に形成されたサイドウォールＳＷの表面、ならびに、それらの周囲の部分の基板１Ｓの主面上については、キャップ絶縁膜１４を介して、絶縁膜６が形成されている。絶縁膜６は、絶縁膜６ａと、絶縁膜６ａの上に堆積された絶縁膜６ｂとを有している。下層の絶縁膜６ａは、例えば窒化シリコン（Ｓｉ３Ｎ４）からなり、上層の絶縁膜６ｂは、例えば酸化シリコン（ＳｉＯ２）からなる。
本実施の形態１では、データ書き込みおよび消去用の容量素子ＣＷＥの容量電極ＦＧＣ１のＸ軸方向における長さＬＮｗｅは、データ読み出し用のＭＩＳＦＥＴＱＲのゲート電極ＦＧＲのＸ軸方向における長さＬＮｒよりも小さい。これにより、データ書き込みおよび消去用の容量素子ＣＷＥの容量値を、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの容量値よりも小さくすることができる。そして、後述するフラッシュメモリにおけるデータ書き込み動作例において説明するように、容量素子ＣＷＥの容量値を容量素子Ｃの容量値よりも小さくすることにより、データ書き込みの際およびデータ消去の際のカップリング比を大きくすることができるので、データの書き込みおよび消去を容易に行うことができる。
また、本実施の形態１では、後述する比較例１で説明する容量素子Ｃ１００の容量電極ＦＧＣ１００（後述する図１４参照）、すなわち、Ｘ軸方向における浮遊ゲート電極ＦＧの長さが、Ｘ軸方向におけるデータ読み出し用のＭＩＳＦＥＴＱＲのゲート電極ＦＧＲの長さよりも大きくなるような部分、は設けられない。このような場合、好適には、データ読み出し用のＭＩＳＦＥＴＱＲのゲート電極ＦＧＲは、浮遊ゲート電極ＦＧのうち、Ｘ軸方向における浮遊ゲート電極ＦＧの長さが最大となる部分である。
なお、好適には、選択ＭＩＳＦＥＴＱＳのゲート電極ＦＧＳのＸ軸方向の長さＬＮｓは、ゲート電極ＦＧＲのＸ軸方向の長さＬＮｒよりも大きい。これにより、選択ＭＩＳＦＥＴＱＳにおいて、パンチスルーを防止または抑制することができ、オフ時のリーク電流、すなわちオフリーク電流を低減することができる。一方、データ読み出し用のＭＩＳＦＥＴＱＲにおいては、選択ＭＩＳＦＥＴＱＳに比べれば、パンチスルーを防止または抑制する必要は少ないため、ゲート電極ＦＧＲのＸ軸方向の長さＬＮｒは、ゲート電極ＦＧＳのＸ軸方向の長さＬＮｓよりも小さくてもよい。
また、好適には、浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷ１に平面的に重なる位置と、浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷ２に平面的に重なる位置との間のいずれの位置においても、Ｘ軸方向における浮遊ゲート電極ＦＧの長さは、容量電極ＦＧＣ１のＸ軸方向における長さＬＮｗｅ以上である。すなわち、容量電極ＦＧＣ１とゲート電極ＦＧＲとの間のいずれの位置においても、浮遊ゲート電極ＦＧのＸ軸方向における長さは、容量電極ＦＧＣ１のＸ軸方向における長さＬＮｒよりも小さくならず、括れた形状を有していない。これにより、容量電極ＦＧＣ１とゲート電極ＦＧＲとの間の部分の浮遊ゲート電極ＦＧの電気抵抗を小さくすることができるので、容量電極ＦＧＣ１とゲート電極ＦＧＲとの間に電圧降下が発生するなどの損失を防止または抑制することができる。
さらに、好適には、ｐ型の半導体領域１１とｎ型の半導体領域１２とに挟まれた部分の容量電極ＦＧＣ１のＹ軸方向における幅ＷＤｗｅは、ｎ型の半導体領域１３ｃとｎ型の半導体領域１３ｄとに挟まれた部分のゲート電極ＦＧＲのＹ軸方向における幅ＷＤｒよりも小さい。これにより、相対的にゲート電極ＦＧＲのＹ軸方向における幅ＷＤｒが大きくなるため、データ読み出し用のＭＩＳＦＥＴＱＲに流れる読み出し電流を大きくすることができ、高速読み出しが可能になる。
＜データ書き込み動作例＞
次に、このようなフラッシュメモリにおけるデータ書き込み動作例について説明する。図４は、実施の形態１のフラッシュメモリのデータ書き込み動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。図４は、図２のＡ−Ａ線に沿った断面図である。
データ書き込みの際には、導体部７ｂを通じて、ｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば８Ｖ程度の正の電圧を印加して、基板１Ｓとｐ型のウエルＨＰＷ１およびＨＰＷ２との電気的な分離を行う。基板１Ｓがｐ型のシリコン単結晶基板である場合、基板１Ｓのうちｎ型の埋込ウエルＤＮＷが形成された部分よりも下側の部分と、ｎ型の埋込ウエルＤＮＷとの界面であって、図４において太線により示される界面ＩＦ１１におけるｐｎ接合に、逆バイアスが印加される。これにより、基板１Ｓとｎ型の埋込ウエルＤＮＷとが電気的に分離される。そして、基板１Ｓとｎ型の埋込ウエルＤＮＷとが電気的に分離されることにより、基板１Ｓと、ｐ型のウエルＨＰＷ１およびＨＰＷ２とが、電気的に分離される。
また、導体部７ａを通じて、ｐ＋型の半導体領域４ａおよびｐ型のウエルＨＰＷ２に、例えば８Ｖ程度の正の電圧を印加する。このとき、ｐ＋型の半導体領域４ａおよびｐ型のウエルＨＰＷ２は、ｐ型の半導体同士であるため、矢印ＡＷ１１により模式的に示すように、ｐ＋型の半導体領域４ａとｐ型のウエルＨＰＷ２との間の電位差は約０Ｖに等しい。矢印ＡＷ１１は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、ｐ型のウエルＨＰＷ２とｎ型のウエルＨＮＷとの界面におけるｐｎ接合に、順バイアスが印加されるので、矢印ＡＷ１２により模式的に示すように、ｐ型のウエルＨＰＷ２とｎ型のウエルＨＮＷとの間の電位差は約０Ｖに等しい。
矢印ＡＷ１２は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、制御ゲート配線ＣＧ１から導体部７ｄを通じて、データ読み出し用のＭＩＳＦＥＴＱＲの一方のｎ型の半導体領域１３ｃに、例えば８Ｖ程度の正の電圧を印加する。このとき、矢印ＡＷ１３により模式的に示すように、導体部７ｄと接続されたｎ型の半導体領域１３ｃとｐ型のウエルＨＰＷ２との間の電位差は約０Ｖに等しい。矢印ＡＷ１３は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、データ書き込み用のビット線ＲＢＬから導体部７ｆを通じて、選択ＭＩＳＦＥＴＱＳの他方のｎ型の半導体領域１３ｅに、例えば８Ｖ程度の正の電圧を印加する。このとき、矢印ＡＷ１４により模式的に示すように、導体部７ｆと接続されたｎ型の半導体領域１３ｅとｐ型のウエルＨＰＷ２との間の電位差は約０Ｖに等しい。矢印ＡＷ１４は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、選択線ＧＳから導体部７ｅを通じて選択ＭＩＳＦＥＴＱＳのゲート電極ＦＧＳに、例えば８Ｖ程度の正の電圧を印加するか、あるいは、ゲート電極ＦＧＳを開放状態（図４では「Ｏｐｅｎ」と表記）にする。
一方、データ書き込みおよび消去用のビット線ＷＢＬから導体部７ｃを通じて、データ書き込みおよび消去用の容量素子ＣＷＥのｐ型の半導体領域１１、ｎ型の半導体領域１２およびｐ型のウエルＨＰＷ１に、例えば−８Ｖ程度の負の電圧を印加する。このとき、ｐ型の半導体領域１１およびｐ型のウエルＨＰＷ１は、ｐ型の半導体同士であるため、矢印ＡＷ１５により模式的に示すように、ｐ型の半導体領域１１とｐ型のウエルＨＰＷ１との間の電位差は約０Ｖに等しい。矢印ＡＷ１５は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。また、ｐ型の半導体領域１１とｐ型のウエルＨＰＷ１との間の電位差は約０Ｖに等しいため、矢印ＡＷ１６により模式的に示すように、ｎ型の半導体領域１２とｐ型のウエルＨＰＷ１との間の電位差も約０Ｖに等しい。矢印ＡＷ１６は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、ｐ型のウエルＨＰＷ１と、ｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷとのとの界面であって、図４において太線により示される界面ＩＦ１２におけるｐｎ接合に、逆バイアスが印加され、例えば１６Ｖ程度の電位差が発生する。
以上のように、ｎ型の埋込ウエルＤＮＷ、および、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２には、例えば８Ｖ程度の正の電圧が印加される。また、データ書き込みおよび消去用の容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１には、ｐ型の半導体領域１１を介して、例えば−８Ｖ程度の負の電圧、すなわちｐ型のウエルＨＰＷ２に印加される電圧の極性と逆極性の電圧が印加される。
このような電圧の印加により、ｐ型のウエルＨＰＷ１とｐ型のウエルＨＰＷ２とが各々個別に制御される。これにより、電子ｅ−が、チャネル全面のＦＮトンネル電流によりｐ型のウエルＨＰＷ１から容量絶縁膜１０ａを通じて容量電極ＦＧＣ１に注入されるか、または、正孔がＦＮトンネル電流により容量電極ＦＧＣ１から放出されることにより、データが書き込まれる。
なお、例えば電子または正孔がＦＮトンネル電流により注入または放出されるか否かは、例えば、電圧Ｖと、電圧Ｖが印加されたときに流れる電流Ｉとの関係が、横軸を１／Ｖとし、縦軸をｌｏｇ（Ｉ／Ｖ２）としたグラフにおいて直線的な変化をするものであるか否かにより判断することができる。
データ書き込みの際は、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃと容量素子ＣＷＥとは、浮遊ゲート電極ＦＧを介して直列に接続される。容量素子Ｃの容量値を容量値ＣＡＰｒとし、容量素子ＣＷＥの容量値を容量値ＣＡＰｗｅとする。また、容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２と、容量素子Ｃの上方側の電極であるゲート電極ＦＧＲとの間の電位差を電位差Ｖｒとする。また、容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１と、容量素子ＣＷＥの上方側の電極である容量電極ＦＧＣ１との間の電位差を電位差Ｖｗｅとする。
このとき、下記式（１）
ＲＣ１＝Ｖｗｅ／（Ｖｒ＋Ｖｗｅ） （１）
に示す比ＲＣ１、すなわち電位差Ｖｒと電位差Ｖｗｅとの総和に対する電位差Ｖｗｅの比を、容量素子Ｃと容量素子ＣＷＥとの間のカップリング比と定義する。前述したように、容量素子Ｃと容量素子ＣＷＥとは、浮遊ゲート電極ＦＧを介して直列に接続されているので、カップリング比ＲＣ１は、下記式（２）
ＲＣ１＝ＣＡＰｒ／（ＣＡＰｒ＋ＣＡＰｗｅ） （２）
となる。したがって、容量値ＣＡＰｒと容量値ＣＡＰｗｅとの総和に対する容量値ＣＡＰｒの比を増加させることにより、カップリング比ＲＣ１を増加させることができ、容量素子ＣＷＥの電位差Ｖｗｅを増加させることができる。これにより、容量素子ＣＷＥにおいて、電子がＦＮトンネル電流により容量電極ＦＧＣ１に注入されやすくなるか、または、正孔がＦＮトンネル電流により容量電極ＦＧＣ１から放出されやすくなる。
容量素子Ｃおよび容量素子ＣＷＥは、好適には、容量値ＣＡＰｒおよび容量値ＣＡＰｗｅが、下記式（３）
ＣＡＰｒ＞ＣＡＰｗｅ （３）
を満たすように、設計されている。上記式（３）を満たすことにより、上記式（２）および上記式（１）に示すように、カップリング比ＲＣ１を０．５よりも大きくすることができ、電位差Ｖｗｅを電位差Ｖｒよりも大きくすることができる。そのため、容量素子Ｃと比べ、容量素子ＣＷＥにおいて、電子がＦＮトンネル電流により容量電極ＦＧＣ１に注入されやすくなるか、または、正孔がＦＮトンネル電流により容量電極ＦＧＣ１から放出されやすくなる。
前述したように、ゲート電極ＦＧＲのＸ軸方向の長さを長さＬＮｒとし、ゲート電極ＦＧＲのＹ軸方向の幅を幅ＷＤｒとする。また、容量電極ＦＧＣ１のＸ軸方向の長さを長さＬＮｗｅとし、容量電極ＦＧＣ１のＹ軸方向の幅を幅ＷＤｗｅとする。このとき、ゲート電極ＦＧＲの面積Ｓｒは、下記式（４）
Ｓｒ＝ＬＮｒ×ＷＤｒ （４）
により示され、容量電極ＦＧＣ１の面積Ｓｗｅは、下記式（５）
Ｓｗｅ＝ＬＮｗｅ×ＷＤｗｅ （５）
により示される。例えば容量絶縁膜１０ａおよびゲート絶縁膜１０ｂの各々の厚さおよび誘電率が等しい場合には、下記式（６）
Ｓｒ＞Ｓｗｅ （６）
を満たすことにより、上記式（３）を満たすことができる。すなわち、ｐ型の半導体領域１１とｎ型の半導体領域１２とに挟まれた部分の容量電極ＦＧＣ１の面積が、ｎ型の半導体領域１３ｃとｎ型の半導体領域１３ｄとに挟まれた部分のゲート電極ＦＧＲの面積よりも小さくなることにより、上記式（３）を満たすことができる。
次に、図５は、実施の形態１のフラッシュメモリのデータ消去動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。図５は、図２のＡ−Ａ線に沿った断面図である。
データ消去の際には、導体部７ｂを通じて、ｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば８Ｖ程度の正の電圧を印加して、基板１Ｓとｐ型のウエルＨＰＷ１およびＨＰＷ２との電気的な分離を行う。基板１Ｓがｐ型のシリコン単結晶基板である場合、基板１Ｓのうちｎ型の埋込ウエルＤＮＷが形成された部分よりも下側の部分と、ｎ型の埋込ウエルＤＮＷとの界面であって、図５において太線により示される界面ＩＦ２１におけるｐｎ接合に、逆バイアスが印加される。これにより、基板１Ｓとｎ型の埋込ウエルＤＮＷとが電気的に分離される。そして、基板１Ｓとｎ型の埋込ウエルＤＮＷとが電気的に分離されることにより、基板１Ｓと、ｐ型のウエルＨＰＷ１およびＨＰＷ２とが、電気的に分離される。
また、導体部７ａを通じて、ｐ＋型の半導体領域４ａおよびｐ型のウエルＨＰＷ２に、例えば−８Ｖ程度の負の電圧を印加する。このとき、ｐ＋型の半導体領域４ａおよびｐ型のウエルＨＰＷ２は、ｐ型の半導体同士であるため、矢印ＡＷ２１により模式的に示すように、ｐ＋型の半導体領域４ａとｐ型のウエルＨＰＷ２との間の電位差は約０Ｖに等しい。矢印ＡＷ２１は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、制御ゲート配線ＣＧ１から導体部７ｄを通じて、データ読み出し用のＭＩＳＦＥＴＱＲの一方のｎ型の半導体領域１３ｃに、例えば−８Ｖ程度の負の電圧を印加する。このとき、導体部７ｄと接続されたｎ型の半導体領域１３ｃとｐ型のウエルＨＰＷ２との界面におけるｐｎ接合に、順バイアスが印加されるので、矢印ＡＷ２２により模式的に示すように、導体部７ｄと接続されたｎ型の半導体領域１３ｃとｐ型のウエルＨＰＷ２との間の電位差は、約０Ｖに等しい。矢印ＡＷ２２は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、データ書き込み用のビット線ＲＢＬから導体部７ｆを通じて、選択ＭＩＳＦＥＴＱＳの他方のｎ型の半導体領域１３ｅに、例えば０Ｖを印加する。このとき、導体部７ｆと接続されたｎ型の半導体領域１３ｅとｐ型のウエルＨＰＷ２との界面におけるｐｎ接合に、逆バイアスが印加されるので、導体部７ｆと接続されたｎ型の半導体領域１３ｅとｐ型のウエルＨＰＷ２との間の電位差は、約８Ｖ程度となる。
また、選択線ＧＳから導体部７ｅを通じて選択ＭＩＳＦＥＴＱＳのゲート電極ＦＧＳに、例えば８Ｖ程度の正の電圧を印加するか、あるいは、ゲート電極ＦＧＳを開放状態（図５では「Ｏｐｅｎ」と表記）にする。
一方、データ書き込みおよび消去用のビット線ＷＢＬから導体部７ｃを通じて、データ書き込みおよび消去用の容量素子ＣＷＥのｐ型の半導体領域１１、ｎ型の半導体領域１２およびｐ型のウエルＨＰＷ１に、例えば８Ｖ程度の正の電圧を印加する。このとき、ｐ型の半導体領域１１およびｐ型のウエルＨＰＷ１は、ｐ型の半導体同士であるため、矢印ＡＷ２３により模式的に示すように、ｐ型の半導体領域１１とｐ型のウエルＨＰＷ１との間の電位差は約０Ｖに等しい。矢印ＡＷ２３は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。また、ｐ型の半導体領域１１とｐ型のウエルＨＰＷ１との間の電位差は約０Ｖに等しいため、矢印ＡＷ２４により模式的に示すように、ｎ型の半導体領域１２とｐ型のウエルＨＰＷ１との間の電位差も約０Ｖに等しい。矢印ＡＷ２４は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、ｐ型のウエルＨＰＷ１とｎ型のウエルＨＮＷとの界面におけるｐｎ接合に、順バイアスが印加されるので、矢印ＡＷ２５により模式的に示すように、ｐ型のウエルＨＰＷ１とｎ型のウエルＨＮＷとの間の電位差は約０Ｖに等しい。矢印ＡＷ２５は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、ｐ型のウエルＨＰＷ２と、ｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷとの界面であって、図５において太線により示される界面ＩＦ２２におけるｐｎ接合に、逆バイアスが印加され、例えば１６Ｖ程度の電位差が発生する。
以上のように、ｎ型の埋込ウエルＤＮＷには、データ書き込みの際にｎ型の埋込ウエルＤＮＷに印加された電圧の極性と同極性の電圧が印加される。また、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２には、例えば−８Ｖ程度の負の電圧、すなわちデータ書き込みの際にｎ型の埋込ウエルＤＮＷに印加された電圧の極性と逆極性の電圧が印加される。また、データ書き込みおよび消去用の容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１には、例えば８Ｖ程度の正の電圧、すなわちデータ書き込みの際にｎ型の埋込ウエルＤＮＷに印加された電圧の極性と同極性の電圧が印加される。なお、ｐ型のウエルＨＰＷ１には、ｎ型の埋込ウエルＤＮＷに印加される電圧と同一の電圧が印加されてもよい。
このような電圧の印加により、ｐ型のウエルＨＰＷ１とｐ型のウエルＨＰＷ２とが各々個別に制御される。これにより、容量電極ＦＧＣ１である浮遊ゲート電極ＦＧに蓄積された電子ｅ−が、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ａを通じてｐ型のウエルＨＰＷ１に放出されるか、または、正孔がＦＮトンネル電流により容量電極ＦＧＣ１に注入されることにより、データが消去される。
データ消去の際のカップリング比は、データ書き込みの際のカップリング比ＲＣ１、すなわち上記式（２）に示すカップリング比ＲＣ１と同様である。したがって、データ消去の際も、データ書き込みの際と同様に、容量値ＣＡＰｒと容量値ＣＡＰｗｅとの総和に対する容量値ＣＡＰｒの比を増加させることにより、上記式（２）に示すカップリング比ＲＣ１を増加させることができ、容量素子ＣＷＥの電位差Ｖｗｅを増加させることができる。これにより、容量素子ＣＷＥにおいて、電子がＦＮトンネル電流により容量電極ＦＧＣ１から放出されやすくなるか、または、正孔がＦＮトンネル電流により容量電極ＦＧＣ１に注入されやすくなる。
また、好適には、上記式（３）を満たすことによりカップリング比ＲＣ１を０．５よりも大きくすることができ、電位差Ｖｗｅを電位差Ｖｒよりも大きくすることができる。そのため、容量素子Ｃと比べ、容量素子ＣＷＥにおいて、電子がＦＮトンネル電流により容量電極ＦＧＣ１から放出されやすくなるか、または、正孔がＦＮトンネル電流により容量電極ＦＧＣ１に注入されやすくなる。
次に、図６は、実施の形態１のフラッシュメモリのデータ読み出し動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。図６は、図２のＡ−Ａ線に沿った断面図である。
データ読み出しの際は、導体部７ｂを通じて、ｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば電源電圧Ｖｃｃとしての３Ｖ程度の電圧を印加して、基板１Ｓとｐ型のウエルＨＰＷ１およびＨＰＷ２との電気的な分離を行う。基板１Ｓがｐ型のシリコン単結晶基板である場合、基板１Ｓのうちｎ型の埋込ウエルＤＮＷが形成された部分よりも下側の部分と、ｎ型の埋込ウエルＤＮＷとの界面であって、図６において太線により示される界面ＩＦ３１におけるｐｎ接合に、逆バイアスが印加される。これにより、基板１Ｓとｎ型の埋込ウエルＤＮＷとが電気的に分離される。そして、基板１Ｓとｎ型の埋込ウエルＤＮＷとが電気的に分離されることにより、基板１Ｓと、ｐ型のウエルＨＰＷ１およびＨＰＷ２とが、電気的に分離される。
また、導体部７ａを通じて、ｐ＋型の半導体領域４ａおよびｐ型のウエルＨＰＷ２に、例えば０Ｖの電圧を印加する。このとき、ｐ＋型の半導体領域４ａおよびｐ型のウエルＨＰＷ２は、ｐ型の半導体同士であるため、矢印ＡＷ３１により模式的に示すように、ｐ＋型の半導体領域４ａとｐ型のウエルＨＰＷ２との間の電位差は約０Ｖに等しい。矢印ＡＷ３１は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、制御ゲート配線ＣＧ１から導体部７ｄを通じて、データ読み出し用のＭＩＳＦＥＴＱＲの一方のｎ型の半導体領域１３ｃに、例えば０Ｖの電圧を印加する。このとき、矢印ＡＷ３２により模式的に示すように、導体部７ｄと接続されたｎ型の半導体領域１３ｃとｐ型のウエルＨＰＷ２との間の電位差は、約０Ｖに等しい。矢印ＡＷ３２は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、データ書き込み用のビット線ＲＢＬから導体部７ｆを通じて、選択ＭＩＳＦＥＴＱＳの他方のｎ型の半導体領域１３ｅに、例えば１Ｖ程度の正の電圧を印加する。
また、選択線ＧＳから導体部７ｅを通じて選択ＭＩＳＦＥＴＱＳのゲート電極ＦＧＳに、例えば電源電圧Ｖｃｃとしての３Ｖ程度の電圧を印加する。
一方、データ書き込みおよび消去用のビット線ＷＢＬから導体部７ｃを通じて、データ書き込みおよび消去用の容量素子ＣＷＥのｐ型の半導体領域１１、ｎ型の半導体領域１２およびｐ型のウエルＨＰＷ１に、例えば０Ｖの電圧を印加する。このとき、ｐ型の半導体領域１１およびｐ型のウエルＨＰＷ１は、ｐ型の半導体同士であるため、矢印ＡＷ３３により模式的に示すように、ｐ型の半導体領域１１とｐ型のウエルＨＰＷ１との間の電位差は約０Ｖに等しい。矢印ＡＷ３３は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。また、ｐ型の半導体領域１１とｐ型のウエルＨＰＷ１との間の電位差は約０Ｖに等しいため、矢印ＡＷ３４により模式的に示すように、ｎ型の半導体領域１２とｐ型のウエルＨＰＷ１との間の電位差も約０Ｖに等しい。矢印ＡＷ３４は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
なお、データ書き込みおよび消去用の容量素子ＣＷＥのｐ型の半導体領域１１、ｎ型の半導体領域１２およびｐ型のウエルＨＰＷ１に印加する電圧は、０Ｖに代え、例えば電源電圧Ｖｃｃでもよく、あるいは、印加電圧をある電圧値から別の電圧値まで連続的に変化させるスイープ方式により上記電圧を印加することもできる。
また、ｐ型のウエルＨＰＷ１と、ｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷとの界面であって、図６において太線により示される界面ＩＦ３２におけるｐｎ接合に、逆バイアスが印加され、例えば電源電圧Ｖｃｃ程度の電位差が発生する。さらに、ｐ型のウエルＨＰＷ２と、ｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷとの界面であって、図６において太線により示される界面ＩＦ３３におけるｐｎ接合に、逆バイアスが印加され、例えば電源電圧Ｖｃｃ程度の電位差が発生する。
以上のように、ｎ型の埋込ウエルＤＮＷには、例えば電源電圧Ｖｃｃが印加される。また、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２に、例えば０Ｖの電圧が印加され、データ書き込みおよび消去用の容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１に、例えば０Ｖの電圧が印加された状態で、選択ＭＩＳＦＥＴＱＳがオン状態となる。このような状態で、データ読み出し用のＭＩＳＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択されたメモリセルに記憶されているデータが０または１のいずれなのかを読み出す。すなわち、データ読み出し用のＭＩＳＦＥＴＱＲの一対のｎ型の半導体領域１３の一方のｎ型の半導体領域１３ｃと、他方のｎ型の半導体領域１３ｄとの間に流れる電流値に基づいて、メモリセルＭＣ１に記憶されているデータを読み出す。
なお、データ読み出しの際は、下記式（７）
ＲＣ２＝Ｖｒ／（Ｖｒ＋Ｖｗｅ） （７）
に示す比ＲＣ２、すなわち電位差Ｖｒと電位差Ｖｗｅとの総和に対する電位差Ｖｒの比を、容量素子Ｃと容量素子ＣＷＥとの間のカップリング比と定義する。
このような本実施の形態１によれば、データ書き込みおよび消去用の容量素子ＣＷＥと、データ読み出し用のＭＩＳＦＥＴＱＲとが、それぞれ別々のｐ型のウエルＨＰＷ１およびＨＰＷ２の内部に形成され、それぞれがｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷにより分離される。また、データ書き換えは、データ書き込みおよび消去用の容量素子ＣＷＥで行われる。これにより、フラッシュメモリのメモリセルＭＣ１において、後述する比較例１で説明する容量素子Ｃ１００（後述する図１４参照）を設ける必要がなくなるので、半導体装置を小型化することができる。
また、データ書き込みおよび消去用の容量素子ＣＷＥと、データ読み出し用のＭＩＳＦＥＴＱＲとが、それぞれ別々のｐ型のウエルＨＰＷ１およびＨＰＷ２の内部に形成されたことにより、データ書き換えを安定化させることができる。このため、フラッシュメモリの動作信頼性を向上させることができる。
さらに、データ書き換えを、最も消費電流が小さく、低電圧における単一電源書き換えに適したチャネル全面のＦＮトンネル電流により行えるので、内部昇圧回路による単一電源化が容易であり、データの書き換え回数を向上させることができる。
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。図７〜図１２は、実施の形態１の半導体装置の製造工程中における要部断面図である。図７〜図１２は、図２のＡ−Ａ線に沿った断面図である。
まず、図７に示すように、ｐ型の導電型を有するシリコン（Ｓｉ）単結晶からなる半導体基板としての基板１Ｓを用意し、基板１Ｓの主面側に、ｎ型の埋込ウエルＤＮＷをフォトリソグラフィ（以下、単にリソグラフィという）工程およびイオン注入工程等により形成する。リソグラフィ工程は、フォトレジスト（以下、単にレジストという）膜の塗布、露光および現像等により所望のレジストパターンを形成する一連の工程である。イオン注入工程では、リソグラフィ工程を経て基板１Ｓの主面上に形成されたレジストパターンをマスクとして、基板１Ｓの所望の部分に所望の不純物を選択的に導入する。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。
続いて、基板１Ｓの主面の分離領域に分離溝を形成した後、その分離溝内に絶縁膜を埋め込むことにより、溝形の分離部ＴＩを形成する。これにより、データ書き込みおよび消去用の容量素子ＣＷＥが形成される領域ＡＲｗｅ、データ読み出し用のＭＩＳＦＥＴＱＲが形成される領域ＡＲｒ、および、選択ＭＩＳＦＥＴＱＳが形成される領域ＡＲｓに、活性領域を規定する。なお、先に分離部ＴＩを形成し、後からｎ型の埋込ウエルＤＮＷを形成してもよい。
次いで、図８に示すように、ｐ型のウエルＨＰＷ１およびＨＰＷ２、ならびに、ｎ型のウエルＨＮＷを、リソグラフィ工程およびイオン注入工程等により形成する。基板１Ｓの主面側からｎ型の埋込ウエルＤＮＷに例えばホウ素（Ｂ）等のようなｐ型の不純物をイオン注入法により注入することにより、ｐ型のウエルＨＰＷ１およびＨＰＷ２を形成する。また、基板１Ｓの主面側からｎ型の埋込ウエルＤＮＷに例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型の不純物をイオン注入法により注入することにより、ｎ型のウエルＨＮＷを形成する。
続いて、容量絶縁膜１０ａ、ならびに、ゲート絶縁膜１０ｂおよび１０ｃを、熱酸化法等により形成する。データ書き込みおよび消去用の容量素子ＣＷＥが形成される領域ＡＲｗｅに容量絶縁膜１０ａを形成し、データ読み出し用のＭＩＳＦＥＴＱＲが形成される領域ＡＲｒにゲート絶縁膜１０ｂを形成し、選択ＭＩＳＦＥＴＱＳが形成される領域ＡＲｓにゲート絶縁膜１０ｃを形成する。容量絶縁膜１０ａ、ならびに、ゲート絶縁膜１０ｂおよび１０ｃについては、上記の熱酸化法に代え、ＣＶＤ法などにより形成することもできる。また、前述したように、容量絶縁膜１０ａ、ならびに、ゲート絶縁膜１０ｂおよび１０ｃの厚さは、１０ｎｍ以上であって２０ｎｍ以下が好ましく、例えば１２ｎｍである。
さらにその後、基板１Ｓの主面上に、例えば低抵抗な多結晶シリコンからなる導体膜２０を、ＣＶＤ法等により形成する。
次いで、図９に示すように、導体膜２０を、リソグラフィ工程およびエッチング工程によりパターニングすることにより、浮遊ゲート電極ＦＧとしての容量電極ＦＧＣ１、浮遊ゲート電極ＦＧとしてのゲート電極ＦＧＲ、および、ゲート電極ＦＧＳを形成する。データ書き込みおよび消去用の容量素子ＣＷＥが形成される領域ＡＲｗｅにおいて容量電極ＦＧＣ１を形成し、データ読み出し用のＭＩＳＦＥＴＱＲが形成される領域ＡＲｒにおいてゲート電極ＦＧＲを形成し、選択ＭＩＳＦＥＴＱＳが形成される領域ＡＲｓにおいてゲート電極ＦＧＳを形成する。
続いて、データ書き込みおよび消去用の容量素子ＣＷＥが形成される領域ＡＲｗｅにおいて、容量電極ＦＧＣ１の一方の側の部分のｐ型のウエルＨＰＷ１に、ｐ−型の半導体領域１１ａをリソグラフィ工程およびイオン注入法等により形成する。続いて、データ書き込みおよび消去用の容量素子ＣＷＥが形成される領域ＡＲｗｅにおいて、容量電極ＦＧＣ１の他方の側の部分のｐ型のウエルＨＰＷ１に、ｎ−型の半導体領域１２ａをリソグラフィ工程およびイオン注入法等により形成する。また、データ読み出し用のＭＩＳＦＥＴＱＲが形成される領域ＡＲｒにおいて、ｎ−型の半導体領域１３ａをリソグラフィ工程およびイオン注入法等により形成し、選択ＭＩＳＦＥＴＱＳが形成される領域ＡＲｓに、ｎ−型の半導体領域１３ａをリソグラフィ工程およびイオン注入法等により形成する。
次いで、図１０に示すように、基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、それを異方性のドライエッチングによりエッチバックすることにより、容量電極ＦＧＣ１、ならびに、ゲート電極ＦＧＲおよびＦＧＳの側面に、サイドウォールＳＷを形成する。
続いて、書き込みおよび消去用の容量素子ＣＷＥが形成される領域ＡＲｗｅにおいて、側面にサイドウォールＳＷが形成された容量電極ＦＧＣ１の一方の側の部分のｐ型のウエルＨＰＷ１に、ｐ＋型の半導体領域１１ｂを、リソグラフィ工程およびイオン注入法等により形成する。このとき、例えば領域ＩＰＰ１（図２参照）に、例えばホウ素（Ｂ）等のようなｐ型の不純物をイオン注入法により注入する。これにより、領域ＡＲｗｅにおいて、側面にサイドウォールＳＷが形成された容量電極ＦＧＣ１の一方の側の部分のｐ型のウエルＨＰＷ１に、ｐ＋型の半導体領域１１ｂが形成され、ｐ−型の半導体領域１１ａとｐ＋型の半導体領域１１ｂとからなるｐ型の半導体領域１１が形成される。また、ｐ型のウエルＨＰＷ２の引き出し領域に、ｐ＋型の半導体領域４ａを、リソグラフィ工程およびイオン注入法等により形成する。このとき、例えば領域ＩＰＰ２（図２参照）に、例えばホウ素（Ｂ）等のようなｐ型の不純物をイオン注入法により注入する。
続いて、書き込みおよび消去用の容量素子ＣＷＥが形成される領域ＡＲｗｅに、ｎ＋型の半導体領域１２ｂをリソグラフィ工程およびイオン注入法等により形成する。このとき、例えば領域ＩＰＮ１（図２参照）に、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型の不純物をイオン注入法により注入する。これにより、領域ＡＲｗｅにおいて、側面にサイドウォールＳＷが形成された容量電極ＦＧＣ１の他方の側の部分のｐ型のウエルＨＰＷ１に、ｎ＋型の半導体領域１２ｂが形成され、ｎ−型の半導体領域１２ａとｎ＋型の半導体領域１２ｂとからなるｎ型の半導体領域１２が形成される。また、データ書き込みおよび消去用の容量素子ＣＷＥが形成される領域ＡＲｗｅにおいて、データ書き込みおよび消去用の容量素子ＣＷＥが形成される。
また、データ読み出し用のＭＩＳＦＥＴＱＲが形成される領域ＡＲｒ、および、選択ＭＩＳＦＥＴＱＳが形成される領域ＡＲｓに、ｎ＋型の半導体領域１３ｂをリソグラフィ工程およびイオン注入法等により形成する。このとき、例えば領域ＩＰＮ２（図２参照）に、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型の不純物をイオン注入法により注入する。これにより、データ読み出し用のＭＩＳＦＥＴＱＲが形成される領域ＡＲｒ、および、選択ＭＩＳＦＥＴＱＳが形成される領域ＡＲｓに、ｎ＋型の半導体領域１３ｂが形成され、ｎ−型の半導体領域１３ａとｎ＋型の半導体領域１３ｂとからなるｎ型の半導体領域１３が形成される。また、データ読み出し用のＭＩＳＦＥＴＱＲが形成される領域ＡＲｒにおいてデータ読み出し用のＭＩＳＦＥＴＱＲが形成され、選択ＭＩＳＦＥＴＱＳが形成される領域ＡＲｓにおいて選択ＭＩＳＦＥＴＱＳが形成される。データ読み出し用のＭＩＳＦＥＴＱＲの一対のｎ型の半導体領域１３は、ｎ型の半導体領域１３ｃおよび１３ｄであり、選択ＭＩＳＦＥＴＱＳの一対のｎ型の半導体領域１３は、ｎ型の半導体領域１３ｄおよび１３ｅである。なお、この際に、ｎ型のウエルＨＮＷの上層の一部に、ｎ＋型の半導体領域８ａが形成される。
次いで、図１１に示すように、シリサイド層５ａを選択的に形成する。このシリサイド層５ａの形成工程に先立って、容量電極ＦＧＣ１およびゲート電極ＦＧＲからなる浮遊ゲート電極ＦＧの上面にキャップ絶縁膜１４を形成するとともに、基板１Ｓの一部上に絶縁膜を形成することで、その部分にシリサイド層５ａが形成されないようにする。
次いで、図１２に示すように、基板１Ｓの主面上に、例えば窒化シリコンからなる絶縁膜６ａをＣＶＤ法等により堆積する。その後、絶縁膜６ａ上に、例えば酸化シリコンからなる絶縁膜６ｂを絶縁膜６ａよりも厚くＣＶＤ法等により堆積し、さらに絶縁膜６ｂに化学的機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）処理を施し、絶縁膜６ｂの上面を平坦化する。これにより、絶縁膜６ａと絶縁膜６ｂとからなる絶縁膜６が形成される。
その後、図３に示したように、絶縁膜６にコンタクトホールＣＴをリソグラフィ工程およびエッチング工程により形成する。その後、基板１Ｓの主面上に、例えばタングステン（Ｗ）等からなる導体膜をＣＶＤ法等により堆積した後、それをＣＭＰ法等により研磨することにより、コンタクトホールＣＴ内に、導体部７ａ〜７ｆを形成する。これ以降は、通常の配線形成工程、検査工程および組立工程を経て、半導体装置を製造する。
＜メモリセルの面積について＞
次に、データ読み出し用のＭＩＳＦＥＴと、容量素子とが別に設けられた比較例１におけるメモリセルの面積について説明する。
図１３は、比較例１の半導体装置におけるフラッシュメモリの要部回路図である。図１４は、比較例１の半導体装置におけるメモリセルの平面図である。図１５は、比較例１の半導体装置におけるメモリセルの断面図である。図１４および図１５は、１ビット分のメモリセルを示す。図１５は、図１４のＡ−Ａ線に沿った断面図である。なお、図１４に示す平面内で互いに交差、好適には直交する２つの方向を、Ｘ軸方向およびＹ軸方向とする。また、図１４では、図面を見やすくするために、一部にハッチングを付している。
比較例１の半導体装置におけるフラッシュメモリは、メモリセルアレイＭＲ１００を有している。比較例１の半導体装置におけるフラッシュメモリのメモリセルアレイＭＲ１００においては、実施の形態１のメモリセルアレイＭＲ１と同様に、Ｙ軸方向にそれぞれ延在する複数のデータ書き込みおよび消去用のビット線ＷＢＬが、Ｙ軸方向に交差、好適には直交するＸ軸方向に沿って配列されている。また、メモリセルアレイＭＲ１００においては、メモリセルアレイＭＲ１と同様に、Ｙ軸方向にそれぞれ延在する複数のデータ読み出し用のビット線ＲＢＬが、Ｘ軸方向に沿って配列されている。また、メモリセルアレイＭＲ１００においては、メモリセルアレイＭＲ１と同様に、Ｘ軸方向に沿ってそれぞれ延在し、ビット線ＷＢＬおよびＲＢＬに対してそれぞれ交差する複数の選択線ＧＳが、Ｙ軸方向に沿って配列されている。
一方、メモリセルアレイＭＲ１００には、メモリセルアレイＭＲ１と異なり、Ｘ軸方向に沿ってそれぞれ延在し、ビット線ＷＢＬおよびＲＢＬに対してそれぞれ交差する複数の制御ゲート配線ＣＧ１００が、Ｙ軸方向に沿って配列されている。また、メモリセルアレイＭＲ１００には、メモリセルアレイＭＲ１と異なり、Ｘ軸方向に沿ってそれぞれ延在し、ビット線ＷＢＬおよびＲＢＬに対してそれぞれ交差する複数のソース線ＳＬが、Ｙ軸方向に沿って配列されている。
このようなビット線ＷＢＬおよびＲＢＬと、制御ゲート配線ＣＧ１００、ソース線ＳＬおよび選択線ＧＳとの交点の近傍に、１ビット分のメモリセルＭＣ１００が電気的に接続されている。
メモリセルＭＣ１００は、実施の形態１のメモリセルＭＣ１と同様に、データ書き込みおよび消去用の容量素子ＣＷＥと、データ読み出し用のＭＩＳＦＥＴＱＲと、選択ＭＩＳＦＥＴＱＳとを有している。データ書き込みおよび消去用の容量素子ＣＷＥの一方の電極は、メモリセルＭＣ１と同様に、データ書き込みおよび消去用のビット線ＷＢＬに電気的に接続されている。また、データ書き込みおよび消去用の容量素子ＣＷＥの他方の電極は、浮遊ゲート電極ＦＧの一部であり、メモリセルＭＣ１と同様に、データ読み出し用のＭＩＳＦＥＴＱＲのゲート電極に、電気的に接続されている。一方、データ読み出し用のＭＩＳＦＥＴＱＲのドレインは、選択ＭＩＳＦＥＴＱＳを介してデータ読み出し用のビット線ＲＢＬに電気的に接続され、データ読み出し用のＭＩＳＦＥＴＱＲのソースは、ソース線ＳＬに電気的に接続されている。選択ＭＩＳＦＥＴＱＳのゲート電極は、選択線ＧＳに電気的に接続されている。
一方、メモリセルＭＣ１００は、実施の形態１のメモリセルＭＣ１と異なり、容量素子Ｃ１００を有している。メモリセルＭＣ１００では、データ書き込みおよび消去用の容量素子ＣＷＥの他方の電極は、浮遊ゲート電極ＦＧの一部であり、メモリセルＭＣ１と異なり、容量素子Ｃ１００の一方の電極に電気的に接続されている。また、容量素子Ｃ１００の他方の電極は、制御ゲート配線ＣＧ１００に電気的に接続されている。
このように、比較例１の半導体装置におけるフラッシュメモリのメモリセルＭＣ１００は、実施の形態１の半導体装置におけるフラッシュメモリのメモリセルＭＣ１と同様に、浮遊ゲート電極ＦＧと、データ書き込みおよび消去用の容量素子ＣＷＥと、データ読み出し用のＭＩＳＦＥＴＱＲとを有する。一方、比較例１の半導体装置におけるフラッシュメモリのメモリセルＭＣ１００は、実施の形態１の半導体装置におけるフラッシュメモリのメモリセルＭＣ１と異なり、容量素子Ｃ１００を有する。以下では、容量素子Ｃ１００および容量素子Ｃ１００に関連した部分について、説明する。
比較例１において、半導体装置を構成する基板１Ｓ、ｎ型の埋込ウエルＤＮＷおよび分離部ＴＩは、実施の形態１と同様である。ただし、比較例１においては、分離部ＴＩは、活性領域Ｌ１、Ｌ２、Ｌ３、Ｌ４およびＬ１０５を規定する部分である。
ｎ型の埋込ウエルＤＮＷには、ｐ型のウエルＨＰＷ１、ＨＰＷ２およびＨＰＷ１０３、ならびに、ｎ型のウエルＨＮＷが形成されている。ｐ型のウエルＨＰＷ１およびＨＰＷ２、ならびに、ｎ型のウエルＨＮＷは、実施の形態１と同様であるが、比較例１では、実施の形態１と異なり、ｐ型のウエルＨＰＷ１０３が形成されている。ｐ型のウエルＨＰＷ１０３は、ｎ型の埋込ウエルＤＮＷおよびｎ型のウエルＨＮＷにより、ｐ型のウエルＨＰＷ１およびＨＰＷ２と電気的に分離された状態で、ｎ型の埋込ウエルＤＮＷに内包されるように配置されている。また、ｐ型のウエルＨＰＷ１０３は、ｐ型のウエルＨＰＷ２に対して沿うように配置されている。ｐ型のウエルＨＰＷ１０３には、例えばホウ素（Ｂ）等のようなｐ型の不純物が含有されている。
比較例１では、浮遊ゲート電極ＦＧは、図１４に示すように、ｐ型のウエルＨＰＷ１、ＨＰＷ２およびＨＰＷ１０３に平面的に重なるように、Ｙ軸方向に沿って延在した状態で形成されている。実施の形態１と同様に、浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷ１の活性領域Ｌ１に平面的に重なる位置には、データ書き込みおよび消去用の容量素子ＣＷＥが配置されている。また、実施の形態１と同様に、浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷ２の活性領域Ｌ２に平面的に重なる位置には、データ読み出し用のＭＩＳＦＥＴＱＲが配置されている。
一方、浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷ１０３の活性領域Ｌ１０５に平面的に重なる位置には、容量素子Ｃ１００が配置されている。容量素子Ｃ１００は、容量電極ＦＧＣ１００と、容量絶縁膜１１０ｄと、ｐ型の半導体領域１３１と、ｎ型の半導体領域１３２と、ｐ型のウエルＨＰＷ１０３とを有している。
容量電極ＦＧＣ１００は、浮遊ゲート電極ＦＧの一部により形成されており、容量素子Ｃ１００の上方側の電極を形成する部分である。
容量絶縁膜１１０ｄは、例えば酸化シリコンからなり、容量電極ＦＧＣ１００と基板１Ｓ、すなわちｐ型のウエルＨＰＷ１０３との間に形成されている。
ｐ型の半導体領域１３１およびｎ型の半導体領域１３２は、ｐ型のウエルＨＰＷ１０３内において、容量電極ＦＧＣ１００を平面的に挟み込む位置に、それぞれ容量電極ＦＧＣ１００に対して自己整合的に形成されている。
ｐ型の半導体領域１３１は、チャネル側のｐ−型の半導体領域１３１ａと、ｐ−型の半導体領域１３１ａに接続されたｐ＋型の半導体領域１３１ｂとを有している。ｐ−型の半導体領域１３１ａおよびｐ＋型の半導体領域１３１ｂには、例えばホウ素（Ｂ）等のようなｐ型の不純物が含有されているが、ｐ＋型の半導体領域１３１ｂの不純物濃度の方が、ｐ−型の半導体領域１３１ａの不純物濃度よりも高くなるように設定されている。ｐ型の半導体領域１３１は、絶縁膜６に形成されたコンタクトホールＣＴ内の導体部１０７ｇに、電気的に接続されている。導体部１０７ｇは、制御ゲート配線ＣＧ１００に電気的に接続されている。導体部１０７ｇが接するｐ＋型の半導体領域１３１ｂの表層の一部には、シリサイド層５ａが形成されていてもよい。
ｎ型の半導体領域１３２は、チャネル側のｎ−型の半導体領域１３２ａと、ｎ−型の半導体領域１３２ａに接続されたｎ＋型の半導体領域１３２ｂとを有している。ｎ−型の半導体領域１３２ａおよびｎ＋型の半導体領域１３２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型の不純物が含有されているが、ｎ＋型の半導体領域１３２ｂの不純物濃度の方が、ｎ−型の半導体領域１３２ａの不純物濃度よりも高くなるように設定されている。ｎ型の半導体領域１３２は、絶縁膜６に形成されたコンタクトホールＣＴ内の導体部１０７ｇに、電気的に接続されている。導体部１０７ｇは、制御ゲート配線ＣＧ１００に電気的に接続されている。導体部１０７ｇが接するｎ＋型の半導体領域１３２ｂの表層の一部には、シリサイド層５ａが形成されていてもよい。
このように、比較例１の半導体装置では、データ読み出し用のＭＩＳＦＥＴＱＲと、容量素子Ｃ１００とが別に設けられている。
比較例１では、データ書き込みの際に、容量素子Ｃ１００のｐ型のウエルＨＰＷ１０３に例えば８Ｖ程度の正の電圧を印加し、データ読み出し用のＭＩＳＦＥＴＱＲのｐ型のウエルＨＰＷ２に例えば０Ｖの電圧を印加し、データ書き込みおよび消去用の容量素子ＣＷＥのｐ型のウエルＨＰＷ１に例えば−８Ｖ程度の負の電圧を印加する。このような電圧が印加された状態で、電子が、ＦＮトンネル電流によりｐ型のウエルＨＰＷ１から容量絶縁膜１０ａを通じて容量電極ＦＧＣ１に注入されることなどにより、データが書き込まれる。
また、比較例１では、データ消去の際に、容量素子Ｃ１００のｐ型のウエルＨＰＷ１０３に例えば−８Ｖ程度の負の電圧を印加し、データ読み出し用のＭＩＳＦＥＴＱＲのｐ型のウエルＨＰＷ２に例えば０Ｖの電圧を印加し、データ書き込みおよび消去用の容量素子ＣＷＥのｐ型のウエルＨＰＷ１に例えば８Ｖ程度の正の電圧を印加する。このような電圧が印加された状態で、容量電極ＦＧＣ１である浮遊ゲート電極ＦＧに蓄積された電子が、ＦＮトンネル電流により容量絶縁膜１０ａを通じてｐ型のウエルＨＰＷ１に放出されることなどにより、データが消去される。
さらに、比較例１では、データ読み出しの際に、ｐ型のウエルＨＰＷ１０３に例えば０Ｖの電圧を印加し、ｐ型のウエルＨＰＷ２に例えば０Ｖの電圧を印加し、ｐ型のウエルＨＰＷ１に例えば０Ｖの電圧を印加した状態で、選択ＭＩＳＦＥＴＱＳをオン状態にする。このような状態で、データ読み出し用のＭＩＳＦＥＴＱＲの一対のｎ型の半導体領域１３の間に流れる電流値に基づいて、メモリセルＭＣ１００に記憶されているデータを読み出す。
容量素子Ｃ１００の容量値を容量値ＣＡＰｃ１００とし、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの容量値を容量値ＣＡＰｒとし、容量素子ＣＷＥの容量値を容量値ＣＡＰｗｅとする。また、容量素子Ｃ１００の下方側の電極であるｐ型のウエルＨＰＷ１０３と、容量素子Ｃ１００の上方側の電極である容量電極ＦＧＣ１００との間の電位差を電位差Ｖｃ１００とする。また、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２と、容量素子Ｃの上方側の電極であるゲート電極ＦＧＲとの間の電位差を電位差Ｖｒとする。また、容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１と、容量素子ＣＷＥの上方側の電極である容量電極ＦＧＣ１との間の電位差を電位差Ｖｗｅとする。
このとき、電位差Ｖｃ１００と電位差Ｖｒと電位差Ｖｗｅとの総和に対する電位差Ｖｗｅの比を、容量素子Ｃ１００と容量素子Ｃと容量素子ＣＷＥとの間のカップリング比ＲＣ１０１と定義すると、比較例１のカップリング比ＲＣ１０１を容易に大きくすることができる。したがって、比較例１の半導体装置では、データを容易に書き込むことができるか、または、データを容易に消去することができる。
一方、比較例１の半導体装置では、１つのメモリセルＭＣ１００が形成される領域ＡＲｍｃ１００（図１４参照）の内部に、ｐ型のウエルＨＰＷ１、ＨＰＷ２およびＨＰＷ１０３の３つのｐ型のウエルが配置される必要がある。したがって、１つのメモリセルＭＣ１００が形成される領域ＡＲｍｃ１００の面積は、ｐ型のウエルＨＰＷ１０３の面積の分だけ、大きくなる。
また、比較例１の半導体装置における１つのメモリセルＭＣ１００では、ｐ型のウエルＨＰＷ１、ＨＰＷ２およびＨＰＷ１０３が、Ｙ軸方向に間隔を空けて配列されている。ｎ型のウエルＨＮＷのうち、ｐ型のウエルＨＰＷ１とｐ型のウエルＨＰＷ２との間の部分をｎ型のウエルＨＮＷ１とし、ｐ型のウエルＨＰＷ２と、そのメモリセルＭＣ１００とＹ軸方向で隣接するメモリセルＭＣ１００のｐ型のウエルＨＰＷ１との間の部分をｎ型のウエルＨＮＷ２とする。一方、ｐ型のウエルＨＰＷ２とｐ型のウエルＨＰＷ１０３との間の部分をｎ型のウエルＨＮＷ１０３とする。
つまり、比較例１の半導体装置における１つのメモリセルＭＣ１００では、１つのメモリセルＭＣ１００が形成される領域ＡＲｍｃ１００（図１４参照）の内部に、ｎ型のウエルＨＮＷ１、ＨＮＷ２およびＨＮＷ１０３の３つのｎ型のウエルが配置される必要がある。３つのｎ型のウエルＨＮＷ１、ＨＮＷ２およびＨＮＷ１０３は、フラッシュメモリにおけるデータ書き込みの機能には直接寄与するものではないにも関わらず、配置される必要がある。したがって、１つのメモリセルＭＣ１００が形成される領域ＡＲｍｃ１００の面積は、その３つのｎ型のウエルＨＮＷ１、ＨＮＷ２およびＨＮＷ１０３の面積の分だけ、大きくなる。
このように、比較例１の半導体装置では、メモリセル１個分の面積が大きいため、フラッシュメモリの容量を容易に増加させることができない。
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置におけるメモリセルＭＣ１は、データ書き込みおよび消去用の容量素子ＣＷＥと、データ読み出し用のＭＩＳＦＥＴＱＲと、選択ＭＩＳＦＥＴＱＳとを有するが、比較例１の半導体装置におけるメモリセルＭＣ１００と異なり、容量素子Ｃ１００を有していない。すなわち、本実施の形態１の半導体装置におけるデータ読み出し用のＭＩＳＦＥＴＱＲは、比較例１の半導体装置におけるデータ読み出し用のＭＩＳＦＥＴＱＲと、容量素子Ｃ１００とを兼ねたものとなっている。
そのため、１つのメモリセルＭＣ１が形成される領域ＡＲｍｃ１（図２参照）の内部に、ｐ型のウエルＨＰＷ１およびＨＰＷ２の２つのｐ型のウエルが配置されればよく、比較例１のように、ｐ型のウエルＨＰＷ１、ＨＰＷ２およびＨＰＷ１０３の３つのｐ型のウエルが配置される必要がない。したがって、本実施の形態１におけるメモリセルＭＣ１の面積は、比較例１におけるメモリセルＭＣ１００の面積に比べ、比較例１におけるｐ型のウエルＨＰＷ１０３の面積の分だけ、小さくなる。
また、本実施の形態１の半導体装置における１つのメモリセルＭＣ１では、ｐ型のウエルＨＰＷ１およびＨＰＷ２が、Ｙ軸方向に間隔を空けて配列されている。ｎ型のウエルＨＮＷのうち、ｐ型のウエルＨＰＷ１とｐ型のウエルＨＰＷ２との間の部分をｎ型のウエルＨＮＷ１とし、ｐ型のウエルＨＰＷ２と、そのメモリセルＭＣ１とＹ軸方向で隣接するメモリセルＭＣ１のｐ型のウエルＨＰＷ１との間の部分をｎ型のウエルＨＮＷ２とする。
つまり、実施の形態１の半導体装置における１つのメモリセルＭＣ１では、１つのメモリセルＭＣ１が形成される領域ＡＲｍｃ１（図２参照）の内部に、ｎ型のウエルＨＮＷ１およびＨＮＷ２の２つのｎ型のウエルが配置されるだけでよい。したがって、本実施の形態１における１つのメモリセルＭＣ１が形成される領域ＡＲｍｃ１の面積は、比較例１における１つのメモリセルＭＣ１００が形成される領域ＡＲｍｃ１００の面積に比べ、比較例１におけるｎ型のウエルＨＮＷ１０３の面積の分だけ、小さくなる。
このように、本実施の形態１の半導体装置では、メモリセル１個分の面積を小さくすることができ、フラッシュメモリの容量を容易に増加させることができる。
なお、本実施の形態１において、例えば半導体基板１Ｓ、ｎ型の埋込ウエルＤＮＷ、ｐ型のウエルＨＰＷ１およびＨＰＷ２、ｎ型のウエルＨＮＷ、ｐ＋型の半導体領域４ａ、ｎ＋型の半導体領域８ａ、ｐ型の半導体領域１１ならびにｎ型の半導体領域１２および１３などの各半導体領域の導電型を、一括して反対の導電型に変えてもよい。また、データ書き込み動作において印加するそれぞれの電圧の極性を、一括して反対の極性に変えてもよい（実施の形態２においても同様）。
（実施の形態２）
実施の形態１の半導体装置における１つのメモリセルは、データ書き込みおよび消去用の容量素子と、データ読み出し用のＭＩＳＦＥＴとを有していた。それに対して、実施の形態２の半導体装置における１つのメモリセルは、データ書き込みおよび消去用の容量素子と、データ読み出し用のＭＩＳＦＥＴとに加え、アシスト容量素子を有している。
＜半導体装置の回路構成＞
図１６は、実施の形態２の半導体装置におけるフラッシュメモリの要部回路図である。なお、図１６に示す平面内で互いに交差、好適には直交する２つの方向を、Ｘ軸方向およびＹ軸方向とする。
本実施の形態２の半導体装置におけるフラッシュメモリは、メモリセルアレイＭＲ２を有している。メモリセルアレイＭＲ２においては、実施の形態１のメモリセルアレイＭＲ１と同様に、Ｙ軸方向にそれぞれ延在する複数のデータ書き込みおよび消去用のビット線ＷＢＬが、Ｙ軸方向に交差、好適には直交するＸ軸方向に沿って配列されている。また、メモリセルアレイＭＲ２においては、メモリセルアレイＭＲ１と同様に、Ｙ軸方向にそれぞれ延在する複数のデータ読み出し用のビット線ＲＢＬが、Ｘ軸方向に沿って配列されている。さらに、メモリセルアレイＭＲ２においては、メモリセルアレイＭＲ１と同様に、Ｘ軸方向に沿ってそれぞれ延在し、ビット線ＷＢＬおよびＲＢＬに対してそれぞれ交差する複数の制御ゲート配線ＣＧ１（ソース線ＳＬ）及び複数の制御ゲート配線ＣＧ０（ｐ型のウエルＨＰＷ２）が、Ｙ軸方向に沿って配列されている。また、メモリセルアレイＭＲ２においては、メモリセルアレイＭＲ１と同様に、Ｘ軸方向に沿ってそれぞれ延在し、かつ、ビット線ＷＢＬおよびＲＢＬに対してそれぞれ交差する複数の選択線ＧＳが、Ｙ軸方向に沿って配列されている。
一方、実施の形態２のメモリセルアレイＭＲ２には、メモリセルアレイＭＲ１と異なり、Ｘ軸方向に沿ってそれぞれ延在し、ビット線ＷＢＬおよびＲＢＬに対してそれぞれ交差する複数の制御ゲート配線ＣＧ２が、Ｙ軸方向に沿って配列されている。
このようなビット線ＷＢＬおよびＲＢＬと、制御ゲート配線ＣＧ１およびＣＧ２ならびに選択線ＧＳとの交点の近傍に、１ビット分のメモリセルＭＣ２が電気的に接続されている。図１６では、１ビットが１つのメモリセルＭＣ２で構成されている場合が例示されている。
メモリセルＭＣ２は、実施の形態１のメモリセルＭＣ１と同様に、データ書き込みおよび消去用の容量素子ＣＷＥと、データ読み出し用のＭＩＳＦＥＴＱＲと、選択ＭＩＳＦＥＴＱＳとを有している。
データ書き込みおよび消去用の容量素子ＣＷＥの一方の電極は、メモリセルＭＣ１と同様に、データ書き込みおよび消去用のビット線ＷＢＬに電気的に接続されている。また、データ書き込みおよび消去用の容量素子ＣＷＥの他方の電極は、後述する図１７および図１８を用いて説明する浮遊ゲート電極ＦＧの一部であり、データ読み出し用のＭＩＳＦＥＴＱＲのゲート電極は、浮遊ゲート電極ＦＧの他の部分である。したがって、データ書き込みおよび消去用の容量素子ＣＷＥの他方の電極は、メモリセルＭＣ１と同様に、データ読み出し用のＭＩＳＦＥＴＱＲのゲート電極に電気的に接続されている。また、データ読み出し用のＭＩＳＦＥＴＱＲのドレインは、選択ＭＩＳＦＥＴＱＳを介してデータ読み出し用のビット線ＲＢＬに電気的に接続され、データ読み出し用のＭＩＳＦＥＴＱＲのソースは、ソース線ＳＬと兼用された制御ゲート配線ＣＧ１に電気的に接続されている。選択ＭＩＳＦＥＴＱＳのゲート電極は、選択線ＧＳに電気的に接続されている。
一方、メモリセルＭＣ２は、実施の形態１のメモリセルＭＣ１と異なり、アシスト容量素子ＣＡを有している。アシスト容量素子ＣＡの一方の電極は、制御ゲート配線ＣＧ２に電気的に接続されている。また、アシスト容量素子ＣＡの他方の電極は、浮遊ゲート電極ＦＧの一部である。したがって、アシスト容量素子ＣＡの他方の電極は、データ書き込みおよび消去用の容量素子ＣＷＥの他方の電極、および、データ読み出し用のＭＩＳＦＥＴＱＲのゲート電極に、電気的に接続されている。
＜メモリセルの構成＞
次に、本実施の形態２の半導体装置におけるフラッシュメモリのメモリセルの構成について説明する。図１７は、実施の形態２の半導体装置におけるメモリセルの平面図である。図１８は、実施の形態２の半導体装置におけるメモリセルの断面図である。図１７および図１８は、１ビット分のメモリセルを示す。図１８は、図１７のＡ−Ａ線に沿った断面図である。
なお、図１７に示す平面内で互いに交差、好適には直交する２つの方向を、Ｘ軸方向およびＹ軸方向とする。また、図１７では、導体部７ａ〜７ｇ、絶縁膜６、キャップ絶縁膜１４、シリサイド層５ａ、サイドウォールＳＷおよび分離部ＴＩを除去して透視した状態を示しているが、キャップ絶縁膜１４の外周のみを示している。さらに、図１７では、図面を見やすくするために、一部にハッチングを付している。
前述したように、本実施の形態２の半導体装置におけるフラッシュメモリのメモリセルＭＣ２は、実施の形態１の半導体装置におけるフラッシュメモリのメモリセルＭＣ１と同様に、浮遊ゲート電極ＦＧと、データ書き込みおよび消去用の容量素子ＣＷＥと、データ読み出し用のＭＩＳＦＥＴＱＲとを有する。一方、本実施の形態２におけるメモリセルＭＣ２は、実施の形態１におけるメモリセルＭＣ１と異なり、アシスト容量素子ＣＡを有する。そのため、以下では、アシスト容量素子ＣＡおよびアシスト容量素子ＣＡに関連した部分を中心に、説明する。
半導体装置を構成する基板１Ｓ、ｎ型の埋込ウエルＤＮＷおよび分離部ＴＩは、実施の形態１と同様である。ただし、本実施の形態２においては、分離部ＴＩは、活性領域Ｌ１、Ｌ２、Ｌ３、Ｌ４およびＬ５を規定する部分である。
ｎ型の埋込ウエルＤＮＷには、ｐ型のウエルＨＰＷ１およびＨＰＷ２、ならびに、ｎ型のウエルＨＮＷが形成されている。ｐ型のウエルＨＰＷ１およびＨＰＷ２、ならびに、ｎ型のウエルＨＮＷは、実施の形態１と同様である。
本実施の形態２でも、実施の形態１と同様に、浮遊ゲート電極ＦＧは、図１７に示すように、ｐ型のウエルＨＰＷ１およびＨＰＷ２に平面的に重なるように、Ｙ軸方向に沿って延在した状態で形成されている。実施の形態１と同様に、浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷ１の活性領域Ｌ１に平面的に重なる位置には、データ書き込みおよび消去用の容量素子ＣＷＥが配置されている。また、実施の形態１と同様に、浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷ２の活性領域Ｌ２に平面的に重なる位置には、データ読み出し用のＭＩＳＦＥＴＱＲが配置されている。
一方、浮遊ゲート電極ＦＧが、ｎ型のウエルＨＮＷのうちｐ型のウエルＨＰＷ１とｐ型のウエルＨＰＷ２との間に配置された部分であるｎ型のウエルＨＮＷ１の活性領域Ｌ５に平面的に重なる位置には、容量素子としてのアシスト容量素子ＣＡが配置されている。アシスト容量素子ＣＡは、容量電極ＦＧＣ２と、容量絶縁膜１０ｄと、ｐ型の半導体領域２１と、ｎ型のウエルＨＮＷとを有している。
容量電極ＦＧＣ２は、浮遊ゲート電極ＦＧの一部により形成されている。ここで、ｎ型のウエルＨＮＷのうち、ｐ型のウエルＨＰＷ１とｐ型のウエルＨＰＷ２との間に配置された部分をｎ型のウエルＨＮＷ１とする。このとき、容量電極ＦＧＣ２は、浮遊ゲート電極ＦＧのうち、ｎ型のウエルＨＮＷ１の活性領域Ｌ５に平面的に重なる位置に形成された部分である。また、容量電極ＦＧＣ２は、アシスト容量素子ＣＡの上方側の電極を形成する部分である。
容量絶縁膜１０ｄは、例えば酸化シリコンからなり、容量電極ＦＧＣ２と基板１Ｓ、すなわちｎ型のウエルＨＮＷ１との間に形成されている。容量絶縁膜１０ｄは、例えば熱酸化工程により形成されており、その厚さは、例えば１２ｎｍ程度である。
一対のｐ型の半導体領域２１は、ｎ型のウエルＨＮＷ１内において、容量電極ＦＧＣ２を平面的に挟み込む位置に、それぞれ容量電極ＦＧＣ２に対して自己整合的に形成されている。
ｐ型の半導体領域２１は、チャネル側のｐ−型の半導体領域２１ａと、ｐ−型の半導体領域２１ａに接続されたｐ＋型の半導体領域２１ｂとを有している。ｐ−型の半導体領域２１ａおよびｐ＋型の半導体領域２１ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域２１ｂにおける不純物濃度の方が、ｐ−型の半導体領域２１ａにおける不純物濃度よりも高くなるように設定されている。ｐ型の半導体領域２１は、絶縁膜６に形成されたコンタクトホールＣＴ内の導体部７ｇに、電気的に接続されている。導体部７ｇは、制御ゲート配線ＣＧ２に電気的に接続されている。導体部７ｇが接するｐ＋型の半導体領域２１ｂの表層の一部には、シリサイド層５ａが形成されていてもよい。
ｐ型の半導体領域２１は、ｎ型のウエルＨＮＷ１と電気的に接続されている。そのため、ｎ型のウエルＨＮＷ１は、アシスト容量素子ＣＡの下方側の電極を形成する部分である。
本実施の形態２でも、実施の形態１と同様に、データ書き込みおよび消去用の容量素子ＣＷＥの容量電極ＦＧＣ１のＸ軸方向における長さＬＮｗｅは、データ読み出し用のＭＩＳＦＥＴＱＲのゲート電極ＦＧＲのＸ軸方向における長さＬＮｒよりも小さい。これにより、データ書き込みおよび消去用の容量素子ＣＷＥの容量値を、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの容量値よりも小さくすることができる。そして、実施の形態１と同様に、容量素子ＣＷＥの容量値を容量素子Ｃの容量値よりも小さくすることにより、データの書き込みおよび消去を容易に行うことができる。
また、本実施の形態２でも、前述した比較例１で説明した容量素子Ｃ１００の容量電極ＦＧＣ１００（図１４参照）、すなわち、Ｘ軸方向における浮遊ゲート電極ＦＧの長さが、Ｘ軸方向におけるデータ読み出し用のＭＩＳＦＥＴＱＲのゲート電極ＦＧＲの長さよりも大きくなるような部分、は設けられない。このような場合、好適には、データ読み出し用のＭＩＳＦＥＴＱＲのゲート電極ＦＧＲは、浮遊ゲート電極ＦＧのうち、Ｘ軸方向における浮遊ゲート電極ＦＧの長さが最大となる部分である。
一方、本実施の形態２では、実施の形態１と異なり、アシスト容量素子ＣＡが形成されている。そのため、データ書き込みおよび消去用の容量素子ＣＷＥの容量値を、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの容量値と、アシスト容量素子ＣＡの容量値との和に比べて容易に小さくすることができる。そして、後述するフラッシュメモリにおけるデータ書き込み動作例において説明するように、容量素子ＣＷＥの容量値を、容量素子Ｃの容量値とアシスト容量素子ＣＡの容量値との和よりも小さくすることにより、データ書き込みの際のカップリング比を容易に大きくすることができる。したがって、実施の形態１に比べ、データの書き込みを容易に行うことができる。
好適には、データ書き込みおよび消去用の容量素子ＣＷＥの容量電極ＦＧＣ１のＸ軸方向における長さＬＮｗｅは、アシスト容量素子ＣＡの容量電極ＦＧＣ２のＸ軸方向における長さＬＮａよりも小さい。これにより、データ書き込みおよび消去用の容量素子ＣＷＥの容量値を、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの容量値と、アシスト容量素子ＣＡの容量値との和に比べてさらに容易に小さくすることができる。したがって、実施の形態１に比べ、データの書き込みをさらに容易に行うことができる。
なお、本実施の形態２でも、実施の形態１と同様に、好適には、選択ＭＩＳＦＥＴＱＳのゲート電極ＦＧＳのＸ軸方向の長さＬＮｓは、ゲート電極ＦＧＲのＸ軸方向の長さＬＮｒよりも大きい。これにより、選択ＭＩＳＦＥＴＱＳにおいて、パンチスルーを防止または抑制することができ、オフ時のリーク電流、すなわちオフリーク電流を低減することができる。一方、データ読み出し用のＭＩＳＦＥＴＱＲにおいては、選択ＭＩＳＦＥＴＱＳに比べれば、パンチスルーを防止または抑制する必要は少ないため、ゲート電極ＦＧＲのＸ軸方向の長さＬＮｒは、ゲート電極ＦＧＳのＸ軸方向の長さＬＮｓよりも小さくてもよい。
また、本実施の形態２でも、実施の形態１と同様に、好適には、ｐ型の半導体領域１１とｎ型の半導体領域１２とに挟まれた部分の容量電極ＦＧＣ１のＹ軸方向における幅ＷＤｗｅは、ｎ型の半導体領域１３ｃとｎ型の半導体領域１３ｄとに挟まれた部分のゲート電極ＦＧＲのＹ軸方向における幅ＷＤｒよりも小さい。これにより、相対的にゲート電極ＦＧＲのＹ軸方向における幅ＷＤｒが大きくなるため、データ読み出し用のＭＩＳＦＥＴＱＲに流れる読み出し電流を大きくすることができ、高速読み出しが可能になる。
＜データ書き込み動作例＞
次に、このようなフラッシュメモリにおけるデータ書き込み動作例について説明する。図１９は、実施の形態２のフラッシュメモリのデータ書き込み動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。図１９は、図１７のＡ−Ａ線に沿った断面図である。
データ書き込みの際には、アシスト容量素子ＣＡ以外の部分については、実施の形態１において図４を用いて説明した動作と略同様の動作を行う。まず、実施の形態１と同様の動作により、基板１Ｓとｐ型のウエルＨＰＷ１およびＨＰＷ２との電気的な分離を行う。また、実施の形態１と同様の動作により、データ読み出し用のＭＩＳＦＥＴＱＲおよび選択ＭＩＳＦＥＴＱＳのｐ型のウエルＨＰＷ２に例えば８Ｖ程度の正の電圧を印加し、データ書き込みおよび消去用の容量素子ＣＷＥのｐ型のウエルＨＰＷ１に例えば−８Ｖ程度の負の電圧を印加する。さらに、選択ＭＩＳＦＥＴＱＳのゲート電極ＦＧＳに、例えば８Ｖ程度の正の電圧を印加するか、あるいは、ゲート電極ＦＧＳを開放状態（図１９では「Ｏｐｅｎ」と表記）にする。
一方、本実施の形態２では、実施の形態１と異なり、制御ゲート配線ＣＧ２から導体部７ｇを通じて、アシスト容量素子ＣＡのｐ型の半導体領域２１に、例えば８Ｖ程度の正の電圧を印加する。このとき、矢印ＡＷ１７により模式的に示すように、導体部７ｇと接続されたｐ型の半導体領域２１とｎ型のウエルＨＮＷ１との間の電位差は約０Ｖに等しい。矢印ＡＷ１７は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
以上のように、ｎ型の埋込ウエルＤＮＷ、および、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２には、例えば８Ｖ程度の正の電圧が印加される。また、データ書き込みおよび消去用の容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１には、ｐ型の半導体領域１１を介して、例えば−８Ｖ程度の負の電圧、すなわちｐ型のウエルＨＰＷ２に印加される電圧の極性と逆極性の電圧が印加される。さらに、アシスト容量素子ＣＡのｎ型のウエルＨＮＷ１に、例えば８Ｖ程度の正の電圧が印加される。
このような電圧の印加により、ｐ型のウエルＨＰＷ１とｐ型のウエルＨＰＷ２とが各々個別に制御され、ｎ型のウエルＨＮＷ１がｐ型のウエルＨＰＷ２と同電位になるように制御される。これにより、電子ｅ−が、チャネル全面のＦＮトンネル電流によりｐ型のウエルＨＰＷ１から容量絶縁膜１０ａを通じて容量電極ＦＧＣ１に注入されるか、または、正孔がＦＮトンネル電流により容量電極ＦＧＣ１から放出されることにより、データが書き込まれる。
データ書き込みの際は、容量素子Ｃとアシスト容量素子ＣＡとは、浮遊ゲート電極ＦＧを介して並列に接続され、容量素子ＣＷＥは、容量素子Ｃおよびアシスト容量素子ＣＡのいずれとも、浮遊ゲート電極ＦＧを介して直列に接続される。
本実施の形態２でも、実施の形態１と同様に、容量素子Ｃの容量値を容量値ＣＡＰｒとし、容量素子ＣＷＥの容量値を容量値ＣＡＰｗｅとする。また、容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２と、容量素子Ｃの上方側の電極であるゲート電極ＦＧＲとの間の電位差を電位差Ｖｒとする。また、容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１と、容量素子ＣＷＥの上方側の電極である容量電極ＦＧＣ１との間の電位差を電位差Ｖｗｅとする。
一方、本実施の形態２では、アシスト容量素子ＣＡの容量値を容量値ＣＡＰａとし、アシスト容量素子ＣＡの下方側の電極であるｎ型のウエルＨＮＷ１と、アシスト容量素子ＣＡの上方側の電極である容量電極ＦＧＣ２との間の電位差を電位差Ｖａとする。前述したように、容量素子Ｃとアシスト容量素子ＣＡとは、浮遊ゲート電極ＦＧを介して並列に接続されるため、電位差Ｖａは電位差Ｖｒに等しい。
このとき、容量値ＣＡＰｒと容量値ＣＡＰａと容量値ＣＡＰｗｅとの総和に対する、容量値ＣＡＰｒと容量値ＣＡＰａとの和の比を増加させることにより、上記式（１）に示すカップリング比ＲＣ１を増加させることができ、容量素子ＣＷＥの電位差Ｖｗｅを増加させることができる。これにより、容量素子ＣＷＥにおいて、電子がＦＮトンネル電流により容量電極ＦＧＣ１に注入されやすくなるか、または、正孔がＦＮトンネル電流により容量電極ＦＧＣ１から放出されやすくなる。
容量素子Ｃ、アシスト容量素子ＣＡおよび容量素子ＣＷＥは、好適には、容量値ＣＡＰｒ、容量値ＣＡＰａおよび容量値ＣＡＰｗｅが、下記式（８）
ＣＡＰｒ＋ＣＡＰａ＞ＣＡＰｗｅ （８）
を満たすように、設計されている。上記式（８）を満たすことにより、上記式（１）に示すように、カップリング比ＲＣ１を０．５よりも大きくすることができ、電位差Ｖｗｅを電位差Ｖｒおよび電位差Ｖａよりも大きくすることができる。そのため、容量素子Ｃと比べ、容量素子ＣＷＥにおいて、電子がＦＮトンネル電流により容量電極ＦＧＣ１に注入されやすくなるか、または、正孔がＦＮトンネル電流により容量電極ＦＧＣ１から放出されやすくなる。
実施の形態１と同様に、ゲート電極ＦＧＲのＸ軸方向の長さを長さＬＮｒとし、ゲート電極ＦＧＲのＹ軸方向の幅を幅ＷＤｒとする。また、容量電極ＦＧＣ１のＸ軸方向の長さを長さＬＮｗｅとし、容量電極ＦＧＣ１のＹ軸方向の幅を幅ＷＤｗｅとする。このとき、ゲート電極ＦＧＲの面積Ｓｒは、上記式（４）により示され、容量電極ＦＧＣ１の面積Ｓｗｅは、上記式（５）により示される。
また、容量電極ＦＧＣ２のＸ軸方向の長さを長さＬＮａとし、容量電極ＦＧＣ２のＹ軸方向の幅を幅ＷＤａとする。このとき、容量電極ＦＧＣ２の面積Ｓａは、下記式（９）
Ｓａ＝ＬＮａ×ＷＤａ （９）
により示される。例えば容量絶縁膜１０ａおよび１０ｄ、ならびに、ゲート絶縁膜１０ｂの各々の厚さおよび誘電率が等しい場合には、下記式（１０）
Ｓｒ＋Ｓａ＞Ｓｗｅ （１０）
を満たすことにより、上記式（８）を満たすことができる。
ここで、データ読み出し用のＭＩＳＦＥＴＱＲの容量値ＣＡＰｒとデータ書き込みおよび消去用の容量素子ＣＷＥの容量値ＣＡＰｗｅとの比を一定とし、データ読み出し用のＭＩＳＦＥＴＱＲの容量値ＣＡＰｒに対するアシスト容量素子ＣＡの容量値ＣＡＰａの比を変化させたときのカップリング比を、図２０のグラフに示す。図２０の横軸は、容量値ＣＡＰｒに対する容量値ＣＡＰａの比を示し、図２０の縦軸は、カップリング比を示す。なお、図２０では、容量値ＣＡＰｒと容量値ＣＡＰｗｅとの比が、容量値ＣＡＰｒ：容量値ＣＡＰｗｅ＝０．６８６：０．０６８を満たす場合について示している。
図２０のグラフにおいて「書き込み」と表記された曲線は、データ書き込みの際のカップリング比ＲＣ１を示す。また、容量値ＣＡＰｒに対する容量値ＣＡＰａの比が０の場合は、アシスト容量素子ＣＡが形成されない場合、すなわち実施の形態１に相当する。
図２０のグラフにおいて「書き込み」と表記された曲線に示すように、アシスト容量素子ＣＡが形成された場合（実施の形態２）におけるデータ書き込みの際のカップリング比ＲＣ１は、アシスト容量素子ＣＡが形成されない場合（実施の形態１）におけるデータ書き込みの際のカップリング比ＲＣ１よりも大きい。したがって、アシスト容量素子ＣＡを形成することにより、データ書き込みおよび消去用の容量素子ＣＷＥにおいて、電子を、ｐ型のウエルＨＰＷ１からＦＮトンネル電流により容量絶縁膜１０ａを通じて容量電極ＦＧＣ１に容易に注入し、容易にデータを書き込むことができる。
また、図２０において「書き込み」と表記された曲線に示すように、アシスト容量素子ＣＡの容量値ＣＡＰａの増加に伴って、カップリング比ＲＣ１は増加する。したがって、アシスト容量素子ＣＡの容量値ＣＡＰａを増加させることにより、データ書き込みおよび消去用の容量素子ＣＷＥにおいて、電子を、ｐ型のウエルＨＰＷ１からＦＮトンネル電流により容量絶縁膜１０ａを通じて容量電極ＦＧＣ１にさらに容易に注入し、さらに容易にデータを書き込むことができる。
次に、図２１は、実施の形態２のフラッシュメモリのデータ消去動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。図２１は、図１７のＡ−Ａ線に沿った断面図である。
データ消去の際には、アシスト容量素子ＣＡ以外の部分については、実施の形態１において図５を用いて説明した動作と略同様の動作を行う。まず、実施の形態１と同様の動作により、基板１Ｓとｐ型のウエルＨＰＷ１およびＨＰＷ２との電気的な分離を行う。また、実施の形態１と同様の動作により、データ読み出し用のＭＩＳＦＥＴＱＲおよび選択ＭＩＳＦＥＴＱＳのｐ型のウエルＨＰＷ２に例えば−８Ｖ程度の負の電圧を印加し、データ書き込みおよび消去用の容量素子ＣＷＥのｐ型のウエルＨＰＷ１に例えば８Ｖ程度の正の電圧を印加する。さらに、選択ＭＩＳＦＥＴＱＳのゲート電極ＦＧＳに、例えば−８Ｖ程度の負の電圧を印加するか、あるいは、ゲート電極ＦＧＳを開放状態（図２１では「Ｏｐｅｎ」と表記）にする。
一方、本実施の形態２では、実施の形態１と異なり、制御ゲート配線ＣＧ２から導体部７ｇを通じて、アシスト容量素子ＣＡのｐ型の半導体領域２１に、例えば０Ｖの電圧を印加する。このとき、ｐ型の半導体領域２１と、ｎ型のウエルＨＮＷ１との界面であって、図２１において太線により示される界面ＩＦ２３におけるｐｎ接合に、逆バイアスが印加され、例えば８Ｖ程度の電位差が発生する。また、ｎ型のウエルＨＮＷ１の活性領域Ｌ５と容量電極ＦＧＣ２とが平面的に重なる部分の上層、すなわちチャネルに相当する領域ＣＨａに、空乏層ＤＬが形成される。そして、空乏層ＤＬと、ｎ型のウエルＨＮＷ１との界面であって、図２１において太線により示される界面ＩＦ２３におけるｐｎ接合に、逆バイアスが印加され、例えば８Ｖ程度の電位差が発生する。
以上のように、ｎ型の埋込ウエルＤＮＷには、データ書き込みの際にｎ型の埋込ウエルＤＮＷに印加された電圧の極性と同極性の電圧が印加される。また、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２には、例えば−８Ｖ程度の負の電圧、すなわちデータ書き込みの際にｎ型の埋込ウエルＤＮＷに印加された電圧の極性と逆極性の電圧が印加される。また、データ書き込みおよび消去用の容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１には、例えば８Ｖ程度の正の電圧、すなわちデータ書き込みの際にｎ型の埋込ウエルＤＮＷに印加された電圧の極性と同極性の電圧が印加される。さらに、アシスト容量素子ＣＡのｎ型のウエルＨＮＷ１に、例えば０Ｖの電圧が印加される。
このような電圧の印加により、ｐ型のウエルＨＰＷ１とｐ型のウエルＨＰＷ２とが各々個別に制御され、ｎ型のウエルＨＮＷ１がｐ型のウエルＨＰＷ１と同電位になるように制御される。これにより、容量電極ＦＧＣ１である浮遊ゲート電極ＦＧに蓄積された電子ｅ−が、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ａを通じてｐ型のウエルＨＰＷ１に放出されるか、または、正孔がＦＮトンネル電流により容量電極ＦＧＣ１に注入されることにより、データが消去される。
領域ＣＨａに空乏層ＤＬが形成されない場合、容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１と、領域ＣＨａとの間の電位差が約０Ｖに等しくなる。このとき、容量素子ＣＷＥとアシスト容量素子ＣＡとは、浮遊ゲート電極ＦＧを介して並列に接続され、容量素子Ｃは、容量素子ＣＷＥおよびアシスト容量素子ＣＡのいずれとも、浮遊ゲート電極ＦＧを介して直列に接続されることになる。そのため、上記式（１）に示すカップリング比ＲＣ１が小さくなる。
一方、ｐ型の半導体領域２１に例えば０Ｖの電圧が印加され、領域ＣＨａに空乏層ＤＬが形成される場合には、ｎ型のウエルＨＮＷに印加された８Ｖ程度の正の電圧は、領域ＣＨａに印加されない。これにより、上記式（１）に示すカップリング比ＲＣ１は、領域ＣＨａに空乏層ＤＬが形成されない場合に比べて大きくなる。したがって、領域ＣＨａに空乏層ＤＬが形成される場合、領域ＣＨａに空乏層ＤＬが形成されない場合に比べ、容量素子ＣＷＥにおいて、電子がＦＮトンネル電流により容量電極ＦＧＣ１から放出されやすくなるか、または、正孔がＦＮトンネル電流により容量電極ＦＧＣ１に注入されやすくなる。
ここで、アシスト容量素子ＣＡのｐ型の半導体領域２１に印加する電圧を電圧Ｖａａとし、容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１に印加する電圧を電圧Ｖｗｅａとする。そして、電圧Ｖａａが０Ｖの場合（Ｖａａ＝０）、および、電圧Ｖａａが電圧Ｖｗｅａに等しい場合（Ｖａａ＝Ｖｗｅａ）において、容量値ＣＡＰｒに対する容量値ＣＡＰａの比を変化させたときのカップリング比ＲＣ１を、図２０のグラフに示す。
図２０において「消去（Ｖａａ＝０）」と表記された曲線が、電圧Ｖａａが０Ｖの場合を示す。また、図２０において「消去（Ｖａａ＝Ｖｗｅａ）」と表記された曲線が、電圧Ｖａａが電圧Ｖｗｅａに等しい場合を示す。
図２０において「消去（Ｖａａ＝０）」と表記された曲線、および、「消去（Ｖａａ＝Ｖｗｅａ）」と表記された曲線に示すように、電圧Ｖａａが０Ｖの場合、電圧Ｖａａが電圧Ｖｗｅａに等しい場合に比べ、カップリング比ＲＣ１が大きい。したがって、ｐ型の半導体領域２１に例えば０Ｖの電圧を印加することにより、電子を、データ書き込みおよび消去用の容量素子ＣＷＥのｐ型のウエルＨＰＷ１から、ＦＮトンネル電流により容量絶縁膜１０ａを通じて容量電極ＦＧＣ１である浮遊ゲート電極ＦＧに容易に注入し、容易にデータを消去することができる。
次に、図２２は、実施の形態２のフラッシュメモリのデータ読み出し動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。図２２は、図１７のＡ−Ａ線に沿った断面図である。
データ読み出しの際には、アシスト容量素子ＣＡおよび容量素子ＣＷＥ以外の部分に対しては、実施の形態１において図６を用いて説明した動作と略同様の動作を行う。まず、実施の形態１と同様の動作により、基板１Ｓとｐ型のウエルＨＰＷ１およびＨＰＷ２との電気的な分離を行う。また、実施の形態１と同様の動作により、データ読み出し用のＭＩＳＦＥＴＱＲのｐ型のウエルＨＰＷ２に例えば０Ｖの電圧を印加し、選択ＭＩＳＦＥＴＱＳのゲート電極ＦＧＳに、例えば電源電圧Ｖｃｃとしての３Ｖ程度の電圧を印加する。
一方、本実施の形態２では、実施の形態１と異なり、データ書き込みおよび消去用のビット線ＷＢＬから導体部７ｃを通じて、データ書き込みおよび消去用の容量素子ＣＷＥのｐ型の半導体領域１１、ｎ型の半導体領域１２およびｐ型のウエルＨＰＷ１に、例えば電源電圧Ｖｃｃとしての３Ｖ程度の電圧を印加する。このとき、ｐ型の半導体領域１１およびｐ型のウエルＨＰＷ１は、ｐ型の半導体同士であるため、矢印ＡＷ３３により模式的に示すように、ｐ型の半導体領域１１とｐ型のウエルＨＰＷ１との間の電位差は約０Ｖに等しい。矢印ＡＷ３３は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。また、ｐ型の半導体領域１１とｐ型のウエルＨＰＷ１との間の電位差は約０Ｖに等しいため、矢印ＡＷ３４により模式的に示すように、ｎ型の半導体領域１２とｐ型のウエルＨＰＷ１との間の電位差も約０Ｖに等しい。矢印ＡＷ３４は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
また、本実施の形態２では、実施の形態１と異なり、制御ゲート配線ＣＧ２から導体部７ｇを通じて、アシスト容量素子ＣＡのｐ型の半導体領域２１に、例えば電源電圧Ｖｃｃとしての３Ｖ程度の電圧を印加する。このとき、矢印ＡＷ３５およびＡＷ３６により模式的に示すように、ｐ型の半導体領域２１とｎ型のウエルＨＮＷ１との間の電位差は約０Ｖに等しい。矢印ＡＷ３５およびＡＷ３６は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
なお、ｐ型のウエルＨＰＷ１とｎ型のウエルＨＮＷ１との界面におけるｐｎ接合に、順バイアスが印加されるので、矢印ＡＷ３７により模式的に示すように、ｐ型のウエルＨＰＷ１とｎ型のウエルＨＮＷ１との間の電位差は約０Ｖに等しい。矢印ＡＷ３７は、矢印の始端から終端にかけての電位差が約０Ｖに等しいことを意味する。
以上のように、ｎ型の埋込ウエルＤＮＷには、例えば電源電圧Ｖｃｃが印加される。また、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２に、例えば０Ｖの電圧が印加され、データ書き込みおよび消去用の容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１に、例えば電源電圧Ｖｃｃが印加される。そしてさらに、アシスト容量素子ＣＡのｎ型のウエルＨＮＷ１に例えば電源電圧Ｖｃｃが印加された状態で、選択ＭＩＳＦＥＴＱＳがオン状態となる。このような状態で、データ読み出し用のＭＩＳＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択されたメモリセルに記憶されているデータが０または１のいずれなのかを読み出す。すなわち、データ読み出し用のＭＩＳＦＥＴＱＲの一対のｎ型の半導体領域１３の一方のｎ型の半導体領域１３ｃと、他方のｎ型の半導体領域１３ｄとの間に流れる電流値に基づいて、メモリセルＭＣ２に記憶されているデータを読み出す。
以上のような電圧の印加により、データ読み出しの際は、容量素子ＣＷＥとアシスト容量素子ＣＡとは、浮遊ゲート電極ＦＧを介して並列に接続され、容量素子Ｃは、容量素子ＣＷＥおよびアシスト容量素子ＣＡのいずれとも、浮遊ゲート電極ＦＧを介して直列に接続されることになる。
このとき、容量値ＣＡＰｒと容量値ＣＡＰａと容量値ＣＡＰｗｅとの総和に対する、容量値ＣＡＰｗｅと容量値ＣＡＰａとの和の比を増加させることにより、上記式（７）に示すカップリング比ＲＣ２を増加させることができ、容量素子Ｃの電位差Ｖｒを増加させることができる。これにより、メモリセルＭＣ２に記憶されているデータを読み出す際の信頼性を向上させることができる。
ここで、図２０のグラフにおいて「読み出し（選択）」と表記された曲線は、読み出しの際のカップリング比ＲＣ２を示す。
図２０のグラフにおいて「読み出し（選択）」と表記された曲線に示すように、アシスト容量素子ＣＡが形成された場合（実施の形態２）におけるデータ読み出しの際のカップリング比ＲＣ２は、アシスト容量素子ＣＡが形成されない場合（実施の形態１）におけるデータ読み出しの際のカップリング比ＲＣ２よりも大きい。また、アシスト容量素子ＣＡの容量値ＣＡＰａの増加に伴って、カップリング比ＲＣ２は増加する。例えば、アシスト容量素子ＣＡが形成されない場合、カップリング比ＲＣ２は、０．１未満であるが、アシスト容量素子ＣＡが形成され、データ読み出し用のＭＩＳＦＥＴＱＲの容量値ＣＡＰｒに対する、アシスト容量素子ＣＡの容量値ＣＡＰａの比が０．５以上である場合、カップリング比ＲＣ２は０．３よりも大きい。このように、アシスト容量素子ＣＡを形成することにより、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２と、上方側の電極であるゲート電極ＦＧＲとの間の電位差を大きくすることができ、メモリセルＭＣ２に記憶されているデータを読み出す際の信頼性を向上させることができる。
なお、図２０のグラフにおいて「読み出し（非選択）」と表記された曲線は、選択されていないメモリセルＭＣ２、すなわち選択ＭＩＳＦＥＴＱＳがオン状態となっていないメモリセルＭＣ２の、読み出しの際のカップリング比ＲＣ２を示す。この場合、データ書き込み用のビット線ＲＢＬから導体部７ｆを通じて、選択ＭＩＳＦＥＴＱＳの他方のｎ型の半導体領域１３ｅに、例えば０Ｖの電圧が印加される。また、データ書き込みおよび消去用のビット線ＷＢＬから導体部７ｃを通じて、データ書き込みおよび消去用の容量素子ＣＷＥのｐ型のウエルＨＰＷ１に、０Ｖの電圧が印加される。図２０のグラフにおいて「読み出し（非選択）」と表記された曲線および「読み出し（選択）」と表記された曲線に示すように、選択されていないメモリセルＭＣ２におけるデータ読み出しの際のカップリング比ＲＣ２は、選択されたメモリセルＭＣ２におけるデータ読み出しの際のカップリング比ＲＣ２よりも小さい。
＜半導体装置の製造方法＞
本実施の形態２の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法において、ｐ−型の半導体領域１１ａを形成する際に、アシスト容量素子ＣＡが形成される領域のうち、ｐ型の不純物を注入する領域ＩＰＰ３（図１７参照）において、ｐ−型の半導体領域２１ａを形成する。また、本実施の形態２の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法において、ｐ＋型の半導体領域１１ｂを形成する際に、アシスト容量素子ＣＡが形成される領域のうち、ｐ型の不純物を注入する領域ＩＰＰ３（図１７参照）において、ｐ＋型の半導体領域２１ｂを形成する。それ以外の点については、本実施の形態２の半導体装置の製造方法は、実施の形態１の半導体装置の製造方法と同様にすることができる。
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置におけるメモリセルＭＣ２は、実施の形態１の半導体装置におけるメモリセルＭＣ１と同様に、データ書き込みおよび消去用の容量素子ＣＷＥと、データ読み出し用のＭＩＳＦＥＴＱＲと、選択ＭＩＳＦＥＴＱＳとを有する。また、本実施の形態２の半導体装置におけるメモリセルＭＣ２は、実施の形態１の半導体装置におけるメモリセルＭＣ１と異なり、アシスト容量素子ＣＡを有する。
アシスト容量素子ＣＡは、ｎ型のウエルＨＮＷのうち、ｐ型のウエルＨＰＷ１とｐ型のウエルＨＰＷ２との間の部分であるｎ型のウエルＨＮＷ１に形成されている。そのため、本実施の形態２における１つのメモリセルＭＣ２が形成される領域ＡＲｍｃ２（図１７参照）の面積を、実施の形態１における１つのメモリセルＭＣ１が形成される領域ＡＲｍｃ１（図２参照）の面積と等しくすることができる。そのため、本実施の形態２の半導体装置は、例えばメモリセル１個分の面積を小さくすることができるなど、実施の形態１の半導体装置と同様の効果を有する。
さらに、本実施の形態２の半導体装置における１つのメモリセルＭＣ２は、アシスト容量素子ＣＡを有することにより、実施の形態１に比べ、データ書き込みの際のカップリング比ＲＣ１を大きくすることができる。また、データ書き込みの際のデータ書き込みおよび消去用の容量素子ＣＷＥの下方側の電極であるｐ型のウエルＨＰＷ１と、上方側の電極である容量電極ＦＧＣ１との間の電位差を大きくすることができる。したがって、実施の形態１に比べ、容量素子ＣＷＥにおいて、電子がＦＮトンネル電流により容量電極ＦＧＣ１に注入されやすくなることなどにより、データの書き込みを容易に行うことができる。
一方、実施の形態１の半導体装置において、容量値ＣＡＰｒが容量値ＣＡＰｗｅよりも大きい場合には、データ読み出しの際に、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２と、上方側の電極であるゲート電極ＦＧＲとの間の電位差を容易に大きくすることができない。
しかし、本実施の形態２の半導体装置においては、データ読み出しの際に、アシスト容量素子ＣＡにおけるｐ型の半導体領域２１に印加する電圧を調整することにより、実施の形態１に比べ、データ読み出しの際のカップリング比ＲＣ２を容易に大きくすることができる。これにより、データ読み出し用のＭＩＳＦＥＴＱＲである容量素子Ｃの下方側の電極であるｐ型のウエルＨＰＷ２と、上方側の電極であるゲート電極ＦＧＲとの間の電位差を大きくすることができ、メモリセルＭＣ２に記憶されているデータを読み出す際の信頼性を向上させることができる。
なお、本実施の形態２におけるデータ消去の際のカップリング比ＲＣ１は、実施の形態１におけるデータ消去の際のカップリング比ＲＣ１に比べれば、若干小さくなる。しかし、実施の形態１におけるデータ読み出しの際のカップリング比ＲＣ２は例えば０．１未満であるものの、本実施の形態２におけるデータ読み出しの際のカップリング比ＲＣ２は例えば０．３よりも大きくなる。したがって、本実施の形態２におけるメモリセルＭＣ２に記憶されているデータを読み出す際の信頼性を向上させる効果は、実施の形態１に比べて大きい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ｓ 基板（半導体基板）
４ａ ｐ＋型の半導体領域
５ａ シリサイド層
６、６ａ、６ｂ 絶縁膜
７ａ〜７ｇ 導体部
８ａ ｎ＋型の半導体領域
１０ａ、１０ｄ 容量絶縁膜
１０ｂ、１０ｃ ゲート絶縁膜
１１、２１ ｐ型の半導体領域
１１ａ、２１ａ ｐ−型の半導体領域
１１ｂ、２１ｂ ｐ＋型の半導体領域
１２、１３、１３ｃ〜１３ｅ ｎ型の半導体領域
１２ａ、１３ａ ｎ−型の半導体領域
１２ｂ、１３ｂ ｎ＋型の半導体領域
１４ キャップ絶縁膜
２０ 導体膜
ＡＲｍｃ１、ＡＲｍｃ２、ＡＲｒ、ＡＲｓ、ＡＲｗｅ、ＣＨａ 領域
ＡＷ１１〜ＡＷ１７、ＡＷ２１〜ＡＷ２５、ＡＷ３１〜ＡＷ３７ 矢印
Ｃ、ＣＷＥ 容量素子
ＣＡ アシスト容量素子
ＣＧ０、ＣＧ１、ＣＧ２ 制御ゲート配線
ＣＴ コンタクトホール
ＤＬ 空乏層
ＤＮＷ ｎ型の埋込ウエル
ＦＧ 浮遊ゲート電極
ＦＧＣ１、ＦＧＣ２ 容量電極
ＦＧＲ、ＦＧＳ ゲート電極
ＧＳ 選択線
ＨＮＷ、ＨＮＷ１、ＨＮＷ２ ｎ型のウエル
ＨＰＷ、ＨＰＷ１、ＨＰＷ２、 ｐ型のウエル
ＩＦ１１、ＩＦ１２、ＩＦ２１〜ＩＦ２３、ＩＦ３１〜ＩＦ３３ 界面
ＩＰＮ１、ＩＰＮ２、ＩＰＰ１〜ＩＰＰ３ 領域
Ｌ１〜Ｌ５ 活性領域
ＬＮａ、ＬＮｒ、ＬＮｓ、ＬＮｗｅ 長さ
ＭＣ１、ＭＣ２ メモリセル
ＭＲ１、ＭＲ２ メモリセルアレイ
ＱＲ データ読み出し用のＭＩＳＦＥＴ
ＱＳ 選択ＭＩＳＦＥＴ
ＲＢＬ、ＷＢＬ ビット線
ＳＬ ソース線
ＳＷ サイドウォール
ＴＩ 分離部
ＷＤａ、ＷＤｒ、ＷＤｗｅ 幅

Claims (17)

  1. 半導体基板と、
    前記半導体基板の主面に形成された第１導電型の第１ウエルと、
    前記第１導電型とは反対の導電型を有する第２導電型のウエルであって、前記第１ウエルに内包されるように配置された第２ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第３ウエルと、
    前記第２ウエルおよび前記第３ウエルに平面的に重なるように配置された不揮発性メモリセルと、
    を備え、
    前記不揮発性メモリセルは、
    前記第２ウエルおよび前記第３ウエルに平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、
    前記浮遊ゲート電極が前記第２ウエルに平面的に重なる第１位置に配置されたデータ書き込みおよび消去用の素子と、
    前記浮遊ゲート電極が前記第３ウエルに平面的に重なる第２位置に配置されたデータ読み出し用の電界効果トランジスタと、
    を有し、
    前記データ書き込みおよび消去用の素子は、
    前記浮遊ゲート電極のうち前記第１位置に形成された部分である第１電極と、
    前記第１電極および前記半導体基板の間に形成された第１絶縁膜と、
    前記第２ウエル内において前記第１電極を挟み込む位置にそれぞれ形成された第１半導体領域および第２半導体領域と、
    前記第２ウエルと、
    を有し、
    前記データ読み出し用の電界効果トランジスタは、
    前記浮遊ゲート電極のうち前記第２位置に形成された部分である第２電極と、
    前記第２電極および前記半導体基板の間に形成された第２絶縁膜と、
    前記第３ウエル内において前記第２電極を挟み込む位置にそれぞれ形成された第３半導体領域および第４半導体領域と、
    を有し、
    前記第１半導体領域は前記第１導電型の半導体領域であり、
    前記第２半導体領域は前記第２導電型の半導体領域であり、
    前記第３半導体領域および前記第４半導体領域は前記第１導電型の半導体領域であり、
    前記第１方向と交差する第２方向における前記第１電極の長さは、前記第２方向における前記第２電極の長さよりも小さい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１半導体領域と前記第２半導体領域とに挟まれた部分の前記第１電極の面積は、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の前記第２電極の面積よりも小さい、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記不揮発性メモリセルは、前記不揮発性メモリセルを選択する選択用の電界効果トランジスタを有し、
    前記選択用の電界効果トランジスタは、
    前記第３ウエルのうち前記第４半導体領域を挟んで前記第２電極と反対側の部分に平面的に重なるように前記第１方向に延在して配置されたゲート電極と、
    前記ゲート電極および前記半導体基板の間に形成された第３絶縁膜と、
    前記第３ウエル内に形成された第５半導体領域と、
    を有し、
    前記ゲート電極は、前記浮遊ゲート電極と電気的に分離され、
    前記データ読み出し用の電界効果トランジスタおよび前記選択用の電界効果トランジスタは、前記第４半導体領域を共有し、
    前記第４半導体領域および前記第５半導体領域は、前記第３ウエル内において前記ゲート電極を挟み込む位置にそれぞれ形成されており、
    前記第２方向における前記ゲート電極の長さは、前記第２方向における前記第２電極の長さよりも大きい、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記不揮発性メモリセルの読み出し動作の際には、前記データ読み出し用の電界効果トランジスタの前記第３半導体領域と前記第４半導体領域との間に流れる電流値に基づいて、前記不揮発性メモリセルに記憶されているデータを読み出す、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２電極は、前記浮遊ゲート電極のうち、前記第２方向における前記浮遊ゲート電極の長さが最大となる部分である、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１位置と前記第２位置との間のいずれの位置においても、前記第２方向における前記浮遊ゲート電極の長さは、前記第２方向における前記第１電極の長さ以上である、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記不揮発性メモリセルの書き込み動作の際には、前記第１ウエルおよび前記第３ウエルには第１電圧が印加され、かつ、前記第２ウエルには前記第２半導体領域を介して前記第１電圧の極性と逆極性の第２電圧が印加されることにより、前記第２ウエルおよび前記第３ウエルが各々個別に制御され、
    前記不揮発性メモリセルの消去動作の際には、前記第１ウエルには前記第１電圧の極性と同極性の第３電圧が印加され、前記第２ウエルには前記第２半導体領域を介して前記第３電圧が印加され、かつ、前記第３ウエルには前記第１電圧の極性と逆極性の第４電圧が印加されることにより、前記第２ウエルおよび前記第３ウエルが各々個別に制御される、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記不揮発性メモリセルの書き込み動作および消去動作は、前記データ書き込みおよび消去用の素子にて、ＦＮトンネル電流により行われる、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１半導体領域と前記第２半導体領域とに挟まれた部分の前記第１電極の前記第１方向における幅は、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の前記第２電極の前記第１方向における幅よりも小さい、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第１導電型のウエルであって、前記第２ウエルと前記第３ウエルとの間に配置された第４ウエルを備え、
    前記不揮発性メモリセルは、前記浮遊ゲート電極が前記第４ウエルに平面的に重なる第３位置に配置された容量素子を有し、
    前記容量素子は、
    前記浮遊ゲート電極のうち前記第３位置に形成された部分である第３電極と、
    前記第３電極および前記半導体基板の間に形成された第４絶縁膜と、
    前記第４ウエル内において前記第３電極を挟み込む位置にそれぞれ形成された第６半導体領域および第７半導体領域と、
    前記第４ウエルと、
    を有し、
    前記第６半導体領域および前記第７半導体領域は前記第２導電型の半導体領域である、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第１半導体領域と前記第２半導体領域とに挟まれた部分の前記第１電極の面積は、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の前記第２電極の面積よりも小さい、半導体装置。
  12. 請求項１０記載の半導体装置において、
    前記不揮発性メモリセルは、前記不揮発性メモリセルを選択する選択用の電界効果トランジスタを有し、
    前記選択用の電界効果トランジスタは、
    前記第３ウエルのうち前記第４半導体領域を挟んで前記第２電極と反対側の部分に平面的に重なるように前記第１方向に延在して配置されたゲート電極と、
    前記ゲート電極および前記半導体基板の間に形成された第５絶縁膜と、
    前記第３ウエル内に形成された第８半導体領域と、
    を有し、
    前記ゲート電極は、前記浮遊ゲート電極と電気的に分離され、
    前記データ読み出し用の電界効果トランジスタおよび前記選択用の電界効果トランジスタは、前記第４半導体領域を共有し、
    前記第４半導体領域および前記第８半導体領域は、前記第３ウエル内において前記ゲート電極を挟み込む位置にそれぞれ形成されており、
    前記第２方向における前記ゲート電極の長さは、前記第２方向における前記第２電極の長さよりも大きい、半導体装置。
  13. 請求項１０記載の半導体装置において、
    前記不揮発性メモリセルの読み出し動作の際には、前記データ読み出し用の電界効果トランジスタの前記第３半導体領域と前記第４半導体領域との間に流れる電流値に基づいて、前記不揮発性メモリセルに記憶されているデータを読み出す、半導体装置。
  14. 請求項１０記載の半導体装置において、
    前記第２電極は、前記浮遊ゲート電極のうち、前記第２方向における前記浮遊ゲート電極の長さが最大となる部分である、半導体装置。
  15. 請求項１０記載の半導体装置において、
    前記不揮発性メモリセルの書き込み動作の際には、前記第１ウエルおよび前記第３ウエルには第１電圧が印加され、かつ、前記第２ウエルには前記第２半導体領域を介して前記第１電圧の極性と逆極性の第２電圧が印加されることにより、前記第２ウエルおよび前記第３ウエルが各々個別に制御され、
    前記不揮発性メモリセルの消去動作の際には、前記第１ウエルには前記第１電圧の極性と同極性の第３電圧が印加され、前記第２ウエルには前記第２半導体領域を介して前記第３電圧が印加され、かつ、前記第３ウエルには前記第１電圧の極性と逆極性の第４電圧が印加されることにより、前記第２ウエルおよび前記第３ウエルが各々個別に制御される、半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記不揮発性メモリセルの書き込み動作および消去動作は、前記データ書き込みおよび消去用の素子にて、ＦＮトンネル電流により行われる、半導体装置。
  17. 請求項１０記載の半導体装置において、
    前記第１半導体領域と前記第２半導体領域とに挟まれた部分の前記第１電極の前記第１方向における幅は、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の前記第２電極の前記第１方向における幅よりも小さい、半導体装置。
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