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JP2015043470A - エッチング処理方法 - Google Patents

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Abstract

【課題】形成されるパターンのアスペクト比が高くてもパターンが歪むのを防止することができるエッチング処理方法を提供する。【解決手段】処理室１５内部にプラズマ生成用の高周波電力５５が印加され、サセプタ１２にイオン引き込み用の高周波電力５６が印加され、上部電極板２７に負の電位の直流電力が印加される基板処理装置１０において、ウエハＷ上のＳｉＯ２膜４０を、ＳｉＯ２膜４０上に設けられたフォトレジスト膜４５を用いてプラズマでエッチングする際、負の電位の直流電力を上部電極板２７に印加するとともに、プラズマ生成用の高周波電力５５及びイオン引き込み用の高周波電力５６をパルス波状に印加してプラズマ生成用の高周波電力５５及びイオン引き込み用の高周波電力５６が印加されない状態を作り出す。【選択図】図４

Description

本発明は、アスペクト比が高いホール等を形成するエッチング処理方法に関する。
プラズマエッチング処理を用いて半導体ウエハから製造される半導体デバイスでは、開口部の径に比して深さが大きいパターン、例えば、アスペクト比が高いホールを形成することが求められている。
アスペクト比が大きいホールを形成するには、特に、プラズマ中の陽イオンによる対象膜のスパッタを多用する必要があるが、この場合、図１２に示すように、対象膜１２０に形成されたホール１２１の底部に陽イオン１２２が滞留し、該滞留した陽イオン１２２によって続く陽イオン１２３がホール１２１の底部に到達するのを電気的に阻害し、ホール１２１の中において続く陽イオン１２３の進路を変更させることがある。その結果、ホール１２１が歪む等の問題が生じることがある。
これに対応して、ホールの底部へ電子を導入する手法が開発されている（例えば、特許文献１参照。）。これにより、ホールの底部に滞留した陽イオンは電気的に中和され、続く陽イオンの進路が変更されることがなくなる。
特開２００７−１３４５３０号公報
しかしながら、近年、各部の微細化が進み、それに伴い、対象膜においてアスペクト比のより高いホール、例えば、アスペクト比が３０以上のホールを形成することが求められている。アスペクト比が３０以上となると、上述した手法を用いても、ホールが歪むのを防止できないという問題がある。
本発明の目的は、形成されるパターンのアスペクト比が高くてもパターンが歪むのを防止することができるエッチング処理方法を提供することにある。
上記目的を達成するために、請求項１記載のエッチング処理方法は、内部にプラズマが生じる処理室、該処理室内部に配置された載置台及び該載置台に対向して前記処理室内部に配置された電極を備え、前記処理室内部に比較的周波数の高い第１の高周波電力が印加され、前記載置台に前記第１の高周波電力よりも周波数が低い第２の高周波電力が印加され、前記電極に直流電力が印加される基板処理装置において、エッチング対象膜と、該エッチング対象膜上に形成されたマスク膜とを有し、且つ前記載置台に載置された基板にエッチング処理を施すエッチング処理方法であって、前記マスク膜を用いて前記エッチング対象膜をプラズマでエッチングして前記エッチング対象膜にパターンを形成する対象膜エッチングステップを有し、前記対象膜エッチングステップでは、前記直流電力を前記電極に印加するとともに、少なくとも前記第２の高周波電力を前記載置台にパルス波状に印加し、前記直流電力が前記電極に印加されている間に前記第２の高周波電力が前記載置台に印加されない状態を作り出すことにより、前記基板の表面上に発生するシースを消滅させて前記直流電力が印加される前記電極から生じる電子を前記パターンへ進入させることを特徴とする。
請求項２記載のエッチング処理方法は、請求項１記載のエッチング処理方法において、前記対象膜エッチングステップでは、前記第１の高周波電力もパルス波状に印加して前記第１の高周波電力が前記処理室内部に印加されない状態を作り出すことを特徴とする。
請求項３記載のエッチング処理方法は、請求項２記載のエッチング処理方法において、前記対象膜エッチングステップでは、前記第１の高周波電力と前記第２の高周波電力とを同期させてパルス波状に印加することを特徴とする。
請求項４記載のエッチング処理方法は、請求項１乃至３のいずれか１項に記載のエッチング処理方法において、前記対象膜エッチングステップでは、前記基板に生じるバイアス電圧の電位よりも低い電位で前記直流電力を前記電極に印加することを特徴とする。
請求項５記載のエッチング処理方法は、請求項１乃至４のいずれか１項に記載のエッチング処理方法において、前記対象膜エッチングステップでは、前記第２の高周波電力を前記載置台に、周波数が１ＫＨｚ〜５０ＫＨｚのいずれかのパルス波状に印加することを特徴とする。
請求項６記載のエッチング処理方法は、請求項５記載のエッチング処理方法において、前記周波数が１０ＫＨｚ〜５０ＫＨｚのいずれかであることを特徴とする。
請求項７記載のエッチング処理方法は、請求項１乃至６のいずれか１項に記載のエッチング処理方法において、前記対象膜エッチングステップでは、パルス波状に印加される前記第２の高周波電力のデューティー比が１０％〜９０％のいずれかであることを特徴とする。
請求項８記載のエッチング処理方法は、請求項７記載のエッチング処理方法において、前記デューティー比が５０％〜９０％のいずれかであることを特徴とする。
請求項９記載のエッチング処理方法は、請求項１乃至８のいずれか１項に記載のエッチング処理方法において、前記対象膜エッチングステップでは、前記第２の高周波電力が前記載置台に印加されない状態が少なくとも５マイクロ秒継続することを特徴とする。
請求項１０記載のエッチング処理方法は、請求項１乃至９のいずれか１項に記載のエッチング処理方法において、前記対象膜エッチングステップにおいて前記エッチング対象膜に形成されるパターンのアスペクト比は３０以上であることを特徴とする。
請求項１１記載のエッチング処理方法は、請求項１乃至１０のいずれか１項に記載のエッチング処理方法において、前記マスク膜は有機膜であることを特徴とする。
請求項１２記載のエッチング処理方法は、請求項１乃至１０のいずれか１項に記載のエッチング処理方法において、前記マスク膜は無機膜であることを特徴とする。
請求項１３記載のエッチング処理方法は、請求項１２記載のエッチング処理方法において、前記無機膜は少なくともポリシリコン膜を含むことを特徴とする。
請求項１４記載のエッチング処理方法は、請求項１乃至１３のいずれか１項に記載のエッチング処理方法において、前記対象膜エッチングステップでは、少なくともヘリウムガスを含む混合ガスからプラズマを生成することを特徴とする。
本発明によれば、マスク膜を用いてエッチング対象膜がプラズマでエッチングされる際、直流電力が電極に印加されるとともに、第２の高周波電力が載置台へパルス波状に印加されて第２の高周波電力が載置台に印加されない状態が作り出されるので、電子を多量に発生させることができるとともに基板上のシースが消滅する状態を作り出すことができ、もって、発生した電子をエッチング対象膜に形成されるパターンの底部へ確実に導入することができる。その結果、形成されるパターンのアスペクト比が高くてもパターンが歪むのを防止することができる。
本発明の第１の実施の形態に係るエッチング処理方法を実行する基板処理装置の構成を概略的に示す図である。 従来のエッチング処理方法によって酸化膜に形成されたホールの形状を示す図であり、図２（Ａ）は酸化膜に形成されたホールの縦断面図であり、図２（Ｂ）は酸化膜の表面からの深さが３００ｎｍにおけるホールの水平断面図であり、図２（Ｃ）は酸化膜の表面からの深さが７００ｎｍにおけるホールの水平断面図であり、図２（Ｄ）は酸化膜の表面からの深さが１５００ｎｍにおけるホールの水平断面図であり、図２（Ｅ）は酸化膜の表面からの深さが２３００ｎｍにおけるホールの水平断面図であり、図２（Ｆ）は酸化膜のホールの形成前におけるマスク膜の縦断面図であり、図２（Ｇ）は図２（Ｆ）におけるマスク膜に形成されたホールの平面図である。 本実施の形態に係るエッチング処理方法によって処理されるウエハの一部の構造を概略的に示す断面図である。 本実施の形態に係るエッチング処理方法を示す工程図である。 本実施の形態に係るエッチング処理方法におけるマスク膜のホールの形状改良を説明するための図であり、図５（Ａ）はマスク膜のホール近傍の拡大縦断面図であり、図５（Ｂ）は形状改良前のマスク膜のホールを示す平面図であり、図５（Ｃ）は形状改良後のマスク膜のホールを示す平面図である。 本実施の形態に係るエッチング処理方法におけるマスク膜の硬化を説明するための図であり、図６（Ａ）はマスク膜のホール近傍の拡大縦断面図であり、図６（Ｂ）は硬化前のマスク膜のホールを示す平面図であり、図６（Ｃ）は硬化後のマスク膜のホールを示す平面図である。 本実施の形態に係るエッチング処理方法におけるＳｉＯ２膜におけるホールの形成を説明するための図であり、図７（Ａ）はＳｉＯ２膜のエッチングを説明するための図であり、図７（Ｂ）はホールの底部に滞留する陽イオンの電気的中和を説明するための図である。 本実施の形態に係るエッチング処理方法において印加されるプラズマ生成用の高周波電力及びイオン引き込み用の高周波電力、並びにウエハの表面近傍を流れる電流を説明するための図である。 本発明の第２の実施の形態に係るエッチング処理方法によって処理されるウエハの一部の構造を概略的に示す断面図である。 本実施の形態に係るエッチング処理方法を示す工程図である。 本実施の形態に係るエッチング処理方法におけるマスク膜のホールの形状改良を説明するための図であり、図１１（Ａ）はマスク膜のホール近傍の拡大縦断面図であり、図１１（Ｂ）は形状改良前のマスク膜のホールを示す平面図であり、図１１（Ｃ）は形状改良後のマスク膜のホールを示す平面図である。 従来のエッチング処理方法におけるホールの歪みの発生を説明するための縦断面図である。 第１の実施の形態に係るエッチング処理方法における高周波電力の印加の変調を説明するための図であり、図１３（Ａ）はイオン引き込み用の高周波電力の印加の変調状態を示し、図１３（Ｂ）はイオン引き込み用の高周波電力のＯＮ、ＯＦＦを繰り返す際におけるイオン引き込み用の高周波電力の波形を示す。 ホールの間口におけるデポの付着の形態を説明するための図であり、図１４（Ａ）は連続印加の場合を示し、図１４（Ｂ）はパルス波状印加の場合を示す。 連続印加の場合及びパルス波状印加の場合の処理室内における電子密度の変化の形態を説明するための図である。 連続印加の場合及びパルス波状印加の場合の処理室内における電子温度の変化の形態を説明するための図である。 ラジカルの付着形態を説明するための図であり、図１７（Ａ）は連続印加の場合を示し、図１７（Ｂ）はパルス波状印加の場合を示す。 連続印加の場合において、Ｈｅガスを希ガスとして含む混合ガスを用いたときのラジカルの付着形態を説明するための図である。
以下、本発明の実施の形態について図面を参照しながら説明する。
まず、本発明の第１の実施の形態に係るエッチング処理方法を実行する基板処理装置について説明する。
図１は、本実施の形態に係るエッチング処理方法を実行する基板処理装置の構成を概略的に示す図である。本基板処理装置は、基板としての半導体デバイス用のウエハ（以下、単に「ウエハ」という。）にプラズマエッチング処理を施す。
図１において、基板処理装置１０は、例えば、直径が３００ｍのウエハＷを収容するチャンバ１１を有し、該チャンバ１１内部には半導体デバイス用のウエハＷを載置する円柱状のサセプタ１２が配置されている。基板処理装置１０では、チャンバ１１の内部側壁とサセプタ１２の側面とによって側方排気路１３が形成される。この側方排気路１３の途中には排気プレート１４が配置される。
排気プレート１４は多数の貫通孔を有する板状部材であり、チャンバ１１内部を上部と下部に仕切る仕切り板として機能する。排気プレート１４によって仕切られたチャンバ１１内部の上部（以下、「処理室」という。）１５には後述するようにプラズマが発生する。また、チャンバ１１内部の下部（以下、「排気室（マニホールド）」という。）１６にはチャンバ１１内部のガスを排出する排気管１７が接続される。排気プレート１４は処理室１５に発生するプラズマを捕捉又は反射してマニホールド１６への漏洩を防止する。
排気管１７にはＴＭＰ（Turbo Molecular Pump）及びＤＰ（Dry Pump）（ともに図示しない）が接続され、これらのポンプはチャンバ１１内部を真空引きして減圧する。なお、チャンバ１１内部の圧力はＡＰＣバルブ（図示しない）によって制御される。
チャンバ１１内部のサセプタ１２には第１の高周波電源１８が第１の整合器１９を介して接続され、且つ第２の高周波電源２０が第２の整合器２１を介して接続されており、第１の高周波電源１８は比較的高い周波数、例えば、４０ＭＨｚのプラズマ生成用の高周波電力（第１の高周波電力）をサセプタ１２に印加し、第２の高周波電源２０は比較的低い周波数、例えば、２ＭＨｚのイオン引き込み用の高周波電力（第２の高周波電力）をサセプタ１２に印加する。これにより、サセプタ１２は電極として機能する。また、第１の整合器１９及び第２の整合器２１は、サセプタ１２からの高周波電力の反射を低減して高周波電力のサセプタ１２への印加効率を最大にする。
サセプタ１２の上部は、大径の円柱の先端から小径の円柱が同心軸に沿って突出している形状を呈し、該上部には小径の円柱を囲うように段差が形成される。小径の円柱の先端には静電電極板２２を内部に有するセラミックスからなる静電チャック２３が配置されている。静電電極板２２には第１の直流電源２４が接続されており、静電電極板２２に正の電位の直流電力が印加されると、ウエハＷにおける静電チャック２３側の面（以下、「裏面」という。）には負電位が発生して静電電極板２２及びウエハＷの裏面の間に電位差が生じ、該電位差に起因するクーロン力又はジョンソン・ラーベック力により、ウエハＷは静電チャック２３に吸着保持される。
また、サセプタ１２の上部には、静電チャック２３に吸着保持されたウエハＷを囲うように、フォーカスリング２５がサセプタ１２の上部における段差へ載置される。フォーカスリング２５はＳｉからなる。すなわち、フォーカスリング２５は半導電体からなるので、プラズマの分布域をウエハＷ上だけでなく該フォーカスリング２５上まで拡大してウエハＷの周縁部上におけるプラズマの密度を該ウエハＷの中央部上におけるプラズマの密度と同程度に維持する。これにより、ウエハＷの全面に施されるプラズマエッチング処理の均一性を確保する。
チャンバ１１の天井部には、サセプタ１２と対向するようにシャワーヘッド２６が配置される。シャワーヘッド２６は、例えば、シリコンからなる上部電極板２７と、該上部電極板２７を着脱可能に釣支するクーリングプレート２８と、該クーリングプレート２８を覆う蓋体２９とを有する。上部電極板２７は厚み方向に貫通する多数のガス孔３０を有する円板状部材からなり、半導電体であるＳｉによって構成される。また、クーリングプレート２８の内部にはバッファ室３１が設けられ、このバッファ室３１には処理ガス導入管３２が接続されており、処理ガス導入管３２は処理ガス供給装置（図示しない）に接続されている。
処理ガス供給装置は、例えば、各種ガスの流量比を適切に調整して混合ガスを生成し、該混合ガスを処理ガス導入管３２、バッファ室３１及びガス孔３０を介して処理室１５内部へ導入する。
また、シャワーヘッド２６の上部電極板２７には第２の直流電源３３が接続され、上部電極板２７へ負の電位の直流電力が印加される。このとき、上部電極板２７には陽イオンが打ち込まれ、これに伴い、上部電極板２７は（二次）電子を放出して処理室１５内部のプラズマにおける電子密度分布を改善する。
基板処理装置１０では、処理室１５内部へ導入された処理ガスが第１の高周波電源１８からサセプタ１２を介して処理室１５内部へ印加されたプラズマ生成用の高周波電力によって励起されてプラズマとなる。該プラズマ中の陽イオンは、第２の高周波電源２０がサセプタ１２に印加するイオン引き込み用の高周波電力によってウエハＷに向けて引きこまれ、該ウエハＷにプラズマエッチング処理を施す。
ところで、上述したように、例えば、アスペクト比が３０以上のホールをプラズマエッチング処理によって形成する場合、上述した特許文献１に係る手法を用いても、ホールが歪む。
そこで、本発明者は、図２（Ａ）に示すような、従来のエッチング処理方法によって歪んだホール３４における、酸化膜３５の表面からの深さがそれぞれ３００ｎｍ（アスペクト比が４に相当）、７００ｎｍ（アスペクト比が９に相当）、１５００ｎｍ（アスペクト比が２０に相当）及び２３００ｎｍ（アスペクト比が３０に相当）の各水平断面３６ａ〜３６ｄを観察したところ、図２（Ｂ）〜図２（Ｅ）に示すように、ホール３４は底部近傍のみで歪んでいる訳ではなく、比較的浅い部分においても歪んでおり、且つ各水平断面３６ａ〜３６ｄにおける歪みの傾向が同じであることを確認した。
また、本発明者は、図２（Ｆ）に示すような、ホール３４の形成前における酸化膜３５上のマスク膜３７におけるホール３８の形状を確認したところ、図２（Ｇ）に示すように、ホール３８は平面視において歪み、該歪みの傾向は各水平断面３６ａ〜３６ｄにおける歪みの傾向と同じであることを確認した。
これらの確認された事実を熟考した結果、本発明者は、ホール３４が歪む主因はホール３８の形状不良であり、プラズマエッチング処理によって酸化膜３５においてホール３４を形成する際、マスク膜３７におけるホール３８の歪みがホール３４に反映されるとの知見を得るに至った。
本実施の形態に係るエッチング処理方法では、この知見に基づいて、酸化膜においてホールを形成する前に、マスク膜におけるホールの歪みを解消する。
以下、本実施の形態に係るエッチング処理方法について詳細に説明する。
図３は、本実施の形態に係るエッチング処理方法によって処理されるウエハの一部の構造を概略的に示す断面図である。
図３において、ウエハＷは、基部となるシリコン部３９と、該シリコン部３９上に形成された、例えば、厚さが２６００ｎｍのＳｉＯ２膜４０（エッチング対象膜）と、該ＳｉＯ２膜４０上に形成された、例えば、厚さが９００ｎｍのカーボン膜４１と、該カーボン膜４１上に形成されたＳｉＯＮ膜４２と、該ＳｉＯＮ膜４２上に形成されたＢＡＲＣ膜（反射防止膜）４３と、該ＢＡＲＣ膜４３上に形成され且つＢＡＲＣ膜４３を露出させるホール４４（パターン）を有するフォトレジスト膜４５とを備える。カーボン膜４１、ＳｉＯＮ膜４２、ＢＡＲＣ膜４３及びフォトレジスト膜４５は全て有機系の膜（有機膜）である。
図４は、本実施の形態に係るエッチング処理方法を示す工程図である。
図４において、まず、ウエハＷをチャンバ１１内部のサセプタ１２に載置して静電チャック２３に吸着保持させる（図４（Ａ））。
次いで、チャンバ１１内部を排気管１７によって減圧し、該内部の圧力をＡＰＣバルブにより、例えば、１５ｍＴｏｒｒ（１．９６Ｐａ）に設定し、流量が、例えば、３００ｓｃｃｍのＣＯガスと、流量が、例えば、３００ｓｃｃｍのＡｒ（アルゴン）ガスとの混合ガスをシャワーヘッド２６から処理室１５内部へ導入し、上部電極板２７へ直流電力を印加することなく、処理室１５内部へ、例えば、２００Ｗのプラズマ生成用の高周波電力を印加し、且つサセプタ１２へ、例えば、３００Ｗのイオン引き込み用の高周波電力を印加する（パターン形状改良ステップ）。
このとき、図５（Ａ）に示すように、プラズマ生成用の高周波電力によって混合ガスが励起されてプラズマが生じるとともに、イオン引き込み用の高周波電力に起因してウエハＷの表面上にシース４６が発生する。シースは、プラズマ中の電子及び陽イオンのウエハへの到達速度の違いから生じるプラズマ粒子密度、特に、電子密度の低い領域であり、陽イオンをウエハに向けて加速するとともに、電子のウエハへの進行を阻止する。
ここで、イオン引き込み用の高周波電力の出力値が比較的低いので、生成されるシース４６は薄く、プラズマ中の陽イオン４７をさほど加速しない。したがって、各陽イオン４７はフォトレジスト膜４５を弱くスパッタする。このとき、ホール４４の歪みの大部分を構成するホール４４の裾部４４ａや突出形状４４ｂが優先的にスパッタされて除去される。また、プラズマ中のラジカルも裾部４４ａや突出形状４４ｂと優先的に化学反応してこれらを除去する。その結果、図５（Ｂ）に示すような歪んだホール４４の形状が改良され、図５（Ｃ）に示すような真円形状に近付く。
上述したホール４４の形状改良の際、混合ガスに、上述したＣＯガスではなく、例えば、Ｏ２ガス、ＣＯ２ガス、Ｈ２／Ｎ２ガス、ＮＨ３ガスのいずれかを混合してもよく、また、必要に応じて希ガス、例えば、ＡｒガスやＯ２ガスをさらに添加してもよい。
また、チャンバ１１内部の圧力、印加されるプラズマ生成用の高周波電力及びイオン引き込み用の高周波電力の出力値、混合ガスの流量も必要に応じて変更してもよい。例えば、上述した混合ガスの代わりに、流量が、例えば、５ｓｃｃｍのＯ２ガスと、流量が、例えば、１０ｓｃｃｍのＣＯＳガスと、流量が、例えば、３００ｓｃｃｍのＡｒガスとの混合ガスを処理室１５内部へ導入してもよい。
さらに、必要に応じて上部電極板２７へ直流電力を印加してもよい。この場合、処理室１５内部のプラズマにおける電子密度分布が改善され、ホール４４の形状改良をウエハＷの全表面に亘ってほぼ均一に行うことができる。
上述したホール４４の形状改良の際、確実にホール４４の形状を改良するために、ホール４４の径が所望の径よりも大きくなるまでフォトレジスト膜４５がエッチングされる。それに伴い、フォトレジスト膜４５の膜厚も薄くなるため、ＳｉＯ２膜４０においてプラズマのエッチングによって後述のホール５１を形成する際、ホール５１の深さが所望値に達する前にフォトレジスト膜４５が消耗して無くなる虞がある。
本実施の形態に係るエッチング処理方法では、これに対応して、ホール４４の形状改良後であって、ＳｉＯ２膜４０においてホール５１を形成する前に、フォトレジスト膜４５、ＢＡＲＣ膜４３、ＳｉＯＮ膜４２やカーボン膜４１を硬化させる。例えば、図４（Ｂ）に示すように、フォトレジスト膜４５等の表面に硬化層４８を形成する。
ここでは、ホール４４の形状を改良した後、チャンバ１１内部の圧力をＡＰＣバルブにより、例えば、５０ｍＴｏｒｒ（６．６７Ｐａ）に設定し、流量が、例えば、１００ｓｃｃｍのＨ２ガスと、流量が、例えば、４０ｓｃｃｍのＣＦ４ガスと、流量が、例えば、８００ｓｃｃｍのＡｒガスとの混合ガスを処理室１５内部へ導入し、上部電極板２７へ、例えば、−９００Ｖの直流電力を印加し、処理室１５内部へ、例えば、３００Ｗのプラズマ生成用の高周波電力を印加する一方、サセプタ１２へはイオン引き込み用の高周波電力を印加しない（マスク膜硬化ステップ）。
このとき、図６（Ａ）に示すように、混合ガスからプラズマが生じるだけでなく、上部電極板２７は電子４９を放出して処理室１５内部の電子密度が高まる。また、プラズマ生成用の高周波電力に起因してウエハＷにセルフバイアス電圧が生じ、該セルフバイアス電圧に起因してウエハＷの表面上シース５０が発生する。このシース５０は極めて薄く、電子４９のウエハＷへの進行を殆ど阻止しない。したがって、処理室１５内部の電子４９がフォトレジスト膜４５やホール４４において露出するＢＡＲＣ膜４３に到達して接触する。一般に有機系の膜は電子と接触すると硬化するので、フォトレジスト膜４５やＢＡＲＣ膜４３の表面に硬化層４８が形成される。さらに、電子４９はフォトレジスト膜４５と接触するだけでなく、フォトレジスト膜４５やその下に形成されたＢＡＲＣ膜４３、ＳｉＯＮ膜４２及びカーボン膜４１までドープされ、これらの膜を硬化する。
また、ＣＦ４ガスはデポ性のガスであるため、ＣＦ４ガスのプラズマはフォトレジスト膜４５との反応においてデポを生成し、該デポはフォトレジスト膜４５やＢＡＲＣ膜４３の表面、特に、ホール４４の内部表面に付着する。これにより、図６（Ｂ）に示すような径が大きくなったホール４４を、図６（Ｃ）に示すような所望の径を有するホール４４に戻すことができる。
上述したフォトレジスト膜４５等の硬化の際、上述したＨ２ガス、ＣＦ４ガス及びＡｒガスの混合ガスではなく、例えば、Ｈ２ガス及びＡｒガスの混合ガス、Ｈ２ガス、ＣＯＳガス及びＡｒガスの混合ガスやＣＯＳガス、ＣＦ４ガス及びＡｒガスの混合ガスを用いてもよい。
また、チャンバ１１内部の圧力、印加される直流電力及びプラズマ生成用の高周波電力の出力値、混合ガスの流量も必要に応じて変更してもよく、例えば、−９００Ｖ以下の直流電力を上部電極板２７へ印加してもよい。この場合、上部電極板２７から放出される電子の量を増やすことができるとともに、ウエハＷと上部電極板２７の電位差の絶対値を所定値以上確保することができる。その結果、フォトレジスト膜４５やＢＡＲＣ膜４３に到達して接触する電子の数を増加させることができる。
なお、本実施の形態に係るエッチング処理方法では、上述したホール４４の形状改良及びフォトレジスト膜４５等の硬化はそれぞれ１回ずつ行われる。
次いで、フォトレジスト膜４５等が硬化された後、図４（Ｃ）に示すように、ＳｉＯ２膜４０においてプラズマのエッチングによって後述のホール５１を形成する。
ここでは、フォトレジスト膜４５等が硬化された後、チャンバ１１内部の圧力をＡＰＣバルブにより、例えば、３０ｍＴｏｒｒ（４．００Ｐａ）に設定し、流量が、例えば、３２ｓｃｃｍのＣ４Ｆ６ガスと、流量が、例えば、１６ｓｃｃｍのＣ４Ｆ８ガスと、流量が、例えば、２４ｓｃｃｍのＣＦ４ガスと、流量が、例えば、６００ｓｃｃｍのＡｒガスと、流量が、例えば、３６ｓｃｃｍのＯ２ガスとの混合ガスを処理室１５内部へ導入し、上部電極板２７へ、例えば、−３００Ｖの直流電力を印加し、処理室１５内部へ、例えば、２２００Ｗのプラズマ生成用の高周波電力を印加し、サセプタ１２へ、例えば、７８００Ｗのイオン引き込み用の高周波電力を印加する（対象膜エッチングステップ）。
このとき、図７（Ａ）に示すように、混合ガスからプラズマが生じ、上部電極板２７から電子５３が放出されるが、高出力のイオン引き込み用の高周波電力に起因してウエハＷにセルフバイアス電圧が生じ、該セルフバイアス電圧に起因してウエハＷの表面上にシース５２が発生する。このシース５２は極めて厚く、電子５３のウエハＷへの進行を殆ど阻止する一方、プラズマ中の陽イオン５４を大きく加速する。したがって、各陽イオン５４はホール４４の底部を強くスパッタし、特に、ホール４４内部においてＢＡＲＣ膜４３、ＳｉＯＮ膜４２、カーボン膜４１をエッチングし、やがて露出したＳｉＯ２膜４０をエッチングする。
上述したＳｉＯ２膜４０のエッチングの際、上述したＣ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、Ａｒガス及びＯ２ガスの混合ガスではなく、例えば、Ｃ４Ｆ６ガス、Ａｒガス及びＯ２ガス、Ｃ４Ｆ８ガス、Ａｒガス及びＯ２ガスの混合ガスやＣ４Ｆ６ガス、Ｃ４Ｆ８ガス、Ａｒガス及びＯ２ガスの混合ガスを用いてもよく、また、必要に応じてＣＦ４ガス、Ｃ３Ｆ８ガスやＣＯＳガスを添加してもよい。
また、チャンバ１１内部の圧力、印加される直流電力の出力値、プラズマ生成用の高周波電力及びイオン引き込み用の高周波電力の出力値、混合ガスの流量も必要に応じて変更してもよい。例えば、チャンバ１１内部の圧力を、例えば、２０ｍＴｏｒｒ（２．６７Ｐａ）に設定し、流量が、例えば、５０ｓｃｃｍのＣ４Ｆ６ガスと、流量が、例えば、２０ｓｃｃｍのＣ４Ｆ８ガスと、流量が、例えば、２００ｓｃｃｍのＡｒガスと、流量が、例えば、５５ｓｃｃｍのＯ２ガスとの混合ガスを処理室１５内部へ導入し、上部電極板２７へ、例えば、−３００Ｖの直流電力を印加し、処理室１５内部へ、例えば、１０００Ｗのプラズマ生成用の高周波電力を印加し、サセプタ１２へ、例えば、７８００Ｗのイオン引き込み用の高周波電力を印加してもよい。
ここで、各陽イオン５４はフォトレジスト膜４５も強くスパッタするが、フォトレジスト膜４５は硬化されているので直ぐには消耗せず、また、フォトレジスト膜４５が消耗しても、フォトレジスト膜４５の下に形成されたＢＡＲＣ膜４３、ＳｉＯＮ膜４２及びカーボン膜４１も硬化されているので、これらの膜も直ぐには消耗しない。これにより、ＳｉＯ２膜４０に対するフォトレジスト膜４５等の選択比が維持されてフォトレジスト膜４５等は所定の期間に亘り、マスク膜としての機能を維持することができる。その結果、ＳｉＯ２膜４０においてホール４４に対応した場所にホール５１が形成される。
ここで、ＳｉＯ２膜４０がエッチングされてホール５１の深さが大きくなると、シース５２によって加速されてホール５１に進入した陽イオン５４がホール５１の底部に滞留する。本実施の形態に係るエッチング処理方法では、滞留する陽イオン５４を電気的に中和するために、電子５３をホール５１の底部へ積極的に導入する。具体的には、イオン引き込み用の高周波電力及びプラズマ生成用の高周波電力をパルス波状に印加する（対象膜エッチングステップ）。より具体的には、イオン引き込み用の高周波電力とプラズマ生成用の高周波電力が共に印加される第１の期間と、イオン引き込み用の高周波電力とプラズマ生成用の高周波電力が共に印加されない第２の期間とが所定の周期で交互に繰り返されるように制御する。換言すれば、第１高周波電源１８からのプラズマ生成用の高周波電力を変調させてサセプタ１２に印加するとともに、第２高周波電源２０からのイオン引き込み用の高周波電力を、プラズマ生成用の高周波電力の変調と同じタイミングで変調させてサセプタ１２に印加する。印加の変調の典型的な例としては、図１３（Ａ）に示すようなパルス状の変調が該当する。なお、図１３（Ａ）では、代表的にイオン引き込み用の高周波電力の印加の変調状態を示している。図１３（Ａ）では、イオン引き込み用の高周波電力が印加される期間が期間Ａであり、イオン引き込み用の高周波電力が印加されない期間が期間Ｂである。この典型例では、イオン引き込み用の高周波電力のＯＮ、ＯＦＦを繰り返す。この場合におけるイオン引き込み用の高周波電力の波形は、図１３（Ｂ）に示すようになる。
図８は、プラズマ生成用の高周波電力、イオン引き込み用の高周波電力及びウエハの表面近傍を流れる電流の関係を示す図である。図８において、横軸は時間を示し、縦軸は電力値又は電流値を示す。
図８では、プラズマ生成用の高周波電力５５と、イオン引き込み用の高周波電力５６とは同期してパルス波状に印加される際、イオン引き込み用の高周波電力５６及びプラズマ生成用の高周波電力５５の出力値が０となり、イオン引き込み用の高周波電力５６及びプラズマ生成用の高周波電力５５が印加されない状態が積極的に作り出されている。
イオン引き込み用の高周波電力５６及びプラズマ生成用の高周波電力５５が印加されなくなると、図７（Ｂ）に示すように、シース５２が消滅する。このとき、上部電極板２７への負の電位の直流電力の印加が継続されているため、上部電極板２７への陽イオンの入射により生成された電子５３が上部電極板２７に印加されている負の直流電圧で加速され、シース５２で妨げられることなくホール５１へ高速進入する状態が発生する。これにより、ホール５１の底部に滞留する陽イオン５４は電気的に中和される。
ここで、ホール５１の底部へ導入される電子の流れはウエハの表面近傍を流れる電流として観測されるが、図８に示すように、ウエハＷの表面近傍を流れる電流５７は、イオン引き込み用の高周波電力５６及びプラズマ生成用の高周波電力５５の出力値が０となった後、僅かな時間、具体的には５μ秒が経過してからほんの一瞬の間にスパイク状に流れ、その後、急速に電流５７の電流値が下がる。
イオン引き込み用の高周波電力５６等の出力値が０となった後、５μ秒が経過してから電流５７が流れるのは、イオン引き込み用の高周波電力５６等の出力値が０となった後、電子温度が十分に低下してシース５２が消滅するまでに５μ秒ほど要するためと考えられる。一方、電流５７はほんの一瞬の間に流れ、その後、急速に電流５７の電流値が下がるのは、上部電極板２７から放出される電子５３の生成に必要な陽イオン密度の急激な低下によるものと考えられる。したがって、一定量の電子５３をホール５１の底部へ導入して滞留する陽イオン５４を電気的に中和するためには、イオン引き込み用の高周波電力５６等の出力値が０となる状態、すなわち、イオン引き込み用の高周波電力５６等が印加されない状態が少なくとも５μ秒継続すればよい。
それ故、パルス波状に印加されるプラズマ生成用の高周波電力５５及びイオン引き込み用の高周波電力では、イオン引き込み用の高周波電力５６等の出力値が０となる状態を長くする必要はない。換言すれば、プラズマ生成用の高周波電力５５及びイオン引き込み用の高周波電力５６のデューティー比を高く設定してもよい。具体的には、デューティー比を１０％〜９０％のいずれかに設定すればよく、好ましくは、５０％〜９０％のいずれかに設定すればよい。この場合、デューティー比は最高でも９０％なので、イオン引き込み用の高周波電力５６等が印加されない状態を確実に作り出すことができ、もって、ホール５１の底部へ電子５３を確実に導入することができる。また、イオン引き込み用の高周波電力５６等が印加されない状態ではシース５２が消滅するため、陽イオン５４によるスパッタが低下し、ＳｉＯ２膜４０のエッチング効率が低下するが、この場合、デューティー比は最低でも５０％なので、シース５２が消滅する状態が発生するのを適度に抑制し、ＳｉＯ２膜４０のエッチング効率が低下するのを防止できる。なお、本実施の形態に係るエッチング処理方法では、デューティー比が７０％に設定される。
また、プラズマ生成用の高周波電力５５及びイオン引き込み用の高周波電力５６のパルス波の周波数（パルス周波数）が高いほど電子５３がホール５１の底部へ導入される頻度を高めることができるので、該周波数は高い方が好ましい。一方、当該周波数が高すぎると、イオン引き込み用の高周波電力５６等が印加されない状態をシース５２が消滅するために必要な時間以上維持できなくなる。したがって、プラズマ生成用の高周波電力５５及びイオン引き込み用の高周波電力５６のパルス波の周波数は、１ＫＨｚ〜５０ＫＨｚのいずれかであることがよく、好ましくは、１０ＫＨｚ〜５０ＫＨｚのいずれかであることがよい。なお、本実施の形態に係るエッチング処理方法では、当該パルス波の周波数が１０ＫＨｚに設定される。
本実施の形態に係るエッチング処理方法では、イオン引き込み用の高周波電力５６等が印加されない状態においても、上部電極板２７への負の電位の直流電力の印加が継続されているため、上部電極板２７の電位も負となる。一方、イオン引き込み用の高周波電力５６がサセプタ１２に印加されないと、ウエハＷにバイアス電圧が殆ど生じないため、ウエハＷ近傍の電位はほぼ０となる。したがって、ウエハＷと上部電極板２７の電位差の絶対値を所定値以上確保することができ、該電位差は電子５３をウエハＷへ向けて導くため、電子５３のホール５１の底部への導入を促進することができる。また、上部電極板２７への負の電位の直流電力の印加を継続することにより、上部電極板２７からの電子５３の放出を継続することができ、もって、処理室１５内部の電子密度を高めることができ、これにより、電子５３がホール５１の底部へ導入される確率を向上することができる。
なお、本実施の形態に係るエッチング処理方法では、電子５３をホール５１の底部へ導入する際、イオン引き込み用の高周波電力５６等の出力値を０としたが、ウエハＷと上部電極板２７の電位差の絶対値を所定値以上確保することができるのであれば、電子５３をウエハＷへ向けて導くことができるので、イオン引き込み用の高周波電力５６等の出力値を必ずしも０とする必要はない。例えば、−３００Ｖの直流電力が上部電極板２７へ印加されている場合、ウエハＷに生じるバイアス電圧が−３００Ｖよりも高くなるようにイオン引き込み用の高周波電力５６の値を設定してもよい。
その後、プラズマ生成用の高周波電力５５及びイオン引き込み用の高周波電力５６のパルス波状の印加を継続し、図４（Ｄ）に示すように、カーボン膜４１が消耗して無くなり、ＳｉＯ２膜４０において、例えば、アスペクト比が３０以上のホール５１が形成され、該ホール５１の底部にシリコン部３９が露出すると、本実施の形態に係るエッチング処理方法を終了する。
本実施の形態に係るエッチング処理方法によれば、フォトレジスト膜４５に形成されたホール４４の形状が改良されるので、ＳｉＯ２膜４０に形成されるホール５１の形状へフォトレジスト膜４５に形成されたホール４４の形状不良（歪み等）が反映されるのを防止できる。
また、電子４９によってフォトレジスト膜４５等が硬化されるので、ＳｉＯ２膜４０がプラズマでエッチングされる際、フォトレジスト膜４５が早期に消耗するのを防止することができ、もって、ＳｉＯ２膜４０においてホール５１を確実に形成することができる。
さらに、ＳｉＯ２膜４０がプラズマでエッチングされる際、負の電位の直流電力が上部電極板２７に印加されるとともに、イオン引き込み用の高周波電力５６がサセプタ１２へパルス波状に印加されてイオン引き込み用の高周波電力５６がサセプタ１２に印加されない状態が作り出されるので、電子５３を多量に発生させることができるとともにウエハＷの表面上のシース５２が消滅する状態を作り出すことができ、もって、電子５３をＳｉＯ２膜４０に形成されるホール５１の底部へ確実に導入することができる。
その結果、形成されるホール５１のアスペクト比が高くてもホール５１の側部の膨らみやホール５１の歪みの発生を防止することができる。
また、本実施の形態に係るエッチング処理方法では、ＳｉＯ２膜４０がプラズマでエッチングされる際、プラズマ生成用の高周波電力５５もパルス波状に印加されてプラズマ生成用の高周波電力５５が処理室１５内部に印加されない状態が作り出されるので、もって、シース５２が消滅する状態を確実に作り出すことができる。
さらに、本実施の形態に係るエッチング処理方法では、プラズマ生成用の高周波電力５５とイオン引き込み用の高周波電力５６とが同期されてパルス波状に印加されるので、プラズマ生成用の高周波電力５５及びイオン引き込み用の高周波電力５６がともに印加されない状態を作り出すことができ、もって、シース５２が消滅する状態をさらに確実に作り出すことができる。
ところで、プラズマ生成用の高周波電力５５とイオン引き込み用の高周波電力５６とが連続的に印加される（以下、「連続印加の場合」という。）と、図１４（Ａ）に示すように、ホール５１の間口６３におけるカーボン膜４１にデポが付着して突出部４１ａが形成されて間口６３が狭くなることがある。
一方、本実施の形態のようにプラズマ生成用の高周波電力５５とイオン引き込み用の高周波電力５６とが同期されてパルス波状に印加される（以下、「パルス波状印加の場合」という。）と、図１４（Ｂ）に示すように、突出部４１ａが形成されず、間口６３が狭くなることがない。
本発明者等は上述した現象を解明するために、各種検証を行ったところ、プラズマ生成用の高周波電力５５とイオン引き込み用の高周波電力５６とを同期して印加するか否かにより、プラズマ生成時に処理室１５内に発生する電子密度や電子温度が変化することを確認した。具体的には、図１５に示すように、連続印加の場合、電子密度は変化することなく高い値を維持するのに対して、パルス波状印加の場合、電子密度はイオン引き込み用の高周波電力５６等が印加されないときに低下する。また、デューティー比が小さくなるに従って電子密度が低下する時間が長くなることを確認した。さらに、図１６に示すように、連続印加の場合、電子温度（より具体的には、混合ガス中のＡｒガスが励起した際の発光強度）は変化することが無くほぼ一定値を維持するのに対して、パルス波状印加の場合、電子温度は一瞬立ち上がるものの、連続印加の場合よりも低くなる時間が長く、その時間はデューティー比が小さくなるに従って長くなることを確認した。すなわち、時間に関して平均的に考えると、パルス波状印加の場合の電子密度や電子温度は、連続印加の場合の電子密度や電子温度に比べて低くなることを確認した。
電子密度や電子温度が低下すると、混合ガスのラジカルへの解離が進まず、解離度が低下する。解離度が低下するとラジカルの付着係数が高くなる。ここで、ラジカルの付着係数とはラジカルが或る層に衝突した際の当該層への付着のし易さを示す指標であり、付着係数が高くなるとラジカルは或る層へ容易に付着する。なお、解離度が低下するとラジカルの付着係数が高くなるのは、解離度が低下することはラジカルのエネルギーが低いことを示し、ラジカルのエネルギーが低いとラジカルは或る層と数回衝突しただけでエネルギーを失い、その場に留まりやすくなるためと考えられた。
すなわち、連続印加の場合、電子密度や電子温度が高いために、解離度が上昇する一方、付着係数が低下する。その結果、図１７（Ａ）に示すように、混合ガスから生じたラジカル、特に、ＣＦ系のラジカル６４はカーボン膜４１の表面に衝突を繰り返してもエネルギーを徐々にしか失わないためにカーボン膜４１の表面に付着することが無く、該ラジカル６４は間口６３まで到達して初めてカーボン膜４１から跳ね返るだけのエネルギーを失い、そのまま、間口６３近傍のカーボン膜４１へデポとして付着する。これにより、間口６３が狭くなる。
一方、パルス波状印加の場合、電子密度や電子温度が低いために、解離度が低下する一方、付着係数が高くなる。その結果、図１７（Ｂ）に示すように、混合ガスから生じたＣＦ系のラジカル６４はカーボン膜４１の表面に衝突すると容易にエネルギーを失い、そのまま、カーボン膜４１の表面に付着するため、ラジカル６４が間口６３へ到達することがなく、間口６３が狭くなることがない。
すなわち、本実施の形態に係るエッチング処理方法では、プラズマ生成用の高周波電力５５とイオン引き込み用の高周波電力５６とが同期されてパルス波状に印加されるので、混合ガスから生じたラジカル６４の付着係数が高くなり、ラジカル６４は間口６３まで到達することなくカーボン膜４１の表面に付着する。その結果、間口６３が狭くなることがなく、陽イオン５４が円滑にホール５１へ侵入することができ、さらに、陽イオン５４が突出部４１ａと衝突して進路を変更されることない。これにより、ホール５１の側部の膨らみやホール５１の歪みの発生を確実に防止することができる。
ラジカル６４の付着係数が高いほど間口６３が狭くなる可能性が低くなるため、ラジカル６４の付着係数は高いのが好ましいが、一般に、高次のＣＦ系ガス、例えば、Ｃ４Ｆ６ガスやＣ４Ｆ８ガスの方が低次のＣＦ系ガス、例えば、ＣＦ２ガスやＣＦ４ガスよりも生じるＣＦ系ラジカルの付着係数が高くなるので、混合ガスにおけるＣＦ系ガスとしては、Ｃ４Ｆ６ガスやＣ４Ｆ８ガスを用いるのが好ましい。なお、Ｃ４Ｆ６ガスやＣ４Ｆ８ガスの付着係数は０．１〜０．０１程度であり、ＣＦ２ガスやＣＦ４ガスの付着係数は０．０１〜０．０００１程度である。
また、パルス波状印加の場合、デューティー比が低いほど電子密度や電子温度が低くなり、ＣＦ系ラジカルの付着係数が高くなるので、デューティー比は低い方が好ましく、例えば、７０％以下、より好ましくは、５０％以下であるのがよい。これにより、間口６３が狭くなる可能性をより低くすることができる。
上述した本実施の形態に係るエッチング処理方法では、プラズマのエッチングによってホール５１を形成する際、Ｃ４Ｆ６ガスと、Ｃ４Ｆ８ガスと、ＣＦ４ガスと、Ａｒガス及びＯ２ガスの混合ガスを処理室１５内部へ導入し、該混合ガスからプラズマを発生させたが、希ガスとしてＡｒガスの代わりにＨｅ（ヘリウム）ガスを混合してもよい。
Ａｒガスの陽イオンがシリコンからなる上部電極板２７に打ち込まれると、上部電極板２７は二次電子を放出するが、Ｈｅガスの陽イオンがシリコンからなる上部電極板２７に打ち込まれると、上部電極板２７はより多くの二次電子を放出する。具体的には、シリコンのＨｅ陽イオンの打ち込みに対する二次電子放出係数は０．１７２であり、シリコンのＡｒ陽イオンの打ち込みに対する二次電子放出係数は０．０２４である。したがって、Ａｒガスの代わりにＨｅガスを混合することによって上部電極板２７から放出される二次電子の量を増やすことができる。その結果、ホール５１を形成する際、イオン引き込み用の高周波電力とプラズマ生成用の高周波電力が共に印加されない第２の期間において、該ホール５１へ侵入する電子５３の数を増やすことができ、ホール５１の底部に滞留する陽イオン５４の電気的中和を確実に行うことができる。
Ｈｅガスが励起されると、その電子温度はＡｒガスが励起された際の電子温度よりも高くなることが本発明者等によって確認されている。したがって、混合ガスにＨｅガスを混合すると解離度が非常に高くなり、ラジカルの付着係数が大幅に低下する。
ラジカルの付着係数が大幅に低下すると、図１８に示すように、ラジカル６５はカーボン膜４１の表面に衝突を繰り返してもエネルギーを徐々にしか失わないためにカーボン膜４１の表面に付着することが無く、ラジカル６５は間口６３に到達しても未だエネルギーを失わないため、間口６３近傍のカーボン膜４１へデポとして付着することがなく、ホール５１内を底部に向けて進入する。その後、ホール５１の側壁と数回ほど衝突を繰り返してエネルギーを失い、そのまま、ホール５１の側壁にデポとして付着してデポ薄膜４１ｂを形成する。すなわち、間口６３が狭くなることがないため、陽イオン５４が突出部４１ａと衝突して進路を変更されることがない。
また、Ｈｅ陽イオンはＡｒ陽イオンよりも質量が大幅に小さいため、例え、ホール５１の側壁に衝突しても該側壁をエッチングすることがない。
その結果、ホール５１の側部の膨らみやホール５１の歪みの発生を防止することができる。
以下、本発明の第２の実施の形態に係るエッチング処理方法について詳細に説明する。
本実施の形態は、その構成、作用が上述した第１の実施の形態と基本的に同じであるので、重複した構成、作用については説明を省略し、以下に異なる構成、作用についての説明を行う。
図９は、本実施の形態に係るエッチング処理方法によって処理されるウエハの一部の構造を概略的に示す断面図である。
図９において、ウエハＷａは、基部となるシリコン部３９と、該シリコン部３９上に形成された、例えば、厚さが２６００ｎｍのＳｉＯ２膜４０（エッチング対象膜）と、該ＳｉＯ２膜４０上に形成されたポリシリコン膜５８と、該ポリシリコン膜５８上に形成された、ＳｉＯ２からなる残渣膜５９とを備える。ポリシリコン膜５８及び残渣膜５９はＳｉＯ２膜４０を露出させるホール６０を有する。残渣膜５９は、ポリシリコン膜５８にホール６０を形成する際に用いられたハードマスク膜としてのＳｉＯ２膜の残渣からなる。また、ポリシリコン膜５８及び残渣膜５９は全て無機系の膜（無機膜）である。
図１０は、本実施の形態に係るエッチング処理方法を示す工程図である。
図１０において、まず、ウエハＷａをチャンバ１１内部のサセプタ１２に載置して静電チャック２３に吸着保持させる（図１０（Ａ））。
次いで、チャンバ１１内部を排気管１７によって減圧し、該内部の圧力をＡＰＣバルブにより、例えば、４０ｍＴｏｒｒ（５．３３Ｐａ）に設定し、流量が、例えば、１５０ｓｃｃｍのＨＢｒガスと、流量が、例えば、５ｓｃｃｍのＯ２ガスと、流量が、例えば、７ｓｃｃｍのＮＦ３ガスとの混合ガスをシャワーヘッド２６から処理室１５内部へ導入し、上部電極板２７へ直流電力を印加することなく、処理室１５内部へ、例えば、９００Ｗのプラズマ生成用の高周波電力を印加し、且つサセプタ１２へ、例えば、１５０Ｗのイオン引き込み用の高周波電力を印加する（パターン形状改良ステップ）。
このとき、図１１（Ａ）に示すように、混合ガスが励起されてプラズマが生じるとともに、ウエハＷａの表面上にシース６１が発生する。ここでも、イオン引き込み用の高周波電力の出力値が比較的低いので、生成されるシース６１は薄く、プラズマ中の陽イオン６２をさほど加速しない。したがって、各陽イオン６２はポリシリコン膜５８や残渣膜５９を弱くスパッタする。このとき、ホール６０の歪みの大部分を構成するホール６０の裾部６０ａや突出形状６０ｂが優先的にスパッタされて除去される。また、プラズマ中のラジカルも裾部６０ａや突出形状６０ｂと優先的に化学反応してこれらを除去する。その結果、図１１（Ｂ）に示すような歪んだホール６０の形状が改良され、図１１（Ｃ）に示すような真円形状に近付く。
上述したホール６０の形状改良の際、混合ガスに、上述したＨＢｒガスやＮＦ３ガスではなく、例えば、ＣＦ４ガス、Ｃｌ２等のハロゲン系のガスのいずれかを混合してもよく、また、必要に応じて希ガス、例えば、ＡｒガスやＯ２ガスをさらに添加してもよい。
また、チャンバ１１内部の圧力、印加されるプラズマ生成用の高周波電力及びイオン引き込み用の高周波電力の出力値、混合ガスの流量も必要に応じて変更してもよい。例えば、チャンバ１１内部の圧力を１０ｍＴｏｒｒ（１．３３Ｐａ）に設定し、上述した混合ガスの代わりに、流量が、例えば、５０ｓｃｃｍのＣＦ４ガスと、流量が、例えば、４００ｓｃｃｍのＡｒガスと、流量が、例えば、２０ｓｃｃｍのＯ２ガスとの混合ガスを処理室１５内部へ導入し、上部電極板２７へ直流電力を印加することなく、処理室１５内部へ、例えば、２５０Ｗのプラズマ生成用の高周波電力を印加し、且つサセプタ１２へ、例えば、５００Ｗのイオン引き込み用の高周波電力を印加してもよい。
さらに、必要に応じて上部電極板２７へ直流電力を印加してもよい。この場合、処理室１５内部のプラズマにおける電子密度分布が改善され、ホール６０の形状改良をウエハＷａの全表面に亘ってほぼ均一に行うことができる。
次いで、ホール６０の形状を改良した後、図１０（Ｂ）に示すように、ＳｉＯ２膜４０においてプラズマのエッチングによってホール５１を形成する。このときの処理条件、例えば、チャンバ１１内部の圧力、混合ガスの種類、混合ガスを構成する各種ガスの混合比、上部電極板２７へ印加される直流電力の出力値、プラズマ生成用の高周波電力の出力値、及びイオン引き込み用の高周波電力の出力値は第１の実施の形態と同じであり、特に、イオン引き込み用の高周波電力及びプラズマ生成用の高周波電力をパルス波状に印加することも、その周波数及びデューティー比を含めて第１の実施の形態と同じである。これにより、ホール５１の底部に滞留する陽イオン５４を電気的に中和しながらホール５１を形成することができる。
このとき、ポリシリコン膜５８や残渣膜５９はフォトレジスト膜４５等よりもプラズマによって消耗しにくいため、ポリシリコン膜５８や残渣膜５９を硬化しなくても、ホール５１の形成の際、マスク膜として充分に記載させることができる。
その後、図１０（Ｄ）に示すように、ポリシリコン膜５８や残渣膜５９が消耗して無くなり、ＳｉＯ２膜４０においてホール５１が形成され、該ホール５１の底部にシリコン部３９が露出すると、本実施の形態に係るエッチング処理方法を終了する。
本実施の形態に係るエッチング処理方法によれば、ポリシリコン膜５８や残渣膜５９に形成されたホール６０の形状が改良されるので、ＳｉＯ２膜４０に形成されるホール５１の形状へポリシリコン膜５８や残渣膜５９に形成されたホール６０の形状不良（歪み等）が反映されるのを防止できる。
また、ＳｉＯ２膜４０がプラズマでエッチングされる際、負の電位の直流電力が上部電極板２７に印加されるとともに、イオン引き込み用の高周波電力５６がサセプタ１２へパルス波状に印加されてイオン引き込み用の高周波電力５６がサセプタ１２に印加されない状態が作り出されるので、電子５３をＳｉＯ２膜４０に形成されるホール５１の底部へ確実に導入することができる。
その結果、形成されるホール５１のアスペクト比が高くてもホール５１の側部の膨らみやホール５１の歪みの発生を防止することができる。
また、本実施の形態に係るエッチング処理方法では、プラズマのエッチングによってホール５１を形成する際、ポリシリコン膜５８や残渣膜５９がマスク膜として用いられるが、これらの膜はプラズマでエッチングされる際の消耗量が小さい。したがって、ポリシリコン膜５８や残渣膜５９を硬化させる必要がなく、もって、エッチング処理方法の効率を向上することができる。
上述した各実施の形態に係るエッチング処理方法では、プラズマ生成用の高周波電力とイオン引き込み用の高周波電力とが同期されてパルス波状に印加されたが、ウエハＷ（Ｗａ）の表面上のシースが消滅する状態を作り出すことができるならば、これらの高周波電力は必ずしも同期されて印加される必要はない。
また、上述した各実施の形態に係るエッチング処理方法では、ＳｉＯ２膜４０がプラズマでエッチングされる際、イオン引き込み用の高周波電力だけでなくプラズマ生成用の高周波電力もパルス波状に印加されたが、ウエハＷ（Ｗａ）の表面上のシースが消滅する状態を作り出すことができるならば、プラズマ生成用の高周波電力は必ずしもパルス波状に印加される必要はない。
さらに、上述した各実施の形態に係るエッチング処理方法は、ＳｉＯ２膜４０、すなわち、プラズマのエッチングによって酸化膜にホールが形成される場合に適用されたが、プラズマのエッチングによって窒化膜、例えば、ＳｉＮ膜にホールが形成される場合に適用されてもよい。
上述した各実施の形態に係るエッチング処理方法は、サセプタ１２にプラズマ生成用の高周波電力及びイオン引き込み用の高周波電力が印加される基板処理装置１０に適用されたが、各実施の形態に係るエッチング処理方法は、上部電極板にプラズマ生成用の高周波電力が印加され、且つサセプタにイオン引き込み用の高周波電力が印加される基板処理装置に適用されてもよい。
上述した各実施の形態に係るエッチング処理方法を実行する基板処理装置がプラズマエッチング処理を施す基板は、半導体デバイス用のウエハに限られず、ＬＣＤ（Liquid Crystal Display）等を含むＦＰＤ（Flat Panel Display）等に用いる各種基板や、フォトマスク、ＣＤ基板、プリント基板等であってもよい。
以上、本発明について、上記各実施の形態を用いて説明したが、本発明は上記各実施の形態に限定されるものではない。
本発明の目的は、上述した各実施の形態の機能を実現するソフトウェアのプログラムを記録した記憶媒体を、コンピュータ等に供給し、コンピュータのＣＰＵが記憶媒体に格納されたプログラムを読み出して実行することによっても達成される。
この場合、記憶媒体から読み出されたプログラム自体が上述した各実施の形態の機能を実現することになり、プログラム及びそのプログラムを記憶した記憶媒体は本発明を構成することになる。
また、プログラムを供給するための記憶媒体としては、例えば、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ）等の光ディスク、磁気テープ、不揮発性のメモリカード、他のＲＯＭ等の上記プログラムを記憶できるものであればよい。或いは、上記プログラムは、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることによりコンピュータに供給されてもよい。
また、コンピュータのＣＰＵが読み出したプログラムを実行することにより、上記各実施の形態の機能が実現されるだけでなく、そのプログラムの指示に基づき、ＣＰＵ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部又は全部を行い、その処理によって上述した各実施の形態の機能が実現される場合も含まれる。
更に、記憶媒体から読み出されたプログラムが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部又は全部を行い、その処理によって上述した各実施の形態の機能が実現される場合も含まれる。
上記プログラムの形態は、オブジェクトコード、インタプリタにより実行されるプログラム、ＯＳに供給されるスクリプトデータ等の形態から成ってもよい。
Ｗ，Ｗａ ウエハ
１０ 基板処理装置
１２ サセプタ
１５ 処理室
１８ 第１の高周波電源
２０ 第２の高周波電源
４０ ＳｉＯ２膜
４１ カーボン膜
４２ ＳｉＯＮ膜
４３ ＢＡＲＣ膜
４４，５１，６０ ホール
４５ フォトレジスト膜
５５ プラズマ生成用の高周波電力
５６ イオン引き込み用の高周波電力
５８ ポリシリコン膜
５９ 残渣膜

Claims (14)

  1. 内部にプラズマが生じる処理室、該処理室内部に配置された載置台及び該載置台に対向して前記処理室内部に配置された電極を備え、前記処理室内部に比較的周波数の高い第１の高周波電力が印加され、前記載置台に前記第１の高周波電力よりも周波数が低い第２の高周波電力が印加され、前記電極に直流電力が印加される基板処理装置において、
    エッチング対象膜と、該エッチング対象膜上に形成されたマスク膜とを有し、且つ前記載置台に載置された基板にエッチング処理を施すエッチング処理方法であって、
    前記マスク膜を用いて前記エッチング対象膜をプラズマでエッチングして前記エッチング対象膜にパターンを形成する対象膜エッチングステップを有し、
    前記対象膜エッチングステップでは、前記直流電力を前記電極に印加するとともに、少なくとも前記第２の高周波電力を前記載置台にパルス波状に印加し、前記直流電力が前記電極に印加されている間に前記第２の高周波電力が前記載置台に印加されない状態を作り出すことにより、前記基板の表面上に発生するシースを消滅させて前記直流電力が印加される前記電極から生じる電子を前記パターンへ進入させることを特徴とするエッチング処理方法。
  2. 前記対象膜エッチングステップでは、前記第１の高周波電力もパルス波状に印加して前記第１の高周波電力が前記処理室内部に印加されない状態を作り出すことを特徴とする請求項１記載のエッチング処理方法。
  3. 前記対象膜エッチングステップでは、前記第１の高周波電力と前記第２の高周波電力とを同期させてパルス波状に印加することを特徴とする請求項２記載のエッチング処理方法。
  4. 前記対象膜エッチングステップでは、前記基板に生じるバイアス電圧の電位よりも低い電位で前記直流電力を前記電極に印加することを特徴とする請求項１乃至３のいずれか１項に記載のエッチング処理方法。
  5. 前記対象膜エッチングステップでは、前記第２の高周波電力を前記載置台に、周波数が１ＫＨｚ〜５０ＫＨｚのいずれかのパルス波状に印加することを特徴とする請求項１乃至４のいずれか１項に記載のエッチング処理方法。
  6. 前記周波数が１０ＫＨｚ〜５０ＫＨｚのいずれかであることを特徴とする請求項５記載のエッチング処理方法。
  7. 前記対象膜エッチングステップでは、パルス波状に印加される前記第２の高周波電力のデューティー比が１０％〜９０％のいずれかであることを特徴とする請求項１乃至６のいずれか１項に記載のエッチング処理方法。
  8. 前記デューティー比が５０％〜９０％のいずれかであることを特徴とする請求項７記載のエッチング処理方法。
  9. 前記対象膜エッチングステップでは、前記第２の高周波電力が前記載置台に印加されない状態が少なくとも５マイクロ秒継続することを特徴とする請求項１乃至８のいずれか１項に記載のエッチング処理方法。
  10. 前記対象膜エッチングステップにおいて前記エッチング対象膜に形成されるパターンのアスペクト比は３０以上であることを特徴とする請求項１乃至９のいずれか１項に記載のエッチング処理方法。
  11. 前記マスク膜は有機膜であることを特徴とする請求項１乃至１０のいずれか１項に記載のエッチング処理方法。
  12. 前記マスク膜は無機膜であることを特徴とする請求項１乃至１０のいずれか１項に記載のエッチング処理方法。
  13. 前記無機膜は少なくともポリシリコン膜を含むことを特徴とする請求項１２記載のエッチング処理方法。
  14. 前記対象膜エッチングステップでは、少なくともヘリウムガスを含む混合ガスからプラズマを生成することを特徴とする請求項１乃至１３のいずれか１項に記載のエッチング処理方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210009295A (ko) 2018-05-15 2021-01-26 도쿄엘렉트론가부시키가이샤 부품의 형성 방법 및 기판 처리 시스템

Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120022251A (ko) * 2010-09-01 2012-03-12 삼성전자주식회사 플라즈마 식각방법 및 그의 장치
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
JP2014082228A (ja) * 2012-10-12 2014-05-08 Tokyo Electron Ltd プラズマエッチング方法
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
JP6029522B2 (ja) 2013-04-16 2016-11-24 東京エレクトロン株式会社 パターンを形成する方法
JP6320248B2 (ja) * 2014-03-04 2018-05-09 東京エレクトロン株式会社 プラズマエッチング方法
JP6151215B2 (ja) * 2014-05-15 2017-06-21 東京エレクトロン株式会社 プラズマエッチング方法
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
JP6400425B2 (ja) * 2014-10-15 2018-10-03 東京エレクトロン株式会社 多層膜をエッチングする方法
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
JP6374781B2 (ja) * 2014-12-10 2018-08-15 東京エレクトロン株式会社 プラズマ処理方法
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
JP6462477B2 (ja) * 2015-04-27 2019-01-30 東京エレクトロン株式会社 被処理体を処理する方法
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) * 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
JP6846387B2 (ja) * 2018-06-22 2021-03-24 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2020009840A (ja) * 2018-07-04 2020-01-16 東京エレクトロン株式会社 エッチング方法及び基板処理装置
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US10593518B1 (en) * 2019-02-08 2020-03-17 Applied Materials, Inc. Methods and apparatus for etching semiconductor structures
CN113035677B (zh) * 2019-12-09 2023-01-24 中微半导体设备(上海)股份有限公司 等离子体处理设备以及等离子体处理方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002529913A (ja) * 1998-11-04 2002-09-10 サーフィス テクノロジー システムズ ピーエルシー 基板をエッチングするための方法と装置
JP2007134530A (ja) * 2005-11-11 2007-05-31 Hitachi High-Technologies Corp エッチング処理装置およびエッチング処理方法，半導体デバイス
WO2008103456A2 (en) * 2007-02-21 2008-08-28 Applied Materials, Inc Pulsed plasma system with pulsed sample bias for etching semiconductor structures
JP2009033080A (ja) * 2006-10-06 2009-02-12 Tokyo Electron Ltd プラズマエッチング装置、プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
JP2009267352A (ja) * 2008-03-31 2009-11-12 Tokyo Electron Ltd プラズマ処理方法及びコンピュータ読み取り可能な記憶媒体
JP2010500758A (ja) * 2006-08-07 2010-01-07 東京エレクトロン株式会社 エッチング処理を実行する前のマスク層処理方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10145297A1 (de) * 2001-09-14 2003-04-10 Bosch Gmbh Robert Verfahren zum Einätzen von Strukturen in einen Ätzkörper mit einem Plasma
JP2004353066A (ja) * 2003-05-30 2004-12-16 Toshio Goto プラズマ源およびプラズマ処理装置
JP4538209B2 (ja) * 2003-08-28 2010-09-08 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
MY148830A (en) * 2006-08-22 2013-06-14 Lam Res Corp Method for plasma etching performance enhancement
JP2008078515A (ja) * 2006-09-25 2008-04-03 Tokyo Electron Ltd プラズマ処理方法
JP5213496B2 (ja) * 2008-03-31 2013-06-19 東京エレクトロン株式会社 プラズマエッチング方法及びコンピュータ読み取り可能な記憶媒体
JP5319150B2 (ja) * 2008-03-31 2013-10-16 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法及びコンピュータ読み取り可能な記憶媒体

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002529913A (ja) * 1998-11-04 2002-09-10 サーフィス テクノロジー システムズ ピーエルシー 基板をエッチングするための方法と装置
JP2007134530A (ja) * 2005-11-11 2007-05-31 Hitachi High-Technologies Corp エッチング処理装置およびエッチング処理方法，半導体デバイス
JP2010500758A (ja) * 2006-08-07 2010-01-07 東京エレクトロン株式会社 エッチング処理を実行する前のマスク層処理方法
JP2009033080A (ja) * 2006-10-06 2009-02-12 Tokyo Electron Ltd プラズマエッチング装置、プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
WO2008103456A2 (en) * 2007-02-21 2008-08-28 Applied Materials, Inc Pulsed plasma system with pulsed sample bias for etching semiconductor structures
JP2009267352A (ja) * 2008-03-31 2009-11-12 Tokyo Electron Ltd プラズマ処理方法及びコンピュータ読み取り可能な記憶媒体

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210009295A (ko) 2018-05-15 2021-01-26 도쿄엘렉트론가부시키가이샤 부품의 형성 방법 및 기판 처리 시스템
KR20230053721A (ko) 2018-05-15 2023-04-21 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치 및 플라즈마 처리 장치용 부품
US11981993B2 (en) 2018-05-15 2024-05-14 Tokyo Electron Limited Forming method of component and substrate processing system

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