JP2014211937A - 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 - Google Patents

Abstract

【課題】不安定な抵抗変化現象を改善する抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置を提供する。【解決手段】第２電圧のパルスが印加された時に、抵抗状態が第１抵抗状態に遷移できず、第２抵抗状態に留まるか否かを判定する第１判定ステップと、第１判定ステップにおいて抵抗状態が第１抵抗状態に遷移できず第２抵抗状態に留まると判定された場合に、第１電圧と極性が同じである第１回復電圧パルスと、第１回復電圧パルスに後続し、第２電圧より振幅が大きく、かつ第２電圧と極性が同じである第２回復電圧パルスとの２パルスで構成される回復電圧パルスセットを少なくとも１回、印加する回復ステップとを含む。【選択図】図２Ａ

Description

本発明は、抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置に関する。より詳しくは、本発明は、バイポーラ型の抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置に関する。

近年、抵抗変化型不揮発性記憶素子（以下、単に「抵抗変化素子」ともいう。）を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる（例えば、特許文献１〜３、非特許文献１参照）。

ここで、抵抗変化素子とは、電気信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。

特開２００７−４９３５号公報（図１、図２） 国際公開第２００８／１４９４８４号 国際公開第２００９／０５０８３３号

Ｉ．Ｇ．Ｂａｅｋ ｅｔ ａｌ．，ＩＥＤＭ２００４，ｐ．５８７ （Ｆｉｇ．５（ｂ））

しかしながら、上述した従来の技術では、１個の高抵抗化電圧パルスと１個の低抵抗化電圧パルスとを交互に印加することを繰り返した場合に、書き換え初期は、安定的に抵抗変化動作をするが、書き換え回数を増やしていくと、抵抗変化状態が不安定になるという課題がある。

本発明は上記課題を解決するためになされたものであり、従来生じていた不安定な抵抗変化現象を改善する抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置を提供することを目的としている。

上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶素子の書き込み方法の一態様（ａｓｐｅｃｔ）は、抵抗変化型不揮発性記憶素子に電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子の抵抗状態を可逆的に変化させる書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極と接する第１の金属酸化物層と、前記第２電極と接し、前記第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子に前記第２電圧のパルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移できず、前記第２抵抗状態に留まるか否かを判定する第１判定ステップと、前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移できず前記第２抵抗状態に留まると判定された場合に、前記第１電圧と極性が同じである第１回復電圧パルスと、前記第１回復電圧パルスに後続し、前記第２電圧より振幅が大きく、かつ前記第２電圧と極性が同じである第２回復電圧パルスとの２パルスで構成される回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する回復ステップとを含む。

また、本発明に係る抵抗変化型不揮発性記憶装置の一態様（ａｓｐｅｃｔ）は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルと、前記メモリセルを駆動する駆動回路とを備えた抵抗変化型不揮発性記憶装置であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極と接する第１の金属酸化物層と、前記第２電極と接し、前記第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、前記駆動回路は、前記メモリセルへの書き込みを行う書き込み回路と、前記メモリセルからの読み出しを行うセンスアンプと、前記書き込み回路によって前記抵抗変化型不揮発性記憶素子に前記第２電圧のパルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移できず、前記第２抵抗状態に留まるか否かの第１判定ステップを、前記センスアンプを用いて行う制御回路とを有し、前記制御回路は、前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移できず前記第２抵抗状態に留まると判定した場合に、前記第１電圧と極性が同じである第１回復電圧パルスと、前記第１回復電圧パルスに後続し、前記第２電圧より振幅が大きく、かつ前記第２電圧と極性が同じである第２回復電圧パルスとの２パルスで構成される回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する回復ステップを行うように、前記書き込み回路を制御する。

本発明の抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置によれば、書き換え回数が増加しても適切な動作ウィンドウを確保することが可能となり、その結果、抵抗変化動作を安定的に持続でき、不揮発性記憶装置の信頼性を大きく向上できる。

図１Ａは、高抵抗（ＨＲ）化電圧パルス（１パルス）の印加と低抵抗（ＬＲ）化電圧パルス（１パルス）の印加とを交互に実施することを繰り返した場合におけるパルス波形の模式図である。 図１Ｂは、図１Ａに示した高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に繰り返して印加した場合における通常の抵抗変化特性を示す図である。 図１Ｃは、「低抵抗（ＬＲ）張り付き」という不具合が発生した場合の異常な抵抗変化特性を示す図である。 図２Ａは、第１回復電圧パルスの印加と第２回復電圧パルスの印加とを交互に繰り返して実施する場合におけるパルス波形の模式図である。 図２Ｂは、図２Ａに示した第１回復電圧パルスと第２回復電圧パルスとを交互に繰り返して印加した場合における「ＬＲ張り付き」からの回復特性と「ＬＲ張り付き」から回復した後の通常の抵抗変化特性を示す図である。 図３Ａは、回復電圧パルスセットの印加による「ＬＲ張り付き」からの回復時のプロセスを説明するための概念図である。 図３Ｂは、回復電圧パルスセットの印加による「ＬＲ張り付き」からの回復時のプロセスを説明するための概念図である。 図４は、比較例において第２回復電圧パルスのみを連続して印加する場合におけるパルス波形の模式図である。 図５Ａは、第１回復電圧パルスの印加と新たな第２回復電圧パルスの印加とを交互に繰り返して実施する場合におけるパルス波形の模式図である。 図５Ｂは、図５Ａに示した第１回復電圧パルスと第２回復電圧パルスとを交互に繰り返して印加した場合における「ＬＲ張り付き」からの回復特性を示す図である。 図６は、第１実施形態における、ＨＲ化不良ビット率のＨＲ化パルス幅依存を示す特性図である。 図７は、第１実施形態に係る抵抗変化型不揮発性記憶装置の概略構成の一例を示すブロック図である。 図８は、第１実施形態に係るセンスアンプの詳細な構成の一例を示す回路図である。 図９は、第１実施形態に係るセンスアンプの判定レベルを説明するための図である。 図１０は、第１実施形態に係る各動作における設定電圧を説明するための表である。 図１１Ａは、第１実施形態に係る抵抗変化型不揮発性記憶装置の動作タイミングを示す図である。 図１１Ｂは、第１実施形態に係る抵抗変化型不揮発性記憶装置の動作タイミングを示す図である。 図１１Ｃは、第１実施形態に係る抵抗変化型不揮発性記憶装置の動作タイミングを示す図である。 図１２は、第１実施形態に係る抵抗変化型不揮発性記憶装置における「ＬＲ張り付き」からの回復を行うためのＨＲ化書き込みのフロー図である。 図１３は、第１実施形態の変形例に係る抵抗変化型不揮発性記憶装置における「ＬＲ張り付き」からの回復を行うためのＨＲ化書き込みのフロー図である。 図１４は、従来の抵抗変化型不揮発性記憶素子におけるフォーミング電圧の遷移金属酸化物膜厚への依存を示す特性図である。 図１５は、従来の可変抵抗素子の断面の模式図である。 図１６Ａは、従来技術において書き込みを行う場合のパルス波形図である。 図１６Ｂは、従来技術において消去を行う場合のパルス波形図である。 図１７は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成を示す模式図である。

まず、本発明の実施の形態を説明する前に、本発明の課題を詳細に説明する。

［背景技術］
従来、抵抗変化素子を用いた不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子とを直列に接続して構成された、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。１Ｔ１Ｒ型において、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。トランジスタの他の一端はソース線またはビット線（つまり、抵抗変化素子の一端が接続されていないソース線またはビット線）に接続される。ソース線は、ビット線またはワード線と平行に配置される。

また、別のメモリセル構成として、互いに直交するように配置されたビット線とワード線との交点の位置に、ダイオードと抵抗変化素子とを直列に接続して構成された、いわゆる１Ｄ１Ｒ型と呼ばれるクロスポイントメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置も一般的に知られている。

以下、代表的な従来の抵抗変化素子を説明する。

非特許文献１では、遷移金属酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性メモリが開示されている。遷移金属酸化物の薄膜は、通常、絶縁体であり、遷移金属酸化物の薄膜の抵抗値を電気パルスの印加にて変化可能にするためには、フォーミング処理を行い、高抵抗状態と低抵抗状態を切り替え可能な導電パスを形成する必要があることが示されている。

図１４は、非特許文献１で示されているフォーミング電圧（Ｖ＿ｆｏｒｍ）の遷移金属酸化物の膜厚（ＴＭＯ Ｔｈｉｃｋｎｅｓｓ）への依存を示す特性図である。遷移金属酸化物としては、ＮｉＯ、ＴｉＯ_２、ＨｆＯ_２、ＺｒＯ_２の４種類の特性が示されており、必要なフォーミング電圧は、遷移金属酸化物の種類に依存し、遷移金属酸化物の膜厚が厚くなるほど、高くなる。このため、フォーミング電圧を低減させるためには、ＮｉＯのような遷移金属酸化物を選択し、遷移金属酸化物の膜厚を薄膜化することが好ましい。なお、フォーミングとは、製造後の抵抗変化素子を、電気信号に基づいて可逆的に抵抗値が変化できる状態（通常動作）にするために、抵抗変化素子に対して通常動作における電圧よりも大きな電圧を印加することをいう。

特許文献１では、絶縁体膜（アモルファスＧｄ_２Ｏ_３）と導体膜（ＣｕＴｅ）から成るイオン伝導型抵抗変化素子で構成された不揮発性メモリが開示されている。

図１５は、特許文献１で示されている可変抵抗素子５の断面の模式図である。

可変抵抗素子５は、２つの電極１および２の間に導体膜３と絶縁体膜４の積層構造を持つ構成となっている。ここでは、導体膜３に用いる材料としては、例えば、Ｃｕ、Ａｇ、Ｚｎから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が開示され、また、絶縁体膜４の材料としては、例えば、アモルファスＧｄ_２Ｏ３や、ＳｉＯ_２等の絶縁体が開示されている。

図１５に示す可変抵抗素子５への書き込みについては、電極１の電位が電極２の電位よりも高くなる電圧を印加すると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、イオンが電極２まで到達すると、上下の電極１および２間が導通して可変抵抗素子５が低抵抗化（ＬＲ化）する。このようにして可変抵抗素子５へのデータの書き込み（ＬＲ化）が行われる。逆に、電極１の電位が電極２の電位よりも低くなる電圧を印加すると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１および２間の絶縁性が増して、可変抵抗素子５が高抵抗化（ＨＲ化）する。このようにして可変抵抗素子５へのデータの消去（ＨＲ化）が行われる。

図１６Ａおよび図１６Ｂは、１回のデータ記録を行う場合に、可変抵抗素子５に印加する電圧パルスの波形図である。

図１６Ａは、書き込み（“１”データの記録）を行う場合のパルス波形である。ここでは、まず逆極性の電圧パルスとして消去電圧パルスＰＥを印加し、その後、記録すべき情報に対応する極性の電圧パルスＰＷを印加している。即ち、２つの電圧パルスＰＥおよびＰＷのセットにより、“１”情報の記録を行う電圧パルスＰ１を構成している。

図１６Ｂは、消去（“０”データの記録）を行う場合のパルス波形である。ここでは、まず逆極性の電圧パルスとして書き込み電圧パルスＰＷを印加し、その後、記録すべき情報に対応する極性の電圧パルスＰＥを印加している。即ち、２つの電圧パルスＰＷおよびＰＥのセットにより、“０”情報の記録を行う電圧パルスＰ０を構成している。

図１６Ａおよび図１６Ｂに示した電圧パルスＰ１およびＰ０を用いて、可変抵抗素子５にデータの記録を行うことにより、同じ極性の電圧パルスＰＷまたはＰＥが連続する回数が２回以下に制限される。これにより、同一極性の電圧パルスＰＷまたはＰＥが多数回連続して印加されることによる可変抵抗素子５の抵抗値の変化（ＬＲ状態が高抵抗方向に変動する不具合、ＨＲ状態が低抵抗方向に変動する不具合）を抑制することができ、書き換え寿命が向上する。

ここで、背景技術で開示されたことをまとめると、非特許文献１では、遷移金属酸化物の幾つかは、電気的パルスの印加により可逆的かつ不揮発的な抵抗変化現象を示すこと、また、その抵抗変化現象が起こり得る状態にするためには、当該状態になってから可逆的な抵抗変化を起こすために印加する電圧よりも絶対値が大きい電圧を、あらかじめ印加する必要があることが開示されている。なお、本明細書では統一して、そのような電圧を印加する動作（上述のフォーミングを含む動作）を初期ブレイクと称し、初期ブレイクで印加される電圧を初期ブレイク電圧と称する。

非特許文献１には、初期ブレイクのメカニズムとして、初期の絶縁状態に近い非常に高抵抗な状態にある遷移金属酸化物に対し、可逆的な抵抗変化が可能な導電パスを形成するモデルで説明できることが開示されている。

特許文献１では、可変抵抗素子にデータを記録する都度、記録すべき情報に対応する一方の極性の電圧が可変抵抗素子に印加される前に、他方の極性の電圧を可変抵抗素子に印加することで、抵抗変化素子の書き換え寿命を向上させるデータ記録方法が開示されている。

そして、このような抵抗変化素子をメモリセルとして用いることで、例えばフラッシュメモリなどの一般的に知られている不揮発性メモリに比べ、信頼性の高いメモリが構成できることが期待できる。

［本願発明者らによる知見］
本願発明者らは、上記開示内容を踏まえ、抵抗変化型不揮発性記憶装置の１つとして、遷移金属の一つであるタンタル（Ｔａ）を用い、その酸素不足型の酸化物（例えば、酸化タンタル）の抵抗変化層とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置を検討している。

ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足している酸化物をいう。

課題を説明するための準備として、酸素不足型のＴａ酸化物（ＴａＯ_ｘ、０＜ｘ＜２．５）を抵抗変化層とする抵抗変化素子について、実験で得られたいくつかの特性を説明する。なお、これらの詳細は関連特許である特許文献２および特許文献３に開示されている。

図１７は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成（１ビット分の構成）を示す模式図である。図１７に示されるように、１Ｔ１Ｒ型メモリセルは、通常、ＮＭＯＳトランジスタ１０４と抵抗変化素子１００とから構成されている。

図１７に示されるように、抵抗変化素子１００は、下部電極１００ａ、酸素不足型の遷移金属酸化物で構成された低抵抗な第１の金属酸化物層（ここでは、第１のタンタル酸化物層（ＴａＯ_ｘ、０＜ｘ＜２．５））１００ｂ−１と高抵抗な第２の金属酸化物層（ここでは、第２のタンタル酸化物層（ＴａＯ_ｙ、ｘ＜ｙ））１００ｂ−２とを積層して構成される抵抗変化層１００ｂ、および上部電極１００ｃが積層して形成された素子である。下部電極１００ａから下部電極端子１０５が引き出され、上部電極１００ｃから上部電極端子１０２が引き出されている。

また、選択トランジスタ（つまり、スイッチ素子の一例）であるＮＭＯＳトランジスタ１０４は、ゲート端子１０３を備える。抵抗変化素子１００の下部電極端子１０５とＮＭＯＳトランジスタ１０４のソースまたはドレイン（Ｎ^＋拡散）領域が直列に接続され、抵抗変化素子１００と接続されていない他方のドレインまたはソース（Ｎ^＋拡散）領域は、下部電極端子１０１として引き出され、ＮＭＯＳトランジスタ１０４のの基板端子は、接地電位に接続されている。ここでは高抵抗な第２の金属酸化物層１００ｂ−２を、ＮＭＯＳトランジスタ１０４と反対側の上部電極端子１０２側に配置している。

ここで、上部電極１００ｃの材料としては、関連特許である上記特許文献３に開示されている様に、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）などが使用できる。

特許文献３には、抵抗変化層１００ｂの構成元素であるＴａの標準電極電位よりも高い標準電極電位を有する電極材料で上部電極１００ｃを構成した場合には、抵抗変化層１００ｂの上部電極１００ｃとの界面付近における抵抗変化が起こりやすく、このとき、上部電極１００ｃを構成する電極材料の標準電極電位と抵抗変化層１００ｂを構成する金属の標準電極電位との差が大きいほど抵抗変化が起こりやすく、上部電極１００ｃを構成する電極材料の標準電極電位と抵抗変化層１００ｂを構成する金属の標準電極電位との差が小さくなるにつれて抵抗変化が起こりにくいことが開示されている。また、抵抗変化層１００ｂの構成元素であるＴａの標準電極電位よりも低い標準電極電位を有する電極材料で上部電極１００ｃを構成した場合には、抵抗変化が起こりにくいことが開示されている。

なお、一般に標準電極電位は、酸化されにくさの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。特に、標準電極電位が高いＰｔまたはＩｒを電極に用いた場合が、良好な抵抗変化動作が得られ、望ましい。

また、図１７に示されたメモリセルでは、上部電極端子１０２を基準として下部電極端子１０１に正の所定電圧（例えば、第１の閾値電圧）以上の電圧（低抵抗化電圧パルス）が印加された場合、抵抗変化層１００ｂにおける上部電極１００ｃとの界面近傍で還元が起こり、抵抗変化素子１００は低抵抗状態に遷移する。一方、下部電極端子１０１を基準として上部電極端子１０２に別の正の所定電圧（例えば、第２の閾値電圧）以上の電圧（高抵抗化電圧パルス）が印加された場合、抵抗変化層１００ｂにおける上部電極１００ｃとの界面近傍で酸化が起こり、抵抗変化素子１００は高抵抗状態に遷移する。ここで、低抵抗化電圧パルスの印加方向を負電圧方向と定義し、高抵抗化電圧パルスの印加方向を正電圧方向と定義する。

しかしながら、上述した抵抗変化素子を用いたメモリセルにおいて、高抵抗化電圧パルス（１回）と低抵抗化電圧パルス（１回）とを交互に印加することを繰り返した場合に、書き換え初期は、安定的に抵抗変化動作をするが、書き換え回数を増やしていくと、抵抗変化状態が不安定になるという課題がある。すなわち、高抵抗化電圧パルスを印加しても低抵抗状態から高抵抗状態へと遷移しなくなる現象（「ＬＲ張り付き」）が生じることを発見した。

本発明者らは、上記課題を解決するために、鋭意検討を行った。その結果、ＬＲ張り付きの状態になっている素子に対し、第１電圧（ＬＲ化電圧）と極性が同じである第１回復電圧パルスと、第１回復電圧パルスに後続し、第２電圧（ＨＲ化電圧）より振幅が大きく、かつ第２電圧と極性が同じである第２回復電圧パルスとの２パルスで構成される回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加することで、素子を通常の抵抗変化動作が可能な状態へと復帰させうることが分かった。そこで、以下のような抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置を考案するに至った。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。

以下で説明する実施形態は、いずれも本発明の望ましい一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、あくまで一例であり、本発明を限定するものではない。また、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より望ましい形態を構成する任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。

（第１実施形態）
第１実施形態の抵抗変化型不揮発性記憶素子の書き込み方法は、抵抗変化型不揮発性記憶素子に電圧パルスを印加することにより、抵抗変化型不揮発性記憶素子の抵抗状態を可逆的に変化させる書き込み方法であって、抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、第１電極および第２電極に挟まれた抵抗変化層とを有し、抵抗変化層は、第１電極と接する第１の金属酸化物層と、第２電極と接し、第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層とを含み、抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、第１電圧とは極性が異なる第２電圧のパルスが印加されると、第２抵抗状態から第１抵抗状態へと変化する特性を有し、書き込み方法は、抵抗変化型不揮発性記憶素子に第２電圧のパルスが印加された時に、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移できず、第２抵抗状態に留まるか否かを判定する第１判定ステップと、第１判定ステップにおいて抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移できず第２抵抗状態に留まると判定された場合に、第１電圧と極性が同じである第１回復電圧パルスと、第１回復電圧パルスに後続し、第２電圧より振幅が大きく、かつ第２電圧と極性が同じである第２回復電圧パルスとの２パルスで構成される回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加する回復ステップとを含む。

かかる構成では、「ＬＲ張り付き」等のような抵抗変化における不具合が生じた場合であっても、抵抗変化型不揮発性記憶素子に対して少なくとも１回、回復電圧パルスセットが印加されるので、そのような不具合が解消される。よって、抵抗変化型不揮発性記憶素子の書き換え回数が増加しても適切な動作ウィンドウを確保することが可能となり、その結果、抵抗変化動作を安定的に持続でき、不揮発性記憶装置の信頼性を大きく向上できる。

上記書き込み方法において、さらに、回復電圧パルスセットの印加によって抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移したか否かを判定する第２判定ステップを含み、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移するまで、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を繰り返してもよい。

かかる構成では、抵抗変化における不具合が解消されるまで回復ステップが繰り返されるので、「ＬＲ張り付き」のような抵抗変化における不具合が確実に解消される。

上記書き込み方法において、第２回復電圧パルスは、第２電圧のパルスの幅よりも長いパルス幅を有してもよい。

かかる構成では、強固な「ＬＲ張り付き」等のような抵抗変化における不具合が生じた場合であっても、抵抗変化型不揮発性記憶素子に対して少なくとも１回、パルス幅の長い第２回復電圧パルスを含む回復電圧パルスセットが印加されるので、そのような不具合が解消される。よって、抵抗変化型不揮発性記憶素子の書き換え回数が増加しても適切な動作ウィンドウを確保することが可能となり、その結果、抵抗変化動作を安定的に持続でき、不揮発性記憶装置の信頼性をさらに大きく向上できる。

上記書き込み方法において、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を所定の回数繰り返しても抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移しない場合に、第２回復電圧パルスを、より長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、回復ステップでの回復電圧パルスセットを、少なくとも１回、抵抗変化型不揮発性記憶素子に印加してもよい。

かかる構成では、回復電圧パルスセットを印加しても抵抗変化型不揮発性記憶素子の抵抗状態が変化しない場合に、第２回復電圧パルスのパルス幅を伸ばした上で回復ステップが実行される。よって、「ＬＲ張り付き」のような抵抗変化における不具合がさらに確実に解消される。

上記書き込み方法において、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を所定の回数繰り返しても抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移しない場合に、第２回復電圧パルスを、より長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移するまで、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を、所定の回数繰り返す、追加回復処理を、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移するまで繰り返してもよい。

「追加回復処理」は、第２回復電圧パルスを、より長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を、所定の回数繰り返す処理である。

所定の回数だけ追加回復処理を繰り返してもなお、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移しない場合には、第２回復電圧パルスを、さらに長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、新たな追加回復処理が所定の回数繰り返される。同様にして、パルス幅を長くしながら、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移するまで、追加回復処理が繰り返される。所定の回数は、第２回復電圧パルスのパルス幅毎に異なっていてもよい。

かかる構成では、回復電圧パルスセットを印加しても抵抗変化型不揮発性記憶素子の抵抗状態が変化しない場合に、抵抗変化における不具合が解消されるまで第２回復電圧パルスのパルス幅が拡大されていくことにより、より強固な「ＬＲ張り付き」のような抵抗変化における不具合であっても、解消され得る。

上記書き込み方法において、新たな第２回復電圧パルスは、変更前の第２回復電圧パルスよりも振幅が大きくてもよい。

かかる構成では、より強固な「ＬＲ張り付き」のような抵抗変化における不具合であっても、不具合が解消される確率がさらに高まる。

上記書き込み方法において、第１の金属酸化物層は、ＴａＯ_ｘで表される組成を有する層であり、第２の金属酸化物層は、ＴａＯ_ｙ（ただし、ｘ＜ｙ）で表される組成を有する層であってもよい。

上記書き込み方法において、抵抗変化型不揮発性記憶素子は、高抵抗状態と低抵抗状態とを可逆的に遷移する素子であり、第１抵抗状態は、高抵抗状態であり、第２抵抗状態は、低抵抗状態であってもよい。

上記書き込み方法において、第１回復電圧パルスの振幅は、第１電圧のパルスの振幅以下であってもよい。

上記書き込み方法において、第１回復電圧パルスの振幅は、第１電圧のパルスの振幅と同程度であっもよい。

第１実施形態の抵抗変化型不揮発性記憶装置は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルと、メモリセルを駆動する駆動回路とを備えた抵抗変化型不揮発性記憶装置であって、抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、第１電極および第２電極に挟まれた抵抗変化層とを有し、抵抗変化層は、第１電極と接する第１の金属酸化物層と、第２電極と接し、第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層とを含み、抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、第１電圧とは極性が異なる第２電圧のパルスが印加されると、第２抵抗状態から第１抵抗状態へと変化する特性を有し、駆動回路は、メモリセルへの書き込みを行う書き込み回路と、メモリセルからの読み出しを行うセンスアンプと、書き込み回路によって抵抗変化型不揮発性記憶素子に第２電圧のパルスが印加された時に、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移できず、第２抵抗状態に留まるか否かの第１判定ステップを、センスアンプを用いて行う制御回路とを有し、制御回路は、第１判定ステップにおいて抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移できず第２抵抗状態に留まると判定した場合に、第１電圧と極性が同じである第１回復電圧パルスと、第１回復電圧パルスに後続し、第２電圧より振幅が大きく、かつ第２電圧と極性が同じである第２回復電圧パルスとの２パルスで構成される回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加する回復ステップを行うように、書き込み回路を制御する。

かかる構成では、「ＬＲ張り付き」等のような抵抗変化における不具合が生じた場合であっても、抵抗変化型不揮発性記憶素子に対して少なくとも１回、回復電圧パルスセットが印加されるので、そのような不具合が解消される。よって、抵抗変化型不揮発性記憶素子の書き換え回数が増加しても適切な動作ウィンドウを確保することが可能となり、その結果、抵抗変化動作を安定的に持続でき、不揮発性記憶装置の信頼性を大きく向上できる。

上記抵抗変化型不揮発性記憶装置において、制御回路は、さらに、回復電圧パルスセットの印加によって抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移したか否かを判定する第２判定ステップを、センスアンプを用いて行い、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移するまで、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を繰り返してもよい。

かかる構成では、抵抗変化における不具合が解消されるまで回復ステップが繰り返されるので、「ＬＲ張り付き」のような抵抗変化における不具合が確実に解消される。

上記抵抗変化型不揮発性記憶装置において、第２回復電圧パルスは、第２電圧のパルスの幅よりも長いパルス幅を有してもよい。

かかる構成では、強固な「ＬＲ張り付き」等のような抵抗変化における不具合が生じた場合であっても、抵抗変化型不揮発性記憶素子に対して少なくとも１回、パルス幅の長い第２回復電圧パルスを含む回復電圧パルスセットが印加されるので、そのような不具合が解消される。よって、抵抗変化型不揮発性記憶素子の書き換え回数が増加しても適切な動作ウィンドウを確保することが可能となり、その結果、抵抗変化動作を安定的に持続でき、不揮発性記憶装置の信頼性をさらに大きく向上できる。

上記抵抗変化型不揮発性記憶装置において、制御回路は、さらに、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を所定の回数繰り返しても抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移しない場合に、第２回復電圧パルスを、より長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、回復ステップでの回復電圧パルスセットを、少なくとも１回、抵抗変化型不揮発性記憶素子に印加してもよい。

かかる構成では、回復電圧パルスセットを印加しても抵抗変化型不揮発性記憶素子の抵抗状態が変化しない場合に、第２回復電圧パルスのパルス幅を伸ばした上で回復ステップが実行される。よって、「ＬＲ張り付き」のような抵抗変化における不具合がさらに確実に解消される。

上記抵抗変化型不揮発性記憶装置において、制御回路は、さらに、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を所定の回数繰り返しても抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移しない場合に、第２回復電圧パルスを、より長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を、所定の回数繰り返す、追加回復処理を、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移するまで繰り返してもよい。

「追加回復処理」は、第２回復電圧パルスを、より長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を、所定の回数繰り返す処理である。

所定の回数だけ追加回復処理を繰り返してもなお、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移しない場合には、第２回復電圧パルスを、さらに長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、新たな追加回復処理が所定の回数繰り返される。同様にして、パルス幅を長くしながら、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態に遷移するまで、追加回復処理が繰り返される。所定の回数は、第２回復電圧パルスのパルス幅毎に異なっていてもよい。

かかる構成では、回復電圧パルスセットを印加しても抵抗変化型不揮発性記憶素子の抵抗状態が変化しない場合に、抵抗変化における不具合が解消されるまで第２回復電圧パルスのパルス幅が拡大されていくことにより、より強固な「ＬＲ張り付き」のような抵抗変化における不具合であっても、解消され得る。

上記抵抗変化型不揮発性記憶装置において、新たな第２回復電圧パルスは、変更前の第２回復電圧パルスよりも振幅が大きくてもよい。

かかる構成では、より強固な「ＬＲ張り付き」のような抵抗変化における不具合であっても、不具合が解消される確率がさらに高まる。

上記抵抗変化型不揮発性記憶装置において、第１の金属酸化物層は、ＴａＯ_ｘで表される組成を有する層であり、第２の金属酸化物層は、ＴａＯ_ｙ（ただし、ｘ＜ｙ）で表される組成を有する層であってもよい。

上記抵抗変化型不揮発性記憶装置において、抵抗変化型不揮発性記憶素子は、高抵抗状態と低抵抗状態とを可逆的に遷移する素子であり、第１抵抗状態は、高抵抗状態であり、第２抵抗状態は、低抵抗状態であってもよい。

上記抵抗変化型不揮発性記憶装置において、第１回復電圧パルスの振幅は、第１電圧のパルスの振幅以下であってもよい。

上記抵抗変化型不揮発性記憶装置において、第１回復電圧パルスの振幅は、第１電圧のパルスの振幅と同程度であってもよい。

上記抵抗変化型不揮発性記憶装置において、スイッチ素子は、ＭＯＳトランジスタであってもよい。

上記抵抗変化型不揮発性記憶装置において、スイッチ素子は、双方向ダイオードであってもよい。

［課題の詳細な説明］
ここで、本実施形態の課題について、より詳細に説明する。

まず、図１７に示すような、上部電極１００ｃがＩｒ（イリジウム）、下部電極１００ａがＴａＮ（窒化タンタル）、抵抗変化層１００ｂが第１の金属酸化物層（ここでは、第１のタンタル酸化物層（ＴａＯ_ｘ、０＜ｘ＜２．５））１００ｂ−１および第２の金属酸化物層（ここでは、第２のタンタル酸化物層（ＴａＯ_ｙ、ｘ＜ｙ））１００ｂ−２で構成される抵抗変化素子１００を用いて構成された１Ｔ１Ｒ型メモリセルについて、抵抗変化特性を示し、その課題を詳細に説明する。

抵抗変化層１００ｂは、上部電極１００ｃ（第２電極）と下部電極１００ａ（第１電極）との間に介在され、上部電極１００ｃと下部電極１００ａとの間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、上部電極１００ｃと下部電極１００ａとの間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層１００ｂは、上部電極１００ｃに接続する第２の抵抗変化層と、下部電極１００ａに接続する第１の抵抗変化層の少なくとも２層を積層して構成される。

第１の金属酸化物層１００ｂ−１（第１の抵抗変化層）は、酸素不足型の第１の金属酸化物で構成され、第２の金属酸化物層１００ｂ−２（第２の抵抗変化層）は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子の第２の抵抗変化層中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。

ここで実験に用いたサンプルは、抵抗変化層１００ｂの面積が０．２５μｍ^２（＝０．５μｍ×０．５μｍ）であり、下部電極１００ａに接する第１の金属酸化物層１００ｂ−１（ここでは、ＴａＯ_ｘ：ｘ＝１．５４、膜厚：３０ｎｍ）、および上部電極１００ｃに接する第２の金属酸化物層１００ｂ−２（ここでは、ＴａＯ_ｙ：ｙ＝２．４７、膜厚：６．５ｎｍ）を有している。スイッチ素子であるＮＭＯＳトランジスタ１０４は、ゲート幅Ｗ：０．４４μｍ、ゲート長Ｌ：０．１８μｍ、およびゲート絶縁膜の膜厚Ｔｏｘ：３．５ｎｍである。

第２の金属酸化物層１００ｂ−２（ここでは、ＴａＯ_ｙ）は、上部電極１００ｃの製造工程前に、スパッタリングにより成膜された第１の金属酸化物層１００ｂ−１（ここでは、ＴａＯ_ｘ）の上にスパッタリングにより成膜され、第１の金属酸化物層１００ｂ−１（ここでは、ＴａＯ_ｘ）と比べて酸素不足度が小さく、つまり、抵抗値が非常に高い（＞１ＭΩ）構造で、抵抗変化動作するためには最初に初期ブレイク電圧を所定時間印加し第２の金属酸化物層１００ｂ−２中に導電パスを形成することが必要である。

「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。

例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ_２Ｏ_５であるので、ＴａＯ_２．５と表現できる。ＴａＯ_２．５の酸素不足度は０％であり、ＴａＯ_１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。

酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。

「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ_２Ｏ_５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。

抵抗変化層１００ｂを構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。

例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯ_ｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３〜４ｎｍとしてもよい。

また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯ_ｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１〜５ｎｍとしてもよい。

第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極と第２電極との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。

また、第１の抵抗変化層となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。

例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ_２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いてもよい。

積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。

つまり、第２の金属酸化物に接続する上部電極１００ｃ（第２電極）に、下部電極１００ａ（第１電極）を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。

逆に、第２の金属酸化物に接続する上部電極１００ｃ（第２電極）に、下部電極１００ａ（第１電極）を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。

酸素不足度がより小さい第２の金属酸化物に接続されている上部電極１００ｃ（第２電極）は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び下部電極１００ａ（第１電極）を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている下部電極１００ａ（第１電極）は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。

すなわち、上部電極１００ｃ（第２電極）の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、下部電極１００ａ（第１電極）の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２_、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。

上記の構成とすることにより、第２電極と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。

以上のように構成された抵抗変化素子１００を駆動する場合は、外部の電源によって所定の条件を満たす電圧を下部電極１００ａと上部電極１００ｃとの間に印加する。

このように構成された図１７の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、図１Ａに示す高抵抗（ＨＲ）化電圧パルス１０（電圧がＶＨ、パルス幅５０ｎｓ）と低抵抗（ＬＲ）化電圧パルス１１（電圧が−ＶＬ、パルス幅５０ｎｓ）とを下部電極端子１０１と上部電極端子１０２との間に繰返し交互に複数回印加した場合における、通常の抵抗変化特性の一例を図１Ｂに示す。また、「低抵抗（ＬＲ）張り付き」という不具合が発生した場合の異常な抵抗変化特性の一例を図１Ｃに示す。なお、「低抵抗（ＬＲ）張り付き」とは、低抵抗（ＬＲ）状態の抵抗変化素子に対してＨＲ化電圧パルスを印加してもその抵抗変化素子が高抵抗（ＨＲ）状態に遷移しない（ＬＲ状態のまま維持される）現象（不具合）である。

ここで、電圧パルスの後に付記した記号は当該電圧パルスの電圧値を表す。以下では適宜、電圧パルスの電圧値を同様に表記する。また、高抵抗、低抵抗なる語句は、明瞭性を損なわない限り、それぞれＨＲ、ＬＲと略記することがある。また、図１Ａにおいて、高抵抗（ＨＲ）化電圧パルス１０と低抵抗（ＬＲ）化電圧パルス１１とは、それぞれＨＲ化、ＬＲ化と略記されている。

下部電極端子１０１に対して上部電極端子１０２に正の電圧を印加する場合を正の電圧印加、逆の場合を負の電圧印加とする。また、ＮＭＯＳトランジスタ１０４のゲート端子１０３には、ＨＲ化電圧パルス１０（電圧がＶＨ）とＬＲ化電圧パルス１１（電圧が−ＶＬ）印加時の両方において、例えばＬＲ化電圧パルス１１と絶対値が等しい正のゲート電圧ＶＬが印加され、ＮＭＯＳトランジスタ１０４が導通状態となる。

ここで、メモリセルの下部電極端子１０１と上部電極端子１０２との間にＨＲ化電圧パルス１０（電圧がＶＨ）を印加したとき、抵抗変化素子１００の両端にはほぼ電圧ＶＨがそのまま印加される。しかし、メモリセルの下部電極端子１０１と上部電極端子１０２との間にＬＲ化電圧パルス１１（電圧が−ＶＬ）を印加したときには、ＮＭＯＳトランジスタ１０４の閾値電圧をＶｔｈとすると、抵抗変化素子１００の両端に印加される電圧は−（ＶＬ−Ｖｔｈ）となり、ＮＭＯＳトランジスタ１０４の閾値電圧分だけ低下した電圧となる。これは、ＬＲ化電圧パルス１１（電圧が−ＶＬ）印加時にＮＭＯＳトランジスタ１０４がソースフォロア接続となるためである。

図１Ｂおよび図１Ｃにおいて、縦軸は、図１７のメモリセルにおいて、ゲート端子１０３に正のゲート電圧ＶＧが印加され、上部電極端子１０２に正の読み出し電圧Ｖｒｅａｄを印加（このとき、下部電極端子１０１には、接地電位を印加）した時の高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態のセル電流（抵抗変化素子１００を流れる電流）であり（このとき、抵抗変化素子１００にほぼ電圧Ｖｒｅａｄが印加される）、横軸は、パルス印加回数である。このとき、電圧Ｖｒｅａｄの印加では、抵抗変化は起こらない。

図１Ｂおよび図１Ｃは、図１Ａに示したように、ＨＲ化電圧パルス１０として、正の電圧ＶＨを下部電極端子１０１と上部電極端子１０２との間に所定のパルス幅で印加し、ＬＲ化電圧パルス１１として、負の電圧−ＶＬを下部電極端子１０１と上部電極端子１０２との間に所定のパルス幅で印加した場合の抵抗変化特性の一例を示している。この時、ゲート端子１０３にはゲート電圧ＶＬが印加されている。また、ＶＬ＞ＶＨである。ただし、低抵抗化時にＮＭＯＳトランジスタ１０４がソースフォロア接続となるため、実際に抵抗変化素子にかかる電圧は、高抵抗化時にかかる電圧ＶＨの方が低抵抗化時にかかる電圧（ＶＬ−Ｖｔｈ）よりも大きい。

図１Ｂに示すように、通常の抵抗変化動作において、ＨＲ状態とＬＲ状態のセル電流は、それぞれ比較的狭い範囲内で安定した値を示している。しかしながら、図１Ｃに示すように、一旦、「ＬＲ張り付き」、つまり、ＬＲ状態に張り付く不具合（あるＬＲ化電圧パルスの印加時にＬＲ状態になり、その後、ＨＲ化電圧パルスを印加しても抵抗変化しない現象）が発生すると、以降は、図１Ａに示す通常のＨＲ化電圧パルス１０（電圧がＶＨ）とＬＲ化電圧パルス１１（電圧が−ＶＬ）とを繰返し交互に印加したとしてもＬＲ状態に張り付いたまま回復しない。

このように「ＬＲ張り付き」が発生する原因は、初期ブレイクにより形成した導電パスに、ＬＲ化電圧パルスの印加時に、偶発的に、酸素イオンが、通常のＬＲ状態のときより過剰に抜けてしまうためと推定される。一旦、「ＬＲ張り付き」が発生してしまうと、通常のＨＲ化電圧パルスの印加では、容易に「ＬＲ張り付き」から回復することができなくなり、書き換え回数（書き換え寿命）が短くなるという課題が見出された。

［本発明に係る「ＬＲ張り付き」からのＨＲ回復に関する基礎データ］
本願の発明者は、このような事情を鑑みて、「ＬＲ張り付き」、つまり、ＬＲ状態に張り付く不具合を解消（この解消を「高抵抗（ＨＲ）化回復」、あるいは、単に「回復」ともいう）することができる抵抗変化型不揮発性記憶素子の書き込み方法を鋭意検討した。その結果、先ず、ＬＲ化電圧パルスを印加し、引き続き、通常のＨＲ化電圧パルスよりも振幅が大きいＨＲ化電圧パルスを印加する回復電圧パルスセットを抵抗変化素子に印加することにより、導電パスから過剰に抜けてしまった酸素イオンを補充して導電パスを機能回復させることができること、すなわち「ＬＲ張り付き」を解消できることを見出した。

以下では、まず「ＬＲ張り付き」からの高抵抗（ＨＲ）化回復に関する基礎データを説明し、その後に、実施形態の具体的構成について説明する。

（１）導電パスの機能回復によるＨＲ化回復（「回復ステップ」の一例）
「低抵抗張り付き」からの回復手法である「導電パスの機能回復」を説明する。

「回復ステップ」は、抵抗変化型不揮発性記憶素子に電圧パルスを印加することにより、抵抗変化型不揮発性記憶素子の抵抗状態を可逆的に変化させる書き込み方法の一つである。

ここで、抵抗変化型不揮発性記憶素子（例えば、抵抗変化素子１００）は、第１電極（例えば、下部電極１００ａ）と、第２電極（例えば、上部電極１００ｃ）と、第１電極および第２電極に挟まれた抵抗変化層（例えば、抵抗変化層１００ｂ）とを有し、抵抗変化層は、第１電極と接する第１の金属酸化物層（例えば、第１の金属酸化物層１００ｂ−１）と、第２電極と接し、第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層（例えば、第２の金属酸化物層１００ｂ−２）とを含む。また、抵抗変化型不揮発性記憶素子は、第１電圧（例えば、−ＶＬ）のパルス（低抵抗化電圧パルス、ＬＲ化電圧パルス）が印加されると、第１情報（例えば、「０」）の記憶に用いられる第１抵抗状態（例えば、ＨＲ）から第２情報（例えば、「１」）の記憶に用いられる第２抵抗状態（例えば、ＬＲ）へと変化する。また、第１電圧とは極性が異なる第２電圧（例えば、ＶＨ）のパルス（高抵抗化電圧パルス、ＨＲ化電圧パルス）が印加されると、第２抵抗状態（例えば、ＬＲ）から第１抵抗状態（例えば、ＨＲ）へと変化する特性を有するとする。

「回復ステップ」では、抵抗変化型不揮発性記憶素子に第２電圧（例えば、ＶＨ）のパルスが印加された時に、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態（例えば、ＨＲ）に遷移できず、第２抵抗状態（例えば、ＬＲ）に留まる（例えば、「ＬＲ張り付き」が生じている）か否かを判定する第１判定ステップにおいて、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態（例えば、ＨＲ）に遷移できず第２抵抗状態（例えば、ＬＲ）に留まると判定された場合に、（１）第１電圧（例えば、−ＶＬ）と極性が同じである第１回復電圧（例えば、負電圧）パルスと、（２）第１回復電圧パルスに後続し、第２電圧（例えば、ＶＨ）より振幅が大きく、かつ、第２電圧（例えば、ＶＨ）と極性が同じである第２回復電圧（例えば、正電圧）パルスとの２パルスで構成される回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加する。

第１回復電圧パルスは、第１電圧と極性が同じである。かつ、第１回復電圧パルスの振幅は、第１電圧のパルスと同程度（第１電圧のパルスの８０％以上１２０％以下）であってもよいし、第１電圧のパルスと実質的に等しくてもよく（第１電圧のパルスの９０％以上１１０％以下）、さらに、第１電圧のパルスと等しくてもよい。また、第１回復電圧パルスの振幅は、第１電圧のパルスの振幅以下（第１電圧のパルスの１００％以下）であってもよく、さらに、第１電圧のパルスの振幅より小さくてもよい。以上の点は、後述する追加回復処理についても同様である。

第１回復電圧パルスのパルス幅は、第１電圧のパルスと同程度（第１電圧のパルスの８０％以上１２０％以下）であってもよいし、第１電圧のパルスと実質的に等しくてもよく（第１電圧のパルスの９０％以上１１０％以下）、さらに、第１電圧のパルスと等しくてもよい。また、第１回復電圧パルスのパルス幅は、第１電圧のパルスのパルス幅以下であってもよく、さらに、第１電圧のパルスのパルス幅より短くてもよい。以上の点は、後述する追加回復処理についても同様である。

第２回復電圧パルスのパルス幅は、第２電圧のパルスと同程度（第２電圧のパルスの８０％以上１２０％以下）であってもよいし、第２電圧のパルスと実質的に等しくてもよく（第２電圧のパルスの９０％以上１１０％以下）、さらに、第２電圧のパルスと等しくてもよい。また、第２回復電圧パルスのパルス幅は、第２電圧のパルスのパルス幅以上であってもよく、さらに、第２電圧のパルスのパルス幅より長くてもよい。

以下、「回復ステップ」の一例である「導電パスの機能回復」の詳細を説明する。

図１７に示した抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの下部電極端子１０１と上部電極端子１０２との間に、図２Ａに示す第１回復電圧パルス１２（電圧：−Ｖｒｃｌ、パルス幅：５０ｎｓ）と第２回復電圧パルス１３（電圧：Ｖｒｃｈ、パルス幅：５０ｎｓ）とを繰返し交互に複数回印加した場合における、「低抵抗（ＬＲ）張り付き」からのＨＲ化回復特性の一例とＨＲ化回復した後のパルス抵抗変化特性の一例を図２Ｂに示す。

ここで、Ｖｒｃｈ＞ＶＨである。また、ＶｒｃｌはＶＬ近傍の電圧であれば、ＶＬより高くても、低くてもよく、ＶＬと等しくしてもよい。さらに、Ｖｒｃｌ≦ＶＬとしてもよく、Ｖｒｃｌ＜ＶＬとしてもよい。ＶＨはＨＲ化電圧パルスの電圧であり、ＶＬはＬＲ化電圧パルスの電圧である。また、ここでは、第２回復電圧パルス１３のパルス幅を５０ｎｓとし、ＨＲ化電圧パルス１０のパルス幅５０ｎｓと同じとしたが、必ずしも一致させる必要は無い。また、メモリセルの下部電極端子１０１と上部電極端子１０２との間に第１回復電圧パルス１２（電圧が−Ｖｒｃｌ）を印加し、ＮＭＯＳトランジスタ１０４のゲート端子１０３に電圧Ｖｒｃｌを印加したとき、ＮＭＯＳトランジスタ１０４の閾値をＶｔｈとすると、抵抗変化素子１００の両端に印加される電圧は−（Ｖｒｃｌ−Ｖｔｈ）となり、ＮＭＯＳトランジスタ１０４の閾値電圧分だけ低下した電圧となる。また、メモリセルの下部電極端子１０１と上部電極端子１０２との間に第２回復電圧パルス１３（電圧がＶｒｃｈ）を印加したときには、抵抗変化素子１００の両端にはほぼ電圧Ｖｒｃｈがそのまま印加される。

図２Ｂにおいて、縦軸および横軸は、図１Ｂと同様である。

図２Ｂは、図２Ａに示したように、図１Ｃで示される「ＬＲ張り付き」の状態にあるメモリセルに対し、第１回復電圧パルス１２（電圧が−Ｖｒｃｌ）を所定のパルス幅（例えば、５０ｎｓ）で印加し、第２回復電圧パルス１３（電圧がＶｒｃｈ）を所定のパルス幅（例えば、５０ｎｓ）で印加する動作を、交互に繰り返した場合の抵抗変化特性の一例と、「ＬＲ張り付き」から回復した後に、通常動作時のＨＲ化電圧パルス１０（電圧がＶＨ）と、通常動作時のＬＲ化電圧パルス１１（電圧が−ＶＬ）を交互印加（図１Ａと同じ条件）した場合の抵抗変化特性の一例を示している。電圧Ｖｒｃｈは、通常の高抵抗化電圧ＶＨよりも高い。この時、ゲート端子１０３にはゲート電圧Ｖｒｃｈが印加されている。

図２Ｂに示すように、「ＬＲ張り付き」の状態にあるメモリセルに回復電圧パルスセットの印加を数回（例えば、２回）繰り返すことにより、第２回復電圧パルス１３の印加後にセル電流が顕著に低下し、メモリセルは「ＬＲ張り付き」から回復する。その後、メモリセルに、通常動作時のＨＲ化電圧パルス１０（電圧がＶＨ）を所定のパルス幅（例えば、５０ｎｓ）で印加し、通常動作時のＬＲ化電圧パルス１１（電圧が−ＶＬ）を所定のパルス幅（例えば、５０ｎｓ）で印加する（ここで、ＶＬ＞ＶＨであり、トランジスタのゲート端子１０３にはゲート電圧ＶＬが印加される）、通常の抵抗変化電圧パルス（図１の（ａ）と同じ条件）の交互印加を行うと、もはや、「ＬＲ張り付き」が発生することなく、安定的に抵抗変化できる。

図３Ａおよび図３Ｂは、このような回復電圧パルスセットの印加による「ＬＲ張り付き」からの回復時のプロセスを説明するための図である。図３において、図１７と同じ構成要素については、同じ符号を用い、説明を省略する。

図３Ａは、「ＬＲ張り付き」の状態にある抵抗変化素子１００を表す。本図に示されるように、「ＬＲ張り付き」の状態では、第２の金属酸化物層１００ｂ−２中に形成されたフィラメント１１３から、酸素イオンが通常の低抵抗状態時より過剰に抜け過ぎて、酸素欠陥密度が過剰になり、抵抗変化素子１００が過剰ＬＲ状態になっている。そのため、通常のＨＲ化電圧パルスを印加しても抵抗変化素子１００に電圧が印加され難くなり、フィラメント（導電パス）が高抵抗化せず、機能しなくなっていると考えられる。

図３Ｂに示されるように、「ＬＲ張り付き」が発生した抵抗変化素子１００に回復電圧パルスセットを繰返し印加した場合には、フィラメント１１３中の過剰な酸素欠陥密度が正常レベルまで低減され、フィラメント１１３が正常状態に回復すると考えられる。

なお、図４に示すように、図２Ａにおける第２回復電圧パルス１３（電圧がＶｒｃｈ）のみを「ＬＲ張り付き」の状態にある抵抗変化素子１００に繰返し印加した場合、図２Ｂに見られたような抵抗変化特性の回復は起こらなかった。

以上をまとめると、「ＬＲ張り付き」の状態にあるメモリセルに、第１回復電圧パルス１２（電圧が−Ｖｒｃｌ）を印加し、その後、第２回復電圧パルス１３（電圧がＶｒｃｈ）を印加する回復電圧パルスセットを繰返し印加することにより、フィラメント内に過剰に存在する酸素欠陥が正常レベルまで低減され、フィラメントを正常化でき、その結果、抵抗変化特性が安定化し、書き換え寿命が大幅に向上できると考えられる。

（２）導電パスの機能回復における第２回復電圧パルスのパルス幅拡大
次に、「低抵抗張り付き」からの回復手法の変形である、導電パスの機能回復における第２回復電圧パルスのパルス幅拡大（追加回復処理）について説明する。

上述した第１判定ステップにおいて抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態（例えば、ＨＲ）に遷移できず第２抵抗状態（例えば、ＬＲ）に留まると判定された場合に、（１）第１電圧（例えば、−ＶＬ）と極性が同じである第１回復電圧（例えば、負電圧）パルスと、（２）第１回復電圧パルスに後続し、第２電圧（例えば、ＶＨ）より振幅が大きく、第２電圧のパルスより長いパルス幅を有し、かつ、第２電圧（例えば、ＶＨ）と極性が同じである第２回復電圧（例えば、正電圧）パルスとの２パルスで構成される回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加する。

ここでは、上述した（１）導電パスの機能回復によるＨＲ化回復（「回復ステップ」の一例）を実施しても、「ＬＲ張り付き」から脱出できない場合の、ＨＲ化回復手法（「新たな回復ステップ」の一例）について説明する。

図１７に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、図５Ａに示すように、図２Ａに示した回復電圧パルスセットを繰り返し印加（例えば、５回繰り返し）する。さらに、第１回復電圧パルス２０（電圧：−Ｖｒｃｌ３、パルス幅：ＴｐＬ＝５０ｎｓ）と新たな第２回復電圧パルス２１（電圧：Ｖｒｃｈ３、Ｖｒｃｈ３＞ＶＨ、パルス幅：ＴｐＨ（ｍ）、ｍ＝１、２、・・・）とから構成される電圧パルスセットを「新たな回復電圧パルスセット」と定義する。新たな回復電圧パルスセット１９を所定回数（例えば、５回）繰返し印加し、順次、パルス幅ＴｐＨ（ｍ）をＴｐＨ（１）からＴｐＨ（６）まで拡大して行う。以上のような場合における「低抵抗張り付き」からのＨＲ化回復特性の一例を図５Ｂに示す。

新たな回復電圧パルスセット１９に含まれる第１回復電圧パルス２０の振幅（Ｖｒｃｌ３）は、第１回復電圧パルス１２の振幅（Ｖｒｃｌ）と同じであってもよいし、異なっていてもよい。また、新たな回復電圧パルスセット１９に含まれる第１回復電圧パルス２０の振幅（Ｖｒｃｌ３）は、第１回復電圧パルス１２の振幅以上であってもよいし、第１回復電圧パルス１２の振幅より大きくてもよい。新たな回復電圧パルスセット１９に含まれる第１回復電圧パルス２０の振幅は、ｍの値に応じて変更されてもよい。

新たな回復電圧パルスセット１９に含まれる第１回復電圧パルス２０のパルス幅は、第１回復電圧パルス１２のパルス幅と同じであってもよいし、異なっていてもよい。また、新たな回復電圧パルスセット１９に含まれる第１回復電圧パルス２０のパルス幅は、第１回復電圧パルス１２のパルス幅以上であってもよいし、第１回復電圧パルス１２のパルス幅より長くてもよい。新たな回復電圧パルスセット１９に含まれる第１回復電圧パルス２０のパルス幅は、ｍの値に応じて変更されてもよい。

新たな回復電圧パルスセット１９に含まれる第２回復電圧パルス２１の振幅（Ｖｒｃｈ３）は、第２回復電圧パルス１３の振幅（Ｖｒｃｈ）と同じであってもよいし、異なっていてもよい。また、新たな回復電圧パルスセット１９に含まれる第２回復電圧パルス２１の振幅（Ｖｒｃｈ３）は、第２回復電圧パルス１３の振幅以上であってもよいし、第２回復電圧パルス１３の振幅より大きくてもよい。新たな回復電圧パルスセット１９に含まれる第２回復電圧パルス２１の振幅は、ｍの値に応じて変更されてもよい。

ここで、例えば、ＴｐＨ（１）＝１００ｎｓ、ＴｐＨ（２）＝５００ｎｓ、ＴｐＨ（３）＝１μｓ、ＴｐＨ（４）＝５μｓ、ＴｐＨ（５）＝１０μｓ、ＴｐＨ（６）＝５０μｓである。また、図５Ｂにおいて、縦軸および横軸は、図２Ｂと同様である。Ｖｒｃｌ３はＶＬ近傍の電圧であれば、ＶＬより高くても、低くてもよい。ＶＨはＨＲ化電圧パルスの振幅であり、ＶＬはＬＲ化電圧パルスの振幅である。

図５Ｂに示すように、第２回復電圧パルス１３（電圧：Ｖｒｃｈ）のパルス幅ＴｐＨ（ここでは、５０ｎｓ）が、通常のＨＲ化電圧パルス１０（電圧：ＶＨ）のパルス幅と同程度である場合には、第１回復電圧パルス１２と第２回復電圧パルス１３を繰り返し（ここでは、５回）印加しても「ＬＲ張り付き」からまだ脱出できていない。その後、第１回復電圧パルス２０（電圧：−Ｖｒｃｌ３、パルス幅：ＴｐＬ＝５０ｎｓ）と新たな第２回復電圧パルス２１（電圧：Ｖｒｃｈ３、Ｖｒｃｈ３＞ＶＨ、パルス幅：ＴｐＨ（ｍ）、ｍ＝１、２、・・・）とから構成される新たな回復電圧パルスセット１９を繰り返し（ここでは、５回）印加しながら、順次、パルス幅ＴｐＨ（ｍ）をＴｐＨ（１）からＴｐＨ（６）まで拡大する。その結果、徐々に酸化能力が向上していき、フィラメント内に過剰に存在する酸素欠陥が正常レベルまで低減される。フィラメントを正常化でき、その結果、パルス幅ＴｐＨ（６）（＝５０μｓ）まで拡大した時の２回目の新たな回復電圧パルスセット１９の印加で「ＬＲ張り付き」から脱出できている。したがって、強固な「ＬＲ張り付き」が発生しても、新たな第２回復電圧パルス２１のパルス幅ＴｐＨ（ｍ）（ｍ＝１、２、３、・・・）を順次拡大していくことにより、酸化能力も順次向上し、過剰に存在する酸素欠陥が正常レベルまで低減され易くなる。よって、「ＬＲ張り付き」から脱出させ易くなると推定される。

なお、新たな回復電圧パルスセット１９に含まれる第１回復電圧パルス２０は、第１回復電圧パルス１２と同じ電圧であってもよい。また、新たな回復電圧パルスセット１９に含まれる第１回復電圧パルス２０と第１回復電圧パルス１２のパルス幅は必ずしも同じである必要は無い。さらに、新たな第２回復電圧パルス２１の電圧（Ｖｒｃｈ３）の振幅は、第２回復電圧パルス１３の電圧（Ｖｒｃｈ）以上としてもよい。

図６は、図１７に示す１Ｔ１Ｒ型メモリセルにおいて、ＬＲ状態に対してＨＲ化電圧パルス１０（電圧：ＶＨ、パルス幅：Ｔｐ）を１回印加した場合におけるＨＲ化パルス幅ＴｐとＨＲ化不良ビット率の関係を測定したものである。

この測定は、アレイ全ビットを安定的にＨＲ化するのに必要なＨＲ化電圧パルスのパルス幅Ｔｐを推定する目的で行った。具体的には、図１７に示した１Ｔ１Ｒ型メモリセルを２５６キロビット配列したアレイが搭載された抵抗変化型不揮発性記憶装置を用い、予めＬＲ状態にセットしておいた２５６キロビットアレイの全ビットに所定のパルス幅Ｔｐを有するＨＲ化電圧パルス１０を１回のみ印加し、所定のＨＲ状態に遷移できなかったＨＲ化不良ビットの比率を算出し、この測定を、ＨＲ化電圧パルスのパルス幅Ｔｐを変えながら繰り返し行った。ここで、アレイ全ビットにＨＲ化電圧パルス１０を１回のみ印加し、所定のＨＲ状態に遷移できなかったＨＲ化不良ビットの比率をＨＲ化不良ビット率と定義する。図６は、ＨＲ化不良ビット率を縦軸に、その時のＨＲ化電圧パルスのパルス幅Ｔｐ［ａ．ｕ．］を横軸に表したものである。なお、この測定に用いた抵抗変化型不揮発性記憶装置の構成や、具体的な動作方法は後ほど抵抗変化型不揮発性記憶装置の項で説明するので、ここでは省略する。

図６から明らかなように、ＨＲ化電圧パルスのパルス幅Ｔｐを拡大すると、ＨＲ化不良ビット率は指数関数的に顕著に低減できる。ここで、点Ａに示すように、２５６キロビット中１ビット未満が不良となる、つまり、全２５６キロビットが、１回のＨＲ化電圧パルス１０の印加により、概ねＨＲ化するためには、ＴｐＡより長いＨＲ化電圧パルスのパルス幅Ｔｐが必要であることが推定できる（点Ａに対応するＨＲ化不良ビット率が１／２５６ｋに対応するため）。このようにアレイ全ビットを安定的にＨＲ化するためには、長いパルス幅を有するＨＲ化電圧パルス１０の印加が有効である。前述の偶発的に発生する強固な「ＬＲ張り付き」に対しても、第２回復電圧パルス２１のパルス幅ＴｐＨ（ｍ）（ｍ＝１、２、・・・）を拡大した、新たな回復電圧パルスセット１９の印加が同様に効果的と考えられる。

［第１実施形態の抵抗変化型不揮発性記憶装置の構成］
発明者らは、上述した「ＬＲ張り付き」からのＨＲ化回復に関する基礎データから得られた知見に基づき、「ＬＲ張り付き」の状態にある不良セルに対して好適なＨＲ化回復動作を実施する不揮発性記憶装置を考案した。以下、第１実施形態として、図１７に示された抵抗変化素子を用いた１Ｔ１Ｒ型の不揮発性記憶装置について説明する。

図７は、第１実施形態に係る抵抗変化型不揮発性記憶装置の概略構成の一例を示すブロック図である。

図７に示す例において、第１実施形態の不揮発性記憶装置２００は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルＭ１１等と、メモリセルを駆動する駆動回路（周辺の回路）とを備えた抵抗変化型不揮発性記憶装置である。

ここで、抵抗変化型不揮発性記憶素子（例えば、抵抗変化素子１００）は、第１電極（例えば、下部電極１００ａ）と、第２電極（例えば、上部電極１００ｃ）と、第１電極および第２電極に挟まれた抵抗変化層（例えば、抵抗変化層１００ｂ）とを有し、抵抗変化層は、第１電極と接する第１の金属酸化物層（例えば、第１の金属酸化物層１００ｂ−１）と、第２電極と接し、第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層（例えば、第２の金属酸化物層１００ｂ−２）とを含む。また、抵抗変化型不揮発性記憶素子は、第１電圧（例えば、−ＶＬ）のパルス（例えば、低抵抗化電圧パルス１１）が印加されると、第１情報（例えば、「０」）の記憶に用いられる第１抵抗状態（例えば、ＨＲ）から第２情報（例えば、「１」）の記憶に用いられる第２抵抗状態（例えば、ＬＲ）へと変化し、第１電圧とは極性が異なる第２電圧（例えば、ＶＨ）のパルス（例えば、高抵抗化電圧パルス１０）が印加されると、第２抵抗状態（例えば、ＬＲ）から第１抵抗状態（例えば、ＨＲ）へと変化する特性を有するとする。

駆動回路には、メモリセルへの書き込みを行う書き込み回路２０６と、メモリセルからの読み出しを行うセンスアンプ２０４と、書き込み回路２０６によって抵抗変化型不揮発性記憶素子に第２電圧（例えば、ＶＨ）のパルスが印加された時に、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態（例えば、ＨＲ）に遷移できず、第２抵抗状態（例えば、ＬＲ）に留まる（例えば、「ＬＲ張り付き」が生じている）か否かの第１判定ステップを、センスアンプ２０４を用いて行う制御回路２１０とが含まれる。

制御回路２１０は、第１判定ステップにおいて抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態（例えば、ＨＲ）に遷移できず第２抵抗状態（例えば、ＬＲ）に留まると判定した場合に、（１）第１電圧と極性が同じである第１回復電圧（例えば、負電圧）パルス１２と、第１回復電圧パルス１２に後続し、第２電圧（例えば、ＶＨ）より振幅が大きく、かつ、第２電圧と極性が同じである第２回復電圧（例えば、正電圧）パルス１３との２パルスで構成される回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加する回復ステップを行うように、書き込み回路２０６を制御する。

制御回路２１０は、さらに、回復電圧パルスセットの印加によって抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態（例えば、ＨＲ）に遷移したか否かを判定する第２判定ステップを、センスアンプ２０４を用いて行い、抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態（例えば、ＨＲ）に遷移するまで、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を繰り返してもよい。このとき、
第２回復電圧パルス１３は、第２電圧のパルス（例えば、高抵抗化電圧パルス１０）の幅よりも長いパルス幅を有してもよい。

制御回路２１０は、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を所定の回数繰り返しても抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態（例えば、ＨＲ）に遷移しない場合に、第２回復電圧パルス１３を、より長いパルス幅を有する新たな第２回復電圧パルス２１に変更した上で、回復ステップでの新たな回復電圧パルスセット１９を、少なくとも１回、抵抗変化型不揮発性記憶素子に印加してもよい。

制御回路２１０は、回復ステップでの回復電圧パルスセットの印加および第２判定ステップでの判定を所定の回数繰り返しても抵抗変化型不揮発性記憶素子の抵抗状態が第１抵抗状態（例えば、ＨＲ）に遷移しない場合に、第２回復電圧パルスを、より長いパルス幅を有する新たな第２回復電圧パルス２１に変更した上で、回復ステップでの新たな回復電圧パルスセット１９の印加および第２判定ステップでの判定を、所定の回数繰り返してもよい。

新たな第２回復電圧パルス２１は、変更前の第２回復電圧パルス１３よりも振幅が大きくてもよい。

以下、このような不揮発性記憶装置２００の詳細を説明する。

図７に示すように、第１実施形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えている。メモリ本体部２０１は、図１７に示された１Ｔ１Ｒ型メモリセルで構成されたメモリセルアレイ２０２と、行選択回路２０８およびワード線ドライバ回路ＷＬＤおよびソース線ドライバ回路ＳＬＤからなる行ドライバ２０７と、列選択回路２０３と、データの書き込みを行うための書き込み回路２０６と、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ「０」と判定し、また低抵抗状態をデータ「１」と判定するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５と、を備える。

さらには、不揮発性記憶装置２００は、書き込み用電源２１１として、高抵抗（ＨＲ）化用電源２１３および低抵抗（ＬＲ）化用電源２１２を備えている。

さらに、この不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０と、を備えている。

メモリセルアレイ２０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・とビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・との交点に対応してそれぞれ設けられたスイッチ素子としての複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、・・・、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４、・・・、Ｎ３１、Ｎ３２、Ｎ３３、Ｎ３４、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、・・・」と表す）と、を備える。トランジスタＮ１１、Ｎ１２、・・・と抵抗変化素子Ｒ１１、Ｒ１２、・・・との組のそれぞれが、メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、・・・、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、・・・Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している。

図７に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。

また、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・はソース線ＳＬ２に共通に接続されている。すなわち、ソース線ＳＬ０、ＳＬ２、・・・は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・に対して平行となり、ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に対して交差（本実施の形態では、垂直方向）するように配置されている。

なお、上記の構成例では、ソース線は、ワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、トランジスタに共通の電位を与える構成としているが、行選択回路／ドライバと同様の構成のソース線選択回路／ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。

また、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・はビット線ＢＬ０に接続され、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・はビット線ＢＬ１に接続され、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・はビット線ＢＬ２に接続されている。このように、本実施の形態におけるメモリセルアレイ２０２では、抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・がＮＭＯＳトランジスタＮ１１、Ｎ２１、Ｎ３１・・・を介さずに、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に直接接続される構成を取っている。

制御回路２１０は、ＨＲ化回復動作時には、所定の回復電圧の印加を指示するＨＲ化回復信号を書き込み回路２０６へ出力する。また、データの書き込みサイクルにおいては、制御回路２１０は、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。

行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７から（複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・のうちの選択されるワード線に対応するワード線ドライバ回路ＷＬＤから）、その選択されたワード線に対して、所定の電圧を印加する。

また同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７から（複数のソース線ＳＬ０、ＳＬ２、・・・のうちの選択されるソース線に対応するソース線ドライバ回路ＳＬＤから）、その選択されたソース線に対して、所定の電圧を印加する。

書き込み回路２０６は、制御回路２１０から出力されたＨＲ化回復信号を受け取った場合、所定のパルス幅と所定の振幅とを有するＨＲ化回復動作用の電圧パルス（例えば、第１回復電圧パルス１２と第２回復電圧パルス１３）を、列選択回路２０３により選択されたビット線に対して印加する。また、書き込み回路２０６は、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３により選択されたビット線に対して通常動作時の書き込み用電圧パルス（例えば、高抵抗化電圧パルス１０および低抵抗化電圧パルス１１のいずれか一方）を印加する。

書き込み用電源２１１は、低抵抗化用のＬＲ化用電源２１２と、高抵抗化用のＨＲ化用電源２１３と、から構成される。ＬＲ化用電源２１２の出力電圧ＶＬ０は行ドライバ２０７に入力され、また、ＨＲ化用電源２１３の出力電圧ＶＨ０は書き込み回路２０６に入力されている。

図８は、図７におけるセンスアンプ２０４の詳細な構成の一例を示す回路図である。

センスアンプ２０４は、一例として、ミラー比が１対１のカレントミラー回路２１８とサイズが等しいクランプトランジスタ２１９および２２０と、基準回路２２１と、差動アンプ２２４と、から構成される。基準回路２２１は、通常動作用基準電流生成回路７０２と、ＨＲ化ベリファイ用基準電流生成回路７０３と、から構成される。

通常動作用基準電流生成回路７０２では、選択トランジスタ２２２と通常読み出し用の基準抵抗Ｒｒｅｆとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続されている。また、選択トランジスタ２２２のゲート端子には、読み出しイネーブル信号Ｃ１が入力され、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２は、導通／非導通状態を切り換えられる。

ＨＲ化ベリファイ用基準電流生成回路７０３では、選択トランジスタ２２３とＨＲ化ベリファイ用の基準抵抗ＲＨ（ＲＨ＞Ｒｒｅｆ）とが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続されている。また、選択トランジスタ２２３のゲート端子には、ＨＲ化ベリファイイネーブル信号Ｃ２が入力され、ＨＲ化ベリファイイネーブル信号Ｃ２により、選択トランジスタ２２３は、導通／非導通状態を切り換えられる。

クランプトランジスタ２１９および２２０は、ゲート端子にクランプ電圧ＶＣＬＰ（ＶＣＬＰ＜ＶＤＤ）が入力される。クランプトランジスタ２２０のソース端子は、列選択回路２０３とビット線とを介して、メモリセルと接続される。クランプトランジスタ２１９および２２０のドレイン端子は、それぞれカレントミラー回路２１８を構成するトランジスタ２２５および２２６のドレイン端子と接続される。クランプトランジスタ２２０のドレイン端子電位は、差動アンプ２２４により基準電位ＶＲＥＦと比較され、さらに反転増幅され、センスアンプ出力ＳＡＯとしてデータ入出力回路２０５に伝達される。

図９は、このように構成されたセンスアンプ２０４の判定レベルを説明するための図である。センスアンプ２０４は、図９に示すように、高抵抗（ＨＲ）状態にあるメモリセルの抵抗値（＝Ｒｈｒ）と低抵抗（ＬＲ）状態にあるメモリセルの抵抗値（＝Ｒｌｒ）との間に、通常読み出し用の基準抵抗Ｒｒｅｆ（Ｒｌｒ＜Ｒｒｅｆ＜Ｒｈｒ）と、それより大きいＨＲ化ベリファイ用の基準抵抗ＲＨ（Ｒｒｅｆ＜ＲＨ＜Ｒｈｒ）との２つの判定レベルを有する。

なお、ＨＲ化ベリファイ用の基準抵抗ＲＨは、抵抗変化素子のＨＲ化書き込みが完了したか否かを判定するために、高抵抗状態ＨＲの抵抗値よりも小さい抵抗値に設定される。例えば、高抵抗状態ＨＲの抵抗値よりも小さく、かつ、高抵抗状態ＨＲの抵抗値に近い値に設定される。また、通常読み出し用の基準抵抗Ｒｒｅｆは、抵抗変化素子が高抵抗状態にあるか低抵抗状態にあるかを判定するために、高抵抗状態ＨＲの抵抗値より小さく、かつ、低抵抗状態ＬＲの抵抗値よりも大きい抵抗値に設定される。

「ＬＲ張り付き」の状態にあるメモリセルの抵抗値はＲｖｌ（Ｒｖｌ＜Ｒｌｒ）で表される。

［第１実施形態の抵抗変化型不揮発性記憶装置の動作、第１実施形態にかかる抵抗変化型不揮発性記憶素子の書き込み方法］
以上のように構成された抵抗変化型不揮発性記憶装置について、まず、主要な回路ブロックの動作を説明し、その後、抵抗変化型不揮発性記憶装置の通常動作、導電パスの機能回復によるＨＲ化回復動作、および導電パスの機能回復における第２回復電圧パルスのパルス幅拡大動作を説明する。

まず、図８に示されるセンスアンプ２０４の動作を説明する。抵抗変化素子をＨＲ化するＨＲ書き込み工程において、抵抗変化素子にＨＲ化用正電圧パルスが印加された後、センスアンプ２０４が、列選択回路２０３とビット線を介して、対象メモリセルと接続される。メモリセルには、クランプ電圧ＶＣＬＰからクランプトランジスタ２１９および２２０のしきい値電圧（Ｖｔｈ）分低下した電圧（ＶＣＬＰ−Ｖｔｈ）より大きな電圧は印加されない構成となっている。

基準回路２２１では、ＨＲ化ベリファイイネーブル信号Ｃ２により、選択トランジスタ２２３が活性化され、導通状態になり、ＨＲ化用の基準抵抗ＲＨが選択される。選択トランジスタ２２２は、読み出しイネーブル信号Ｃ１により非活性化され、非導通状態にされる。その結果、基準回路２２１の出力として、基準電流Ｉｒｅｆ（＝（ＶＣＬＰ−Ｖｔｈ）／ＲＨ）が流れる。

従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流が流れる（ＩＬ＝Ｉｒｅｆ）。負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ２２０で比較される。比較結果に応じて、差動アンプ２２４により、クランプトランジスタ２２０のドレイン端子電圧が基準電圧ＶＲＥＦより高くなるか低くなるかが検知され、差動アンプ２２４は、センスアンプ出力ＳＡＯを出力する。

ここで、ＨＲ化電圧パルス（電圧がＶＨ）印加後の抵抗変化素子の抵抗値をＲｖｌ（「ＬＲ張り付き」の状態における抵抗値、Ｒｖｌ＜Ｒｌｒ＜ＲＨ＜Ｒｈｒ）とした場合に、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｖｌ）が流れ、この時、負荷電流ＩＬ＜メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に差動アンプ２２４に入力される基準電圧ＶＲＥＦよりも低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが、ＨＲ化用の基準抵抗ＲＨより低い「ＬＲ張り付き」の状態（Ｒｖｌ）の場合には、センスアンプ２０４は、“１”、つまり、フェイルと判定する。

一方、選択メモリセルの抵抗値が、導電パスの機能回復により、ＨＲ化電圧パルス（電圧がＶＨ）印加後の抵抗値がＲｈｒ（＞ＲＨ）とＨＲ化ベリファイ用の基準抵抗ＲＨより高くなった場合には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｈｒ）が流れ、この時、負荷電流ＩＬ＞メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に差動アンプ２２４に入力される基準電圧ＶＲＥＦよりも高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが、ＨＲ化ベリファイ用の基準抵抗ＲＨより高い抵抗状態（Ｒｈｒ）の場合には、センスアンプ２０４は、“０”、つまり、パスと判定し、対象メモリセルのＨＲ化書き込みが完了していることを示す。

通常読み出し時には、基準回路２２１は、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２が活性化され、導通状態になり、通常読み出し用の基準抵抗Ｒｒｅｆが選択される。選択トランジスタ２２３は、ＨＲ化ベリファイイネーブル信号Ｃ２により非活性化され、非導通状態にされる。その結果、基準回路２２１の出力として、基準電流Ｉｒｅｆ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｒｅｆ）が流れる。

従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流が流れる（ＩＬ＝Ｉｒｅｆ）。負荷電流ＩＬとメモリセル電流Ｉｃの大小関係が比較される。その比較結果に応じて、クランプトランジスタ２２０のドレイン端子電圧が、差動アンプ２２４により基準電圧ＶＲＥＦより高くなるか低くなるかが検知され、差動アンプ２２４は、センスアンプ出力ＳＡＯを出力する。

ここで、高抵抗状態のメモリセルの抵抗値をＲｈｒ、低抵抗状態のメモリセルの抵抗値をＲｌｒ（Ｒｈｒ＞Ｒｒｅｆ＞Ｒｌｒ）とした場合に、選択メモリセルが高抵抗状態である時には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｈｒ）が流れ、この時、負荷電流ＩＬ＞メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、差動アンプ２２４に入力される基準電圧ＶＲＥＦよりも高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆより高い高抵抗状態（Ｒｈｒ）の場合には、センスアンプ２０４は、“０”データと判定する。

一方、選択メモリセルが低抵抗状態である時には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｌｒ）が流れ、この時、負荷電流ＩＬ＜メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、差動アンプ２２４に入力される基準電圧ＶＲＥＦよりも低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆより低い低抵抗状態（Ｒｌｒ）の場合には、センスアンプ２０４は、“１”データと判定する。

次に、図１０を参照して、通常動作における高抵抗（ＨＲ）化と低抵抗（ＬＲ）化と通常読み出し、第１回復電圧パルスセット印加によるＨＲ化回復動作における第１回復電圧パルス印加と第２回復電圧パルス印加とＨＲ化ベリファイ読み出し、および、第２回復電圧パルスセット印加によるＨＲ化回復動作における第１回復電圧パルス印加と新たな第２回復電圧パルス印加とＨＲ化ベリファイ読み出し、の各動作の際にメモリセルに印加される電圧パルスと、メモリセルに当該電圧パルスを印加するためにワード線（ＷＬ）とソース線（ＳＬ）とビット線（ＢＬ）とに印加される電圧について説明する。ワード線（ＷＬ）とソース線（ＳＬ）とビット線（ＢＬ）とに印加される電圧は、以下に述べるように、ＬＲ化用電源２１２、およびＨＲ化用電源２１３にて生成される。

図１０において、通常動作時のＬＲ化電圧パルス用の電圧ＶＬは、ＨＲ化用電源２１３で生成され、書き込み回路２０６に供給される。通常動作時のＬＲ化電圧パルス用の電圧ＶＬは、ＬＲ化用電源２１２で生成され、ワード線ドライバ回路ＷＬＤからワード線に印加され、ソース線ドライバ回路ＳＬＤからソース線に印加される。

通常動作時のＨＲ化電圧パルス用の電圧ＶＨは、ＨＲ化用電源２１３で生成され、書き込み回路２０６に供給される。通常動作時のＨＲ化電圧パルス用の電圧ＶＬは、ＬＲ化用電源２１２で生成され、ワード線ドライバ回路ＷＬＤからワード線に印加される。

第１回復電圧パルスセット印加によるＨＲ化回復動作において、第１回復電圧パルスの印加時におけるビット線ＢＬの電圧は、電圧−Ｖｒｃｌの電圧パルスを表し、第２回復電圧パルスの印加時におけるビット線ＢＬの電圧は、電圧Ｖｒｃｈの電圧パルスを表す。第１回復電圧パルスの印加時において、ＬＲ化用電源２１２で電圧Ｖｒｃｌが生成され、ワード線ドライバ回路ＷＬＤおよびソース線ドライバ回路ＳＬＤからそれぞれワード線およびソース線に印加される。ＨＲ化用電源２１３で電圧Ｖｒｃｌが生成され、書き込み回路２０６を介してビット線に印加される。なお、第２回復電圧パルスの印加において、ワード線ＷＬの電圧Ｖｒｃｈとビット線ＢＬの電圧Ｖｒｃｈとは、必ずしも一致させる必要はない。

第２回復電圧パルスセット印加によるＨＲ化回復動作において、第１回復電圧パルスの印加時におけるビット線ＢＬの電圧は、電圧−Ｖｒｃｌ３の電圧パルスを表し、第２回復電圧パルスの印加時におけるビット線ＢＬの電圧は、電圧Ｖｒｃｈ３の電圧パルスを表す。第１回復電圧パルスの印加時において、ＬＲ化用電源２１２で電圧Ｖｒｃｌ３が生成され、ワード線ドライバ回路ＷＬＤおよびソース線ドライバ回路ＳＬＤからそれぞれワード線およびソース線に印加される。ＨＲ化用電源２１３で電圧Ｖｒｃｌ３が生成され、書き込み回路２０６を介してビット線に印加される。なお、第２回復電圧パルスの印加において、ワード線ＷＬの電圧Ｖｒｃｈ３とビット線ＢＬの電圧Ｖｒｃｈ３とは、必ずしも一致させる必要はない。

通常読み出し時およびＨＲ化ベリファイ読み出し時において、電圧Ｖｒｅａｄは、センスアンプ２０４でクランプした読み出し用電圧である。電圧Ｖｒｅａｄは、読み出しディスターブが発生しない（つまり、抵抗変化素子の抵抗状態が変化しない）ように調整された電圧値に対応している。ＶＤＤは不揮発性記憶装置２００に供給される電源電圧に対応している。

以上の様に構成された抵抗変化型不揮発性記憶装置２００の、データ書き込みサイクル、読み出しサイクル、およびＨＲ化回復動作の一例について、図１１Ａ〜図１１Ｃ、および、図７を参照しながら説明する。

図１１Ａ〜図１１Ｃは、第１実施形態に係る不揮発性記憶装置２００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「０」に、低抵抗状態の場合をデータ「１」にそれぞれ割り当てると定義して、その動作例を示す。以下の説明は、１つのメモリセル（例えば、メモリセルＭ１１）に対してデータの書き込みおよび読み出しをする場合についてなされている。

図１１Ａは、メモリセルＭ１１に対する、通常動作時のＬＲ化（データ「１」書き込み）サイクルのタイミングチャートを示している。このサイクルでは、メモリセルＭ１１にＬＲ化電圧パルス（電圧：−ＶＬ）が印加される。

このサイクルにおいては、最初に選択ビット線ＢＬ０およびソース線ＳＬ０を、それぞれ電圧０Ｖに設定する。次に選択ビット線ＢＬ０およびソース線ＳＬ０を、それぞれ電圧ＶＬに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬに設定するが、この時は、図７の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図７のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧ＶＬが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。

次に、選択ビット線ＢＬ０を時間ｔｌの間、電圧０Ｖに設定し、その後、再度電圧ＶＬとなるパルス波形を印加する。この段階で、図７のメモリセルＭ１１には、ＬＲ化電圧（−ＶＬ）の電圧パルスが印加され、メモリセルＭ１１の抵抗値が高抵抗値から低抵抗値に遷移する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「１」の書き込み動作におけるＬＲ化電圧パルスの印加が完了する。ただし、ＬＲ化サイクルとしては、この方法に限定されるわけではない。

ＨＲ化回復動作においても、上述した方法と同様にして、負電圧パルスである第１回復電圧パルスの印加が行われる。この場合には、図７のメモリセルＭ１１には導電パスの機能回復のための負電圧Ｖｒｃｌ、または負電圧Ｖｒｃｌ３が印加される。その後、ワード線ＷＬ０を電圧０Ｖに設定し、ＨＲ化回復動作時の第１回復電圧パルスの印加が完了する。

つまり、ソース線およびワード線で行方向のメモリセルを選択しておき、その後、特定のビット線に負電圧方向のパルス波形を印加することで、ソース線、ワード線およびビット線で選択されたメモリセルの抵抗変化素子に負の電圧パルスを印加することで、低抵抗化が実行される。

図１１Ｂは、メモリセルＭ１１に対する、通常動作時のＨＲ化（データ「０」書き込み）サイクルのタイミングチャートを示している。このサイクルでは、メモリセルＭ１１にＨＲ化電圧パルス（電圧：ＶＨ）が印加される。

このサイクルにおいては、最初に選択ビット線ＢＬ０およびソース線ＳＬ０をそれぞれ電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬに設定し、図７の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。

次に、選択ビット線ＢＬ０を時間ｔｈの間、電圧ＶＨに設定し、その後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図７のメモリセルＭ１１には正電圧パルスＶＨが印加され、メモリセルＭ１１の抵抗値が低抵抗状態から高抵抗状態になるような書き込みが行われる。

ＨＲ化回復動作においても、用いる電圧が異なる点を除けば、上述した方法と同様にして、正電圧パルスである第２回復電圧パルス、または新たな第２回復電圧パルスの印加が行われる。この場合には、図７のメモリセルＭ１１には導電パスの機能回復のための正電圧Ｖｒｃｈ、または正電圧Ｖｒｃｈ３が印加され、導電パスの機能回復によりフィラメントが高抵抗化され、メモリセルＭ１１は「ＬＲ張り付き」から抵抗値が増加して、通常状態（通常動作時の駆動電圧パルス印加により抵抗変化が可能な状態）に移行する。

その後、ワード線ＷＬ０を電圧０Ｖに設定し、通常動作時のデータ「０」の書き込み、ＨＲ化回復動作時の第２回復電圧パルス、または新たな第２回復電圧パルスの印加が完了する。

つまり、ソース線およびワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に正電圧方向のパルス波形を印加することで、ソース線、ワード線およびビット線で選択されたメモリセルの抵抗変化素子に正の電圧パルスを印加している。ただし、この方法に限定されるわけではない。

ＨＲ化回復動作では、前述したように、図１１Ａに記載の負電圧パルスの印加方法に従って第１回復電圧パルスが印加された後、引き続き、図１１Ｂの正電圧パルスの印加方法に従って第２回復電圧パルス、または新たな第２回復電圧パルスの印加が行われ、さらに負電圧パルスと正電圧パルスのペアを複数回繰り返す。かかる動作により、「ＬＲ張り付き」の状態にあるメモリセルは、抵抗変化可能な状態に移行する。

図１１Ｃは、メモリセルＭ１１に対するデータの読み出しサイクルのタイミングチャートを示している。この読み出しサイクルにおいては、最初に選択ビット線ＢＬ０およびソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤ（ＶＤＤ＞Ｖｒｅａｄ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。

次に、選択ビット線ＢＬ０を時間ｔｒの間、読み出し電圧Ｖｒｅａｄに設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータがデータ「０」またはデータ「１」のいずれであるかが判定される。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。

読み出し動作については、センスアンプ２０４において、通常動作時には読み出し用基準抵抗Ｒｒｅｆが用いられ、通常ＨＲ化動作、及びＨＲ化回復動作時にはＨＲ化ベリファイ用基準抵抗ＲＨが用いられる（図８）。この点を除けば、図１１Ｃに示される読み出し方法は、通常動作時と、通常ＨＲ化動作、及びＨＲ化回復動作時とで同様である。ただし、ＨＲ化回復動作時において、負パルス印加と正パルス印加の都度、読み出し動作を実施する必要はない。

次に、抵抗変化型不揮発性記憶装置におけるＨＲ化回復動作の一例について、図１２に示すフローチャートを参照しながら説明する。図１２に示すように、まず、選択アドレスに対応するメモリセル（以下、選択メモリセル）が低抵抗（ＬＲ）状態にあって高抵抗（ＨＲ）化したい場合、制御回路２１０による制御の下で、通常のＨＲ化電圧パルス（電圧：ＶＨ）が選択メモリセルに印加され（Ｓ１０１）、次に、選択メモリセルの抵抗値Ｒｃが基準抵抗ＲＨ以上（Ｒｃ≧ＲＨ）かどうかを判定するＨＲ化ベリファイ読出しを行う（Ｓ１０２）。ここで、選択メモリセルの抵抗値ＲｃがＨＲ化ベリファイ用の基準抵抗ＲＨ以上（Ｒｃ≧ＲＨ）である場合には（Ｓ１０２でＹｅｓ）、制御回路２１０は、「ＬＲ張り付き」が発生しておらず、正常にＨＲ化書き込みが終了したと判断する。他方、選択メモリセルの抵抗値ＲｃがＨＲ化ベリファイ用の基準抵抗ＲＨより小さい（Ｒｃ＜ＲＨ）場合には（Ｓ１０２でＮｏ）、制御回路２１０は、「ＬＲ張り付き」が発生していると判断し、ＨＲ化回復動作に入る。

ＨＲ化回復動作では、制御回路２１０は、第１回復電圧パルス１２（例えば、電圧が−Ｖｒｃｌ）を選択メモリセルに印加し（Ｓ１０３）、次に、第２回復電圧パルス１３（例えば、電圧がＶｒｃｈ）を選択メモリセルに印加してから（Ｓ１０４）、第２判定ステップとして、再度ＨＲ化ベリファイ読出しを行う（Ｓ１０２）。このような処理（回復電圧パルスセットの印加）が、第２判定ステップでＨＲ化できたことが確かめられる（Ｓ１０２でＹｅｓ）まで繰り返される。

ここで、ステップＳ１０１、ステップＳ１０４は、図１１Ｂのタイミングチャートに対応し、ステップＳ１０３は、図１１Ａのタイミングチャートに対応し、ステップＳ２は、図１１Ｃのタイミングチャートに対応している。

このように、本実施形態の「ＬＲ張り付き」からのＨＲ化回復動作により、「ＬＲ張り付き」が撲滅可能となり、メモリセルアレイの抵抗変化動作が大幅に安定化し、書き換え寿命の長寿命化が可能となる。

［ＬＲ化回復動作フローチャートの変形例］
次に、図１２に示したＨＲ化回復動作によってもメモリセルのＨＲ化回復が見られない強固な「ＬＲ張り付き」が発生する場合における、新たな回復ステップを用いたＨＲ化回復動作について、図１３に示すフローチャートを参照しながら説明する。図１３において、図１２と同じ構成要素については同じ符号を用い、説明を省略する。ここでは、ＨＲ化電圧パルスと同じ極性の電圧パルスである新たな第２回復電圧パルス２１を所定回数印加する毎に、新たな第２回復電圧パルス２１のパルス幅ＴｐＨ（ｍ）（ｍ＝１、２、３、・・・、ＴｐＨ（１）＜ＴｐＨ（２）＜ＴｐＨ（３）＜・・・）を、ＨＲ化回復するまで順次拡大していく構成を特徴としている。すなわち、所定回数印加してもＨＲ化回復しない場合には、ｍに１を加えて、新たなパルス幅ＴｐＨ（ｍ）をパルス幅とする新たな第２回復電圧パルス２１を印加する。

図１３に示すように、第１判定ステップでの判定結果として、選択メモリセルの抵抗値ＲｃがＨＲ化ベリファイ用の基準抵抗ＲＨより小さい（Ｒｃ＜ＲＨ）場合には（Ｓ２０２でＮｏ）、制御回路２１０は、「ＬＲ張り付き」が発生していると判断し、ＨＲ化回復動作に入る。

ＨＲ化回復動作では、まず、制御回路２１０は、回復ステップとして、第１回復電圧パルス１２（例えば、電圧が−Ｖｒｃｌ）を選択メモリセルに印加し（Ｓ２０４）、次に、第２回復電圧パルス１３（例えば、電圧がＶｒｃｈ）を選択メモリセルに印加してから（Ｓ２０５）、再度ＨＲ化ベリファイ読み出しを行う（Ｓ２０２）。このような処理（回復電圧パルスセットの印加）が、ＨＲ化できたことが確かめられる（Ｓ２０２でＹｅｓ）か、または所定の上限回数に到達する（Ｓ２０３でＹｅｓ）まで繰り返される。

ＨＲ化できないまま前述の処理が所定の上限回数繰り返された場合は（Ｓ２０３でＹｅｓ）、制御回路２１０は、続いて、回復ステップとして、第１回復電圧パルス２０（電圧：−Ｖｒｃｌ３）の印加（Ｓ２０７）、および新たな第２回復電圧パルス２１（電圧：Ｖｒｃｈ３、パルス幅：ＴｐＨ（１））の印加（Ｓ２０８）により、ＨＲ化回復を試み、第３判定ステップとして、再度ＨＲ化ベリファイ読出しを行う（Ｓ２０２）。このような処理（新たな回復電圧パルスセット１９の印加：追加回復処理）が、ＨＲ化できたことが確かめられる（Ｓ２０２でＹｅｓ）か、またはパルス幅ＴｐＨ（１）における所定の上限回数に到達する（Ｓ２０６でＹｅｓ）まで繰り返される。ＨＲ化できないまま前述の処理が所定の上限回数繰り返された場合は（Ｓ２０６でＹｅｓ）、制御回路２１０は、ｍを＋１増加させ（Ｓ２０９）、新たな第２回復電圧パルスのパルス幅をＴｐＨ（２）（＞ＴｐＨ（１））に拡大し、再度、第１回復電圧パルス２０（電圧が−Ｖｒｃｌ３）の印加（Ｓ２０７）、および新たな第２回復電圧パルス２１（電圧がＶｒｃｈ３、パルス幅ＴｐＨ（２））の印加（Ｓ２０８）により、ＨＲ化回復を試み、ＨＲ化ベリファイ読出しを行う（Ｓ２０２）。このような処理（追加回復処理）が、第２回復電圧パルス幅ＴｐＨ（ｍ）を拡大していきながら、第３判定ステップでＨＲ化できたことが確かめられる（Ｓ２０２でＹｅｓ）まで繰り返される。

なお、ステップＳ２０３およびＳ２０６の繰り返し上限回数は、必要に応じて、１回でもよい。

ここで、ステップＳ２０８は、図１１Ｂのタイミングチャートに対応（ｔｈ＝ＴｐＨ（ｍ））し、ステップＳ２０７は、図１１Ａのタイミングチャートに対応している。

このように、本変形例に係る「ＬＲ張り付き」からのＨＲ化回復動作（追加回復処理）により、強固な「ＬＲ張り付き」も撲滅可能となり、メモリセルアレイの抵抗変化動作が大幅に安定化し、書き換え回数のさらなる向上が可能となる。

なお、新たな第２回復電圧パルス２１の最初のパルス幅ＴｐＨ（１）は、通常のＨＲ化電圧パルス１０（電圧：ＶＨ）のパルス幅より大きくてもよい。例えば、通常のＨＲ化電圧パルス１０（電圧：ＶＨ）のパルス幅が５０ｎｓである場合には、新たな第２回復電圧パルス２１のパルス幅の設定として、ＴｐＨ（１）＝１００ｎｓ、ＴｐＨ（２）＝５００ｎｓ、ＴｐＨ（３）＝１μｓ、ＴｐＨ（４）＝５μｓ、ＴｐＨ（５）＝１０μｓ、ＴｐＨ（６）＝５０μｓ、・・・と指数関数的に増大させて設定すると、短時間で効率的に「ＬＲ張り付き」を回復できる。

また、図１３に示すＨＲ化回復動作によっても選択メモリセルのＨＲ化回復が見られない場合は、そのメモリセルを回復不可能と判断して、周知の代替処理（例えば、冗長救済処理（ｒｅｄｕｎｄａｎｃｙ）や誤り訂正処理（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）等）を行うなどの処置を行ってもよい。

また、図１３に示すＨＲ化回復動作においては、書き込み時間短縮のため、必要に応じて、回復電圧パルスセットの印加（ステップＳ２０３、Ｓ２０４、Ｓ２０５）を無くしても良い。つまり、「ＬＲ張り付き」からの回復として、最初に行われる回復ステップから、第２回復電圧パルスのパルス幅を通常のＨＲ化電圧パルスのパルス幅よりも大きくしてもよい。

また、図７に示した記憶装置の構成では、スイッチ素子であるＮＭＯＳトランジスタに１つの抵抗変化素子を接続した、所謂１Ｔ１Ｒ型メモリセルであったが、本実施形態は、この１Ｔ１Ｒ型メモリセルに限定されるものではない。例えば、スイッチ素子として、双方向ダイオードを用いた１Ｄ１Ｒ型メモリセルに適用しても良い。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明の一態様は、書き換え回数が増加しても適切な動作ウィンドウを確保することが可能となり、その結果、抵抗変化動作を安定的に持続でき、不揮発性記憶装置の信頼性を大きく向上できる抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置として有用である。

１ 電極
２ 電極
３ 導体膜
４ 絶縁体膜
５ 可変抵抗素子
１０ 高抵抗化電圧パルス、ＨＲ化電圧パルス
１１ 低抵抗化電圧パルス、ＬＲ化電圧パルス
１２ 第１回復電圧パルス
１３ 第２回復電圧パルス
１９ 新たな回復電圧パルスセット
２０ 第１回復電圧パルス
２１ 新たな第２回復電圧パルス
１００ 抵抗変化素子
１００ａ 下部電極
１００ｂ 抵抗変化層
１００ｂ−１ 第１の金属酸化物層
１００ｂ−２ 第２の金属酸化物層
１００ｃ 上部電極
１０１ 下部電極端子
１０２ 上部電極端子
１０３ ゲート端子
１０４ ＮＭＯＳトランジスタ
１０５ 下部電極端子
１１３ フィラメント
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ 列選択回路
２０４ センスアンプ
２０５ データ入出力回路
２０６ 書き込み回路
２０７ 行ドライバ
２０８ 行選択回路
２０９ アドレス入力回路
２１０ 制御回路
２１１ 書き込み用電源
２１２ 低抵抗化用電源、ＬＲ化用電源
２１３ 高抵抗化用電源、ＨＲ化用電源
２１８ カレントミラー回路
２１９ クランプトランジスタ
２２０ クランプトランジスタ
２２１ 基準回路
２２２ 選択トランジスタ
２２３ 選択トランジスタ
２２４ 差動アンプ
２２５ トランジスタ
２２６ トランジスタ
７０２ 通常動作用基準電流生成回路
７０３ ＨＲ化ベリファイ用基準電流生成回路

Claims (22)

1. 抵抗変化型不揮発性記憶素子に電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子の抵抗状態を可逆的に変化させる書き込み方法であって、
   前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、
   前記抵抗変化層は、前記第１電極と接する第１の金属酸化物層と、前記第２電極と接し、前記第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層とを含み、
   前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、
   前記書き込み方法は、
   前記抵抗変化型不揮発性記憶素子に前記第２電圧のパルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移できず、前記第２抵抗状態に留まるか否かを判定する第１判定ステップと、
   前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移できず前記第２抵抗状態に留まると判定された場合に、前記第１電圧と極性が同じである第１回復電圧パルスと、前記第１回復電圧パルスに後続し、前記第２電圧より振幅が大きく、かつ前記第２電圧と極性が同じである第２回復電圧パルスとの２パルスで構成される回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する回復ステップとを含む、
   抵抗変化型不揮発性記憶素子の書き込み方法。
2. さらに、前記回復電圧パルスセットの印加によって前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移したか否かを判定する第２判定ステップを含み、
   前記回復ステップでの前記回復電圧パルスセットの印加および前記第２判定ステップでの判定を繰り返す、
   請求項１に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
3. 前記第２回復電圧パルスは、前記第２電圧のパルスの幅よりも長いパルス幅を有する、
   請求項１または２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
4. 前記回復ステップでの前記回復電圧パルスセットの印加および前記第２判定ステップでの判定を所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移しない場合に、
   前記第２回復電圧パルスを、より長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、前記回復ステップでの前記回復電圧パルスセットを、少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する、
   請求項２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
5. 前記回復ステップでの前記回復電圧パルスセットの印加および前記第２判定ステップでの判定を所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移しない場合に、
   前記第２回復電圧パルスを、より長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、前記回復ステップでの前記回復電圧パルスセットの印加および前記第２判定ステップでの判定を、所定の回数繰り返す、追加回復処理を、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移するまで繰り返す、
   請求項２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
6. 前記新たな第２回復電圧パルスは、前記変更前の前記第２回復電圧パルスよりも振幅が大きい、請求項４または５に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
7. 前記第１の金属酸化物層はタンタル酸化物で構成され、ＴａＯ_ｘで表される組成を有する層であり、
   前記第２の金属酸化物層はタンタル酸化物で構成され、ＴａＯ_ｙ（ただし、ｘ＜ｙ）で表される組成を有する層である
   請求項１〜請求項６のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
8. 前記抵抗変化型不揮発性記憶素子は、高抵抗状態と低抵抗状態とを可逆的に遷移する素子であり、
   前記第１抵抗状態は、前記高抵抗状態であり、
   前記第２抵抗状態は、前記低抵抗状態である、
   請求項１〜請求項７のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
9. 前記第１回復電圧パルスの振幅は、前記第１電圧のパルスの振幅以下である、請求項１〜請求項８のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
10. 前記第１回復電圧パルスの振幅は、前記第１電圧のパルスの振幅と同程度である、請求項１〜請求項８のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
11. 抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルと、前記メモリセルを駆動する駆動回路とを備えた抵抗変化型不揮発性記憶装置であって、
    前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、
    前記抵抗変化層は、前記第１電極と接する第１の金属酸化物層と、前記第２電極と接し、前記第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層とを含み、
    前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、
    前記駆動回路は、
    前記メモリセルへの書き込みを行う書き込み回路と、
    前記メモリセルからの読み出しを行うセンスアンプと、
    前記書き込み回路によって前記抵抗変化型不揮発性記憶素子に前記第２電圧のパルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移できず、前記第２抵抗状態に留まるか否かの第１判定ステップを、前記センスアンプを用いて行う制御回路とを有し、
    前記制御回路は、前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移できず前記第２抵抗状態に留まると判定した場合に、前記第１電圧と極性が同じである第１回復電圧パルスと、前記第１回復電圧パルスに後続し、前記第２電圧より振幅が大きく、かつ前記第２電圧と極性が同じである第２回復電圧パルスとの２パルスで構成される回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する回復ステップを行うように、前記書き込み回路を制御する、
    抵抗変化型不揮発性記憶装置。
12. 前記制御回路は、さらに、前記回復電圧パルスセットの印加によって前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移したか否かを判定する第２判定ステップを、前記センスアンプを用いて行い、
    前記回復ステップでの前記回復電圧パルスセットの印加および前記第２判定ステップでの判定を繰り返す、
    請求項１１に記載の抵抗変化型不揮発性記憶装置。
13. 前記第２回復電圧パルスは、前記第２電圧のパルスの幅よりも長いパルス幅を有する、
    請求項１１または１２に記載の抵抗変化型不揮発性記憶装置。
14. 前記制御回路は、さらに、前記回復ステップでの前記回復電圧パルスセットの印加および前記第２判定ステップでの判定を所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移しない場合に、前記第２回復電圧パルスを、より長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、前記回復ステップでの前記回復電圧パルスセットを、少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する、
    請求項１２に記載の抵抗変化型不揮発性記憶装置。
15. 前記制御回路は、さらに、前記回復ステップでの前記回復電圧パルスセットの印加および前記第２判定ステップでの判定を所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移しない場合に、前記第２回復電圧パルスを、より長いパルス幅を有する新たな第２回復電圧パルスに変更した上で、前記回復ステップでの前記回復電圧パルスセットの印加および前記第２判定ステップでの判定を、所定の回数繰り返す、追加回復処理を、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第１抵抗状態に遷移するまで繰り返す、
    請求項１２に記載の抵抗変化型不揮発性記憶装置。
16. 前記新たな第２回復電圧パルスは、前記変更前の前記第２回復電圧パルスよりも振幅が大きい、請求項１４または１５に記載の抵抗変化型不揮発性記憶装置。
17. 前記第１の金属酸化物層はタンタル酸化物で構成され、ＴａＯ_ｘで表される組成を有する層であり、
    前記第２の金属酸化物層はタンタル酸化物で構成され、ＴａＯ_ｙ（ただし、ｘ＜ｙ）で表される組成を有する層である、
    請求項１１〜１６のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
18. 前記抵抗変化型不揮発性記憶素子は、高抵抗状態と低抵抗状態とを可逆的に遷移する素子であり、
    前記第１抵抗状態は、前記高抵抗状態であり、
    前記第２抵抗状態は、前記低抵抗状態である、
    請求項１１〜１７のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
19. 前記第１回復電圧パルスの振幅は、前記第１電圧のパルスの振幅以下である、請求項１１〜請求項１８のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
20. 前記第１回復電圧パルスの振幅は、前記第１電圧のパルスの振幅と同程度である、請求項１１〜請求項１８のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
21. 前記スイッチ素子は、ＭＯＳトランジスタである
    請求項１１〜請求項２０のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
22. 前記スイッチ素子は、双方向ダイオードである
    請求項１１〜請求項２０のいずれか１項に記載の抵抗変化型不揮発性記憶装置。

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