JP2014192221A - Electronic component and manufacturing method of the same - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 239000000758 substrate Substances 0.000 claims abstract description 178
- 239000004020 conductor Substances 0.000 claims abstract description 112
- 239000000463 material Substances 0.000 claims abstract description 60
- 230000002093 peripheral effect Effects 0.000 claims abstract description 15
- 238000005520 cutting process Methods 0.000 claims description 25
- 238000007789 sealing Methods 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 141
- 239000012212 insulator Substances 0.000 description 62
- 238000000034 method Methods 0.000 description 35
- 239000011347 resin Substances 0.000 description 26
- 229920005989 resin Polymers 0.000 description 26
- 238000010897 surface acoustic wave method Methods 0.000 description 26
- 239000012790 adhesive layer Substances 0.000 description 24
- 239000010408 film Substances 0.000 description 13
- 238000007747 plating Methods 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000035515 penetration Effects 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 238000003825 pressing Methods 0.000 description 4
- 239000004925 Acrylic resin Substances 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000013007 heat curing Methods 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 229910001316 Ag alloy Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 2
- 229910018575 Al—Ti Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910017818 Cu—Mg Inorganic materials 0.000 description 2
- 229910017945 Cu—Ti Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- WSMQKESQZFQMFW-UHFFFAOYSA-N 5-methyl-pyrazole-3-carboxylic acid Chemical compound CC1=CC(C(O)=O)=NN1 WSMQKESQZFQMFW-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- XLJMAIOERFSOGZ-UHFFFAOYSA-M cyanate Chemical compound [O-]C#N XLJMAIOERFSOGZ-UHFFFAOYSA-M 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- UHESRSKEBRADOO-UHFFFAOYSA-N ethyl carbamate;prop-2-enoic acid Chemical compound OC(=O)C=C.CCOC(N)=O UHESRSKEBRADOO-UHFFFAOYSA-N 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- GQYHUHYESMUTHG-UHFFFAOYSA-N lithium niobate Chemical compound [Li+].[O-][Nb](=O)=O GQYHUHYESMUTHG-UHFFFAOYSA-N 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052863 mullite Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920001955 polyphenylene ether Polymers 0.000 description 1
- KCTAWXVAICEBSD-UHFFFAOYSA-N prop-2-enoyloxy prop-2-eneperoxoate Chemical compound C=CC(=O)OOOC(=O)C=C KCTAWXVAICEBSD-UHFFFAOYSA-N 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】 電子部品の空間に対する封止性を好適にするとともに、小型化、薄型化することができる電子部品を提供する。
【解決手段】 第1の配線基板3と、第2の導体層4bを有する第2の配線基板4と、
素子基板2aに設けられた機能体2bと、機能体2bから素子基板2aの外周側に延びる配線2cと、第2の導体層4bに対応する位置に設けられた素子パッド2dとからなる電子素子2とからなる電子部品1であって、電子素子2は、素子パッド2の一部を露出させるとともに機能体2bを囲むように設けられた絶縁層5と、絶縁層5から露出した素子パッド2上に設けられた導電性接合材6とを有しており、導電性接合材6と第2の導体層2bとが電気的に接続されている。
【選択図】 図3PROBLEM TO BE SOLVED: To provide an electronic component capable of reducing the size and thickness of the electronic component while favorably sealing the space of the electronic component.
A first wiring board 3, a second wiring board 4 having a second conductor layer 4b,
An electronic element comprising a functional body 2b provided on the element substrate 2a, a wiring 2c extending from the functional body 2b to the outer peripheral side of the element substrate 2a, and an element pad 2d provided at a position corresponding to the second conductor layer 4b 2, the electronic element 2 includes an insulating layer 5 provided so as to expose a part of the element pad 2 and surround the functional body 2 b, and an element pad 2 exposed from the insulating layer 5. The conductive bonding material 6 is provided above, and the conductive bonding material 6 and the second conductor layer 2b are electrically connected.
[Selection] Figure 3
Description
本発明は、弾性表面波(SAW:Surface Acoustic Wave)素子、圧電薄膜共振器(F
BAR:Film Bulk Acoustic Resonator)等の電子素子を含む電子部品およびその製造方法に関する。
The present invention relates to a surface acoustic wave (SAW) element, a piezoelectric thin film resonator (F).
The present invention relates to an electronic component including an electronic element such as BAR (Film Bulk Acoustic Resonator) and a method for manufacturing the same.
従来の電子部品では、電子素子が機能体を収容する空間を介して配線基板に搭載されており、この空間を完全に封止するために、この空間の側方を囲むようにして電子素子の表面から配線基板の表面にかけて封止樹脂層が設けられていた。また、近年、電子部品の小型化が要望されており、電子素子と配線基板のそれぞれに絶縁層を設けて機能体を収容する空間を形成するとともに封止する構造が知られている。このような電子部品としては、例えば、特許文献1に開示されているものがある。
In a conventional electronic component, an electronic element is mounted on a wiring board through a space that accommodates a functional body, and in order to completely seal this space, the side of this space is surrounded from the surface of the electronic element. A sealing resin layer was provided over the surface of the wiring board. In recent years, there has been a demand for miniaturization of electronic components, and a structure in which an insulating layer is provided on each of an electronic element and a wiring board to form a space for accommodating a functional body and is sealed is known. An example of such an electronic component is disclosed in
しかしながら、電子素子と配線基板のそれぞれに絶縁層を設けているため、電子部品を薄型化しにくく、また、配線基板が単層構造であるため、配線の引き回し等が制限されて配線パターンの設計の自由度が低く、電子部品を小型化しにくいという問題点があった。 However, since an insulating layer is provided on each of the electronic element and the wiring board, it is difficult to reduce the thickness of the electronic component, and since the wiring board has a single-layer structure, the routing of the wiring is limited and the design of the wiring pattern is limited. There was a problem that the degree of freedom was low and it was difficult to miniaturize electronic components.
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、電子部品の空間に対する封止性を好適にするとともに、多層配線基板を用いて小型、薄型化が可能な電子部品を提供することにある。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide an electronic component that can be suitably sealed with respect to the space of the electronic component and can be reduced in size and thickness using a multilayer wiring board. Is to provide.
本発明の一態様に係る電子部品は、第1の貫通導体と、該第1の貫通導体上に設けられた第1の導体層を有する第1の配線基板と、該第1の配線基板の厚み方向に積層された、
前記第1の導体層上に位置する第2の貫通導体を有するとともに該第2の貫通導体を介して前記第1の導体層に電気的に接続される第2の導体層を有する第2の配線基板と、素子基板と、該素子基板に設けられた機能体と、該機能体から前記素子基板の外周側に延びる配線と、該配線に電気的に接続されるとともに前記第2の導体層に対応する位置に設けられた素子パッドとからなる電子素子とを備え、前記電子素子は、前記素子パッドの少なくとも一部を露出させるとともに前記機能体を囲むように設けられた絶縁層と、該絶縁層から露出した前記素子パッド上に設けられた導電性接合材とを有しており、該導電性接合材と前記第2の導体層とが電気的に接続されていることを特徴とするものである。
An electronic component according to an aspect of the present invention includes a first through conductor, a first wiring board having a first conductor layer provided on the first through conductor, and the first wiring board. Laminated in the thickness direction,
A second conductor layer having a second through conductor located on the first conductor layer and having a second conductor layer electrically connected to the first conductor layer via the second through conductor; A wiring substrate; an element substrate; a functional body provided on the element substrate; a wiring extending from the functional body to an outer peripheral side of the element substrate; and the second conductor layer electrically connected to the wiring And an electronic element comprising an element pad provided at a position corresponding to the insulating element, wherein the electronic element exposes at least a part of the element pad and surrounds the functional body; and A conductive bonding material provided on the element pad exposed from the insulating layer, and the conductive bonding material and the second conductor layer are electrically connected to each other. Is.
また、本発明の一態様に係る電子部品の製造方法は、電子素子と多層配線基板とからなる電子部品の製造方法であって、第1の貫通導体と該第1の貫通導体上に設けられた第1の導体層を有する第1の配線基板と、該第1の配線基板の厚み方向に積層された、前記第
1の導体層上に位置する第2の貫通導体を有するとともに該第2の貫通導体を介して前記第1の導体層に電気的に接続される第2の導体層を有する第2の配線基板とからなる複数の前記多層配線基板が設けられた配線母基板とを準備する工程と、素子基板と、該素子基板に設けられた機能体と、該機能体から前記素子基板の外周側に延びる配線と、該配線に電気的に接続されるとともに前記第2の導体層に対応する位置に設けられた素子パッドと
からなる複数の前記電子素子が設けられた素子母基板とを準備する工程と、前記素子母基板に、前記素子パッドの少なくとも一部を露出させるとともに前記機能体を囲むように絶縁層を設ける工程と、前記絶縁層から露出した前記素子パッド上に導電性接合材を設ける工程と、前記配線母基板の前記第2の導体層と前記素子母基板の前記導電性接合材とを対向させて貼り合わせるとともに前記第2の導体層と前記導電性接合材とを電気的に接合する工程と、前記貼合わされた配線母基板と前記素子母基板とを同時に切断して複数の前記電子部品に分離する工程とを含むことを特徴とするものである。
The electronic component manufacturing method according to an aspect of the present invention is an electronic component manufacturing method including an electronic element and a multilayer wiring board, and is provided on the first through conductor and the first through conductor. A first wiring board having a first conductor layer, and a second through conductor that is laminated in the thickness direction of the first wiring board and located on the first conductor layer, and A wiring mother board provided with a plurality of the multilayer wiring boards comprising a second wiring board having a second conductor layer electrically connected to the first conductor layer through a through conductor of An element substrate, a functional body provided on the element substrate, a wiring extending from the functional body to the outer peripheral side of the element substrate, and the second conductor layer electrically connected to the wiring A plurality of the electronic elements including element pads provided at positions corresponding to And a step of providing an element mother substrate, a step of exposing at least a part of the element pad to the element mother substrate and providing an insulating layer so as to surround the functional body, and a step of exposing from the insulating layer. A step of providing a conductive bonding material on the element pad; and the second conductive layer of the wiring mother board and the conductive bonding material of the element mother board are bonded to face each other and bonded to each other. And a step of electrically bonding the conductive bonding material and a step of simultaneously cutting the bonded wiring motherboard and the element motherboard to separate them into a plurality of the electronic components. To do.
本発明の電子部品によれば、電子部品の空間に対する封止性を好適にするとともに、多層配線基板を用いて小型化、薄型化することができる。 According to the electronic component of the present invention, it is possible to make the sealing property for the space of the electronic component suitable and to reduce the size and thickness by using the multilayer wiring board.
以下、本発明の実施形態に係る電子部品について、図面を参照しながら説明する。なお、以下の説明で用いられる図は模式的なものであり、図面上の寸法比率等は現実のものとは必ずしも一致していない。 Hereinafter, an electronic component according to an embodiment of the present invention will be described with reference to the drawings. Note that the drawings used in the following description are schematic, and the dimensional ratios and the like on the drawings do not necessarily match the actual ones.
また、実施形態等の説明において、既に説明した構成と同一若しくは類似する構成については、同一の符号を付して説明を省略することがある。
<実施形態>
以下、本発明の実施形態に係る電子部品について、図1乃至図7を参照しながら以下に説明する。
In the description of the embodiments and the like, components that are the same as or similar to those already described may be denoted by the same reference numerals and description thereof may be omitted.
<Embodiment>
Hereinafter, an electronic component according to an embodiment of the present invention will be described with reference to FIGS. 1 to 7.
実施形態に係る電子部品1は、図1乃至図3に示すような構成であり、第1の貫通導体3cと、第1の貫通導体3c上に設けられた第1の導体層3bを有する第1の配線基板3
と、第1の配線基板3の厚み方向に積層された、第1の導体層3b上に位置する第2の貫通導体4cを有するとともに第2の貫通導体4cを介して第1の導体層3bに電気的に接続される第2の導体層4bを有する第2の配線基板4と、素子基板2aと、素子基板2aに設けられた機能体2bと、機能体2bから素子基板2aの外周側に延びる配線2cと、配線2cに電気的に接続されるとともに第2の導体層4bに対応する位置に設けられた素子パッド2dとからなる電子素子2とを備え、電子素子2は、素子パッド2dの少なくとも一部を露出させるとともに機能体2を囲むように設けられた絶縁層5と、絶縁層5から露出した素子パッド2d上に設けられた導電性接合材6とを有しており、導電性接合材6と第2の導体層4とが電気的に接続されているものである。
The
And the
図1は、本発明の実施形態に係る電子部品1の外観を示す概略斜視図であり、図1(a)は、電子部品1の外観を上面1a側から見た斜視図であり、また、図1(b)は、電子部品1の外観を下面1b側から見た斜視図である。図2は、電子部品1の分解斜視図であり、電子素子2と第1の配線基板3および第2の配線基板4とをそれぞれ示している。また、図3は、図1(a)に示す電子部品1のA−A線における断面図である。
FIG. 1 is a schematic perspective view showing an external appearance of an
なお、電子部品1は、いずれの方向を上方もしくは下方としてもよいが、説明の便宜上、直交座標系XYZを定義するとともに、Z方向の正側を上方として、上面もしくは下面の語を用いるものとする。
The
電子部品1は、図1に示すように、例えば、概ね直方体状に形成されており、その下面1bには、複数の外部端子12が適宜な形状および適宜な数で設けられており、複数の外部端子12がその下面1bから露出している。複数の外部端子12の数、位置および役割等は、電子部品1内部の構成等に応じて適宜に設定されてよい。例えば、複数の外部端子12は四角形状で設けられているが、円形状で設けられていてもよい。なお、本実施形態では、4つの外部端子12が電子部品1の下面1bの4隅に設けられている場合を例示している。なお、電子部品1の下面1bと第1の配線基板3の下面3abとは同じ面である。
As shown in FIG. 1, the
また、電子部品1は、例えば、1辺の長さが、1.1(mm)〜1.5(mm)であり、大きさは適宜な大きさとすることができる。
Moreover, the
電子部品1は、実装基板(図示せず)に対して下面1bを対向させて配置され、実装基板に設けられた接続パッド(図示せず)と複数の外部端子12とがはんだバンプ等を介して電気的に接合されることによって実装基板上に実装される。
The
そして、電子部品1は、例えば、複数の外部端子12のいずれかを介して信号が入力され、入力された信号に所定の処理を施して複数の外部端子12のいずれかから出力する。
The
電子部品1は、図1に示すように、第1の配線基板3および第2の配線基板4と、第2の配線基板4上に実装された電子素子2とを有している。また、電子部品1は、図2および図3に示すように、機能体2bを収容する空間Sを介して電子素子2が第2の配線基板4上に接合されている。
As shown in FIG. 1, the
ここで、第1の配線基板3および第2の配線基板4について以下に説明する。
Here, the
第1の配線基板3は、図3に示すように、第1の絶縁体3aと、第1の絶縁体3aの上面3aaに形成された第1の導体層3bと、第1の絶縁体3aを上下方向に貫通する第1の貫通導体3cと、第1の絶縁体3aの下面3abに形成され、第1の貫通導体3cと電気的に接続されている第3の導体層3dとを有している。さらに、第1の絶縁体3aの下
面3abに形成された第3の導体層3dには外部端子12が設けられている。
As shown in FIG. 3, the
また、第2の配線基板4は、図3に示すように、第2の絶縁体4aと、第2の絶縁体4aの上面4aaに形成された第2の導体層4bと、第2の絶縁体4aを上下方向に貫通する第2の貫通導体4cとを有している。第1の導体層3bと第2の導体層4bとは、第2の貫通導体4cを介して電気的に接合されている。
Further, as shown in FIG. 3, the
したがって、電子部品1は、第1の配線基板3と第2の配線基板4とからなる2つの配線基板、すなわち、いわゆる多層配線基板で構成されている。電子部品1は、さらに、3層以上の配線基板を積層する多層配線基板で構成されていてもよい。なお、本実施形態では、電子部品1が第1の配線基板3と第2の配線基板4とからなる2層の配線基板で構成されている場合を例示している。また、第1の配線基板3と第2の配線基板4とからなる多層配線基板を多層配線基板MLとする。多層配線基板MLは、3層以上の配線基板で構成されていてもよい。
Therefore, the
第1の配線基板3は、第1の絶縁体3aの上面3aaに回路パターン8が設けられている。この回路パターン8は、第1の導体層3bから連続して設けられており、第1の導体層3bと一体化されている。すなわち、回路パターン8は、第1の絶縁体3aと第2の絶縁体4aとの間に内蔵されるように設けられている。なお、回路パターン8については後述する。
In the
第1の絶縁体3aおよび第2の絶縁体4aは、図2に示すように、例えば、概ね薄型の直方体状に形成されている。また、第1の絶縁体3aおよび第2の絶縁体4aは、例えば、樹脂、セラミックおよび/またはアモルファス状態の無機材料を含んで形成されている。第1の絶縁体3aおよび第2の絶縁体4aは、単一の材料からなるものであってもよいし、基材に樹脂を含浸させた基板のように複合材料からなるものであってもよい。また、第1の絶縁体3aおよび第2の絶縁体4aは、剛性の優れた繊維層を樹脂の内部に設けたものであってもよい。
As shown in FIG. 2, the
また、第1の配線基板3および第2の配線基板4では、第1の絶縁体3aおよび第2の絶縁体4aは、具体的には、酸化アルミニウム質焼結体、窒化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体またはガラスセラミック焼結体等のセラミック材料が用いられる。また、ポリイミド樹脂、シアネート樹脂、エポキシ樹脂またはポリフェニレンエーテル樹脂等の有機樹脂材料が用いられる。さらに、セラミックまたはガラス等の無機材料をエポキシ樹脂等の有機樹脂材料に混合させてなる複合材料を用いることもできる。
In the
また、多層配線基板MLは、第1の配線基板3および第2の配線基板4が、例えば、ガラス繊維からなる基材に有機樹脂を含浸硬化させた絶縁体上に銅箔をパターン化した導体層を形成して、絶縁体と導体層とを交互に積層させたものであってもよい。
The multilayer wiring board ML is a conductor in which the
また、多層配線基板MLは、第1の配線基板3および第2の配線基板4が、例えば、支持基板(コア基板)13上に絶縁体(絶縁層)と導体層とを積層して、さらに、ビルドアップ方式で絶縁体(絶縁層)と導体層とを積層した後に、コア基板を取り除く、いわゆるコアレス基板の構成を有するものであってもよい。なお、ビルドアップ方式によって積層される積層数は、電子部品1の内部の構成等に応じて適宜に設定することができる。コアレス基板を採用することによって、多層配線基板MLは、第1の配線基板3および第2の配線基板4が薄型になり、さらに全体として薄型のものすることができる。
The multilayer wiring board ML includes a
第1の導体層3b、第2の導体層4bおよび第3の導体層3dは、銅、タングステンま
たはモリブデン等の金属材料で形成されている。また、第1の貫通導体3cおよび第2の貫通導体4cは、同様に、銅、タングステンまたはモリブデン等の金属材料で形成されている。第2の絶縁体4aの上面4aaに形成された第2の導体層4bは、導電性接合材6との接合性を向上させるために、表面にめっき層が形成されていてもよい。めっき層は、例えば、第2の導体層4bの表面にクロムめっき、ニッケルめっきおよびその上から金めっきメッキを施すことで形成される。
The
ここで、回路パターン8の一例について図10を参照しながら説明する。 Here, an example of the circuit pattern 8 will be described with reference to FIG.
回路パターン8は、図10に示すように、第1の配線基板3の第1の絶縁体3aの上面3aaに設けられている。すなわち、回路パターン8は、第1の絶縁体3aと第2の絶縁体4aとの間に設けられている。また、図10(b)は、第2の貫通導体4cが設けられる位置を回路パターン8上に破線で示している。
As shown in FIG. 10, the circuit pattern 8 is provided on the
回路パターン8は、図10に示すように、第1の絶縁体3a上に第1の導体層3bと同時に形成されており、第1の導体層3bに電気的に接続されている。すなわち、回路パターン8は、第1の絶縁体3a上の同一平面上に第1の導体層3bから連続して設けられている。また、回路パターン8は、第2の貫通導体4c、第2の導体層4bおよび導電性接合材6を介して電子素子2の素子パッド2aに電気的に接続されている。
As shown in FIG. 10, the circuit pattern 8 is formed on the
回路パターン8は、例えば、容量パターン8aであり、また、スパイラル線路状のインダクタパターン8bである。そして、インダクタパターン8bはインダクタを形成し、容量パターン8aは容量を形成する。
The circuit pattern 8 is, for example, a
電子部品1は、電子素子2と組み合わせて用いられる周辺回路を構成する場合には、周辺回路が、例えば、インダクタ用のインダクタ素子、容量用の容量素子または抵抗用の抵抗素子等の組み合わせで構成される。周辺回路は、例えば、整合素子またはLCフィルタ等である。
When the
回路パターン8は、例えば、第1の配線基板3の下面3abに容量パターン8aと対向するようにGNDパターン8Aを形成して、このGNDパターン8Aと容量パターン8aとの間で容量を形成することができる。
In the circuit pattern 8, for example, a
このように、電子部品1は、例えば、第1の絶縁体3a上に回路パターン8でインダクタと容量とからなるLCフィルタを構成することができるので、このLCフィルタを機能体2bに組み合わせて設けることができる。また、回路パターン8は、容量パターン8aまたはインダクタパターン8bに限らず、例えば、抵抗パターン等が第1の絶縁体3aの上面3aaに設けられてもよい。
In this way, the
したがって、電子部品1は、回路パターン8が第1の絶縁体3aと第2の絶縁体4aとの間の同一平面上に設けられて容量またはインダクタを形成しているので、外付け部品としてのコンデンサやインダクタが不要となる。したがって、電子部品1は、大型化が抑制され、小型化、薄型化にすることができる。また、回路パターン8は、第1の絶縁体3aと第2の絶縁体4aとの間に内蔵するように設けられているので、電子部品1は、回路パターン8を設ける前と同様に平面方向(XY面)の大きさが維持されるので、大型化が抑制される。
Therefore, in the
また、電子部品1は、多層配線基板MLを用いることによって、第1の絶縁体3aと第2の絶縁体4aとの間に回路パターン8を設けることができるので、回路パターン8の設計の自由度が高くなる。
Moreover, since the
また、電子部品1は、外付け部品を使用する場合に比べて、電子部品1の内部に容量またはインダクタ等を形成することができるので配線長が短くなり、不要な容量成分あるいは不要なインダクタ成分の発生を抑制することができる。このように、電子部品1は、小型化、薄型化することができるとともに高性能化することができる。
Further, the
第1の配線基板3と第2の配線基板4とからなる多層配線基板MLは、例えば、ビルドアップ法を用いて、第1の配線基板3と第2の配線基板4とを積層して製造される。また、第1の配線基板3および第2の配線基板4の製造方法は、一般的な配線基板の製造方法と同様でよい。また、分割されることによって多層配線基板MLとなる配線母基板3Aまたは配線母基板3A1の製造方法も一般的な配線基板の製造方法と同様である。
The multilayer wiring board ML including the
多層配線基板MLの製造方法の一例を以下に示す。 An example of a method for manufacturing the multilayer wiring board ML is shown below.
まず、第1の絶縁体3aは、下面3abに周知のフォトリソグラフィー法等で第3の導体層3dが形成される。そして、この第1の絶縁体3aは、上面3aaからレーザーまたはドリル等を用いて第1の絶縁体3aを貫通する貫通孔が第3の導体層3d上に形成される。次に、この第1の絶縁体3aは、上面3aaに銅等の金属材料を設けた後に、周知のフォトリソグラフィー法等を用いて、貫通孔に第1の貫通導体3cが形成されるとともに上面3aaに第1の導体層3bが形成される。このようにして、第1の配線基板3が得られる。
First, in the
そして、さらに、この第1の配線基板3上に第2の絶縁体4aを積層した後に、同様にして、第2の配線基板4は、第2の貫通導体4cおよび第2の導体層4bが形成される。これによって、第1の配線基板3上に第2の配線基板4が積層された多層配線基板MLが製造される。
Further, after laminating the
このようにして、第1の配線基板3は、第1の絶縁体3aと、第1の絶縁体3aの上面3aaに形成された第1の導体層3bと、第1の絶縁体3aを上下方向に貫通する第1の貫通導体3cと、第1の絶縁体3aの下面3abに形成され、第1の貫通導体3cと電気的に接続されている第3の導体層3dとを有することになる。
In this way, the
そして、第1の配線基板3上の第2の配線基板4は、第1の配線基板3と、第1の配線基板3上に、第2の絶縁体4aと、第2の絶縁体4aの上面4aaに形成された第2の導体層4bと、第2の絶縁体4aを上下方向に貫通する第2の貫通導体4cとを有することになる。このようにして、第1の配線基板3と第2の配線基板4とからなる多層配線基板MLを準備することができる。
The
また、上述したプロセスを経ることによって、図13に示すように、配線母基板3Aには第1の配線基板3と第2の配線基板4とが積層された複数の多層配線基板MLを設けることができる。また、同様にして、図16に示すように、配線母基板3A1には第1の配線基板3と第2の配線基板4とが積層された複数の多層配線基板MLが支持基板(コア基板)13を介して両側に設けることができる。
Further, through the above-described process, a plurality of multilayer wiring boards ML in which the
次に、電子素子2について以下に説明する。
Next, the
電子素子2は、図3に示すように、素子基板2aと、素子基板2aの下面2aa(第2の配線基板4の第2の絶縁体4aとの対向面)に設けられた機能体2bと、機能体2bから素子基板2aの外周側に延びる配線2cと、配線2cに電気的に接続された素子パッド2dとからなる。さらに、電子素子2は、素子パッド2dの少なくとも一部を露出させる
とともに機能体2bを囲むように設けられた絶縁層5と、絶縁層5から露出した素子パッド2d上に設けられた導電性接合材6を有している。
As shown in FIG. 3, the
また、電子素子2は、この他、素子基板2aの上面2abを覆う電極および/または保護層等の適宜な部材を有していてもよい。
In addition, the
電子素子2は、例えば、弾性表面波素子または圧電薄膜共振器等であり、本実施形態では、弾性表面波素子(SWA素子)の場合を例示している。
The
電子素子2の素子基板2aは、圧電基板であり、図1および図2に示すように、例えば、概ね薄型の直方体形状に形成されている。素子基板2aは、例えば、タンタル酸リチウム単結晶またはニオブ酸リチウム単結晶等の圧電性を有する単結晶の基板により構成されている。素子基板2aの形状は適宜に設定されてよいが、例えば、矩形状である。また、素子基板2aの大きさは適宜に設定されてよいが、例えば、厚さは、0.2(mm)〜0.5(mm)、1辺の長さは、0,5(mm)〜2(mm)である。
The
図4(a)は、素子基板2aを下面2aa側から見た平面図であり、また、図4(b)は、図4(a)のB部の領域を拡大した概略拡大図である。なお、図4(a)では、機能体2bにハッチングを施して示している。
FIG. 4A is a plan view of the
機能体2bは、図2および図3に示すように、素子基板2aの下面2aaに設けられている。そして、機能体2bは、図4に示すように、例えば、一又は複数(本実施形態では複数)のSAW共振子であり、このSAW共振子は、種々の目的に応じて適宜な構成、数及び配置で設けられてよい。本実施形態では、機能体2bはSAW共振子であり、複数のSAW共振子によって、ラダー型SAWフィルタが構成されている場合を例示している。また、本実施形態では、電子素子2は、7つの機能体2bが素子基板2aの下面2aaに設けられている場合を例示している。
As shown in FIGS. 2 and 3, the
機能体2bは、SAW共振子であり、SAW共振子が、図4(b)に示すように、IDT(InterDigital transducer)10と、IDT10を両側から挟む2つの反射器11と
を有している。
The
また、IDT10は、図4(b)に示すように、互いに噛み合うように(複数の電極指
10bが互いに交差するように)配置された1対の櫛歯電極を有している。IDT10の
各櫛歯電極は、バスバー10aと、バスバー10aからバスバー10aの長手方向に直交する方向に延びる複数の電極指10bとを有している。複数の電極指10bのピッチは概ね一定である。実際には、IDT10は、これより多くの電極指10bを有する複数対の櫛歯電極が設けられていてもよい。
Further, as shown in FIG. 4B, the
また、反射器11は、図4(b)に示すように、IDT10を両側から挟むように設けられており、1対のバスバー11aと、1対のバスバー11a間において延びる複数の電極指11bとを有している。複数の電極指11bのピッチは概ね一定であるとともに、IDT10の複数の電極指10a2のピッチと概ね同一である。IDT10と反射器11との間隔は、電極指10bおよび11bのピッチと概ね同一である。
As shown in FIG. 4B, the
1対の櫛歯電極の一方のバスバー10aに入力された電気信号は、SAW(弾性表面波)に変換されて、複数の電極指10bに直交する方向に伝搬する。そして、このSAW(弾性表面波)は、再度電気信号に変換されて1対の櫛歯電極の他方のバスバー10aから出力される。この過程において、電気信号は、通過帯域外の周波数成分が減衰される。通過帯域は、複数の電極指10bのピッチを概ね半波長とするSAW(弾性表面波)の周波
数帯に相当する。
The electric signal input to one bus bar 10a of the pair of comb electrodes is converted into SAW (surface acoustic wave) and propagates in a direction orthogonal to the plurality of
素子基板2aには、図4(a)に示すように、機能体2から素子基板2aの外周側に延びる配線2cが設けられている。そして、素子パッド2dは、配線2c上に設けられており、配線2cに電気的に接続されている。すなわち、配線2cは、機能体2bと素子パッド2dとを電気的に接続している。配線2cは、基本的には、バスバー10aと素子パッド2dとを電気的に接続している。そして、配線2cは、機能体2から素子基板2aの外周側に延びている。また、素子基板2aには、機能体2(SAW共振子)同士あるいはIDT10と反射器11とを接続する中間配線が設けられている。
As shown in FIG. 4A, the
配線2cは、外周側に直線状に、または、曲線状に延びていてもよいし、屈曲していてもよい。また、配線2cは、一定の幅で延びていてもよいし、徐々に幅が変化していてもよいし、段階的に幅が変化していてもよい。したがって、配線2cは、素子基板2aに設けられた機能体2bの配置または素子パッドの配置等に応じて適宜に設定される。
The
素子パッド2dは、IDT10に電力を供給するためのものであり、配線2cと電気的に接続するように、配線2c上に設けられている。また、本実施形態では、素子基板2aの下面2aaの周辺部の4隅に4つの素子パッド2dが設けられている。なお、素子パッド2dの大きさは、機能体2bの構成等に応じて適宜設定される。
The
機能体2bおよび配線2cは、例えば、同一の材料によって形成することができる。また、機能体2bおよび配線2cは、同時に形成することができる。機能体2bおよび配線2cは、いずれも、AlまたはAl合金(例えば、Al−Cu系またはAl−Ti系)、CuまたはCu合金(例えば、Cu−Mg系、Cu−Ti系またはCu−Rd系9、AgまたはAg合金(例えば、Ag−Mg系、Ag−Ti系またはAg−Rd系)等の金属材料で形成することができる。また、機能体2bおよび配線2cは、一部は異なる材料によって形成されていてもよい。
The
また、素子パッド2dは、例えば、AlまたはAl合金(例えば、Al−Cu系またはAl−Ti系)、CuまたはCu合金(例えば、Cu−Mg系、Cu−Ti系またはCu−Rd系9、AgまたはAg合金(例えば、Ag−Mg系、Ag−Ti系またはAg−Rd系)等の金属材料で形成することができる。
The
また、素子パッド2dは、対応する導電性接合材6との接合性の向上等を目的として、表面にめっき層を形成することが好ましい。めっき層は、例えば、素子パッド2dの表面にクロムめっき、ニッケルめっきおよびその上から金めっきメッキを施すことで形成される。なお、導電性接合材6については後述する。
The
また、電子部品1は、図7に示すように、素子基板2aの機能体2bを覆うように保護膜2eを設けてもよい。保護膜2eは、機能体2bの酸化防止等に寄与するものである。また、保護膜2eは、IDT10および反射器11の電極指間に、導電性の異物が付着することによって発生する短絡を抑制することができる。
Further, as shown in FIG. 7, the
保護膜2eは、例えば、酸化珪素、酸化アルミニウム、酸化チタン、窒化珪素またはシリコン等の絶縁材料からなる。保護膜2eの厚みは、例えば、8(nm)〜15(nm)である。保護膜2eは、素子基板2aの下面2aaの概ね全面にわたって設けて、機能体2bおよび配線2cを覆い、素子パッド2dが形成される領域のみを露出させるように設けてもよい。すなわち、保護膜2eは、素子パッド2dが設けられる領域を除いて、素子基板2aの下面2aaの概ね全面にわたって設けられていてもよい。この場合には、保護膜2eが機能体2bおよび配線2cを覆うように設けられた後、素子パッド2dは素子基
板2aの保護膜2eが設けられていない配線2c上に設けられる。
The
絶縁層5は、図5に示すように、機能体2bと第2の絶縁体4aの上面4aa(機能体2bとの対向面)との間に空間Sを形成するために、機能体2bを囲むように素子基板2a上に設けられている。したがって、絶縁層5が設けられていない領域が凹部となり、素子基板2aと第2の絶縁体4aとを接合した際に、この凹部は機能体2bと第2の絶縁体4aとの間で形成される空間Sになる。図5では、絶縁層5と機能体2bとの位置関係を示すために、素子基板2aの下面2aaに機能体2bの位置を示している。このように、絶縁層5は、機能体2bを囲むように素子基板2a上に設けられている。
As shown in FIG. 5, the insulating
また、絶縁層5は、素子パッド2dの少なくとも一部が露出するように設けられている。すなわち、絶縁層5は、導電性接合材6が設けられる領域の素子パッド2dの少なくとも一部が露出するように設けられている。図5には、素子基板2aの平面図および平面図もB−B線における断面図を示している。
The insulating
したがって、絶縁層5は、素子パッド2dの少なくとも一部が露出するように素子パッド2d上に開口部を形成することになる。
Therefore, the insulating
したがって、絶縁層5は、機能体2bと第2の絶縁体4aとの間に空間Sを確保するとともに絶縁層5で囲まれた機能体2bを保護、気密封止することができる。また、機能体2b上に振動のための空間Sを確保するとともに機能体2bを気密封止するために、絶縁層5は、厚みが、例えば、5(μm)〜10(μm)である。
Therefore, the insulating
このように、絶縁層5は、耐久性に優れた電子部品1を得るために、機能体2bを囲むように素子基板2a上に設けられる。
Thus, in order to obtain the
導電性接合材6は、素子パッド2d上の絶縁層5の開口部を埋めるように設けられている。すなわち、導電性接合材6は、絶縁層5から露出した素子パッド2d上に設けられており、素子パッド2dと第2の導体層4bとの間に介在してこれらを電気的に接合するものである。第2の導体層4bと導電性接合材6とは、図3に示すように、互いに対応する位置に設けられている。そして、第2の導体層4bが導電性接合材6上に接合されることによって、導電性接合材6を介して素子基板2aの素子パッド2dと第2の配線基板4の第2の導体層4bとが電気的に接合される。導電性接合材6は、例えば、Agペースト等の導電性の材料からなる。
The
接着材層7は、素子基板2aと多層配線基板MLとを接合するために、絶縁層5上に設けられている。また、接着材層7は、導電性接合材6に重なって設けられると、第2の導体層4bと導電性接合材6との電気的な接合に影響を及ぼすため、導電性接合材6に重ならないように絶縁層5上に設けられる。したがって、電子部品1は、電子素子2と第2の配線基板4とが導電性接合材6および接着材層7を介して接合されているので、封止性が向上する。
The
すなわち、接着材層7は、導電性接合材6が露出するように位置合わせを行ない、導電性接合材6に重ならないように、例えば、印刷法等を用いて絶縁層5上に設けられる。接着材層7は、例えば、エポキシ系樹脂等の絶縁性の材料からなる。
That is, the
また、電子部品1は、図8に示すように、絶縁層5に多層配線基板MLとの接着機能を付与することで電子素子2の素子基板2aと多層配線基板ML(第2の配線基板4)とを接合させることができる。これによって、電子部品1は、接着材層7を絶縁層5上に設けるための製造プロセスを削減することができ、量産性に優れ、生産性が向上する。
In addition, as shown in FIG. 8, the
また、電子部品1は、接着機能を絶縁層5に付与することで、素子基板2aと第2の配線基板4との位置合わせが容易になる。
In addition, the
また、電子部品1は、接着材層7として異方性導電性樹脂を用いることによって、導電性接合材6と接着材層7とを1つの異方性導電性樹脂で設けることができる。これによって、電子部品1は、導電性接合材6として異方性導電性樹脂を用い、接着材層7としても異方性導電性樹脂を用いることができる。すなわち、電子部品1は、導電性接合材6と接着材7とに代えて、有機樹脂中に導電性粒子を含む、いわゆる異方性導電性樹脂を用いることができる。これによって、電子部品1は、製造プロセスを削減することができ、生産性が向上する。
Moreover, the
このように、異方性導電性樹脂は、導電性接合材6と接着材層7とが持っている機能、すなわち、縦方向を電気的に接合する機能と機械的に接合する機能とを合わせ持っているので、第2の導体層4bとの電気的な接合と多層配線基板MLとの機械的な接合とを可能にする。
Thus, the anisotropic conductive resin combines the functions of the
ここで、素子基板2aの下面2aaに設けられる絶縁層5の形成領域について図6を参照しながら以下に説明する。なお、図6では、絶縁層5上の接着材層7を省略して示している。図6では、素子基板2a上に設けられる絶縁層5の形成領域および素子基板2aの機能体2bの位置を素子基板2aの下面2aaに示している。
Here, the formation region of the insulating
図6(a)では、絶縁層5は、1つの空間Sで7つの機能体2bを囲むように素子基板2a上に設けられている。絶縁層5は、1つの空間Sが形成されるように素子基板2a上に設けられる。また、図6(b)では、絶縁層5は、素子基板2aの外周部に沿って1つの空間Sで7つの機能体2bを囲むように素子基板2a上に設けられている。この場合には、絶縁層5は、平面視で素子パッド2dの一部と重なるように設けられても、または、素子パッド2dとは重ならないように素子パッド2dよりも外側に位置するように設けられてもよい。
In FIG. 6A, the insulating
また、図6(b)では、図6(a)と同様に、絶縁層5は、1つの空間Sが形成されるように素子基板2a上に設けられる。さらに、図6(c)では、絶縁層5は、7つの機能体2bのそれぞれに対応する空間Sで機能体2bを個別に囲むように素子基板2a上に設けられている。すなわち、絶縁層5は、7つの機能体2bのそれぞれ対応する7つの空間Sを形成するように素子基板2a上に設けられている。
Further, in FIG. 6B, as in FIG. 6A, the insulating
このように、多層配線基板MLとの接着性または機能体2bの気密封止性が、絶縁層5が設けられる領域によって、図6(b)<図6(a)<図6(c)の順に向上し、耐湿性が向上し、信頼性が高くなる。
As described above, the adhesiveness to the multilayer wiring board ML or the hermetic sealing property of the
また、素子基板2aと第2の絶縁体4aとの間に絶縁層5が介在することにより、素子基板2aの下面2aaと第2の絶縁体基板4aの上面4aaとの間に空間Sが形成される。これによって、電子部品1は、絶縁層5によって形成された空間Sによって振動空間が形成されるので、SAW(表面弾性波)の伝搬が容易化されて、SAW(表面弾性波)の損失を抑制することができる。
Further, since the insulating
また、絶縁層5は、機能体2bを囲むように素子基板2a上に設けられているので、機能体2bと第2の配線基板4との間に空間Sを確実に形成することができる。さらに、電子部品1は、絶縁層5が機能体2bを囲むように設けられ、接着材層7を介して接合されているので、機能体2bを気密封止することができ、空間Sへの水分等の浸入による機能
体2bの電気特性の低下が抑制される。すなわち、電子部品1は、気密封止性が向上する。
Moreover, since the insulating
したがって、電子素子の表面から配線基板の表面にかけて封止樹脂層が設けられている構造あるいは電子素子および配線基板のそれぞれに絶縁層が設けられている構造に比べて、電子部品1は、機能体2bを囲むように絶縁層5を設けて素子基板2aと第2の絶縁体4aとの間に空間Sを形成しているので、機能体2bの封止性が向上するとともに小型化、薄型化することができる。
Therefore, the
ここで、電子素子2の製造方法について以下に説明する。
Here, a method for manufacturing the
図9(a)〜図9(e)は、電子素子2の製造方法を説明する図であり、図3に示す電子素子2に対応する断面図である。なお、図9では、素子基板2aの下面2aaを上側にしている。
FIG. 9A to FIG. 9E are views for explaining a method of manufacturing the
また、電子素子2の製造工程は、分割されることによって電子素子2となる素子母基板2Aを対象に行われるが、図9(a)〜図9(e)では、1つの電子部品1に対応する部分のみを図示している。したがって、図9(a)〜図9(e)の各工程を経ることによって、図12に示すように、素子母基板2Aには複数の電子素子2が設けられる。
In addition, the manufacturing process of the
電子素子2は、図9に示すように、図9(a)〜図9(e)の各工程を経ることによって、素子基板2aの圧電基板の下面2aa上に、機能体2b、配線2cおよび素子パッド2dが形成される。
As shown in FIG. 9, the
機能体2bおよび配線2cの形成においては、具体的には、まず、スパッタリング法、蒸着法またはCVD(Chemical Vapor Deposition)等の薄膜形成法を用いて、図9(a
)に示すように、素子基板2aの下面2aa上に金属層が形成される。次に、この金属層に対して周知のフォトリソグラフィー法等を用いてパターニングが行われる。パターニングにより、図9(b)に示すように、機能体2bおよび配線2cが素子基板2a上に形成される。機能体2bは、IDT10および反射器11(SAW共振子)であり、これらが素子基板2a上に形成されることになる。
In the formation of the
), A metal layer is formed on the lower surface 2aa of the
さらに、機能体2bおよび配線2cが素子基板2a上に形成されると、図9(b)に示すように、スパッタリング法、蒸着法またはCVD等の薄膜形成法を用いて、機能体2bおよび配線2cを覆うように素子基板2a上に金属層が形成される。そして、この金属層に対して周知のフォトリソグラフィー法等を用いてパターニングが行われる。パターンニングにより、素子パッド2dが配線2c上に形成される。
Furthermore, when the
次に、絶縁材料が、例えば、機能体2b、配線2cおよび素子パッド2dを覆うように、素子基板2aの下面2aaに亘って形成される。なお、絶縁層5はこの絶縁材料で構成される。絶縁材料(絶縁層5)は、例えば、塗布法、印刷法、蒸着法またはCVD等の薄膜形成法を用いて形成される。
Next, an insulating material is formed over the lower surface 2aa of the
機能体2b、配線2cおよび素子パッド2dが形成された素子基板2a上に絶縁材料が形成されると、この絶縁材料に対して、周知のフォトリソグラフィー法等を用いてパターニングが行われ、パターニングされた絶縁材料が素子基板2a上に形成される。図9(c)に示すように、パターニングは、導電性接合材6が設けられる領域の素子パッド2dが露出するように行なわれ、素子パッド2d上に開口部が形成される。このようにして、絶縁層5が素子基板2aの下面2aaに形成される。
When an insulating material is formed on the
導電性接合材6は、例えば、Agペーストであり、図9(d)に示すように、絶縁層5から露出している素子パッド2d上に設けられる。すなわち、導電性接合材6は、素子パッド2d上の絶縁層5の開口部を埋めるように設けられる。また、導電性接合材6は、例えば、印刷法またはディスペンス法等を用いて素子パッド2d上に形成される。
The
接着材層7は、図9(e)に示すように、導電性接合材6が設けられている領域を除いて絶縁層5上に形成される。接着材層7は、例えば、印刷法またはフォトリソグラフィー法等を用いて絶縁層5上に形成される。接着材層7は、例えば、エポキシ系樹脂である。
As shown in FIG. 9 (e), the
ここで、素子基板2a上の絶縁層5の形成についての一例を以下に示す。
Here, an example of the formation of the insulating
絶縁層5は、例えば、感光性樹脂であり、機能体2b、配線2cおよび素子パッド2dが形成された素子基板2a上に、感光性樹脂により構成された感光性樹脂フィルムを貼り付けて設けられる。次に、周知のフォトリソグラフィー法等を用いて、感光性樹脂フィルムは、フォトマスクを介して紫外線が照射される。そして、感光性樹脂フィルムは、絶縁層5を設けるべき領域のみに感光性樹脂が形成されるように露光される。これによって、パターニングされた感光性樹脂が素子基板2a上に設けられる。このようにして、素子基板2a上に絶縁層5が設けられる。
The insulating
また、絶縁層5は、液状の感光性樹脂、例えば、感光性ポリイミド樹脂等を素子基板2a上にスピンコート法等を用いて塗布して、同様にして、周知のフォトリソグラフィー法等を用いて形成してもよい。また、感光性樹脂は、例えば、ウレタンアクリレート系樹脂、ポリエステルアクリレート系樹脂またはエポキシアクリレート系樹脂等である。
The insulating
このようにして、図9(a)〜図9(e)の各工程を経ることによって、電子素子2は製造される。
In this way, the
次に、電子素子2と多層配線基板MLとの接合について説明する。
Next, joining of the
電子素子2は、図11に示すように、絶縁層5上の接着材層7を介して多層配線基板MLの第2の配線基板4に接合される。また、電子素子2は機能体2bを収容する空間Sを介して第2の配線基板4に接合される。この場合に、電子部品1は、素子基板2aの導電性接合材6と第2の絶縁体4aの第2の導体層4bとを対向させて密着して接合することによって電気的な接合が得られる。すなわち、電子部品1は、素子基板2aの素子パッド2dと第2の配線基板4の第2の導体層4bとが導電性接合材6を介して電気的に接合される。なお、図11では、1つの電子部品1に対応する部分のみを図示している。
As shown in FIG. 11, the
多層配線基板MLと電子素子2とは、例えば、加圧しながら、150(℃)で60(分)の加熱硬化によって接合される。なお、導電性接合材6による電気的な接合および接着材層7による接合は、例えば、加圧しながら、150(℃)で60(分)の加熱処理で同時に行なわれる。
The multilayer wiring board ML and the
このようにして、第1の配線基板3と第2の配線基板4とからなる多層配線基板MLに電子素子2が接合され、図3に示している電子部品1が製造される。
In this way, the
ここで、第1の配線基板3と第2の配線基板4からなる多層配線基板MLと電子素子2からなる電子部品1の製造について以下に説明する。
Here, manufacturing of the
まず、素子母基板2Aから電子素子2を個片化または配線母基板3Aから多層配線基板MLを個片化して電子部品1を製造する場合について説明する。
First, the case where the
複数の電子素子2が設けられている素子母基板2Aを切断して、電子素子2を個片化する。同様に、複数の多層配線基板MLが設けられている配線母基板3Aを切断して、多層配線基板MLを個片化する。そして、個片化した電子素子2と多層配線基板MLとを接合して、図1に示している電子部品1が製造される。
The
また、素子母基板2Aから電子素子2を個片化して、個片化した電子素子2を配線母基板3Aの多層配線基板MLに接合した後で、電子素子2が接合された配線母基板3Aを切断することによって個片化して電子部品1を製造することもできる。
In addition, the
次に、素子母基板2Aと配線母基板3Aとを接合した後に、接合された素子母基板2Aと配線母基板3Aとを同時に切断して電子部品1を製造する場合について説明する。
Next, a case will be described in which the
素子母基板2Aは、図12に示すように、複数の電子素子2が設けられている。したがって、素子母基板2Aは、複数の電子素子2が設けられた集合体であり、複数の電子素子2が縦横に並ぶように設けられている。また、図12では、素子母基板2Aに設けられた複数の電子素子2の1つを拡大した断面図を示している。なお、図12では、素子母基板2Aは、平面視の形状が円形状であるが、これに限らず、四角形状であってもよく、形状は適宜設定される。素子母基板2Aは、平面視の形状が円形状の場合には、直径が、例えば、70(mm)〜130(mm)である。
The
上述したように、素子基板2aを対象に、上述の図9(a)〜図9(e)の各製造工程を行うことによって、素子母基板2Aは、素子基板2a上に複数の電子素子2が設けられる。これによって、素子母基板2Aは、複数の電子素子2の集合体となる。なお、ここでは、素子基板2aは、複数の電子素子2を設けることが可能な大きさを有している。
As described above, the
また、配線母基板3Aは、図13に示すように、複数の多層配線基板MLが設けられている。したがって、配線母基板3Aは、複数の多層配線基板MLが設けられた集合体であり、複数の多層配線基板MLが縦横に並ぶように配置されている。また、図13では、配線母基板3Aに設けられた複数の多層配線基板MLの1つを拡大した断面図を示している。なお、図13では、配線母基板2は、平面視の形状が四角形状であるが、これに限らず、円形状であってもよく、形状は適宜設定される。配線母基板3Aは、平面視の形状が四角形状の場合には、一辺の長さが、例えば、100(mm)〜150(mm)である。
Further, the
素子母基板2Aと配線母基板3Aとの接合について説明する。図14は、素子母基板2Aと配線母基板3Aとが接合された状態を示す平面図である。また、図14では、貼合基板1Aに設けられた複数の電子部品1の3つを拡大した断面図を示している。
The bonding between the
貼合基板1Aは、図14に示すように、素子母基板2Aと配線母基板3Aとを貼り合わせて接合することによって得られる。
As shown in FIG. 14, the
また、貼合基板1Aは、素子母基板2Aが配線母基板3Aに対して位置合わせを行なって貼り合わされる。また、貼合基板1Aは、配線母基板3Aが素子母基板2Aに対して位置合わせを行なって貼り合わしてもよい。
In addition, the
図14に示すように、配線母基板3Aの多層配線基板MLは、接着材層7を介して素子母基板2Aの電子素子2に接合される。すなわち、配線母基板3Aのそれぞれの多層配線基板MLは、電子素子2の絶縁層5上の接着材層7を介して対応する素子母基板2Aのそれぞれの電子素子2に接合される。これによって、多層配線基板MLは、接着材層7を介して対応するそれぞれの電子素子2に接合される。電子素子2は、機能体2bを収容する
空間Sを介して接合される。また、この場合に、電子部品1は、素子母基板2Aの複数の電子素子2の導電性接合材6と配線母基板3Aの複数の第2の導体層4bとを対向させて密着して接合することによって電気的な接合が得られる。
As shown in FIG. 14, the multilayer wiring board ML of the
したがって、貼合基板1Aは、図14に示すように、複数の電子部品1が設けられた集合体であり、複数の電子部品1が縦横に配置されている。また、貼合基板1Aは、図14に示すように、貼合基板1Aから電子部品1を個片化するための切断ライン9が電子部品1の形状に合わせて設けられる。すなわち、図14では、貼合基板1Aは、素子母基板2Aよりも一回り大きい配線母基板3Aに切断ライン9が設けられた場合を例示している。
Therefore, as shown in FIG. 14, the bonded
また、貼合基板1Aは、配線母基板3Aよりも一回り大きい素子母基板2Aを設けて、素子母基板2Aに切断ライン9を設けてもよい。また、切断ライン9は、素子母基板2Aまたは配線母基板3Aの大きさ等を考慮して、素子母基板2Aまたは配線母基板3A、あるいは両方に適宜設けられる。また、貼合基板1Aの切断方法は、これに限らない。切断方法は、例えば、仮想の切断ラインの始点および終点を示すマーカーを素子母基板2Aまたは配線母基板3A、あるいは両方に設けて、それらのマーカーに合わせて、例えば、ダイシング装置のダイシングブレード等を用いて貼合基板1Aを切断する方法であってもよい。なお、ダイシングブレードの厚みは適宜選択される。また、貼合基板1Aの切断方法は、貼合基板1Aの大きさ等を考慮して周知の技術を適宜選択することができる。
Further, the
そして、貼合基板1Aは、図14に示すように、破線で示している切断ライン9に沿って切断されて、複数の電子部品1がそれぞれ個片化される。すなわち、貼合基板1Aを切断することによって、個々の電子部品1が貼合基板1Aから分離される。例えば、図14に示すように、3つ並んでいる電子部品1は、切断ライン9に沿って切断することによって貼合基板1Aから個片化されて、3つの電子部品1を得ることができる。なお、貼合基板1Aの切断は、例えば、ダイシング装置等を用いて行なわれる。
And as shown in FIG. 14, 1 A of bonded substrates are cut | disconnected along the
すなわち、素子母基板2Aから電子素子2を個片化して、さらに、配線母基板3Aから多層配線基板MLを個片化して、個片化された電子素子2と多層配線基板MLとを接合して電子部品1を製造する場合に比べて、貼合基板1Aから電子部品1を製造する場合には、一度に大量の電子部品1を製造することができるので、電子部品1の生産性が向上する。すなわち、貼合基板1Aは、個々の電子部品1を一度に大量に製造することができるため、切断工程の生産性の効率の向上に伴い電子部品1の生産性を向上させる。
That is, the
素子母基板2Aおよび配線母基板3Aの大きさは、貼合基板1Aから得られる電子部品1の数、すなわち、貼合基板1Aからの電子部品1の取数を考慮してそれぞれ設定される。
The sizes of the
また、貼合基板1Aにおいて、貼合わされた素子母基板2Aと配線母基板3Aとが同時に切断されるので、電子部品1は、電子素子2の側面と多層配線基板MLの側面とが面一致、すなわち、同一平面になる。このように、電子素子2の側面と多層配線基板MLの側面とが揃っており、電子部品1の側面(XZ面およびYZ面)が同一平面内に位置することになる。したがって、電子部品1は、それぞれの側面を同一平面にすることができる、すなわち、電子素子2と多層配線基板MLとの側面同士を揃えることができるので、電子部品1を電子機器の実装基板上に実装する際に、実装の精度が向上して、より高密度の実装が可能になる。
Moreover, in the
また、貼合基板1Aは、素子母基板2Aと配線母基板3Aを同時に切断する場合、素子母基板2A側から切断しても、配線母基板3A側から切断してもよい。また、素子母基板2A側および配線母基板3A側から同時に切断してもよい。切断方法は、貼合基板1Aの
大きさ等を考慮して適宜設定される。
In addition, when the
電子素子2と両面多層配線基板ML1との接合について説明する。
The joining of the
図15に示すように、支持基板(コア基板)13の両側に、第1の配線基板3と第2の配線基板4とからなる多層配線基板ML設けて、これを両面多層配線基板ML1としている。このような両面多層配線基板ML1は、周知の多層配線基板の製造方法を適用して製造することができる。
As shown in FIG. 15, a multilayer wiring board ML including a
図15に示すように、電子素子2は、絶縁層5上の接着材層7を介して両面多層配線基板ML1に接合される。また、電子素子2は機能体2bを収容する空間Sを介して接合される。この場合に、電子部品1は、素子基板2aの導電性接合材6と第2の絶縁体4aの第2の導体層4bとを対向させて密着して接合することによって電気的な接合が得られる。すなわち、電子部品1は、素子基板2aの素子パッド2dと第2の配線基板4の第2の導体層4bとが導電性接合材6を介して電気的に接合される。なお、図15では、1つの電子部品1に対応する部分のみを図示している。
As shown in FIG. 15, the
両面多層配線基板ML1と素子基板2aとは、例えば、加圧しながら150(℃)で60(分)の加熱硬化によって接合される。なお、導電性接合材6による電気的な接合および接着材層7による接合は、例えば、加圧しながら150(℃)で60(分)の加熱処理で同時に行なわれる。また、加熱硬化の処理は両面多層配線基板ML1の上面および下面の両側で行なわれ、図15に示すように、電子素子2が両面多層配線基板ML1の上面および下面に接合される。
The double-sided multilayer wiring board ML1 and the
このように、電子素子2は両面多層配線基板ML1の上面および下面の両側に接合されて、図3に示している電子部品1が製造されることになる。そして、両面多層配線基板ML1に設けられた支持基板(コア基板)13を取り除くことによって、2つの電子部品1を同時に得ることができる。
Thus, the
図16に示すように、配線母基板3A1は、複数の両面多層配線基板ML1からなり、両面多層配線基板ML1は支持基板(コア基板)13の両側に多層配線基板MLが設けられている。すなわち、配線母基板3A1は、図16に示すように、複数の両面多層配線基板ML1が設けられた集合体であり、複数の両面多層配線基板ML1が縦横に並ぶように配置されている。また、両面多層配線基板ML1の製造方法は、周知の多層配線基板の製造方法と同様でよい。
As shown in FIG. 16, the
素子母基板2Aと配線母基板3A1との接合について説明する。図17は、素子母基板2Aと配線母基板3A1とが接合された状態を示す平面図である。なお、図14とは、電子母基板2Aが配線母基板3A1の両側に接合されている点が異なっている。
The bonding between the
貼合基板1Bは、図17に示すように、配線母基板3A1の両側に電子素子2の素子母基板2Aを貼り合わせて接合することによって得られる。また、図17では、貼合基板1Bに設けられた複数の電子部品1の6つを拡大した断面図を示している。このように、複数の電子部品1が両面多層配線基板ML1の上面および下面にそれぞれ設けられている。
As shown in FIG. 17, the
貼合基板1Bは、上面および下面に位置する素子母基板2Aが配線母基板3A1に対して位置合わせを行なって貼り合わされる。また、貼合基板1Bは、配線母基板3A1が上面および下面に位置する素子母基板2Aに対して位置合わせを行なって貼り合わしてもよい。
The
図17に示すように、配線母基板3A1の複数の両面多層配線基板ML1は、接着材層7を介して素子母基板2Aの電子素子2に接合される。すなわち、配線母基板3A1のそれぞれの両面多層配線基板ML1は、電子素子2の接着材層7を介して対応する素子母基板2Aのそれぞれの電子素子2に接合される。また、この場合に、電子部品1は、素子母基板2Aの複数の電子素子2の導電性接合材6と配線母基板3A1の複数の両面多層配線基板ML1の第2の導体層4bとを対向させて密着して接合することによって電気的な接合が得られる。
As shown in FIG. 17, the plurality of double-sided multilayer wiring boards ML1 of the wiring mother board 3A1 are bonded to the
したがって、貼合基板1Bは、図17に示すように、複数の電子部品1が設けられた集合体であり、複数の電子部品1が縦横に並ぶように配置されている。
Therefore, the
そして、貼合基板1Bは、図17に示すように、破線で示している切断ライン9に沿って切断されて、複数の電子部品1がそれぞれ個片化される。すなわち、貼合基板1Bを切断することによって、個々の電子部品1が貼合基板1Aから分離される。例えば、図17に示すように、電子部品1は、上下方向に2つ、横方向に3つ並んでおり、切断ライン9に沿って切断するとともに支持基板(コア基板)13を取り除くことによって貼合基板1Bから個片化される。この場合には、電子部品1が6つ得られる。
And as shown in FIG. 17, the bonding board |
このように、貼合基板1Bから電子部品1を製造する場合には、一度に大量の電子部品1を製造することができるので、電子部品1の生産性がさらに向上する。すなわち、貼合基板1Bは、個々の電子部品1を一度に大量に製造することができるため、電子部品1の切断工程の生産性の効率の向上に伴い電子部品1の生産性をさらに向上させる。
Thus, when manufacturing the
また、貼合基板1Bにおいて、貼合基板1Aと同様に、貼り合わされた素子母基板2Aと配線母基板3A1とが同時に切断されるので、電子部品1は、電子素子2の側面と両面多層配線基板ML1の側面が面一致、すなわち、同一平面になる。このように、電子部品1は、それぞれの側面を同一平面にすることができるので、電子部品1を電子機器の実装基板上に実装する際に、実装の精度が向上し、より高密度の実装が可能になる。
Further, in the bonded
また、貼合基板1Bは、素子母基板2A、配線母基板3A1および素子母基板2Aを同時に切断する場合、上側に位置する素子母基板2A側から切断しても、下側に位置する素子母基板2A側から切断してもよい。また、上側に位置する素子母基板2A側および下側に位置する素子母基板2A側から同時に切断してもよい。切断方法は、貼合基板1Bの大きさ等を考慮して適宜設定される。
Further, when the
本発明は、上述した実施の形態に特に限定されるものではなく、本発明の範囲内で種々の変更および改良が可能である。 The present invention is not particularly limited to the above-described embodiments, and various changes and improvements can be made within the scope of the present invention.
電子部品は、SAW素子に限定されない。すなわち、電子素子は、SAW素子に限定されない。電子素子は、弾性波を利用しないものであってもよい。また、圧電薄膜共振器等のSAW以外の弾性波を利用するものであってもよい。 The electronic component is not limited to a SAW element. That is, the electronic element is not limited to a SAW element. The electronic element may not use an elastic wave. Moreover, you may utilize elastic waves other than SAW, such as a piezoelectric thin film resonator.
また、配線基板は、電子素子と実装基板とを仲介するものに限定されない。配線基板は、例えば、携帯機器等の電子機器のマザーボード(メインボード、主基板)として機能するものであってもよい。また、配線基板は、複数の電子素子が実装されるものであってもよい。 Further, the wiring board is not limited to the one that mediates the electronic element and the mounting board. The wiring board may function as a mother board (main board, main board) of an electronic device such as a portable device, for example. The wiring board may be one on which a plurality of electronic elements are mounted.
また、機能体は、導体により形成されたものであってもよいし、半導体によって形成されたものであってもよい。 Further, the functional body may be formed of a conductor or may be formed of a semiconductor.
1 電子部品
2 電子素子
2a 素子基板
2b 機能体
2c 配線
2d 素子パッド
3 第1の配線基板
3a 第1の絶縁体
3b 第1の導体層
3c 第1の貫通導体
3d 第3の導体層
4 第2の配線基板
4a 第2の絶縁体
4b 第2の導体層
4c 第2の貫通導体
5 絶縁層
6 導電性接合材
7 接着材層
8 回路パターン
9 切断ライン
10 IDT
11 反射器
12 外部端子
13 支持基板(コア基板)
S 空間
ML 多層配線基板
ML1 両面多層配線基板
1A、1B 貼合基板
2A 素子母基板
3A、3A1 配線母基板
DESCRIPTION OF
11
S space ML multilayer wiring board ML1 double-sided
Claims (2)
基板と、
該第1の配線基板の厚み方向に積層された、前記第1の導体層上に位置する第2の貫通導体を有するとともに該第2の貫通導体を介して前記第1の導体層に電気的に接続される第2の導体層を有する第2の配線基板と、
素子基板と、該素子基板に設けられた機能体と、該機能体から前記素子基板の外周側に延びる配線と、該配線に電気的に接続されるとともに前記第2の導体層に対応する位置に設けられた素子パッドとからなる電子素子と
を備え、
前記電子素子は、前記素子パッドの少なくとも一部を露出させるとともに前記機能体を囲むように設けられた絶縁層と、該絶縁層から露出した前記素子パッド上に設けられた導電性接合材とを有しており、該導電性接合材と前記第2の導体層とが電気的に接続されていることを特徴とする電子部品。 A first wiring board having a first through conductor and a first conductor layer provided on the first through conductor;
A second through conductor, which is laminated on the first conductor layer and is stacked in the thickness direction of the first wiring board, is electrically connected to the first conductor layer via the second through conductor. A second wiring board having a second conductor layer connected to
An element substrate; a functional body provided on the element substrate; a wiring extending from the functional body to an outer peripheral side of the element substrate; and a position electrically connected to the wiring and corresponding to the second conductor layer And an electronic element comprising an element pad provided in
The electronic element includes an insulating layer provided to expose at least a part of the element pad and surround the functional body, and a conductive bonding material provided on the element pad exposed from the insulating layer. An electronic component comprising: the conductive bonding material and the second conductor layer electrically connected to each other.
第1の貫通導体と該第1の貫通導体上に設けられた第1の導体層を有する第1の配線基
板と、該第1の配線基板の厚み方向に積層された、前記第1の導体層上に位置する第2の貫通導体を有するとともに該第2の貫通導体を介して前記第1の導体層に電気的に接続される第2の導体層を有する第2の配線基板とからなる複数の前記多層配線基板が設けられた配線母基板とを準備する工程と、
素子基板と、該素子基板に設けられた機能体と、該機能体から前記素子基板の外周側に延びる配線と、該配線に電気的に接続されるとともに前記第2の導体層に対応する位置に設けられた素子パッドとからなる複数の前記電子素子が設けられた素子母基板とを準備する工程と、
前記素子母基板に、前記素子パッドの少なくとも一部を露出させるとともに前記機能体を囲むように絶縁層を設ける工程と、
前記絶縁層から露出した前記素子パッド上に導電性接合材を設ける工程と、
前記配線母基板の前記第2の導体層と前記素子母基板の前記導電性接合材とを対向させて貼り合わせるとともに前記第2の導体層と前記導電性接合材とを電気的に接合する工程と、
前記貼合わされた配線母基板と前記素子母基板とを同時に切断して複数の前記電子部品に分離する工程と
を含むことを特徴とする電子部品の製造方法。
An electronic component manufacturing method comprising an electronic element and a multilayer wiring board,
A first wiring board having a first through conductor and a first conductor layer provided on the first through conductor; and the first conductor laminated in the thickness direction of the first wiring board. And a second wiring board having a second through conductor located on the layer and having a second conductor layer electrically connected to the first conductor layer through the second through conductor. Preparing a wiring mother board provided with a plurality of the multilayer wiring boards;
An element substrate; a functional body provided on the element substrate; a wiring extending from the functional body to an outer peripheral side of the element substrate; and a position electrically connected to the wiring and corresponding to the second conductor layer A step of preparing an element mother board provided with a plurality of the electronic elements comprising element pads provided on
Providing an insulating layer on the element mother substrate to expose at least a part of the element pad and surround the functional body;
Providing a conductive bonding material on the element pad exposed from the insulating layer;
The second conductor layer of the wiring mother board and the conductive bonding material of the element mother board are bonded to face each other and the second conductor layer and the conductive bonding material are electrically bonded. When,
And a step of simultaneously cutting the bonded wiring mother board and the element mother board to separate them into a plurality of the electronic parts.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2013064299A JP6068220B2 (en) | 2013-03-26 | 2013-03-26 | Manufacturing method of electronic parts |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2013064299A JP6068220B2 (en) | 2013-03-26 | 2013-03-26 | Manufacturing method of electronic parts |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014192221A true JP2014192221A (en) | 2014-10-06 |
JP6068220B2 JP6068220B2 (en) | 2017-01-25 |
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ID=51838246
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013064299A Active JP6068220B2 (en) | 2013-03-26 | 2013-03-26 | Manufacturing method of electronic parts |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6068220B2 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5678199A (en) * | 1979-11-30 | 1981-06-26 | Fujitsu Ltd | Method of laminating multilayer printed board |
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- 2013-03-26 JP JP2013064299A patent/JP6068220B2/en active Active
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Publication number | Publication date |
---|---|
JP6068220B2 (en) | 2017-01-25 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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