JP2014191836A - シフトレジスタ回路および画像表示装置 - Google Patents

Abstract

【課題】シフトレジスタ回路を多段に接続したドライバ回路の回路規模を縮小させることを課題とする。
【解決手段】シフトレジスタ回路２０は、ノード２１の電位が上昇することに応じてノード２２の電位を降下させるトランジスタ１と、ノード２２の電位が上昇することに応じてノード２１の電位を降下させるトランジスタ２とを有する。シフトレジスタ回路２０は、「ＣＬＫ_１」が入力された際にソースの電位を上昇させるトランジスタ３と、ノード２１の電位が上昇することに応じてトランジスタ３のソースの電位をノード２３に供給するトランジスタ４とを有する。シフトレジスタ回路２０は、ノード２３の電位が上昇することに応じて「ＯＵＴ_１」を出力させるトランジスタ５と、「ＯＵＴ_２」を出力させるトランジスタ６とを有する。
【選択図】図１

Description

本発明は、シフトレジスタ回路および画像表示装置に関する。

従来、前段の回路が出力した信号を後段の回路へ伝達するシフトレジスタ回路が知られている。このようなシフトレジスタ回路は、ＬＣＤ（Liquid Crystal Display）や有機ＥＬ（Electro-Luminescence）ディスプレイ等の表示素子を順次操作するためのドライバ回路として用いられている。

以下、図１４を用いて、シフトレジスタ回路の動作について説明する。図１４は、従来のシフトレジスタ回路を説明する回路図である。例えば、図１４に示すシフトレジスタ回路３０は、複数のトランジスタ３１〜３８、ノード４０、４１を有する。なお、図１４に示す例では、トランジスタ３１、３７は、ゲート（ベース）およびドレイン（コレクタ）がダイオード接続されている。

このようなシフトレジスタ回路３０では、前段の回路から入力された信号を次段の回路に出力しない非選択時においては、ノード４０の電位がＬｏｗ状態となり、ノード４１の電位がＨｉｇｈ状態となる。また、シフトレジスタ回路３０では、前段の回路から入力された信号を次段の回路に出力する選択時においては、ノード４０の電位がＨｉｇｈ状態となり、ノード４１の電位がＬｏｗ状態となる。

ここで、シフトレジスタ回路３０は、前段の回路から入力信号である「ｉｎ」のパルスが入力されると、ダイオードとして動作するトランジスタ３１を介し、パルスをノード４０に入力する。このような場合には、ノード４０の電位がＨｉｇｈ状態となり、トランジスタ３５がオン状態となる結果、シフトレジスタ回路３０は、クロック信号である「ＣＬＫ」を出力信号である「ＯＵＴ」として出力する。

また、シフトレジスタ回路３０は、「ｉｎ」のパルスをトランジスタ３４のゲート（ベース）に入力する。このような場合には、トランジスタ３４がオン状態となり、ノード４１の電位が「ＶＧＬ（低電位）」へと降下する。また、シフトレジスタ回路３０は、クロック信号のパルスをトランジスタ３８のゲートに入力する。この結果、トランジスタ３８がオン状態になり、ノード４１の電位が「ＶＧＬ」へと降下し、トランジスタ３３がオフ状態となり、ノード４０の電位がＨｉｇｈ状態となる。

また、シフトレジスタ回路３０は、次段の回路が出力した「ＯＵＴ」を、トランジスタ３２のゲートに入力する。すると、トランジスタ３２がオン状態となるので、ノード４０の電位が「ＶＧＬ」へと降下する。また、シフトレジスタ回路３０の動作終了後は、トランジスタ３４、３８がオフ状態となり、ノード４１の電位がＬｏｗ状態からＨｉｇｈ状態へと遷移し、トランジスタ３３、３６がオン状態となる結果、ノード４０が安定してＬｏｗ状態となる。

特開２００３−０４６０９０号公報

しかしながら、上述したシフトレジスタ回路３０では、１つの「ｉｎ」に対して１つの「ＯＵＴ」しか出力できないので、シフトレジスタ回路を多段に設置するドライバ回路の回路規模を増大させてしまうという問題がある。

例えば、ＬＣＤや有機ＥＬディスプレイ等の表示素子を操作するドライバ回路にシフトレジスタ回路３０を適用する場合は、シフトレジスタ回路３０を走査線の数だけ設置しなければならず、回路規模が増大する結果、狭額縁化を図ることができない。

開示の技術は、上記に鑑みてなされたものであって、シフトレジスタ回路を多段に接続したドライバ回路の回路規模を縮小させることができるシフトレジスタ回路および画像表示装置を提供することを目的とする。

本発明に係るシフトレジスタ回路および画像表示装置は、ゲートが第１の導電経路に接続されて、ドレインが第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第１のトランジスタと、ゲートが前記第２の導電経路に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の導電経路の電位を降下させる第２のトランジスタと、ゲートおよびドレインが第１のクロック信号の入力端子に接続された、前記第１のクロック信号が入力された際にソースの電位を上昇させる第３のトランジスタと、ゲートが前記第１の導電経路に接続され、ドレインが前記第３のトランジスタのソースに接続されるとともにソースが第３の導電経路に接続された、前記第１の導電経路の電位が上昇することに応じて前記第３のトランジスタのソースの電位を前記第３の導電経路に供給する第４のトランジスタと、ゲートが前記第３の導電経路に接続され、ドレインが前記第１のクロック信号を所定量遅延させた第２のクロック信号の入力端子に接続されるとともにソースが第１の出力端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第２のクロック信号を第１の出力信号として前記第１の出力端子から出力させる第５のトランジスタと、ゲートが前記第３の導電経路に接続され、ドレインが前記第２のクロック信号を所定量遅延させた第３のクロック信号の入力端子に接続されるとともにソースが第２の出力端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第３のクロック信号を第２の出力信号として前記第２の出力端子から出力させる第６のトランジスタとを有する。

本発明に係るシフトレジスタ回路および画像表示装置は、シフトレジスタ回路を多段に接続したドライバ回路の回路規模を縮小させることができる。

第１形態のシフトレジスタ回路を示す回路図である。 トランジスタの電流特性を説明するグラフである。 シフトレジスタ回路に入力される信号波形を説明する図である。 シフトレジスタ回路の動作を説明する図である。 期間Ｔ０におけるシフトレジスタ回路の状態を説明する図である。 期間Ｔ１におけるシフトレジスタ回路の状態を説明する図である。 期間Ｔ３におけるシフトレジスタ回路の状態を説明する図である。 期間Ｔ５におけるシフトレジスタ回路の状態を説明する図である。 期間Ｔ７におけるシフトレジスタ回路の状態を説明する図である。 期間Ｔ９におけるシフトレジスタ回路の状態を説明する図である。 期間Ｔ１５におけるシフトレジスタ回路の状態を説明する図である。 シフトレジスタ回路の適用例を説明する第１の図である。 シフトレジスタ回路の適用例を説明する第２の図である。 従来のシフトレジスタ回路を説明する回路図である。

以下に、本発明に係るシフトレジスタ回路および画像表示装置の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。そして、以下に例示する実施形態は、形状を矛盾させない範囲で適宜変更、組み合わせることが可能である。

［第１形態］
［シフトレジスタ回路の構造］
図１を用いて、シフトレジスタ回路の第１形態を説明する。図１は、第１形態のシフトレジスタ回路を示す回路図である。図１に示したように、シフトレジスタ回路２０は、シフトレジスタ部２５と、ＯＵＴ波形制御部２６とからなる。具体的には、シフトレジスタ回路２０は、複数のトランジスタ１〜１５と、複数のノード２１〜２４を有する。また、シフトレジスタ回路２０は、前段のシフトレジスタ回路が出力した信号である「ｉｎ」、クロック信号である「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」の入力端子を有する。

また、シフトレジスタ回路２０は、シフトレジスタ回路２０の出力である「ＯＵＴ_１」、「ＯＵＴ_２」の出力端子を有する。すなわち、シフトレジスタ回路２０は、１つの入力信号「ｉｎ」に対して、２つの信号「ＯＵＴ_１」、「ＯＵＴ_２」を順に出力する。例えば、シフトレジスタ回路２０は、画像表示装置のドライバ回路に適用される場合には、「ＯＵＴ_１」、「ＯＵＴ_２」の出力端子から、画像表示領域の連続する２つのゲート線に信号を順次出力する。

また、シフトレジスタ回路２０は、「ＯＵＴ_１」および「ＯＵＴ_２」の出力後に、待機状態へと遷移するために、「ＯＵＴ_３」が入力される入力端子を有する。「ＯＵＴ_３」は、次段のシフトレジスタ回路において、上記シフトレジスタ回路２０の「ＯＵＴ_１」に対応する出力信号である。なお、次段のシフトレジスタ回路では、上記シフトレジスタ回路２０の「ＣＬＫ_１」が「ＣＬＫ_４」に対応し、「ＣＬＫ_２」が「ＣＬＫ_２」に対応し、「ＣＬＫ_３」が「ＣＬＫ_３」に対応し「ＣＬＫ_４」が「ＣＬＫ_１」に対応する。

また、シフトレジスタ回路２０は、電位が所定の閾値よりも高い値「ＶＧＨ」に保たれている高電位端子と、電位が所定の閾値よりも低い値「ＶＧＬ」に保たれている低電位端子とを有する。なお、以下の説明では、「ＶＧＨ」の値はＧＮＤ（グランド）よりも高い値とし、例えば、８（Ｖ）〜２０（Ｖ）、「ＶＧＬ」の値はＧＮＤよりも低い値とし、例えば、−５（Ｖ）〜−１５（Ｖ）とする。

また、各トランジスタ１〜１５は、例えば、ｎチャンネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)であるが、本発明はこれに限定されるものではない。例えば、各トランジスタ１〜１５は、ＮＰＮ型のトランジスタや、キャリアが電子であるタイプ（ｎ型）のＭＩＳ(Metal Insulator Semiconductor）構造を採用した電界効果トランジスタ（FET:Field Effect Transistor）であってもよい。

また、各トランジスタ１〜１５は、ＦＥＴの一種である薄膜トランジスタ（TFT：Thin Film Transistor）、すなわちｎ−ＭＩＳＦＥＴＴＦＴであってもよい。また、ＰＮＰ型のトランジスタやキャリアが正孔である（ｐ型）のＦＥＴ、又はＴＦＴ等を用いて、シフトレジスタ回路２０と同等の機能を発揮する回路を構成してもよい。

ここで、各トランジスタ１〜１５は、ゲート、ソース、ドレインの３つの電極が存在するが、ソース、およびドレインは、トランジスタの導電性及び相対的な電位関係によって定義される。このため、以下の説明では、各トランジスタ１〜１５がｎチャンネルのＭＯＳＦＥＴであるものとし、各トランジスタ１〜１５が有する端子のうち、高電位側の端子をドレイン、低電位側の端子をソースと記載する。

［接続関係］
ここで、図１に示したシフトレジスタ回路２０における各トランジスタ１〜１５、ノード２１〜２４の接続関係について説明する。

ノード２１は、トランジスタ１、２、４、１４、１５を接続する導電経路である。詳細には、ノード２１は、トランジスタ１のゲート、トランジスタ２のドレイン、トランジスタ４のゲート、トランジスタ１４のドレイン、トランジスタ１５のソースに接続される。

ノード２２は、トランジスタ１、２、１１、１２、１３を接続する導電経路である。詳細には、ノード２２は、トランジスタ１のドレイン、トランジスタ２のゲート、トランジスタ１１のソース、トランジスタ１２のゲート、トランジスタ１３のゲートに接続される。

ノード２３は、トランジスタ４、５、６、７、８、９を接続する導電経路である。詳細には、ノード２３は、トランジスタ４のソース、トランジスタ５のゲート、トランジスタ６のゲート、トランジスタ７のドレイン、トランジスタ８のゲート、トランジスタ９のドレインに接続される。

ノード２４は、トランジスタ８、９、１０を接続する導電経路である。詳細には、ノード２４は、トランジスタ８のドレイン、トランジスタ９のゲート、トランジスタ１０のソースに接続される。

トランジスタ１は、ゲートがノード２１に接続されて、ドレインがノード２２に接続されるとともにソースが低電位端子に接続される。そして、トランジスタ１は、ノード２１の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２２の電位が「ＶＧＬ」へ引き下げられる。

トランジスタ２は、ゲートがノード２２に接続されて、ドレインがノード２１に接続されるとともにソースが低電位端子に接続される。そして、トランジスタ２は、ノード２２の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２１の電位が「ＶＧＬ」へ引き下げられる。

トランジスタ３は、ゲートおよびドレインが「ＣＬＫ_１」の入力端子に接続されて、ソースがトランジスタ４のドレインに接続される。そして、トランジスタ３は、「ＣＬＫ_１」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、トランジスタ４に「ＶＧＨ」が供給される。

トランジスタ４は、ゲートがノード２１に接続され、ドレインがトランジスタ３のソースに接続されるとともにソースがノード２３に接続される。そして、トランジスタ４は、ノード２１の電位が所定の閾値よりも高い場合に、オン状態となる。この結果、「ＣＬＫ_１」の電位が所定の閾値よりも高く、ノード２１の電位が所定の閾値よりも高い場合に、トランジスタ３から供給される「ＶＧＨ」がノード２３へ供給され、ノード２３の電位が上昇する。

トランジスタ５は、ゲートがノード２３に接続され、ドレインが「ＣＬＫ_２」の入力端子に接続されるとともにソースが「ＯＵＴ_１」に接続される。そして、トランジスタ５は、ノード２３の電位が所定の閾値よりも高い場合に、オン状態となる。この結果、「ＣＬＫ_２」が「ＯＵＴ_１」として出力される。

トランジスタ６は、ゲートがノード２３に接続され、ドレインが「ＣＬＫ_３」の入力端子に接続されるとともにソースが「ＯＵＴ_２」に接続される。そして、トランジスタ６は、ノード２３の電位が所定の閾値よりも高い場合に、オン状態となる。この結果、「ＣＬＫ_３」が「ＯＵＴ_２」として出力される。

トランジスタ７は、ゲートが「ＯＵＴ_３」の入力端子に接続され、ドレインがノード２３に接続されるとともにソースが低電位端子に接続される。そして、トランジスタ７は、「ＯＵＴ_３」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２３の電位が「ＶＧＬ」へと引き下げられる。

トランジスタ８は、ゲートがノード２３に接続されて、ドレインがノード２４に接続されるとともにソースが低電位端子に接続される。そして、トランジスタ８は、ノード２３の電位が所定の閾値よりも高い場合に、オン状態となる。この結果、ノード２４の電位が「ＶＧＬ」へ引き下げられる。

トランジスタ９は、ゲートがノード２４に接続され、ドレインがノード２３に接続されるとともにソースが低電位端子に接続される。そして、トランジスタ９は、ノード２４の電位が所定の閾値よりも高い場合に、オン状態となる。この結果、ノード２３の電位が「ＶＧＬ」へ引き下げられる。

トランジスタ１０は、ゲートが「ＣＬＫ_４」の入力端子に接続されて、ドレインが高電位端子に接続されるとともにソースがノード２４に接続される。そして、トランジスタ１０は、「ＣＬＫ_４」の電位が所定の閾値よりも高い場合に、オン状態となる。この結果、ノード２４に「ＶＧＨ」が供給されて、ノード２４の電位が上昇する。

トランジスタ１１は、ゲートが「ＣＬＫ_４」の入力端子に接続されて、ドレインが高電位端子に接続されるとともにソースがノード２２に接続される。そして、トランジスタ１１は、「ＣＬＫ_４」の電位が所定の閾値よりも高い場合に、オン状態となる。この結果、ノード２２に「ＶＧＨ」が供給されて、ノード２２の電位が上昇する。

トランジスタ１２は、ゲートがノード２２に接続され、ドレインにトランジスタ５のソースおよび「ＯＵＴ_１」の出力端子が接続され、ソースに低電位端子が接続される。そして、トランジスタ１２は、ノード２２の電位が所定の閾値よりも高い場合に、オン状態となる。この結果、トランジスタ５のソース、すなわち「ＯＵＴ_１」の出力端子における電位が「ＶＧＬ」へ引き下げられる。

トランジスタ１３は、ゲートがノード２２に接続され、ドレインにトランジスタ６のソースおよび「ＯＵＴ_２」の出力端子が接続され、ソースに低電位端子が接続される。そして、トランジスタ１３は、ノード２２の電位が所定の閾値よりも高い場合に、オン状態となる。この結果、トランジスタ６のソース、すなわち「ＯＵＴ_２」の出力端子における電位が「ＶＧＬ」へ引き下げられる。

トランジスタ１４は、ゲートに「ＯＵＴ_３」の入力端子が接続され、ドレインにノード２１が接続され、ソースに低電位端子が接続されている。そして、トランジスタ１４は、「ＯＵＴ_３」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２１の電位が「ＶＧＬ」へと引き下げられる。

トランジスタ１５は、ゲートに信号「ｉｎ」の入力端子が接続され、ドレインに高電位端子が接続され、ソースにノード２１が接続される。そして、トランジスタ１５は、信号「ｉｎ」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２１に「ＶＧＨ」が供給され、ノード２１の電位が上昇する。

このように、シフトレジスタ回路２０は、ノード２１の電位の上昇に伴って、ノード２２の電位を下降させるトランジスタ１と、ノード２２の電位の上昇に伴って、ノード２１の電位を下降させるトランジスタ２とを有する。また、シフトレジスタ回路２０は、トランジスタ３とトランジスタ４により、「ＣＬＫ_１」の電位が高く、ノード２１の電位が高い場合に、「ＶＧＨ」をノード２３に供給する。このとき、ノード２１の電位を降下させるトランジスタ２、１４がオフ状態となり、さらに、トランジスタ１５もオフ状態となることから、ブートストラップによりノード２１の電位が上昇し、ノード２３へ安定的に「ＶＧＨ」が供給される。

また、シフトレジスタ回路２０は、ノード２３の電位の上昇に伴って、「ＣＬＫ_２」を「ＯＵＴ_１」として出力するトランジスタ５と、「ＣＬＫ_３」を「ＯＵＴ_２」として出力するトランジスタ６とを有する。このとき、ノード２３の電位を降下させるトランジスタ７、９がオフ状態となることから、さらに、トランジスタ３もオフ状態となることから、ブートストラップによりノード２３の電位が上昇し、各ＯＵＴを安定的に出力することができる。

ここで、各トランジスタ１〜１５のドレイン、ソース間に流れる電流は、ゲート、ソース間の電位に応じて変化する。このため、各トランジスタ１〜１５は、ゲートの電位が所定の閾値よりも十分に高い場合は、完全なオン状態となるが、所定の閾値よりも十分に高くない場合は、完全なオン状態とはならない。また、各トランジスタ１〜１５は、ゲートの電位が所定の閾値よりも十分に低い場合は、完全なオフ状態となるが、ゲートの電位が所定の閾値よりも十分に低くない場合は、完全なオフ状態とはならない。

例えば、図２は、トランジスタの電流特性を説明するグラフである。なお、図２に示すグラフは、横軸を各トランジスタ１〜１５のゲート、ソース間の電位Ｖｇ（V:Volt）とし、縦軸にドレイン、ソース間の電流Ｉｄ（A:Ampere）を対数表示した。図２に示すように、各トランジスタ１〜１５は、電位Ｖｇが十分に低い場合には、電流Ｉｄをほぼ流さないオフ状態となる。

また、各トランジスタ１〜１５は、電位Ｖｇが十分に低くない場合には、電流Ｉｄが流れるオン（低）状態となる。また、各トランジスタ１〜１５は、電位Ｖｇが十分に高くない場合には、電流Ｉｄが十分に流れないオン（中）状態となる。また、各トランジスタ１〜１５は、電位Ｖｇが十分に高い場合には、電流Ｉｄが飽和し、完全なオン状態であるオン（高）状態となる。

このため、図１４に例示した従来のシフトレジスタ回路３０は、各トランジスタ３１〜３８のゲートに印加される電位が所定の閾値よりも十分に高くない場合には、各トランジスタ３１〜３８がオン（高）状態とはならず、動作不良を引き起こす場合がある。また、従来のシフトレジスタ回路３０は、各トランジスタ３１〜３８のゲートに印加される電位が所定の閾値よりも十分に低くない場合には、オフ状態とはならず、動作不良を引き起こす場合がある。

一方、本発明のシフトレジスタ回路２０は、「ＯＵＴ_１」の電位にではなく、ノード２１の電位に応じてノード２２の電位を下げる。この結果、シフトレジスタ回路２０は、「ＯＵＴ_１」および「ＯＵＴ_２」を出力する際に、ノード２２の電位を確実に下げることができる。さらに、シフトレジスタ回路２０は、「ＯＵＴ_１」および「ＯＵＴ_２」を出力する際に、ブートストラップによるカップリングによって、ノード２３の電位を「ＶＧＨ」以上にすることができる。この結果、ノード２３の電位を十分高い状態に保てることで、信号出力の降下を防ぐことができる。

[シフトレジスタ回路２０の動作の流れ]
このようなシフトレジスタ回路２０の動作の流れを説明する。まず、図３を用いて、シフトレジスタ回路２０に入力する信号について説明する。図３は、シフトレジスタ回路に入力される信号波形を説明する図である。例えば、図３に示す例では、シフトレジスタ回路２０には、「ｉｎ」として、例えば「ＶＳＴ」（垂直走査開始信号：Vertical Start Technology）が入力されるとともに、複数のクロック信号「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」が入力される。

ここで、「ＶＳＴ」とは、シフトレジスタ回路２０の前段に他のシフトレジスタ回路が存在しない場合に、「ｉｎ」としてシフトレジスタ回路２０に入力される信号であり、複数のシフトレジスタが信号を伝達する処理の開始を示す信号である。

また、「ＣＬＫ_１」とは、電位がＶＧＨからＶＧＬまで周期的に変化する第１のクロック信号であり、シフトレジスタ回路２０が「ＯＵＴ_１」および「ＯＵＴ_２」を出力する期間を示す信号である。この「ＣＬＫ_１」は、特許請求の範囲の「第１のクロック信号」の一例である。

また、「ＣＬＫ_２」とは、電位がＶＧＨからＶＧＬまで周期的に変化し、「ＣＬＫ_１」を所定量遅延させた信号であり、シフトレジスタ回路２０が「ＯＵＴ_１」を出力するタイミングを示すクロック信号である。この「ＣＬＫ_２」は、特許請求の範囲に記載の「第２のクロック信号」の一例である。

また、「ＣＬＫ_３」とは、電位がＶＧＨからＶＧＬまで周期的に変化し、「ＣＬＫ_２」を所定量遅延させた信号であり、シフトレジスタ回路２０が「ＯＵＴ_２」を出力するタイミングを示すクロック信号である。この「ＣＬＫ_３」は、特許請求の範囲に記載の「第３のクロック信号」の一例である。

また、「ＣＬＫ_４」とは、電位がＶＧＨからＶＧＬまで周期的に変化し、「ＣＬＫ_１」の位相をずらして「ＣＬＫ_３」と同じタイミングで立ち上がる信号である。この「ＣＬＫ_４」は、特許請求の範囲に記載の「第４のクロック信号」の一例である。

すなわち、「ＣＬＫ_２」は、「ｉｎ」と同期してシフトレジスタ回路２０へ入力される。「ＣＬＫ_１」と「ＣＬＫ_４」は、「ＣＬＫ_３」と同じタイミングで立ち上がる信号であるが、位相がずれており、「ＣＬＫ_３」と同じタイミングで交互に立ち上がる。「ＣＬＫ_２」は、「ＣＬＫ_３」を反転させた信号であり、「ＣＬＫ_３」が「ＶＧＨ」のときに「ＶＧＬ」となる。

次に、図４を用いて、各信号が入力された際のシフトレジスタ回路２０の動作について説明する。図４は、シフトレジスタ回路の動作を説明する図である。なお、図４には、シフトレジスタ回路２０に入力される「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」および「ｉｎ」の入力波形と、ノード２１〜２４の電位変化、「ＯＵＴ_１」、「ＯＵＴ_２」、「ＯＵＴ_３」、「ＯＵＴ_４」の波形を示した。

ここで、「ＯＵＴ_３」は、次段の回路が「ｉｎ」の入力後、最初に出力する信号であり、シフトレジスタ回路２０が出力する「ＯＵＴ_１」に対応する信号である。また「ＯＵＴ_４」は、次段の回路が「ｉｎ」の入力後、２番目に出力する信号であり、シフトレジスタ回路２０が出力する「ＯＵＴ_２」に対応する信号である。

また、図４には、各トランジスタ１〜１５がオン（高）状態となる範囲を網かけで示し、オン（中）状態となる範囲を濃い点描で示し、オン（低）状態となる範囲を薄い点描で示す。また、各トランジスタ１〜１５がオフ状態となる範囲は、白抜きで示す。また、図４の期間Ｔ１よりも前の状態では、ノード２１、２３の電位が「ＶＧＬ」であり、ノード２２、２４の電位が「ＶＧＨ」付近の電位であるものとする。

このような状態において、シフトレジスタ回路２０が、周期的に変化する「ＣＬＫ_２」と同期した「ｉｎ」が入力されたことに応じて、「ＯＵＴ_１」および「ＯＵＴ_２」を順次出力し、後段のシフトレジスタ回路から入力される「ＯＵＴ_３」によって出力を停止する一連の流れを示す。ここでは、図４のＴ１〜Ｔ１６に示した期間におけるトランジスタ１〜１５の状態を用いて、上記一連の流れを具体的に説明する。

（期間Ｔ０）期間Ｔ０は、「ｉｎ」が入力される前の非選択期間である。具体的には、「ｉｎ」、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_４」の電位がそれぞれ「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となる期間である。

図５は、期間Ｔ０におけるシフトレジスタ回路の状態を説明する図である。なお、図５−図１１では、電位がＶＧＬより高いノードを太線で表し、電位がＶＧＬとなるノードを細線で表すこととする。図５に示すように、期間Ｔ０では、ノード２２とノード２４が「ＶＧＨ」を保持しており、トランジスタ２と９がオン状態であることから、ノード２１とノード２３は「ＶＧＬ」状態を維持している。このように、期間Ｔ０は、ノード２２およびノード２４の電位を「ＶＧＨ」に維持することで、ノード２１およびノード２３の電位を「ＶＧＬ」に維持し、各ＯＵＴの出力を抑制する非選択期間の一例である。

具体的には、図４に示すように、ノード２２およびノード２４の電位が「ＶＧＨ」であることから、トランジスタ２、９、１２、１３がオン（高）状態となる。そして、ノード２１は、「ＶＧＨ」が供給されていない状態で、トランジスタ２がオン（高）状態であることから、「ＶＧＬ」に引っ張られる。この結果、ノード２１の電位は「ＶＧＬ」となる。また、ノード２３は、「ＣＬＫ_１」も「ＶＧＨ」も供給されていない状態で、トランジスタ９がオン（高）状態であることから、「ＶＧＬ」に引っ張られる。この結果、ノード２３の電位は「ＶＧＬ」となる。

すなわち、期間Ｔ０の状態では、トランジスタ２、９、１２、１３がオン（高）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１およびノード２３の電位は、「ＶＧＬ」となり、ノード２２およびノード２４の電位は、「ＶＧＨ」付近の高電位となる。

（期間Ｔ１）期間Ｔ１は、上段のシフトレジスタ回路から出力されたＯＵＴが「ｉｎ」に入力される、または、最上段の場合はスタートパルスが「ｉｎ」に入力される期間である。具体的には、「ｉｎ」の電位が「ＶＧＨ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＨ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」から「ＶＧＬ」へ遷移し、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。

図６は、期間Ｔ１におけるシフトレジスタ回路の状態を説明する図である。図６に示すように、シフトレジスタ回路２０の「ｉｎ」が入力されると、ノード２１に「ＶＧＨ」が供給され、トランジスタ１がオン状態となるので、ノード２２の保持されていた「ＶＧＨ」が「ＶＧＬ」に引っ張られる。したがって、ノード２２の電位が下降し、ノード２１の電位が上昇する。

具体的には、図４に示すように、「ｉｎ」の電位が「ＶＧＨ」となることから、トランジスタ１５がオン（高）状態となり、ノード２１に「ＶＧＨ」が供給されはじめる。そして、ノード２１の電位が上昇することにより、ノード２１の電位をゲートに入力するトランジスタ１およびトランジスタ４がオン（中）状態となる。

また、トランジスタ１がオン（中）状態となることから、ノード２２の電位が「ＶＧＬ」へ引っ張られる。したがって、ノード２２の電位は、「ＶＧＨ」から降下し、「ＶＧＬ」よりも高く「ＧＮＤ」よりも低い電位となる。また、トランジスタ２、１２、１３は、ゲートに入力されるノード２２の電位が「ＶＧＨ」よりも降下するので、オン（高）状態からオン（低）状態となる。したがって、ノード２１は、トランジスタ２によって、若干「ＶＧＬ」へ引っ張られる。この結果、ノード２１の電位は、「ＶＧＨ」よりも低く「ＧＮＤ」よりも高くなる。なお、ノード２４の電位は、引き続き「ＶＧＨ」を維持するので、トランジスタ９は、オン（高）状態を維持する。

すなわち、期間Ｔ１の状態では、トランジスタ９および１５がオン（高）状態となり、トランジスタ１および４がオン（中）状態となり、トランジスタ２、１２、１３がオン（低）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１の電位は、「ＶＧＨ」よりも低く「ＧＮＤ」よりも高くなり、ノード２２の電位は、「ＧＮＤ」よりも低い電位となり、ノード２３の電位は、「ＶＧＬ」となり、ノード２４の電位は、期間Ｔ０から引き続き、「ＶＧＨ」付近の高電位となる。

（期間Ｔ２）期間Ｔ２は、「ｉｎ」が「ＶＧＬ」となる期間である。具体的には、「ｉｎ」、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」の各電位が「ＶＧＬ」となる期間である。期間Ｔ２は、期間Ｔ１から「ｉｎ」が「ＶＧＬ」となる期間なので、トランジスタ１５がオフ状態となる。しかし、ノード２１は、いずれのトランジスタからも「ＶＧＬ」へ引っ張られない。したがって、ノード２１の電位は、Ｔ１期間の電位を保持する。

（期間Ｔ３）期間Ｔ３は、「ＣＬＫ_１」と「ＣＬＫ_３」の電位が「ＶＧＨ」となる期間である。具体的には、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＨ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。

図７は、期間Ｔ３におけるシフトレジスタ回路の状態を説明する図である。図７に示すように、「ＣＬＫ_１」により、ノード２３に「ＶＧＨ」が供給されるので、トランジスタ８がオン状態となり、ノード２４が「ＶＧＬ」に引っ張られる。そして、トランジスタ４においてブートストラップが発生し、ノード２１が「ＶＧＨ」よりも高い電位となる。このため、トランジスタ１がよりオン状態となり、ノード２２が「ＶＧＬ」となる。また、ノード２３が「ＶＧＨ」であることから、「ＣＬＫ_３」のパルスは、トランジスタ６を介して「ＯＵＴ_２」へ出力される。この結果、前段の「ＯＵＴ_２」と同じように表示エリアのゲートがオンし、前段の画素に書き込まれる電位がこの画素にも書き込まれる。しかし、これはプリチャージの役割を果たす。

具体的には、図４に示すように、「ＣＬＫ_１」の電位が「ＶＧＨ」となることから、トランジスタ３がオン（高）状態となり、トランジスタ４のドレインに「ＶＧＨ」が供給される。一方で、トランジスタ２および１４がオフ状態であることから、ノード２１は「ＶＧＬ」へ引っ張られない。これらの結果、トランジスタ４を介してノード２１でブートストラップが発生し、カップリングによってノード２１の電位が「ＶＧＨ」以上となる。例えば、ノード２１の電位は、「ＶＧＨ」に対して１．３〜１．５倍程度に上昇する。

そして、ノード２１の電位上昇に伴って、トランジスタ１がオン（高）状態となり、ノード２２の電位が「ＶＧＬ」へ引っ張られる。このため、ノード２２の電位は、完全に「ＶＧＬ」へと引き下げられる。このようにノード２２の電位が「ＶＧＬ」となることから、トランジスタ２、１２、１３は、オフ状態となる。

また、トランジスタ３および４がオン状態となるので、ノード２３へ「ＶＧＨ」が供給され、ノード２３の電位が「ＶＧＨ」となる。そして、ノード２３の電位が「ＶＧＨ」となることから、トランジスタ８がオン（中）状態となり、ノード２４の電位が「ＶＧＬ」へと引っ張られる。この結果、ノード２４の電位は、「ＶＧＬ」よりも高く「ＧＮＤ」よりも低くなる。このノード２４の電位降下に伴ってトランジスタ９はオフ状態となる。

そして、ノード２３の電位が「ＶＧＨ」となることから、トランジスタ５および６もオン（中）状態となる。また、「ＣＬＫ_３」の電位が「ＶＧＨ」であることから、「ＣＬＫ_３」が、トランジスタ６を介して、「ＯＵＴ_２」へ出力される。

すなわち、期間Ｔ３の状態では、トランジスタ１、３、４がオン（高）状態となり、トランジスタ５、６、８がオン（中）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１の電位が「ＶＧＨ」以上となり、ノード２２の電位が「ＶＧＬ」となり、ノード２３の電位が「ＶＧＨ」となり、ノード２４の電位が「ＶＧＬ」よりも高く「ＧＮＤ」よりも低くなる。さらに、プリチャージとして「ＯＵＴ_２」が出力される。

（期間Ｔ４）期間Ｔ４は、「ＣＬＫ_１」と「ＣＬＫ_３」が「ＶＧＨ」から「ＶＧＬ」となる期間である。具体的には、「ｉｎ」、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」の各電位が「ＶＧＬ」となる期間である。期間Ｔ４は、「ＣＬＫ_１」と「ＣＬＫ_３」が「ＶＧＬ」となるので、トランジスタ３がオフ状態となる。一方で、ノード２１および２３の電位は「ＶＧＨ」を保持し、ノード２２および２４の電位は「ＶＧＬ」を保持する。

（期間Ｔ５）期間Ｔ５は、「ＣＬＫ_２」のパルスが「ＶＧＬ」から「ＶＧＨ」へ切り替る期間である。具体的には、「ＣＬＫ_２」の電位が「ＶＧＨ」となり、その他の「ｉｎ」、「ＣＬＫ_１」、「ＣＬＫ_３」、「ＣＬＫ_４」の各電位が「ＶＧＬ」となる期間である。

図８は、期間Ｔ５におけるシフトレジスタ回路の状態を説明する図である。図８に示すように、「ＣＬＫ_２」の電位が「ＶＧＨ」となることから、トランジスタ５のドレイン−ゲート間容量によって、ブートストラップが発生し、ノード２３が「ＶＧＨ」よりも高い電位に持ち上げられる。これにより、「ＣＬＫ_２」のパルスは電圧降下もなく「ＯＵＴ_１」へ出力される。

具体的には、図４に示すように、「ＣＬＫ_１」が「ＶＧＬ」であることから、トランジスタ３がオフ状態となり、トランジスタ４におけるブートストラップが終了し、ノード２１の電位が「ＶＧＨ」となる。また、ノード２１の電位が「ＶＧＨ」であることから、トランジスタ１は引き続きオン（高）状態を維持する。このため、ノード２２は、「ＶＧＬ」へ引き続き引っ張られるので、「ＶＧＬ」を維持する。したがって、トランジスタ２、１２、１３は、オフ状態を維持する。

そして、ノード２３には、期間Ｔ３からトランジスタ４を介して「ＶＧＨ」が供給される。また、ノード２３が高電位であることから、トランジスタ８がオン（高）状態となり、ノード２４が「ＶＧＬ」を維持するので、トランジスタ９もオフ状態を維持する。このように、ノード２３の電位を降下させる各トランジスタおよびトランジスタ３がオフ状態のときに、「ＣＬＫ_２」の電位が「ＶＧＨ」となることから、ノード２３においてブートストラップが発生する。この結果、ノード２３の電位がカップリングによって「ＶＧＨ」以上となる。したがって、トランジスタ５が完全にオン（高）状態となり、電圧降下もなく、「ＣＬＫ_２」が「ＯＵＴ_１」から出力される。なお、ノード２３の電位は、例えば「ＶＧＨ」に対して１．３〜１．５倍程度に上昇する。

すなわち、期間Ｔ５の状態では、トランジスタ１、４、５、６、８がオン（高）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１の電位が「ＶＧＨ」となり、ノード２２の電位が「ＶＧＬ」となり、ノード２３の電位が「ＶＧＨ」以上となり、ノード２４の電位が「ＶＧＬ」となる。さらに、「ＣＬＫ_２」が「ＯＵＴ_１」として出力される。

（期間Ｔ６）期間Ｔ６は、「ＣＬＫ_２」のパルスが「ＶＧＨ」から「ＶＧＬ」に切り替る期間である。具体的には、「ｉｎ」、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」の各電位が「ＶＧＬ」となる期間である。期間Ｔ６では、「ＯＵＴ_１」が「ＣＬＫ_２」により「ＶＧＨ」から「ＶＧＬ」へ引かれる。また、ノード２３もカップリングの影響を受けブートストラップ前の電位まで降下する。

（期間Ｔ７）期間Ｔ７は、「ＣＬＫ_３」と「ＣＬＫ_４」のパルスが「ＶＧＬ」から「ＶＧＨ」へと切り替る期間である。具体的には、「ｉｎ」、「ＣＬＫ_１」、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」および「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。

図９は、期間Ｔ７におけるシフトレジスタ回路の状態を説明する図である。図９に示すように、「ＣＬＫ_３」は、トランジスタ６を介して「ＯＵＴ_２」へ出力される時にブートストラップ効果により、ノード２３が「ＶＧＨ」よりも高い電位に持ち上げられる。この結果、「ＣＬＫ_３」のパルスが、「ＶＧＨ」から電位の降下もなく「ＯＵＴ_２」へ出力される。また、「ＣＬＫ_４」も電位が「ＶＧＬ」から「ＶＧＨ」へと切り替り、トランジスタ１０および１１がオン状態となり、ノード２２とノード２４へ「ＶＧＨ」が供給される。ところが、トランジスタ１およびトランジスタ８がオン状態であることから、ノード２２とノード２４の電位が「ＶＧＬ」から変化することなく、そのままの電位を維持する。

具体的には、図４に示すように、「ＣＬＫ_４」の電位が「ＶＧＨ」であることから、トランジスタ１０および１１がオン（高）状態となり、ノード２２およびノード２４へ「ＶＧＨ」が供給される。一方で、ノード２１の電位が「ＶＧＨ」であることから、トランジスタ１がオン（高）状態となり、ノード２２は「ＶＧＬ」へ引っ張られる。したがって、ノード２２の電位は「ＶＧＬ」を維持する。また、ノード２３の電位が「ＶＧＨ」であることから、トランジスタ８がオン（高）状態となり、ノード２４は「ＶＧＬ」へ引っ張られる。したがって、ノード２４の電位は「ＶＧＬ」を維持する。

ノード２４が「ＶＧＬ」を維持するので、トランジスタ９もオフ状態を維持する。このように、ノード２３の電位を降下させる各トランジスタおよびトランジスタ３がオフ状態のときに、「ＣＬＫ_３」の電位が「ＶＧＨ」となることから、ノード２３においてブートストラップが発生する。この結果、ノード２３の電位がカップリングによって「ＶＧＨ」以上となる。したがって、トランジスタ６が完全にオン（高）状態となり、電圧降下もなく、「ＣＬＫ_３」が「ＯＵＴ_２」から出力される。

すなわち、期間Ｔ７の状態では、トランジスタ１、４、５、６、８、１０、１１がオン（高）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１の電位が「ＶＧＨ」となり、ノード２２の電位が「ＶＧＬ」となり、ノード２３の電位が「ＶＧＨ」以上となり、ノード２４の電位が「ＶＧＬ」となる。さらに、「ＣＬＫ_３」が「ＯＵＴ_２」として出力される。なお、期間Ｔ７では、次段のシフトレジスタ回路において「ＯＵＴ_４」が出力される。

（期間Ｔ８）期間Ｔ８は、「ＣＬＫ_４」と「ＣＬＫ_３」のパルスが「ＶＧＨ」から「ＶＧＬ」となる期間である。具体的には、「ｉｎ」、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」の各電位が「ＶＧＬ」となる期間である。期間Ｔ８では、「ＯＵＴ_２」が「「ＣＬＫ_３」により「ＶＧＨ」から「ＶＧＬ」へ引っ張られる。また、ノード２３もカップリングの影響を受けブートストラップ前の電位まで降下する。また、「ＣＬＫ_４」の電位は「ＶＧＨ」から「ＶＧＬ」となるので、トランジスタ１０および１１がオン（高）状態からオフ状態となり、ノード２２とノード２４への「ＶＧＨ」の供給が停止する。

（期間Ｔ９）期間Ｔ９は、次段の「ＯＵＴ_３」が出力される期間である。具体的には、期間Ｔ５と同様、「ＣＬＫ_２」の電位が「ＶＧＨ」となり、その他の「ｉｎ」、「ＣＬＫ_１」、「ＣＬＫ_３」、「ＣＬＫ_４」の各電位が「ＶＧＬ」となるとともに、「ＯＵＴ_３」の電位が「ＶＧＨ」となる期間である。

図１０は、期間Ｔ９におけるシフトレジスタ回路の状態を説明する図である。図１０に示すように、「ＯＵＴ_３」のパルスによって、トランジスタ７および１４がオン状態となり、ノード２１とノード２３が「ＶＧＬ」へ引かれる。また、ノード２１およびノード２３の電位が降下することにより、トランジスタ１、４、５、６、８がオフ状態となる。

具体的には、図４に示すように、「ＯＵＴ_３」の電位が「ＶＧＨ」となることから、トランジスタ７および１４がオン（高）状態となる。このため、ノード２１の電位は、トランジスタ１４のオンに伴って、「ＶＧＬ」に引っ張られるので、完全な「ＶＧＬ」となる。また、ノード２３の電位も、トランジスタ７のオンに伴って、「ＶＧＬ」に引っ張られるので、完全な「ＶＧＬ」となる。

そして、ノード２１の電位が「ＶＧＬ」になることから、トランジスタ１および４もオフ状態となる。同様に、ノード２３の電位が「ＶＧＬ」になることから、トランジスタ５、６、８もオフ状態となる。

すなわち、期間Ｔ９の状態では、トランジスタ７および１４がオン（高）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１の電位は、「ＶＧＬ」へ降下し、ノード２２の電位は、「ＶＧＬ」を維持し、ノード２３の電位は、「ＶＧＬ」へ降下し、ノード２４の電位は、「ＶＧＬ」を維持する。

（期間Ｔ１０）期間Ｔ１０は、期間Ｔ９から「ＣＬＫ_２」が「ＶＧＬ」に切り替り、「ＯＵＴ_３」が「ＶＧＬ」に切り替る期間である。具体的には、「ｉｎ」、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」、「ＯＵＴ_３」の各電位が「ＶＧＬ」となる期間である。

この期間Ｔ１０は、期間Ｔ９の状態から変化しない。

（期間Ｔ１１）期間Ｔ１１は、期間Ｔ１０から「ＣＬＫ_１」および「ＣＬＫ_３」が「ＶＧＨ」に切り替わる期間であり、「ＯＵＴ_４」が「ＶＧＨ」に切り替る期間である。具体的には、「ＣＬＫ_１」の電位が「ＶＧＨ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。なお、この期間では、次段のシフトレジスタ回路において「ＯＵＴ_４」が出力される。

図４に示すように、期間Ｔ１１では、「ＣＬＫ_３」が「ＶＧＨ」となるが、トランジスタの状態に影響を及ぼさない。一方、「ＣＬＫ_１」が「ＶＧＨ」となるので、トランジスタ３がオン（高）状態となる。

（期間Ｔ１２）期間Ｔ１２は、期間Ｔ１１から「ＣＬＫ_１」および「ＣＬＫ_３」が「ＶＧＬ」に切り替る期間である。具体的には、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」の各電位が「ＶＧＬ」となる期間である。したがって、トランジスタ３がオン（高）状態からオフ状態になる。

（期間Ｔ１３）期間Ｔ１３は、期間Ｔ１２から「ＣＬＫ_２」が「ＶＧＨ」に切り替る期間である。具体的には、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＨ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。図４に示すように、期間Ｔ１３では、「ＣＬＫ_２」が「ＶＧＨ」となるが、トランジスタの状態に影響を及ぼさないので、期間Ｔ１２の状態から各トランジスタの状態および各ノードの状態は変化しない。

（期間Ｔ１４）期間Ｔ１４は、期間Ｔ１３から「ＣＬＫ_２」が「ＶＧＬ」に切り替る期間である。具体的には、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」の各電位が「ＶＧＬ」となる期間である。したがって、期間Ｔ１３の状態から各トランジスタの状態および各ノードの状態は変化しない。

（期間Ｔ１５）期間Ｔ１５は、「ＣＬＫ_４」が「ＶＧＬ」から「ＶＧＨ」へ切り替る期間である。具体的には、「ＣＬＫ_１」および「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」および「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。

図１１は、期間Ｔ１５におけるシフトレジスタ回路の状態を説明する図である。図１１に示すように、「ＣＬＫ_４」が「ＶＧＨ」となることから、トランジスタ１０および１１がオン状態となり、「ＶＧＨ」がノード２２とノード２４へ供給される。このため、トランジスタ２、９、１２、１３がオン状態となり、ノード２１とノード２３が安定して「ＶＧＬ」となる。したがって、「ＣＬＫ_１」や「ＣＬＫ_２」や「ＣＬＫ_３」が「ＶＧＬ」から「ＶＧＨ」へ切り替っても影響を受けず誤動作することはない。この「ＣＬＫ_４」は定期的に「ＶＧＬ」から「ＶＧＨ」へ切り替るので、電位供給も定期的に行われる。このため、ノード２２とノード２４は、安定して「ＶＧＨ」を保つ。

具体的には、「ＣＬＫ_４」が「ＶＧＨ」となることから、トランジスタ１０および１１がオン（高）状態となる。このため、ノード２２へ「ＶＧＨ」が供給されるとともに、ノード２４へ「ＶＧＨ」が供給され、ノード２２およびノード２４が「ＶＧＨ」付近の高電位となる。ノード２２の電位が高電位になるので、ノード２２の電位をゲートに入力するトランジスタ２、１２、１３がオン（高）状態となる。この結果、ノード２１の電位は、トランジスタ２を介して「ＶＧＬ」へ引っ張られるので、安定して「ＶＧＬ」を保つ。また、「ＯＵＴ_１」および「ＯＵＴ_２」についても、それぞれトランジスタ１２およびトランジスタ１３によって「ＶＧＬ」へ引っ張られる。

そして、ノード２３が「ＶＧＬ」であることから、トランジスタ８はオフ状態であるので、ノード２４は、供給される「ＶＧＨ」を維持する。このため、ノード２４の電位をゲートに入力するトランジスタ９がオン（高）状態となり、ノード２３は、安定して「ＶＧＬ」を保つ。さらに、ノード２３の電位が「ＶＧＬ」で安定するので、トランジスタ５およびトランジスタ６もオフ状態を維持する。

すなわち、期間Ｔ１５の状態では、トランジスタ２、９、１０、１１、１２、１３がオン（高）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１およびノード２３の電位が「ＶＧＬ」となり、ノード２２およびノード２４の電位が「ＶＧＨ」付近の高電位となる。

（期間Ｔ１６）期間Ｔ１６は、期間Ｔ１５の状態から、「ＣＬＫ_３」および「ＣＬＫ_４」が「ＶＧＨ」から「ＶＧＬ」へ切り替る期間である。具体的には、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」の各電位が「ＶＧＬ」となる期間である。

図４に示すように、「ＣＬＫ_４」が「ＶＧＬ」となることから、トランジスタ１０および１１がオフ状態となる。このため、ノード２２およびノード２４への「ＶＧＨ」の供給が抑制される。ところが、ノード２２またはノード２４を「ＶＧＬ」へ降下させるトランジスタがいずれもオフ状態であることから、ノード２２およびノード２４の電位は、期間Ｔ１５から引き続き「ＶＧＨ」を維持する。

［シフトレジスタ回路２０の効果］
上述したように、シフトレジスタ回路２０は、１つの「ｉｎ」に対して、「ＯＵＴ_１」および「ＯＵＴ_２」を出力することができるので、シフトレジスタ回路２０からなるドライバ回路の回路規模を縮小させることができる。例えば、シフトレジスタ回路２０は、表示素子を操作するドライバ回路に適用した場合は、ドライバ回路の回路規模を縮小させる結果、狭額縁化を図ることができる。

また、「ＣＬＫ_１」が「ＶＧＨ」のときにノード２１を「ＶＧＬ」へ引っ張るトランジスタがオフ状態となるので、ノード２１にブートストラップが発生し、ノード２３へ「ＶＧＨ」を維持した「ＣＬＫ_１」が安定的に出力することができる。また、「ＣＬＫ_２」が「ＶＧＨ」のときにノード２３を「ＶＧＬ」へ引っ張るトランジスタがオフ状態とすることができる。さらに、このときに、トランジスタ３が「ＣＬＫ_１」によってオフ状態となることから、ノード２３の「ＶＧＨ」がノード２３内に留まることができるので、ノード２３にブートストラップを発生させることができる。したがって、「ＯＵＴ_１」を安定的に出力することができる。

同様に、「ＣＬＫ_３」が「ＶＧＨ」のときにノード２３を「ＶＧＬ」へ引っ張るトランジスタがオフ状態とすることができる。さらに、このときに、トランジスタ３が「ＣＬＫ_１」によってオフ状態となることから、ノード２３の「ＶＧＨ」がノード２３内に留めることができるので、ノード２３にブートストラップを発生させることができる。したがって、「ＯＵＴ_２」を安定的に出力することができる。

また、シフトレジスタ回路２０は、ゲートが「ＯＵＴ_３」の入力端子に接続され、ドレインがノード２３に接続されるとともにソースが低電位端子に接続された、「ＯＵＴ_３」の電位に応じてノード２３の電位を降下させるトランジスタ７を有する。このため、シフトレジスタ回路２０の非選択期間では、ノード２３の電位を降下させることができるので、信号の出力を正確に抑制できる。

すなわち、「ＣＬＫ_１」はノード２３に「ＶＧＨ」を出力した後には「ＶＧＬ」となり、また、トランジスタ３はダイオード接続となっている。このため、「ＣＬＫ_２」を「ＯＵＴ_１」へ出力する時にはトランジスタ５のゲート−ドレイン間容量によってブートストラップを発生させることができ、「ＣＬＫ_３」を「ＯＵＴ_２」へ出力する時にはトランジスタ６のゲート−ドレイン間容量によってブートストラップを発生させることができる。この結果、ノード２３の電位が「ＶＧＨ」以上に高くなり、「ＯＵＴ_１」は「ＣＬＫ_２」と同じ電位を出力することができ、「ＯＵＴ_２」は「ＣＬＫ_３」と同じ電位を出力することができる。

また、シフトレジスタ回路２０は、ノード２３の電位に応じてノード２４の電位を降下させるトランジスタ８と、ノード２４の電位に応じてノード２３の電位を降下させるトランジスタ９を有する。このため、シフトレジスタ回路２０が選択期間、すなわち、ノード２３が「ＶＧＨ」などの高電位の場合には、ノード２４の電位を「ＶＧＬ」へ降下させることができるので、ノード２３を高電位に維持することができ、安定的に出力することができる。また、シフトレジスタ回路２０が非選択期間、すなわち、ノード２３が「ＶＧＬ」などの低電位の場合には、ノード２４の電位を「ＶＧＨ」に維持することができるので、ノード２３を低電位にすることができ、安定的に出力を抑制することができる。

また、シフトレジスタ回路２０は、ゲートが「ＣＬＫ_１」と位相をずらして「ＣＬＫ_３」と同じタイミングで立ち上がる「ＣＬＫ_４」の入力に応じてノード２４の電位を上昇させるトランジスタ１０を有する。このため、ノード２４へ安定的に「ＶＧＨ」を供給することができる。

また、シフトレジスタ回路２０は、「ＣＬＫ_４」の入力に応じてノード２２の電位を上昇させるトランジスタ１１を有する。このため、ノード２２へ安定的に「ＶＧＨ」を供給することができる。そして、ノード２２の電位上昇に伴って、「ＯＵＴ_１」または「ＯＵＴ_２」の電位を「ＶＧＬ」へ降下させるトランジスタ１２および１３を有する。このため、シフトレジスタ回路２０は、オフ状態の際に、誤った「ＯＵＴ_１」および「ＯＵＴ_２」の出力を防ぐことができる。

また、シフトレジスタ回路２０は、次段の回路が出力した「ＯＵＴ_３」の電位が上昇することに応じて、ノード２１の電位を降下させるトランジスタ１４を有する。このため、シフトレジスタ回路２０は、後段の回路が信号を出力した際に、確実に非選択状態に遷移することができる。また、シフトレジスタ回路２０は、「ｉｎ」の電位が上昇することに応じて、ノード２１の電位を上昇させるトランジスタ１５を有する。このため、シフトレジスタ回路２０は、「ｉｎ」が入力された際にノード２１の電位を上昇させ、選択状態に遷移することができる。

［適用範囲］
例えば、上記の実施形態で例示したシフトレジスタ回路２０は、液晶パネルや有機ＥＬ（Electro-Luminescence）パネルを用いた画像表示装置を動作させるドライバ回路に好適に適用される。また、シフトレジスタ回路２０は、上述したドライバ回路以外の回路にも適用することができる。また、シフトレジスタ回路２０は、複数のトランジスタと、各素子を順次駆動するためのドライバ回路とを有するセンサ装置、発光素子アレイ、サーマルヘッド等、任意の装置に適用することができる。

（液晶パネルへの適用）
以下の説明では、シフトレジスタ回路２０の適用例として、液晶パネルを用いた画像表示装置を動作させるドライバ回路にシフトレジスタ回路２０を適用する例について説明する。

図１２は、シフトレジスタ回路の適用例を説明する第１の図である。図１２に示す例では、画像表示装置５０は、制御回路５１とパネル５２とを有する。なお、画像表示装置５０は、バックライト等の光源装置、カラーフィルタ基板、偏光方向が互いに異なる偏光板等を有するが、図１２では、理解を容易にするため、それらの記載を省略した。

制御回路５１は、例えば、パネル５２に配置されるＦＰＣ（Flexible Printed Circuits）上に設けられたり、または、パネル５２の外部回路基板上に設けられており、パネル５２を駆動させるための制御信号を駆動回路５５に出力する。なお、図１２では、ＦＰＣ、または外部回路基板についての図示を省略した。

また、パネル５２には、液晶パネルが用いられており、一対の基板から構成されている。例えば、パネル５２は、アクティブエリア５７に薄膜トランジスタが形成されたアレイ基板とアレイ基板に対向するカラーフィルタ基板とからなる一対のガラス基板で構成されている。また、アクティブエリア５７のアレイ基板の周辺には、周辺部５４が形成されている。周辺部５４には、駆動回路５５および走査線駆動回路５６が設けられており、走査線駆動回路５６はアレイ基板のガラス上に形成されている。また、駆動回路５５と走査線駆動回路５６とは走査線制御線５３で接続されている。

駆動回路５５は、駆動用の半導体素子からなり、アクティブエリア上に延在されたデータ線に画像信号を出力する信号線駆動回路、走査線制御回路および対向電位駆動回路等で構成されている。なお、駆動回路５５は、アクティブエリア５７の周辺部５４にＣＯＧ（Chip On Glass）方式で実装されている。

また、パネル５２の周辺部５４に設けられた走査線駆動回路５６には、第１形態において説明したシフトレジスタ回路２０と同じ機能を発揮する複数の回路が適用されている。具体的には、走査線駆動回路５６には、シフトレジスタ部２５と同様の機能を発揮するシフトレジスタ部２５〜２５ｂが多段に接続され、各シフトレジスタ部２５〜２５ｂには、ＯＵＴ波形制御部２６と同様の機能を発揮するＯＵＴ波形制御部２６〜２６ｂが接続されている。

なお、シフトレジスタ部２５〜２５ｂは、パネル５２のアレイ基板上に一体的に形成された走査線駆動回路５６上に形成されている。また、走査線駆動回路５６は、シフトレジスタ部２５〜２５ｂ、およびＯＵＴ波形制御部２６〜２６ｂ以外にも、複数のシフトレジスタ部、およびＯＵＴ波形制御部の組からなるシフトレジスタ回路を有するが、図１２では、理解を容易にするため、記載を省略した。また、各ＯＵＴ波形制御部２６〜２６ｂのそれぞれには、アクティブエリア５７上に延設された走査線が２つずつ接続されている。また、図１２に示す例では、理解を容易にするため、「ＣＬＫ_１」〜「ＣＬＫ_４」の入力線については、記載を省略した。

駆動回路５５は、走査線制御線５３で走査線駆動回路５６と接続されており、走査線制御線５３を介して初段のシフトレジスタ部２５に制御信号を出力する。

アクティブエリア５７は、マトリックス状に配置した画素５８を複数有する。詳細には、アクティブエリア５７には、複数のデータ線が列方向に延在され、複数の走査線が行方向に延在されている。そして、アクティブエリア５７には、データ線と走査線との交差に対応して、それぞれ画素５８が形成されている。

ここで、画素５８は、アクティブ素子として動作する薄膜トランジスタ５９と、画素電極６０とを有する。画像表示装置５０は、アレイ基板に設けられた画素電極６０とカラーフィルタ基板に設けられた共通電極（図示せず）との間に印加された電圧によって液晶分子を制御して画像表示する。ここでは、パネル５２は、アレイ基板に画素電極６０が設けられ、カラーフィルタ基板に共通電極が設けられた縦電界方式で説明しているが、これに限らず、例えば、アレイ基板の画素５８内に画素電極６０および共通電極が設けられた横電界方式であってもよい。

走査線駆動回路５６は、第１形態に係わるシフトレジスタ部２５と同様のシフトレジスタ部２５〜２５ｂを多段に接続し、各シフトレジスタ部２５〜２５ｂにＯＵＴ波形制御部２６〜２６ｂを接続した回路により構成される。ここで、走査線駆動回路５６は、上述したシフトレジスタ部２５の動作によりＯＵＴ波形制御部２６が出力する「ＯＵＴ_１」および「ＯＵＴ_２」をアクティブエリア５７上に延在する走査線に順次入力する。

また、シフトレジスタ部２５が有する「ＯＵＴ_１」の電位は、シフトレジスタ部２５ａに「ｉｎ」として入力されているので、走査線駆動回路５６は、シフトレジスタ回路２５ａの動作によりＯＵＴ波形制御部２６ａが出力する「ＯＵＴ_３」および「ＯＵＴ_４」をアクティブエリア５７上に延在する走査線に順次入力する。このように、多段に設置されたシフトレジスタ部２５〜２５ｂが信号を順次シフトさせ、各ＯＵＴ波形制御部２６〜２６ｂが２つの信号を順次出力する。このため、走査線駆動回路５６は、駆動回路５５から走査線制御線５３を介して、制御信号が入力された場合には、アクティブエリア５７上の各走査線に対して上方向から順に電圧を印加する。

例えば、走査線駆動回路５６は、制御信号を受信すると、シフトレジスタ部２５、およびＯＵＴ波形制御部２６の動作により、「ＯＵＴ_１」を１段目の走査線に出力し、次に「ＯＵＴ_２」を２段目の走査線に出力する。次に、走査線駆動回路５６は、シフトレジスタ部２５ａおよびＯＵＴ波形制御部２６ａの動作により、「ＯＵＴ_３」を３段目の走査線に出力し、次に「ＯＵＴ_４」を４段目の走査線に出力する。この結果、走査線駆動回路５６は、アクティブエリア５７上の各走査線に対して、順番に電圧を印加する。

ここで、従来のシフトレジスタ回路を用いて、走査線駆動回路５６を構成する場合には、アクティブエリア５７上に延設された走査線と同数のシフトレジスタ回路を多段に接続し、各シフトレジスタ回路から各走査線上に信号を出力する。しかしながら、シフトレジスタ部２５とＯＵＴ波形制御部２６からなるシフトレジスタ回路２０を用いて、走査線駆動回路５６を構成した場合には、１つのシフトレジスタ回路２０から２つの走査線に対して信号を出力することができるので、走査線駆動回路５６の回路規模を減少させ、画像表示装置５０の狭額縁化を実現することができる。

また、シフトレジスタ回路２０は、ブートストラップ効果により、出力する信号の電位を下げることなく出力することができるので、走査線駆動回路５６が各走査線に印加する電圧の低下を防ぐことができる。この結果、画像表示装置５０は、アクティブエリア５７の大型化や画素５８の細密化により走査線の数が増加した場合にも、各画素５８に印加する電圧の低下を防ぐことができるので、正常に動作することができる。

薄膜トランジスタ５９は、画素５８が形成された位置に応じたデータ線とソースとが接続され、画素５８が形成された位置に応じた走査線とゲートとが接続されている。そして、走査線駆動回路５６から対応する走査線に電圧が印加されるとともに、駆動回路５５から対応するデータ線に電圧が印加された場合に、データ線に印加された電圧が薄膜トランジスタ５９を介して画素電極６０に印加される。

なお、図１２では、液晶パネルを用いた画像表示装置にシフトレジスタ回路２０を適用する例について説明した。しかしながら、実施の形態はこれに限定されるものではない。例えば、有機ＥＬパネルを用いた画像表示装置にシフトレジスタ回路２０を適用してもよい。例えば、図１３は、シフトレジスタ回路２０の適用例を説明する第２の図である。

（有機ＥＬへの適用）
図１３に示す例では、シフトレジスタ部２５、およびＯＵＴ波形制御部２６を有する走査線駆動回路５６を有し、有機ＥＬパネルを用いた画像表示装置７０について記載した。また、図１３に示す例では、理解を容易にするため、シフトレジスタ部２５、およびＯＵＴ波形制御部２６からなるシフトレジスタ回路２０を有する走査線駆動回路５６を記載したが、走査線駆動回路５６は、シフトレジスタ回路２０と同様の回路を複数有するものとする。具体的には、走査線駆動回路５６は、アクティブエリア５７上に延設する走査線の数の半分の数だけシフトレジスタ回路２０と同様の回路を多段に接続することで構成すればよい。なお、上述の液晶パネルを用いた画像表示装置５０と同様に、シフトレジスタ回路２０は、パネル５２のアレイ基板上の周辺部に一体的に形成されている。

図１３に示す例では、画素５８は、アノードが定電位供給回路７１と電気的に接続された発光素子８０と、発光素子８０のカソードに一方の電極が接続されたトランジスタ８１とを有する。また、画素５８は、ｎ型の薄膜トランジスタによって形成され、ドレインがトランジスタ８２のドレインに接続され、ソースが電源供給回路７２と電気的に接続されたドライバ素子８３とを有する。また、画素５８は、ドライバ素子８３を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御するトランジスタ８２と静電容量８４とを有する。

また、図１３に示す例では、各画素５８内に備わる発光素子８０のアノードに対して一定のオン電位を供給する定電位供給回路７１と、制御線を介して、画素５８内に備わるトランジスタ８１の駆動を制御する駆動制御回路７３と、ドライバ素子８３のソースにオン電位または０電位を供給する電源供給回路７２とを有する。

発光素子８０は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。有機ＥＬ素子は、Ａｌ、Ｃｕ、ＩＴＯ（Indium Tin Oxide）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。

トランジスタ８１は、発光素子８０とドライバ素子８３との間の導通を制御する機能を有し、本実施形態１では、ｎ型の薄膜トランジスタによって形成される。すなわち、薄膜トランジスタのドレインとソースとがそれぞれ発光素子８０、ドライバ素子８３に接続される一方で、ゲートが駆動制御回路７３と電気的に接続された構成を有し、駆動制御回路７３から供給される電位に基づいて、発光素子８０とドライバ素子８３との間の導通状態を制御している。

ドライバ素子８３は、発光素子８０に流れる電流を制御するための機能を有する。具体的には、ドライバ素子８３は、閾値以上の電位差に応じて発光素子８０に流れる電流を制御する機能を有する。本実施形態１では、ドライバ素子８３は、ｎ型の薄膜トランジスタによって形成され、ゲートとソースとの間に印加される電位差に応じて発光素子８０の発光輝度を制御している。

このような画素５８においては、駆動回路５５が信号線に印加した電圧により静電容量８４に電荷が蓄積される。そして、駆動制御回路７３がトランジスタ８１のゲートに電圧を印加している間、静電容量８４に蓄積した電荷に応じた電流が発光素子８０に流れ、発光素子８０が発光する。

このように、各画素５８が発光素子８０を有する場合であっても、走査線駆動回路５６は、シフトレジスタ部２５、およびＯＵＴ波形制御部２６からなるシフトレジスタ回路２０が、２つの走査線に各画素の出力信号を出力する。このため、画像表示装置７０は、画素５８が有機ＥＬパネルを有する場合にも、走査線駆動回路５６の回路規模を減少させ、狭額縁化を図ることができる。また、シフトレジスタ回路２０は、走査線上に出力する信号の電位の低下を防ぐので、アクティブエリア５７上の画素数に係わらず、画像表示装置７０を正常に動作させることができる。

１〜１５ トランジスタ
２０ シフトレジスタ回路
２１〜２４ ノード
２５、２５ａ、２５ｂ シフトレジスタ部
２６、２６ａ、２６ｂ ＯＵＴ波形制御部

Claims (9)

1. ゲートが第１の導電経路に接続されて、ドレインが第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第１のトランジスタと、
   ゲートが前記第２の導電経路に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の導電経路の電位を降下させる第２のトランジスタと、
   ゲートおよびドレインが第１のクロック信号の入力端子に接続された、前記第１のクロック信号が入力された際にソースの電位を上昇させる第３のトランジスタと、
   ゲートが前記第１の導電経路に接続され、ドレインが前記第３のトランジスタのソースに接続されるとともにソースが第３の導電経路に接続された、前記第１の導電経路の電位が上昇することに応じて前記第３のトランジスタのソースの電位を前記第３の導電経路に供給する第４のトランジスタと、
   ゲートが前記第３の導電経路に接続され、ドレインが前記第１のクロック信号を所定量遅延させた第２のクロック信号の入力端子に接続されるとともにソースが第１の出力端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第２のクロック信号を第１の出力信号として前記第１の出力端子から出力させる第５のトランジスタと、
   ゲートが前記第３の導電経路に接続され、ドレインが前記第２のクロック信号を所定量遅延させた第３のクロック信号の入力端子に接続されるとともにソースが第２の出力端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第３のクロック信号を第２の出力信号として前記第２の出力端子から出力させる第６のトランジスタと
   を有することを特徴とするシフトレジスタ回路。
2. ゲートが次段のシフトレジスタ回路が前記第１の出力信号に対応する信号を出力する出力端子に接続され、ドレインが前記第３の導電経路に接続されるとともにソースが低電位端子に接続された、前記次段のシフトレジスタ回路が出力した信号の電位に応じて前記第３の導電経路の電位を降下させる第７のトランジスタをさらに有することを特徴とする請求項１に記載のシフトレジスタ回路。
3. ゲートが前記第３の導電経路に接続されて、ドレインが第４の導電経路に接続されるとともにソースが低電位端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第４の導電経路の電位を降下させる第８のトランジスタと、
   ゲートが前記第４の導電経路に接続され、ドレインが前記第３の導電経路に接続されるとともにソースが低電位端子に接続された、前記第４の導電経路の電位が上昇することに応じて前記第３の導電経路の電位を降下させる第９のトランジスタとをさらに有することを特徴とする請求項１または２に記載のシフトレジスタ回路。
4. ゲートが前記第１のクロック信号の位相をずらして前記第３のクロック信号と同じタイミングで立ち上がる第４のクロック信号の入力端子に接続されて、ドレインが高電位端子に接続されるとともにソースが前記第４の導電経路に接続された、前記第４のクロック信号の入力に応じて前記第４の導電経路の電位を上昇させる第１０のトランジスタをさらに有することを特徴とする請求項１乃至請求項３のいずれか１つに記載のシフトレジスタ回路。
5. ゲートが前記第４のクロック信号の入力端子に接続されて、ドレインが高電位端子に接続されるとともにソースが前記第２の導電経路に接続された、前記第４のクロック信号の入力に応じて前記第２の導電経路の電位を上昇させる第１１のトランジスタをさらに有することを特徴とする請求項４に記載のシフトレジスタ回路。
6. ゲートが前記第２の導電経路に接続され、ドレインが前記第１の出力端子に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の出力端子の電位を降下させる第１２のトランジスタと、
   ゲートが前記第２の導電経路に接続され、ドレインが前記第２の出力端子に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第２の出力端子の電位を降下させる第１３のトランジスタとをさらに有することを特徴とする請求項１乃至請求項５のいずれか１つに記載のシフトレジスタ回路。
7. ゲートが入力信号の入力端子に接続され、ドレインが高電位端子に接続されるとともにソースが前記第１の導電経路に接続された、前記入力信号の電位に応じて前記第１の導電経路の電位を上昇させる第１５のトランジスタをさらに有することを特徴とする請求項１乃至請求項６のいずれか１つに記載のシフトレジスタ回路。
8. 請求項１乃至請求項７のいずれか１つに記載のシフトレジスタ回路を有するドライバ回路と、
   前記ドライバ回路が出力する信号に従って発光する発光素子によって画像を表示する表示パネルと
   を備えたことを特徴とする画像表示装置。
9. 請求項１乃至請求項７のいずれか１つに記載のシフトレジスタ回路を有するドライバ回路と、
   前記ドライバ回路が出力する信号に従って画像を表示する液晶パネルと
   を備えたことを特徴とする画像表示装置。

Images