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JP2014120639A - パワーモジュール半導体装置 - Google Patents

パワーモジュール半導体装置 Download PDF

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JP2014120639A JP2012275374A JP2012275374A JP2014120639A JP 2014120639 A JP2014120639 A JP 2014120639A JP 2012275374 A JP2012275374 A JP 2012275374A JP 2012275374 A JP2012275374 A JP 2012275374A JP 2014120639 A JP2014120639 A JP 2014120639A
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Abstract

【課題】熱衝撃による熱応力が緩和され、製造歩留りの向上可能なパワーモジュール半導体装置を提供する。
【解決手段】金属基板２１と、金属基板２１の表面上に配置された第１接合層２１ｂと、金属基板２１上に第１接合層２１ｂを介して配置された半導体デバイスＱ１と、半導体デバイスＱ１および第１接合層２１ｂの側壁部に配置され、第１接合層２１ｂと同一材料で形成されたフィレット層２１ｆとを備える。半導体デバイスＱ１および第１接合層２１ｂの側壁部と接触するフィレット層２１ｆの接触面高さｈFが、半導体デバイスＱ１の厚さの半分以上である。
【選択図】図２

Description

本発明は、パワーモジュール半導体装置に関し、特に、金属ブロック構成単位を用いて、半導体デバイスを実装するパワーモジュール半導体装置に関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスは、Ｓｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作特性を有する。
ＳｉＣパワーモジュールでは、ＳｉＣデバイスのロスが相対的に小さいため、大電流を導通可能であり、かつ高温動作が容易となったが、それを許容するためのパワーモジュールの設計は必須である。
ＳｉＣパワーデバイスのパッケージには、ケース型が採用されている。
一方、トランスファモールドによって樹脂封止された半導体装置についても開示されている（例えば、特許文献１参照。）。
これまでのパワーモジュールでは、小型化の点で薄型パワーモジュールが求められ、実装プロセスにおいて、ＤＢＣ（Direct Bonding Copper）基板、ＤＢＡ（Direct Brazed Aluminum）若しくはＡＭＢ（Active Metal Brazed, Active Metal Bond）基板が使われている。
特開２００５−１８３４６３号公報
本発明の目的は、熱衝撃による熱応力が緩和され、製造歩留りの向上可能なパワーモジュール半導体装置を提供することにある。
上記目的を達成するための本発明の一態様によれば、金属基板と、前記金属基板の表面上に配置された第１接合層と、前記金属基板上に前記第１接合層を介して配置された半導体デバイスと、前記半導体デバイスおよび前記第１接合層の側壁部に配置され、前記第１接合層と同一材料で形成されたフィレット層とを備え、前記側壁部と接触する前記フィレット層の接触面高さが、前記半導体デバイスの厚さの半分以上であるパワーモジュール半導体装置が提供される。
本発明の他の態様によれば、金属基板と、前記金属基板の表面上に配置された第１接合層と、前記金属基板上に前記第１接合層を介して配置された半導体デバイスと、前記半導体デバイスおよび前記第１接合層の側壁部に配置され、前記第１接合層と同一材料で形成されたフィレット層とを有する金属ブロック構成単位と、前記金属基板の側面に配置された第２接合層とを備え、前記金属ブロック構成単位は、前記第２接合層を介して同一平面上に複数個隣接して配置されると共に、前記側壁部と接触する前記フィレット層の接触面高さが、前記半導体デバイスの厚さの半分以上であるパワーモジュール半導体装置が提供される。
本発明によれば、熱衝撃による熱応力が緩和され、製造歩留りの向上可能なパワーモジュール半導体装置を提供することができる。
（ａ）第１の実施の形態に係るパワーモジュール半導体装置に適用可能な基本ブロック構成単位の模式的平面パターン構成図、（ｂ）図１（ａ）のＩ−Ｉ線に沿う模式的断面構造図、（ｃ）図１（ａ）のＩ−Ｉ線に沿う別の模式的断面構造図。 （ａ）図１（ｃ）において、半導体デバイスの側壁に加わる応力の説明図、（ｂ）図１（ｃ）において、フィレット層の詳細構造図。 （ａ）第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的鳥瞰構造図、（ｂ）図３（ａ）の工程により形成された第１の実施の形態に係る半導体装置の模式的鳥瞰構造図。 （ａ）第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程において、塗布された金属粒子接合層として銀ナノペーストを加圧する前の状態を示す模式的断面図、（ｂ）加圧後の銀ナノペーストの状態を示す模式的断面図。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法において、ボイド率と金属粒子重量％との関係を示す図。 第１の実施の形態に係るパワーモジュール半導体装置において、Ａｇナノ粒子接合層の膜厚１５０μｍにおける熱サイクル試験により得られた超音波探傷結果であって、（ａ）初期状態、（ｂ）２００サイクル、（ｃ）４００サイクル、（ｄ）６００サイクル、（ｅ）８００サイクル、（ｆ）１０００サイクル、（ｇ）１２００サイクル。 第１の実施の形態に係るパワーモジュール半導体装置において、Ａｇナノ粒子接合層の膜厚５０μｍにおける熱サイクル試験により得られた超音波探傷結果であって、（ａ）初期状態、（ｂ）２００サイクル、（ｃ）４００サイクル、（ｄ）６００サイクル、（ｅ）８００サイクル、（ｆ）１０００サイクル、（ｇ）１２００サイクル。 第１の実施の形態に係るパワーモジュール半導体装置において、（ａ）超音波探傷試験の測定方法を説明するための模式的断面構造図、（ｂ）超音波探傷試験の測定方法を説明するための模式的平面構造図。 第１の実施の形態に係るパワーモジュール半導体装置の熱衝撃信頼性試験結果であって、熱衝撃による順方向電圧シフトΔＶfと熱衝撃サイクル数との関係を示す図（ＮＦ：フィレット構造なし、Ｆ：フィレット構造あり）。 第１の実施の形態に係るパワーモジュール半導体装置において、熱衝撃信頼性試験における順方向電圧シフトΔＶfの説明図。 第１の実施の形態に係るパワーモジュール半導体装置において、（ａ）Ａｇナノ粒子接合層を形成する際の加熱温度Ｔと時間ｔとの関係を示す例、（ｂ）図１１（ａ）に対応する加圧圧力Ｐと時間ｔとの関係を示す例、（ｃ）熱サイクル試験における温度プロファイル例。 第１の実施の形態に係るパワーモジュール半導体装置において、半導体デバイスに加わる応力ＦDとフィレット高さｈFとの関係を示す図。 第１の実施の形態に係るパワーモジュール半導体装置において、半導体デバイスに加わる応力ＦDと銀ナノ粒子接合層の厚さＴＨAgとの関係を示す図。 第１の実施の形態に係るパワーモジュール半導体装置において、隣接する２つの半導体デバイスの平面内の高低差を説明する超音波探傷試験結果。 第１の実施の形態に係るパワーモジュール半導体装置において、半導体デバイスの平面内の高低差が相対的に低い例を説明する超音波探傷試験結果。 第１の実施の形態に係るパワーモジュール半導体装置において、半導体デバイスの平面内の高低差が相対的に高い例を説明する超音波探傷試験結果。 第１の実施の形態に係るパワーモジュール半導体装置において、加圧圧力Ｐをパラメータとする半導体デバイスの平面内の熱抵抗変位ΔＲth（％）と熱衝撃サイクル数との関係を示す図。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法において、（ａ）半導体デバイスをマウント直後の初期状態におけるＸ線の結果、（ｂ）半導体デバイスを６０℃で２時間熱処理した後のＸ線の結果。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法において、（ａ）半導体デバイスをマウント直後の初期状態におけるＸ線の結果、（ｂ）半導体デバイスを７５℃で２時間熱処理した後のＸ線の結果。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法において、（ａ）半導体デバイスをマウント直後の初期状態におけるＸ線の結果、（ｂ）半導体デバイスを４０℃で２時間熱処理した後のＸ線の結果、（ｃ）さらに、半導体デバイスを５０℃で１２時間熱処理した後のＸ線の結果。 第１の実施の形態に係るパワーモジュール半導体装置において、（ａ）Ａｇナノ粒子接合層を形成する際に、１７０℃付近で加圧を開始した半導体デバイスの超音波探傷試験結果、（ｂ）１００℃〜１２０℃付近で加圧を開始した半導体デバイスの超音波探傷試験結果。 第１の実施の形態に係るパワーモジュール半導体装置において、（ａ）Ａｇナノ粒子接合層を形成する際に、１８０℃〜２００℃付近で加圧を開始した半導体デバイスの超音波探傷試験結果、（ｂ）図２２（ａ）の破線部分における断面ＳＥＭ写真例、（ｃ）図２２（ｂ）のＢ１領域の拡大ＳＥＭ写真、（ｄ）図２２（ｂ）のＢ２領域の拡大ＳＥＭ写真。 第１の実施の形態に係るパワーモジュール半導体装置であって、図１の基本ブロック構成単位を３個並列配置した模式的平面パターン構成図。 図２３のＩＩ−ＩＩ線に沿う模式的断面構造図。 （ａ）第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールに適用可能な金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｄ１）を別々に形成したブロック構造の模式的平面パターン構成図、（ｂ）図２５（ａ）の金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｄ１）を並列接続したブロック構造の模式的平面パターン構成図。 （ａ）第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールに適用可能な金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｄ４）・（２１・２１ｂ・２１ｆ・Ｑ４）・（２１・２１ｂ・２１ｆ・Ｑ４）を別々に形成したブロック構造の模式的平面パターン構成図、（ｂ）図２６（ａ）の金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｄ４）・（２１・２１ｂ・２１ｆ・Ｑ４）・（２１・２１ｂ・２１ｆ・Ｑ４）を並列接続したブロック構造の模式的平面パターン構成図。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールの模式的平面パターン構成図。 図２７のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 図２７のＩＶ−ＩＶ線に沿う模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ＳｉＣ ＭＯＳＦＥＴの模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールの模式的回路表現図。 第２の実施の形態に係るパワーモジュール半導体装置を用いて構成した３相交流インバータの模式的回路構成図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールに適用可能な金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｄ１）・（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｄ１）・（２１・２１ｂ・２１ｆ・Ｑ１）を別々に形成したブロック構造の模式的平面パターン構成図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの模式的平面パターン構成図。 図３５のＶ−Ｖ線に沿う模式的断面構造図。 図３５のＶＩ−ＶＩ線に沿う模式的断面構造図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの模式的回路表現図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの詳細回路表現図。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
第１の実施の形態に係るパワーモジュール半導体装置に適用可能な基本ブロック構成単位の模式的平面パターン構成は、図１（ａ）に示すように表され、図１（ａ）のＩ−Ｉ線に沿う模式的断面構造は、図１（ｂ）に示すように表され、図１（ａ）のＩ−Ｉ線に沿う別の模式的断面構造は、図１（ｃ）に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置に適用可能な基本ブロック構成単位は、図１（ａ）〜図１（ｃ）に示すように、金属基板２１と、金属基板２１の表面上にめっき層２１ａを介して配置された第１接合層２１ｂと、金属基板２１上に第１接合層２１ｂを介して配置された半導体デバイスＱ１と、金属基板２１の表面上にめっき層２１ａを介して、半導体デバイスＱ１および第１接合層２１ｂの側壁部に配置されたフィレット層２１ｆとを備える。ここで、第１接合層２１ｂとフィレット層２１ｆは、実際には、同じ材料で、一体に形成されている。図１（ａ）〜図１（ｃ）では、説明の都合上のために、第１接合層２１ｂとフィレット層２１ｆを分けて表現している。以下、同様である。
ここで、金属基板２１は、例えば銅（Ｃｕ）若しくはＣｕＭｏで形成可能である。
めっき層２１ａは、例えば銀めっきで形成可能である。
フィレット層２１ｆは、第１接合層２１ｂと同一材料で形成される。
フィレット層２１ｆは、半導体デバイスＱ１の周面、第１接合層２１ｂの周面および金属基板２１の上面と接続されている。
第１接合層２１ｂおよびフィレット層２１ｆは、金属粒子接合層で形成可能である。
金属粒子接合層は、導電性粒子を含むペースト層を焼成して形成されていても良い。
導電性粒子は、金属微粒子であっても良い。この場合、金属微粒子は、銀ナノ粒子、金ナノ粒子、ニッケルナノ粒子または銅ナノ粒子のいずれかで形成可能である。
金属粒子接合層は、相対的に低濃度ペーストを使用し、金属粒子重量％が、８０％以下であっても良い。
また、金属粒子接合層は、相対的に高濃度ペーストを使用し、金属粒子重量％が、８０％より大きく９０％以下であっても良い。
図１（ｂ）の例では、第１接合層２１ｂおよびフィレット層２１ｆは、相対的に高濃度ペーストを使用した例であり、例えば、金属粒子重量（％）が、約８０％〜約９０％程度の銀ナノ粒子接合層を適用している。
一方、図１（ｃ）の例では、第１接合層２１ｂおよびフィレット層２１ｆは、相対的に低濃度ペーストを使用した例であり、例えば、金属粒子重量（％）が、約８０％以下の銀ナノ粒子接合層を適用している。尚、ボイド率（％）と金属粒子重量（％）との関係は、図５に示す通りである。
第１接合層２１ｂおよびフィレット層２１ｆとして相対的に高濃度ペーストを使用する場合には、金属粒子層の硬度が相対的に高い。このため、フィレット層２１ｆは、図１（ｂ）に示すように、半導体デバイスＱ１および第１接合層２１ｂの断面構造は、側壁部に接し、接触面高さｈFの矩形形状となる。なお、金属粒子層の硬度に応じて金属粒子層の粘性が相対的に変化するため、フィレット層２１ｆは、矩形形状の他にもさまざまな形状を有する。例えば、外側が凸面の形状から傾斜面の形状などを備える。
一方、第１接合層２１ｂおよびフィレット層２１ｆとして相対的に低濃度ペーストを使用する場合には、金属粒子層の硬度が相対的に低い。このため、フィレット層２１ｆの断面構造は、図１（ｃ）に示すように、半導体デバイスＱ１および第１接合層２１ｂの側壁部に接し、接触面高さｈFの曲面形状となる。なお、金属粒子層の硬度に応じて金属粒子層の粘性が相対的に変化するため、フィレット層２１ｆは、さまざまな形状を有する。
例えば、フィレット層２１ｆの外周面は、半導体デバイスＱ１に接続した上部側から金属基板２１の上面側に近接するに従って、次第に第１接合層２１ｂから遠ざかる傾斜面を備えていても良い。
また、フィレット層２１ｆの外周面は、半導体デバイスＱ１に接続した上部側から金属基板２１の上面側に近接するに従って、上下寸法が次第に薄くなるように形成されていても良い。
また、フィレット層２１ｆの外周面は、図１（ｂ）に示すように、断面形状が矩形であっても良い。
また、フィレット層２１ｆの外周面は、断面形状が直線若しくは曲線であっても良い。
また、フィレット層２１ｆの外周面は、凸曲面を備えていても良い。また、フィレット層２１ｆの外周面は、図１（ｃ）に示すように、凹曲面を備えていても良い。
ここで、フィレット層２１ｆは、図１（ａ）に示すように、平面パターン上、半導体デバイスＱ１の周囲を取り囲むように形成される。
図１（ｃ）において、半導体デバイスＱ１の側壁に加わる応力の説明図は、図２（ａ）に示すように表される。また、図１（ｃ）において、フィレット層２１ｆの詳細構造は、図２（ｂ）に示すように表される。図２においては、めっき層２１ａは、図示を省略している。
半導体デバイスＱ１を構成するＳｉＣの線熱膨張係数(ＣＴＥ: Coefficient of Thermal Expansion)をＣＴＥSiC、第１接合層２１ｂおよびフィレット層２１ｆを形成するＡｇナノ粒子接合層の線熱膨張係数をＣＴＥAgとすると、ＣＴＥAg＞ＣＴＥSiCの関係が成立する。このため、図２（ａ）に示すように、第１接合層２１ｂおよびフィレット層２１ｆには、応力ベクトルＦ１が加わり、半導体デバイスＱ１には、応力ベクトルＦ２が加わる。ここで、応力ベクトルＦ１のスカラー量｜Ｆ１｜＞応力ベクトルＦ２のスカラー量｜Ｆ２｜である。このため、差分の応力ベクトル（Ｆ１−Ｆ２）に対応する応力が、半導体デバイスＱ１と第１接合層２１ｂおよびフィレット層２１ｆとの接合部Ｂに加わることにある。
第１の実施の形態に係るパワーモジュール半導体装置において、フィレット層２１ｆの詳細構造は、図２（ｂ）に示すように、フィレット層２１ｆがテーパー形状を有する。このため、このフィレット層２１ｆのテーパー形状によって、半導体デバイスＱ１と第１接合層２１ｂおよびフィレット層２１ｆとの接合部Ｂに加わる差分の応力ベクトル（Ｆ１−Ｆ２）に対応する応力が緩和される。フィレット層２１ｆのテーパー形状が、半導体デバイスＱ１の側壁部と接触する接触面高さｈF1は、半導体デバイスＱ１の厚さの半分よりも大きい例であり、接触面高さｈF2は、半導体デバイスＱ１の厚さの略半分に等しい例であり、接触面高さｈF3は、半導体デバイスＱ１の厚さの半分よりも小さい例である。
第１の実施の形態に係るパワーモジュール半導体装置においては、フィレット層２１ｆのテーパー形状が、半導体デバイスＱ１の側壁部と接触する接触面高さｈFが、実装する半導体デバイスＱ１の厚さの半分以上であることが、応力緩和の点で望ましい。すなわち、図２（ｂ）に示すように、接触面高さｈFは、ｈF2以上であることが望ましく、例えば、接触面高さｈF1であると良い。尚、接触面高さｈFの上限は、半導体デバイスＱ１の厚さと同程度であれば良い。なお、半導体デバイスＱ１の厚さよりも高い例は存在しないが、半導体デバイスＱ１の表面に絶縁膜を配置することによって、フィレット層２１ｆを半導体デバイスＱ１の表面上まで回り込ませることも可能である。
具体的な寸法例としては、半導体デバイスＱ１の厚さは、約０．３ｍｍ、第１接合層２１ｂの厚さは、約０．１５ｍｍである。従って、接触面高さｈF3は、約０．２５ｍｍ、接触面高さｈF2は、約０．３ｍｍ、接触面高さｈF1は、約０．４５ｍｍである。
（半導体装置の製造方法）
第１の実施の形態に係るパワーモジュール半導体装置は、次の（ａ）〜（ｃ）の工程により製造することができる。
（ａ）パワーモジュール半導体装置において対向する所定の部材の何れか一方（例えば、金属基板２１）に導電性粒子を含むペースト層２１ｂを塗布する工程、
（ｂ）ペースト層２１ｂを介して他の部材（例えば、半導体デバイスＱ１）を当接させる工程、
（ｃ）当接状態においてペースト層２１ｂを所定温度で焼成して、対向する所定の部材を接合する工程。
まず、金属基板２１の表面に導電性粒子を含むペーストの一種としての銀微粒子ペースト層２１ｂをスクリーン印刷の手法等により塗布する。
次いで、塗布された銀微粒子ペースト層２１ｂ上に半導体デバイスＱ１を載置する。
次に、温風を吹き付けるなどして、銀微粒子ペースト層２１ｂの予備加熱を行う。なお、予備加熱の条件としては、例えば５０℃で数時間加熱するなどの条件が挙げられる。
次いで、プレス装置によって加圧（例えば、１０ＭＰａ）しながら銀微粒子ペースト層２１ｂの焼成を行う。
焼成条件としては、例えば３００℃で１０分加熱するなどの条件が挙げられる。
（ペースト層の塗布工程）
第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的鳥瞰構造は、図３（ａ）に示すように表され、図３（ａ）の工程により形成された第１の実施の形態に係る半導体装置の模式的鳥瞰構造は、図３（ｂ）に示すように表される。
前記工程（ａ）に係るペースト層を対向する所定の部材の何れか一方に導電性粒子を含むペースト層を塗布する工程は、次の（ａ１）〜（ａ４）の工程を備えるようにできる。
（ａ１）一方の部材上に開口部を有するマスクを位置合わせして重ね合わせる工程、
（ａ２）マスクの上にペースト層を堆積する工程、
（ａ３）スキージによってペースト層をマスクの開口部に充填する工程、
（ａ４）マスクを取り除く工程。
即ち、図３（ａ）に示すように、金属基板２１上に開口部を有するマスク２５を位置合わせして重ね合わせ、マスク２５の上にペースト層２１ｂを堆積する。次いで、スキージ２７を矢印方向に移動させてペースト層２１ｂをマスク２５の開口部に充填する。
そして、マスク２５を取り除くと、図３（ｂ）に示すように金属基板上にペースト層２１ｂが形成される。
本実施の形態では、ペースト層２１ｂにおける金属微粒子の所要濃度は、８１重量％以下となっているので、適度な硬さ、粘度を有し、良好な延展性を有する。そのため、形成されたペースト層２１ｂの表面は、良好な平坦性を備える。
これにより、ペースト層２１ｂ上に、半導体デバイスＱ１を載置した際に、接合界面近傍にボイドが発生しない、いわゆるボイドフリーを実現することができる。
（銀ナノペーストおよびその焼結体）
第１の実施の形態に係るパワーモジュール半導体装置１において、接合層２１ｂは、導電性粒子を含むペースト材料を焼成して形成可能である。ペースト材料の焼成温度は、例えば、約２００〜４００℃である。
導電性粒子は、金属微粒子であり、例えば、銀粒子、金粒子またはニッケルや銅粒子などである。
例えば、金属微粒子として銀粒子を適用する場合、銀粒子の濃度は、例えば、約８０重量％〜約９５重量％である。また、銀ナノ粒子の場合の平均粒径は、約１０ｎｍ〜約１００ｎｍ程度である。
銀ナノペーストは、例えば、粒径約３０ｎｍ〜約１００ｎｍの銀ナノ粒子を所定の溶媒に拡散させたものである。溶媒としては、例えばテルピネオール等の極性溶媒、テトラデカン等の炭化水素系溶媒、水系溶媒、ケトン系溶媒等が適用される。
また、所定の溶媒は、テルピネオール、テトラデカンの他に、ターピネオール、ケロシンのいずれか若しくはこれらの組成混合物を適用可能である。また、組成混合物としては、テルピネオール、テトラデカン、ターピネオール、ケロシンの内の少なくともいずれかの組み合わせを適用可能である。
銀ナノ粒子は、核としての銀の微粒子の表面を、有機化合物等で構成されるシェル（有機殻）で覆った構成となっている。これにより、溶媒における分散性を向上させると共に、銀の微粒子の酸化を防ぐことができる。また、焼成処理を行う前工程において、銀ナノペーストから成るペースト層を加圧して、シェルを破砕することにより、銀の微粒子の密度を高めることができ、焼結体としての金属粒子接合層の緻密性を向上させることができる。具体的な加圧の仕方については、図４を参照して後述する。
また、第１の実施の形態に係るパワーモジュール半導体装置１においては、例えば、銀ナノ粒子の濃度が約８１重量％以下のものを用いても良い。焼成によって析出される金属銀を緻密にし、かつ接合層界面におけるボイドの発生を抑制して良好な導電性および接合性を確保するためである。
また、第１の実施の形態に係るパワーモジュール半導体装置１においては、銀ナノペーストから成るペースト層の焼成温度は、例えば、約２００〜４００℃程度である。
この焼成処理により、高融点の金属銀（融点約９６０℃）が析出して、接合層２１ｂを形成する。この結果、接合層２１ｂを介して、金属基板２１と半導体デバイスＱ１との間が強固に接合される。
しかも、この接合層２１ｂは、金属銀（Ａｇ）と同等の特性を発揮することから、電気的に低抵抗（１００℃で、約２．０８×１０-8［Ωｍ］）で、優れた熱伝導率（１００℃で、約１５０Ｗ／ｍＫ）を有し、融点約９６０℃という高い耐熱性を備えている。この熱伝導率の数値は、半田層の熱伝導率約３０Ｗ／ｍＫ〜約６０Ｗ／ｍＫに比べて十分に高い値である。
したがって、ＳｉＣデバイスを例えば約４００℃近くの高温で駆動した場合であっても、接合部が溶融することが無く、デバイス特性の信頼性、実装時の信頼性を向上することができる。
第１の実施の形態に係るパワーモジュール半導体装置１の製造方法の一工程において、塗布された金属粒子接合層として銀ナノペーストを加圧する前の状態は、図４（ａ）に示すように模式的に表され、加圧後の銀ナノペーストの状態は、図４（ｂ）に示すように模式的に表される。
図４（ａ）において、各銀ナノ粒子２２０は、有機化合物等で構成されるシェル（有機殻）２００ａで被覆された形態で、例えば、テルピネオール等の溶媒２００中において拡散した状態となっている。
この状態からペースト層１８０を上下方向から加圧圧力Ｐを加えて圧縮すると、図４（ｂ）に示す状態に変化する。即ち、有機化合物等で構成されるシェル２００ａが加圧によって破砕され、各銀ナノ粒子２２０が密着した状態となる。これにより、ペースト層１８０の厚さは、Ｌ１からＬ２に縮まった状態となる。
接合層２１ｂを形成するペースト層１８０の塗布には、マスクおよびスキージ（ヘラ部材）を用いたスクリーン印刷の手法が適用される。
また、ペースト層１８０の厚さは、例えば約１０μｍ〜約５０μｍとされる。なお、接合層２１ｂの厚さは、焼成時の収縮によりペースト層１８０の厚さの半分程度となる。即ち、例えばペースト層１８０の厚さが約５０μｍの場合に、焼成後の接合層２１ｂの厚さは約２０μｍ〜約３０μｍ程度となることが実験により確認されている。
―加圧および加熱工程―
第１の実施の形態において、接合層２１ｂ（加熱・加圧前は、ペースト層１８０）を挟んで、金属基板２１上に半導体デバイスＱ１を載置し、その状態で、プレス加工機にセットして圧力を加える。
この際の圧力は、例えば、約２ＭＰａ〜約３０ＭＰａとされる。これにより、ペースト層１８０は、図４（ａ）の状態から図４（ｂ）のように、各銀ナノ粒子２２０が密着した状態となる。
尚、上記の加圧工程では、加圧と加熱を同時に行うために、所定のベーキング装置などによってパワーモジュール半導体装置１全体を約２００℃〜約４００℃で所定時間にわたって加熱する。
これにより、ペースト層１８０が焼成され、金属銀が析出して接合層２１ｂが形成される。
この金属銀から成る接合層２１ｂは、金属基板２１と半導体デバイスＱ１間を強固に接合し、金属基板２１の上に半導体デバイスＱ１が電気的に接合される。
第１の実施の形態によれば、銀ナノペーストを塗布して焼成するという簡易な工程により高い耐熱性を備えた接合を形成することができる。
また、第１の実施の形態によれば、銀ナノペーストの焼結体である金属銀によって金属粒子接合層を形成することにより、接合層２１ｂの耐熱性、熱伝導性等を高めることができ、ＳｉＣ系ＦＥＴ、ＧａＮ系ＦＥＴなどの半導体デバイス等に適したパワーモジュール半導体装置１を提供することができる。
また、第１の実施の形態によれば、金属粒子接合層は金属銀で形成され、鉛（Ｐｂ）を用いることが無いので、鉛フリーとなり公害対策に資することができる。
第１の実施の形態によれば、低コストで高い耐熱性を有するパワーモジュール半導体装置およびその製造方法を提供することができる。
尚、上記の説明においては、接合層２１ｂを介して、金属基板２１と半導体デバイスＱ１間を接合する例を説明したが、接合層２３を介して、複数の金属基板２１間をその側面において接合する場合においても同様に適用可能である。
第１の実施の形態に係るパワーモジュール半導体装置の製造方法において、ボイド率と金属粒子重量％との関係は、図５に示すように表される。例えば、金属微粒子として銀粒子を適用する場合、銀粒子の濃度は、例えば、約８１重量（％）以下であれば、ボイド率を略０（％）に抑制可能である。
また、第１の実施の形態に係るパワーモジュール半導体装置によれば、ボイドフリーでかつ全面の接合密度が均一となるため、同時に多数枚の半導体装置を作成可能である。
また、第１の実施の形態に係るパワーモジュール半導体装置によれば、既存Ｐｂ入り半田と比べて、熱抵抗が５０％低減を実現し、半田と同等の信頼性を得ることができる。
このように、第１の実施の形態に係るパワーモジュール半導体装置は、接合時の接合密度を均一化して、ボイド発生を有効に抑制することができる。
第１の実施の形態に係るパワーモジュール半導体装置において、Ａｇナノ粒子接合層の膜厚１５０μｍにおける熱サイクル試験により得られた超音波探傷結果であって、初期状態は図６（ａ）に示すように表され、２００サイクルでは図６（ｂ）に示すように表され、４００サイクルでは図６（ｃ）に示すように表され、６００サイクルでは図６（ｄ）に示すように表され、８００サイクルでは図６（ｅ）に示すように表され、１０００サイクルでは図６（ｆ）に示すように表され、１２００サイクルでは図６（ｇ）に示すように表される。図６（ａ）〜図６（ｃ）の例までは、殆んど変化は見られていないが、図６（ｄ）〜図６（ｇ）の例では、次第にボイド２の発生確率が上昇することがわかる。すなわち、Ａｇナノ粒子接合層の膜厚１５０μｍにおける熱サイクル試験により得られた超音波探傷結果では、４００サイクルまでは良好である。
一方、第１の実施の形態に係るパワーモジュール半導体装置において、Ａｇナノ粒子接合層の膜厚５０μｍにおける熱サイクル試験により得られた超音波探傷結果であって、初期状態は図７（ａ）に示すように表され、２００サイクルでは図７（ｂ）に示すように表され、４００サイクルでは図７（ｃ）に示すように表され、６００サイクルでは図７（ｄ）に示すように表され、８００サイクルでは図７（ｅ）に示すように表され、１０００サイクルでは図７（ｆ）に示すように表され、１２００サイクルでは図７（ｇ）に示すように表される。図７（ｂ）〜図７（ｇ）の例では、次第にボイド２の発生確率が上昇することがわかる。すなわち、Ａｇナノ粒子接合層の膜厚５０μｍにおける熱サイクル試験により得られた超音波探傷結果では、２００サイクルで既にボイド２の発生確率が上昇し、６００サイクル以降では急激に増加することがわかる。
第１の実施の形態に係るパワーモジュール半導体装置において、超音波探傷試験の測定方法を説明するための模式的断面構造は、図８（ａ）に示すように表され、超音波探傷試験の測定方法を説明するための模式的平面構造は、図８（ｂ）に示すように表される。超音波探傷試験においては、図８（ａ）に示すように、半導体デバイスＱ１に対して超音波プローブ１９を近接させ、超音波１９ａを半導体デバイスＱ１表面に照射する。超音波プローブ１９は、図８（ａ）に示すように、矢印ｓ１方向に移動させる。実際には、図８（ｂ）の走査線１９ｂに示すように、半導体デバイスＱ１表面上を隈なくスキャンする。このため、半導体デバイスＱ１表面全体に超音波探傷試験測定を実施し、半導体デバイスＱ１表面全体を検査することができる。
第１の実施の形態に係るパワーモジュール半導体装置の熱衝撃信頼性試験結果であって、熱衝撃による順方向電圧シフトΔＶf（ｍＶ）と熱衝撃サイクル数との関係は、図９に示すように表される。図９において、曲線群ＮＦは、フィレット構造なしの場合を表し、曲線群Ｆは、フィレット構造ありの場合を表わす。
第１の実施の形態に係るパワーモジュール半導体装置において、熱衝撃信頼性試験における順方向電圧シフトΔＶf（ｍＶ）は、図１０に示すように、パワーモジュール半導体装置内のダイオード特性の変化を、電流Ｉ＝２０（Ａ）における電圧シフトとして測定したものである。例えば、Ｔ1を熱衝撃サイクル数＝０の場合の温度とし、熱衝撃サイクル数に応じて、温度がＴ2まで上昇した際の電流Ｉ＝２０（Ａ）における電圧シフトがΔＶf（ｍＶ）で表される。
相対的に高濃度、硬い金属粒子接合剤の表面上に半導体デバイスＱ１を配置すると、フィレット層２１ｆが形成されない。このため、フィレット層２１ｆがない場合、熱衝撃試験において、半導体デバイスＱ１の先端部（図２（ａ）のＢ部分）に熱応力が集中し易い。そのため、曲線群ＮＦのフィレット構造なしの場合の図９の結果より、熱衝撃サイクル数が約４００サイクルまでに、接合層２１ｂが破壊され、信頼性試験を達成することが困難である。
一方、曲線群Ｆのフィレット構造ありの場合の図９の結果より、熱衝撃サイクル数＝４００以下では、順方向電圧シフトΔＶf（ｍＶ）は３０ｍＶ以下に抑制可能である。また、フィレット構造なしの曲線群ＮＦに対して、フィレット構造ありの曲線群Ｆでは、順方向電圧シフトΔＶf（ｍＶ）は、熱衝撃サイクル数＝４００以下では、約２０％以下に低減可能である。
（加熱・加圧工程）
第１の実施の形態に係るパワーモジュール半導体装置において、Ａｇナノ粒子接合層を形成する際の加熱温度Ｔ時間ｔとの関係を示す例は、図１１（ａ）に示すように表され、図１１（ａ）に対応する加圧圧力Ｐと時間ｔとの関係を示す例は、図１１（ｂ）に示すように表される。例えば、加熱温度Ｔ＝Ｔ4℃、加圧圧力Ｐ＝Ｐ1において、焼成時間約ΔｔA、加熱・加圧を実施することで、Ａｇナノ粒子接合層を形成している。
（熱サイクルテスト）
第１の実施の形態に係るパワーモジュール半導体装置において、熱サイクル試験における温度プロファイル例は、図１１（ｃ）に示すように表される。熱サイクルテストは窒素雰囲気中で行われ、マイナス５０℃〜プラス２５０℃の範囲で実施した。熱サイクルの１サイクルの周期は６２分であり、その内訳は、マイナス５０℃で３０分、マイナス５０℃からプラス２５０℃までの昇温時間１分、プラス２５０℃で３０分、プラス２５０℃からマイナス５０℃までの冷却時間１分である。例えば、１００サイクル毎に順方向電圧降下Ｖｆ、逆方向耐圧Ｖｒを測定し、特性変化を観測することができる。
第１の実施の形態に係るパワーモジュール半導体装置において、半導体デバイスＱ１に加わる応力ＦDとフィレット高さｈFとのシミュレーション結果に基づく関係は、図１２に示すように表される。図１２に示すように、フィレット高さｈFの値を約０．１５ｍｍ以上にすることによって、半導体デバイスＱ１に加わる応力ＦDの大きさを約６２％以上低減可能である。
一方、第１の実施の形態に係るパワーモジュール半導体装置において、半導体デバイスＱ１に加わる応力ＦDと銀ナノ粒子接合層の厚さＴＨAgとのシミュレーション結果に基づく関係は、図１３に示すように表される。銀ナノ粒子接合層の厚さが０．１０ｍｍ以下の場合、熱衝撃による熱応力の緩和効果を発揮することが難しいが、図１３に示すように、銀ナノ粒子接合層の厚さＴＨAgの値を約０．１０ｍｍ以上にすることによって、半導体デバイスＱ１に加わる応力ＦDの大きさを約７０％以上低減可能である。
第１の実施の形態に係るパワーモジュール半導体装置においては、実装する半導体デバイスＱ１の厚さの半分以上のフィレット高さｈFを有し、接合層２１ｂの厚さが、０．１０ｍｍ以上であることが望ましい。
相対的に金属粒子濃度の高い接合層２１ｂを使用する場合、接合面が硬いため、実装される半導体デバイスＱ１の厚さの半分以上まで半導体デバイスＱ１の側壁部において金属粒子接合層２１ｂ（２１f）が到達するように、半導体デバイスＱ１を金属粒子接合層２１ｂ中に押し込む。
相対的に金属粒子濃度の低い接合層２１ｂを使用する場合、溶剤の表面張力は、相対的に低くなる。このため、この溶剤の低い表面張力を利用することによって、半導体デバイスＱ１の厚さと同程度のフィレット高さｈFを有するフィレット層２１ｆを形成可能である。
また、第１の実施の形態に係るパワーモジュール半導体装置によれば、温度変化による熱応力変化を緩和することができる。
第１の実施の形態に係るパワーモジュール半導体装置において、隣接する２つの半導体デバイスの平面内の高低差を説明する超音波探傷試験結果は、図１４に示すように表される。図１４において、左側の半導体デバイスの左上コーナー部のＰ1を基準点とし、各点の高低差は、Ｐ2＝−１７μｍ、Ｐ3＝−１０μｍ、Ｐ4＝−２４μｍであった、さらに、左側の半導体デバイスにおいても、Ｐ1を基準点とし、Ｐ5＝−２０μｍ、Ｐ6＝−２６μｍ、Ｐ7＝−１５μｍ、Ｐ8＝−２３μｍである。符号がマイナスであることは、接合層２１ｂに対して押し込まれる方向であることを意味する。左側の半導体デバイスでは、基準点Ｐ1に対して、点Ｐ4の位置半導体デバイスでは、点Ｐ7に対して、点Ｐ6の位置 第１の実施の形態に係るパワーモジュール半導体装置において、半導体デバイスの平面内の高低差が相対的に低い例を説明する超音波探傷試験結果は、図１５に示すように表される。Ｐ1を基準点とし、Ｐ2＝８μｍ、Ｐ3＝９μｍ、Ｐ4＝６μｍである。図１５に示すように、平面内の高低差が１０μｍ以内にある場合では、半導体デバイスＱ１と、接合層２１ｂとの接合密度が略均一になり、
一方、第１の実施の形態に係るパワーモジュール半導体装置において、半導体デバイスの平面内の高低差が相対的に高い例を説明する超音波探傷試験結果は、図１６に示すように表される。図１６においては、基準点Ｐ1に対して、点Ｐ4の位置 第１の実施の形態に係るパワーモジュール半導体装置において、加圧圧力Ｐをパラメータとする半導体デバイスの平面内の熱抵抗変位ΔＲth（％）と熱衝撃サイクル数との関係は、図１７に示すように表される。図１７において、破線Ｒ１は、熱衝撃サイクル数が約１０００サイクルで、熱抵抗変位ΔＲth（％）＝５０％以下を達成可能なレベル、破線Ｒ２は、熱衝撃サイクル数が約３０００サイクルまで、熱抵抗変位ΔＲth（％）＝２０％以下を達成可能なレベルを表す。図１７に示すように、加圧圧力Ｐ＝５（ＭＰａ）以上においては、熱衝撃サイクル数が約１０００サイクルまで熱抵抗変位ΔＲth（％）＝５０％以下を達成可能である。
また、図１７に示すように、加圧圧力Ｐ＝１０（ＭＰａ）においては、熱衝撃サイクル数が約１８００サイクルまで熱抵抗変位ΔＲth（％）＝２０％以下を達成可能である。
第１の実施の形態に係るパワーモジュール半導体装置の製造方法において、半導体デバイスをマウント直後の初期状態におけるＸ線の結果は、図１８（ａ）に示すように表され、半導体デバイスを６０℃で２時間熱処理した後のＸ線の結果は、図１８（ｂ）に示すように表される。図１８（ｂ）に示すように、ボイド２の数は、初期状態（図１８（ａ））比べて増加しており、しかも元のボイド２の面積が拡大していることがわかる。
また、第１の実施の形態に係るパワーモジュール半導体装置の製造方法において、半導体デバイスをマウント直後の初期状態におけるＸ線の結果は、図１９（ａ）に示すように表され、半導体デバイスを７５℃で２時間熱処理した後のＸ線の結果は、図１９（ｂ）に示すように表される。図１９（ｂ）に示すように、７５℃で２時間熱処理した場合においてもガス抜きがうまく進行せずに、ガスの流路ができてしまうことがわかる。
また、第１の実施の形態に係るパワーモジュール半導体装置の製造方法において、半導体デバイスをマウント直後の初期状態におけるＸ線の結果は、図２０（ａ）に示すように表され、半導体デバイスを４０℃で２時間熱処理した後のＸ線の結果は、図２０（ｂ）に示すように表され、さらに、半導体デバイスを５０℃で１２時間熱処理した後のＸ線の結果は、図２０（ｃ）に示すように表される。図２０（ａ）〜図２０（ｃ）に示すように、５０℃以下の熱処理条件では、ボイド２は発生していないことがわかる。
また、第１の実施の形態に係るパワーモジュール半導体装置において、Ａｇナノ粒子接合層２１ｂを形成する際に、１７０℃付近で加圧を開始した半導体デバイスの超音波探傷試験結果は、図２１（ａ）に示すように表され、１００℃〜１２０℃付近で加圧を開始した半導体デバイスの超音波探傷試験結果は、図２１（ｂ）に示すように表される。１７０℃付近で加圧を開始した半導体デバイスの超音波探傷試験結果では、ボイド２は発生していないことがわかる。一方、１００℃〜１２０℃付近で加圧を開始した半導体デバイスの超音波探傷試験結果では、内部に閉じ込められたボイド２が発生していることがわかる。
第１の実施の形態に係るパワーモジュール半導体装置において、Ａｇナノ粒子接合層を形成する際に、１８０℃〜２００℃付近で加圧を開始した半導体デバイスの超音波探傷試験結果は、図２２（ａ）に示すように表され、図２２（ａ）の破線部分における断面ＳＥＭ写真例は、図２２（ｂ）に示すように表され、図２２（ｂ）のＢ１領域の拡大写真は、図２２（ｃ）に示すように表され、図２２（ｂ）のＢ２領域の拡大写真は、図２２（ｄ）に示すように表される。１８０℃〜２００℃付近で加圧を開始した半導体デバイスの表面には、中央付近にボイドの発生がみられ、周辺部には、ボイドの発生がみられない。しかしながら、周辺部においても図２２（ｃ）に示すように、１μｍ以下サイズのマイクロボイドが発生していることがわかる。一方、中央付近では、図２２（ｄ）に示すように、１０μｍ以上のサイズのマイクロボイドが発生していることがわかる。
（並列化接続）
また、第１の実施の形態に係るパワーモジュール半導体装置１であって、図１の基本ブロック構成単位を３個並列配置した模式的平面パターン構成は、図２３に示すように表され、図２３のＩＩ−ＩＩ線に沿う模式的断面構造は、図２４に示すように表される。
図２３および図２４に示す例では、複数の金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｑ１）を並列化接続する例が示されている。
第１の実施の形態に係るパワーモジュール半導体装置１においては、汎用性と共通性の高い金属ブロック構成単位を適用している。金属ブロック構成単位の金属基板２１は、例えば、約０．５ｍｍ以上の厚みを有するＣｕ、ＣｕＭｏなどで形成可能である。半導体デバイスＱ１は、金属基板２１の表面に実装する。
第１の実施の形態に係るパワーモジュール半導体装置１は、図２３および図２４に示すように、金属基板２１と、金属基板２１の表面上に配置された第１金属粒子接合層２１ｂと、金属基板２１上に第１接合層２１ｂを介して配置された半導体デバイスＱ１と、金属基板２１の表面上に半導体デバイスＱ１および第１接合層２１ｂの側壁部に配置されたフィレット層２１ｆとを有する金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｑ１）と、金属基板２１の側面に配置された第２接合層２３を備える。ここで、金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｑ１）は、第２接合層２３を介して同一平面上に複数個隣接して配置される。なお、金属基板２１の表面上には、めっき層２１ａが形成されているが、図示は省略する。ここで、フィレット層２１ｆの形状は、図１〜図２を参照して説明した通りである。
また、複数個隣接して配置された金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｑ１）は、図２４に示すように、ヒートスプレッダ３００上に、例えば、有機絶縁シート３００ｃを介して配置される。ヒートスプレッダ３００の表面・裏面には、金属層３００ａ・３００ｂを備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図２４に示すように、半導体デバイスＱ１・Ｑ１・Ｑ１上に配置された柱状電極２０1・２０1・２０1を備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図２４に示すように、柱状電極２０1・２０1・２０1上に面一に配置された上面板電極２２を備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、接合層２１ｂ・２３およびフィレット層２１ｆは、例えば、金属粒子接合層で形成可能である。ここで、金属粒子接合層は、導電性粒子を含むペースト層を焼成して形成可能である。また、導電性粒子は、金属微粒子であっても良い。更に詳細には、金属微粒子は、銀ナノ粒子、金ナノ粒子、ニッケルナノ粒子または銅ナノ粒子のいずれかで形成可能である。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、金属基板２１は、ＣｕＭｏ若しくはＣｕで形成可能である。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、柱状電極２０は、ＣｕＭｏ若しくはＣｕで形成されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、上面板電極２２は、ＣｕＭｏ若しくはＣｕで形成されていても良い。
第１の実施の形態に係るパワーモジュール半導体装置１においては、金属ブロック構成単位を一つの基本単位としてみなし、複雑なモジュールは金属ブロック構成単位に基づいて組み立て可能である。
また、第１の実施の形態に係るパワーモジュール半導体装置１においては、必要となる数の金属ブロック構成単位を作製し、接合層２３を介して複数の金属ブロック構成単位を接続することで、顧客のニーズに合わせて、組み立て可能である。
（ツーインワンモジュール）
第１の実施の形態に係るパワーモジュール半導体装置１であって、ツーインワンモジュール（2 in 1 module）に適用可能な金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｄ１）を別々に形成したブロック構造の模式的平面パターン構成は、図２５（ａ）に示すように表され、図２５（ａ）の金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｄ１）を、接合層２３を介して、並列接続したブロック構造の模式的平面パターン構成は、図２５（ｂ）に示すように表される。図２５（ａ）および図２５（ｂ）において、ＳＰ１は、半導体デバイスＱ１のソースパッド電極、Ａ１は、ダイオードＤ１のアノード電極を示す。
一方、第１の実施の形態に係るパワーモジュール半導体装置１であって、ツーインワンモジュールに適用可能な金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｄ４）・（２１・２１ｂ・２１ｆ・Ｑ４）・（２１・２１ｂ・２１ｆ・Ｑ４）を別々に形成したブロック構造の模式的平面パターン構成は、図２６（ａ）に示すように表され、図２６（ａ）の金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｄ４）・（２１・２１ｂ・２１ｆ・Ｑ４）・（２１・２１ｂ・２１ｆ・Ｑ４）を、接合層２３を介して、並列接続したブロック構造の模式的平面パターン構成は、図２６（ｂ）に示すように表される。図２６（ａ）および図２６（ｂ）において、ＳＰ４は、半導体デバイスＱ４のソースパッド電極、Ａ４は、ダイオードＤ４のアノード電極を示す。
なお、金属基板２１の表面上には、めっき層２１ａが形成されているが、図示は省略する。ここで、フィレット層２１ｆの形状は、図１〜図２を参照して説明した通りである。
第１の実施の形態に係るパワーモジュール半導体装置１であって、図２５（ｂ）および図２６（ｂ）のブロック構造を並列配置し、ツーインワンモジュールを構成した模式的平面パターン構成は、図２７に示すように表され、図２７のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図２８に示すように表され、ＩＶ−ＩＶ線に沿う模式的断面構造は、図２９に示すように表される。
第１の実施の形態に係るツーインワン構成のパワーモジュール半導体装置１は、図２７〜図２９に示すように、金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｄ１）を、接合層２３を介して、同一平面上に並列接続した第１ブロック構造と、金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｄ４）・（２１・２１ｂ・２１ｆ・Ｑ４）・（２１・２１ｂ・２１ｆ・Ｑ４）を、接合層２３を介して、同一平面上に並列接続した第２ブロック構造とを備える。
また、第１ブロック構造と第２ブロック構造は、図２８〜図２９に示すように、ヒートスプレッダ３００上に、例えば、有機絶縁シート３００ｃを介して配置される。ヒートスプレッダ３００の表面・裏面には、金属層３００ａ・３００ｂを備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１であって、ツーインワンモジュールの模式的回路表現は、図３２に示すように表される。ツーインワンモジュールにおいては、図３２に示すように、２個の半導体デバイスＱ１・Ｑ４が１つのモジュールに内蔵されている。半導体デバイスＱ１・Ｑ４には、ダイオードＤ１・Ｄ４が逆並列に接続される。
半導体デバイスＱ１・Ｑ４は、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスで形成可能である。具体的に、半導体デバイスＱ１・Ｑ４は、例えば、ＳｉＣ ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）で構成可能である。また、ダイオードＤ１・Ｄ４は、例えば、ＳｉＣショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）で構成可能である。
第１ブロック構造には、図２７に示すように、一例として３チップ（ＭＯＳトランジスタ×２、ダイオード×１）搭載されており、それぞれのＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ１とＳｉＣ ＳＢＤＤ１が並列配置される。
第２ブロック構造には、図２７に示すように、一例として３チップ（ＭＯＳトランジスタ×２、ダイオード×１）搭載されており、それぞれのＳｉＣ ＭＯＳＦＥＴＱ４・Ｑ４とＳｉＣ ＳＢＤＤ４が並列配置される。ここで、ＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４、ＳｉＣ ＳＢＤＤ１・Ｄ４は、例えば、約５ｍｍ×約５ｍｍのチップサイズを有する。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図２７および図２８に示すように、半導体デバイスＱ４・Ｑ４・Ｄ４上に配置された柱状電極２０4・２０4・２０4を備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図２７および図２８に示すように、柱状電極２０4・２０4・２０4上に面一に配置された上面板電極２２ｎを備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図２７および図２９に示すように、半導体デバイスＱ１・Ｑ１・Ｄ１上に配置された柱状電極２０1・２０1・２０1を備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図２７および図２９に示すように、柱状電極２０1・２０1・２０1上に面一に配置された上面板電極２２を備えていても良い。さらに、上面板電極２２は、図２７および図２９に示すように、第２ブロック構造の金属基板２１上に配置された柱状電極１８1を介して第２ブロック構造の金属基板２１に接続されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図２９に示すように、第１ブロック構造の金属基板２１上に絶縁層２５を介して配置された端子電極（Ｔ１・Ｇ１・Ｓ１）と、第２ブロック構造の金属基板２１上に絶縁層２５を介して配置された端子電極（Ｔ４・Ｇ４・Ｓ４）を備えていても良い。なお、端子電極（Ｔ１・Ｇ１・Ｓ１）・（Ｔ４・Ｇ４・Ｓ４）は、それぞれの金属基板２１上に絶縁層２５を介して配置された電極パターン（図示省略）上に接続されていても良い。また、絶縁層２５は、例えば、ＤＢＣ基板、ＤＢＡ若しくはＡＭＢ基板などを適用しても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、第１ブロック構造の金属基板２１は、図２７に示すように、接合層２３を介して正側電源入力端子Ｐに接続され、上面板電極２２ｎは、図２７および図２８に示すように、負側電源入力端子Ｎに接続される。図２８では、上面板電極２２ｎは、負側電源入力端子Ｎと一体的に形成される。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、第２ブロック構造の金属基板２１は、接合層２３を介して出力端子Ｏに接続される。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、金属粒子接合層２１ｂ・２３は、例えば、金属粒子接合層で形成可能である。ここで、金属粒子接合層は、導電性粒子を含むペースト層を焼成して形成可能である。また、導電性粒子は、金属微粒子であっても良い。更に詳細には、金属微粒子は、銀ナノ粒子、金ナノ粒子、ニッケルナノ粒子または銅ナノ粒子のいずれかで形成可能である。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、金属基板２１は、ＣｕＭｏ若しくはＣｕで形成可能である。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、柱状電極２０は、ＣｕＭｏ若しくはＣｕで形成されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、上面板電極２２は、ＣｕＭｏ若しくはＣｕで形成されていても良い。
第１の実施の形態に係るパワーモジュール半導体装置１においては、金属ブロック構成単位を一つの基本単位としてみなし、複雑なモジュールは金属ブロック構成単位に基づいて組み立て可能である。
また、第１の実施の形態に係るパワーモジュール半導体装置１においては、必要となる数の金属ブロック構成単位を作製し、接合層２３を介して複数の金属ブロック構成単位を接続することで、顧客のニーズに合わせて、組み立て可能である。
（半導体デバイスの構成例）
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００の例として、ＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図３０に示すように、ｎ-高抵抗層からなる半導体基板２６と、半導体基板２６の表面側に形成されたｐベース領域２８と、ｐベース領域２８の表面に形成されたソース領域３０と、ｐベース領域２８間の半導体基板２６の表面上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３８と、ソース領域３０およびｐベース領域２８に接続されたソース電極３４と、半導体基板２６の表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレインパッド電極３６とを備える。
図３０では、半導体デバイス１００は、プレーナゲート型ｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、トレンチゲート型ｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴなどで構成されていても良い。また、ＤＩ（Double-Implanted）ＭＯＳＦＥＴ、ＩＥ（Implanted and Epitaxial）ＭＯＳＦＥＴなどで構成されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、ＳｉＣ ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、ＳｉＣ系に限定されず、Ｓｉ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。
更には、第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図３１に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜３２上に配置されたゲート電極３８に接続され、ソースパッド電極ＳＰは、ソース領域３０およびｐベース領域２８に接続されたソース電極３４に接続される。
また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図３１に示すように、半導体デバイス１００の表面を覆うパッシベーション用の層間絶縁膜４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板２６内には、図３１の構成例では、図示を省略しているが、図３０或いは、図３１の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図３１に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜４４上にソースパッド電極ＳＰが延在して配置されていても良い。
（半導体装置を適用した応用例）
次に、図３３を参照して、第１の実施の形態に係るパワーモジュール半導体装置１を用いて構成した３相交流インバータについて説明する。
図３３に示すように、３相交流インバータは、ゲートドライブ部５０と、ゲートドライブ部５０に接続されたパワーモジュール部５２と、３相交流モータ部５４とを備える。パワーモジュール部５２は、３相交流モータ部５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部５０は、図３３では、ＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４に接続されているが、図示は省略するが、同様に、ＳｉＣ ＭＯＳＦＥＴＱ２・Ｑ５、およびＱ３・Ｑ６にも接続されている。
パワーモジュール部５２は、蓄電池（Ｅ）４６の接続されたコンバータ４８が接続されたプラス端子（＋）とマイナス端子（−）間に、インバータ構成のＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６が接続されている。さらに、ＳｉＣ ＭＯＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、ダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
第１の実施の形態に係るパワーモジュール半導体装置１では、図３３のＵ相部分に対応する単相インバータの構造について説明されていたが、Ｖ相、Ｗ相に対応しても同様に形成して、３相パワーモジュール部５２を形成することもできる。
第１の実施の形態に係るパワーモジュール半導体装置１では、第１信号端子群（Ｇ４・Ｓ４・Ｔ４）および第２信号端子群（Ｇ１・Ｓ１・Ｔ１）は、金属基板２１の厚み方向に折り曲げた構成を備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１では、パワーモジュール半導体装置は、複数個並列に配置されていても良い。
第１の実施の形態に係るパワーモジュール半導体装置では、Ｃｕ無垢またはＣｕＭｏなどで形成された金属基板の上にＳｉＣなどのパワー半導体素子を実装するため電気的抵抗をＤＢＣ基板などに比べて低減することができ、相対的に大電流が導通可能であるため、高パワー密度のモジュール半導体装置を実現可能である。
温度変化ΔＴ＞＝２００℃以上の熱サイクルでは、ＤＢＣ基板またはＤＢＡ基板の表面の金属パターンは、セラミック基板との間で剥離が生じやすいのに対して、第１の実施の形態に係るモジュール半導体装置では、Ｃｕ若しくはＣｕＭｏなどの金属基板上に半導体素子を金属粒子接合を介して配置するため、温度変化ΔＴ＞＝２００℃以上の熱サイクルに対しても、このような剥離という問題は発生しない。
また、第１の実施の形態に係るパワーモジュール半導体装置では、Ｃｕ無垢またはＣｕＭｏなどで形成された金属基板の上にＳｉＣなどのパワー半導体素子を実装するため、製造歩留まりが向上する。
また、第１の実施の形態に係るパワーモジュール半導体装置１では、金属微粒子のような高耐熱接着剤を用いて、多数枚のチップ実装で、一つの不良チップによって、実装したすべてのチップを破棄せざるを得ないことを回避することができる。したがって、モジュール全体の製造歩留りの向上に貢献できる。
また、第１の実施の形態に係るパワーモジュール半導体装置では、Ｃｕ無垢またはＣｕＭｏなどで形成された金属基板の上にＳｉＣなどのパワー半導体素子を実装するため、設計変更などに対するデザインの柔軟性を向上させることができる。
また、第１の実施の形態に係るパワーモジュール半導体装置では、すべての半導体モジュールはいくつの金属ブロック構成単位を組立てて作られるため、半導体モジュールのデザイン変更はより簡単に実行可能である。製造時間も短縮化可能である。
第１の実施の形態によれば、電気伝導特性と熱伝導特性を改善し、デザイン変更を簡単に実行可能であり、製造時間も短縮化可能であり、製造歩留りの向上可能なパワーモジュール半導体装置を提供することができる。
第１の実施の形態に係るパワーモジュール半導体装置によれば、熱衝撃による熱応力が緩和され、製造歩留りの向上が可能である。
[第２の実施の形態]
（ワンインワンモジュール）
第２の実施の形態に係るパワーモジュール半導体装置３であって、ワンインワンモジュール（1 in 1 Module）に適用可能な金属ブロック構成単位（２１・２１ｂ・２１ｆ・Ｄ１）・（２１・２１ｂ・２１ｆ・Ｑ１）・（２１・２１ｂ・２１ｆ・Ｄ１）・（２１・２１ｂ・２１ｆ・Ｑ１）を別々に形成したブロック構造の模式的平面パターン構成は、図３４に示すように表される。
なお、金属基板２１の表面上には、めっき層２１ａが形成されているが、図示は省略する。ここで、フィレット層２１ｆの形状は、図１〜図２を参照して説明した通りである。
また、第２の実施の形態に係るパワーモジュール半導体装置３であって、図３４のブロック構造を並列配置し、接合層２３を介して同一平面上に並列接続したワンインワンモジュールの模式的平面パターン構成は、図３５に示すように表され、図３５のＶ−Ｖ線に沿う模式的断面構造は、図３６に示すように表され、図３５のＶＩ−ＶＩ線に沿う模式的断面構造は、図３７に示すように表される。
また、隣接して配置されたブロック構造は、図３６〜図３７に示すように、ヒートスプレッダ３００上に、例えば、有機絶縁シート３００ｃを介して配置される。ヒートスプレッダ３００の表面・裏面には、金属層３００ａ・３００ｂを備えていても良い。
第２の実施の形態に係るパワーモジュール半導体装置３であって、ワンインワンモジュールの模式的回路表現は、図３８に示すように表される。また、第２の実施の形態に係るパワーモジュール半導体装置３であって、ワンインワンモジュールの詳細回路表現は、図３９に示すように表される。
ワンインワンモジュールの構成は、１個の半導体デバイスＱが１つのモジュールに内蔵されている。一例として４チップ（ＳｉＣ ＭＯＳＦＥＴ×２＋ＳｉＣ ＳＢＤ×２）搭載可能である。
図３８には、ＭＯＳＦＥＴＱと、ＭＯＳＦＥＴＱに逆並列接続されるダイオードＤＩが示されている。ＭＯＳＦＥＴＱの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。
さらに詳細には、図３９に示すように、ＭＯＳＦＥＴＱに並列にセンス用ＭＯＳＦＥＴＱｓが接続される。センス用ＭＯＳＦＥＴＱｓは、ＭＯＳＦＥＴＱと同一チップ内に、微細トランジスタとして形成されている。なお、第１の実施の形態においても半導体デバイスＱ１・Ｑ４には、センス用ＭＯＳＦＥＴＱｓが同一チップ内に、微細トランジスタとして形成されている。
また、第２の実施の形態に係るパワーモジュール半導体装置３は、図３５および図３６に示すように、ダイオードＤ１・半導体デバイスＱ１上に配置された柱状電極２０1・２０1を備えていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置３は、図３５および図３６に示すように、柱状電極２０1・２０1上に面一に配置された上面板電極２２を備えていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置３は、図３５および図３７に示すように、半導体デバイスＱ１・Ｑ１上に配置された柱状電極２０1・２０1を備えていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置３は、図３５および図３７に示すように、柱状電極２０1・２０1上に面一に配置された上面板電極２２を備えていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置３は、図３７に示すように、ブロック構造の金属基板２１上に絶縁層２５を介して配置された端子電極（ＳＳ・Ｇ・ＣＳ）を備えていても良い。なお、端子電極（ＳＳ・Ｇ・ＣＳ）は、金属基板２１上に絶縁層２５を介して配置された電極パターン（図示省略）上に接続されていても良い。また、絶縁層２５は、例えば、ＤＢＣ基板、ＤＢＡ若しくはＡＭＢ基板などを適用しても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置３において、ブロック構造の金属基板２１は、図３５および図３６に示すように、接合層２３を介してドレイン端子ＤＴに接続される。
また、第２の実施の形態に係るパワーモジュール半導体装置３において、上面板電極２２は、図３５および図３６に示すように、接合層２３を介してソース端子ＳＴに接続される。なお、ソース端子ＳＴは、上面板電極２２と一体的に形成されていても良い。
第２の実施の形態に係るパワーモジュール半導体装置３に適用する半導体デバイス１００（Ｑ）の例として、ＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図３０と同様に表される。
また、第２の実施の形態に係るパワーモジュール半導体装置３において、接合層２１ｂ・２３およびフィレット層２１ｆは、例えば、金属粒子接合層で形成可能である。ここで、金属粒子接合層は、導電性粒子を含むペースト層を焼成して形成可能である。また、導電性粒子は、金属微粒子であっても良い。更に詳細には、金属微粒子は、銀ナノ粒子、金ナノ粒子、ニッケルナノ粒子または銅ナノ粒子のいずれかで形成可能である。
また、第２の実施の形態に係るパワーモジュール半導体装置３において、金属基板２１は、ＣｕＭｏ若しくはＣｕで形成可能である。
また、第２の実施の形態に係るパワーモジュール半導体装置３において、柱状電極２０1は、ＣｕＭｏ若しくはＣｕで形成されていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置３において、上面板電極２２は、ＣｕＭｏ若しくはＣｕで形成されていても良い。
第２の実施の形態に係るパワーモジュール半導体装置３においては、金属ブロック構成単位を一つの基本単位としてみなし、複雑なモジュールは金属ブロック構成単位に基づいて組み立て可能である。
また、第２の実施の形態に係るパワーモジュール半導体装置３においては、必要となる数の金属ブロック構成単位を作製し、接合層２３を介して複数の金属ブロック構成単位を接続することで、顧客のニーズに合わせて、組み立て可能である。
また、第２の実施の形態に係るパワーモジュール半導体装置３に適用する半導体デバイス１００（Ｑ）には、ＳｉＣ ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
第２の実施の形態に係るパワーモジュール半導体装置３に適用する半導体デバイス１００には、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。
第２の実施の形態に係るパワーモジュール半導体装置３に適用する半導体デバイス１００の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図３１と同様に表される。
第２の実施の形態に係るパワーモジュール半導体装置では、Ｃｕ無垢またはＣｕＭｏなどで形成された金属基板の上にＳｉＣなどのパワー半導体素子を実装するため電気的抵抗をＤＢＣ基板などに比べて低減することができ、相対的に大電流が導通可能であるため、高パワー密度のモジュール半導体装置を実現可能である。
第２の実施の形態に係るモジュール半導体装置では、Ｃｕ若しくはＣｕＭｏなどの金属基板上に半導体素子を金属粒子接合を介して配置するため、温度変化ΔＴ＞＝２００℃以上の熱サイクルに対しても、剥離という問題は発生しない。
また、第２の実施の形態に係るパワーモジュール半導体装置では、Ｃｕ無垢またはＣｕＭｏなどで形成された金属基板の上にＳｉＣなどのパワー半導体素子を実装するため、製造歩留まりが向上する。
また、第２の実施の形態に係るパワーモジュール半導体装置では、Ｃｕ無垢またはＣｕＭｏなどで形成された金属基板の上にＳｉＣなどのパワー半導体素子を実装するため、設計変更などに対するデザインの柔軟性を向上させることができる。
また、第２の実施の形態に係るパワーモジュール半導体装置では、すべての半導体モジュールはいくつの金属ブロック構成単位を組立てて作られるため、半導体モジュールのデザイン変更はより簡単に実行可能である。製造時間も短縮化可能である。
第２の実施によれば、電気伝導特性と熱伝導特性を改善し、デザイン変更を簡単に実行可能であり、製造時間も短縮化可能であり、製造歩留りの向上可能なパワーモジュール半導体装置を提供することができる。
本実施の形態に係るモジュール半導体装置では、ツーインワンモジュール、ワンインワンモジュールについて説明したが、フォーインワン（Four in One）構成、シックスインワン（Six in One）構成などに形成することも可能である。さらにＤＣ−ＤＣコンバータと組み合わせた構成も可能である。
本実施の形態に係るモジュール半導体装置では、実装する半導体素子は、ＳＢＤ若しくはＳｉＣ ＭＯＳＦＥＴの例について主として説明したが、これらに限定されず、他のパワー半導体素子であっても良い。例えば、Ｓｉ系のＩＧＢＴ、ＧａＮ系のＨＥＭＴ、若しくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。
本実施の形態に係るモジュール半導体装置では、１つの金属ブロック上に実装する半導体素子の個数は、１個の例を主として説明したが、これらに限定されず、複数のＳＢＤ、ＭＯＳＦＥＴなどが１つの金属ブロック上に実装されていても良い。
本実施の形態に係るモジュール半導体装置では、金属ブロック単位同士の接続を金属粒子接合で形成しているが、入出力端子部分においても金属粒子接合で形成可能である。
尚、本実施の形態に係るモジュール半導体装置は、最終的にはモジュール半導体装置全体を、例えばトランスファモールド樹脂などを使用して樹脂封止される。
本実施の形態に係るモジュール半導体装置によれば、電気伝導特性と熱伝導特性を改善し、デザイン変更を簡単に実行可能であり、製造時間も短縮化可能である。
本実施の形態に係るモジュール半導体装置によれば、熱衝撃による熱応力が緩和され、製造歩留りの向上が可能である。
以上説明したように、本発明によれば、熱衝撃による熱応力が緩和され、製造歩留りの向上可能なパワーモジュール半導体装置を提供することができる。
[その他の実施の形態]
上記のように、第１〜第２の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明のパワーモジュール半導体装置は、ＳｉＣパワー半導体モジュール、インテリジェントパワーモジュールなどパワーデバイス全般に利用可能であり、特に、小型・軽量化が求められている分野、車載・太陽電池・産業機器向けのインバータ、コンバータ、特に、大電流高パワー密度、温度変化の激しい環境が要求される分野に適用可能である。
１、３…パワーモジュール半導体装置
２…ボイド
１８1、２０1、２０4…柱状電極
２１、２１1、２１4…金属基板
２１ａ…めっき層
２１ｂ、２３…接合層（ペースト層）
２１ｆ…フィレット層
２２、２２ｎ…上面板電極
２４…ｎ+ドレイン領域
２５…絶縁層
２６…半導体基板
２８…ｐベース領域
３０…ソース領域
３２…ゲート絶縁膜
３４…ソース電極
３６…ドレイン電極
３８…ゲート電極
４４…層間絶縁膜
４６…蓄電池（Ｅ）
４８…コンバータ
５０…ゲートドライブ部
５２…パワーモジュール部
５４…三相モータ部
１００、Ｑ、Ｑ１〜Ｑ６…半導体デバイス（ＳｉＣ ＭＯＳＦＥＴ、半導体チップ）
１８０…ペースト層
２００…溶媒
２００ａ…シェル
２２０…銀ナノ粒子
２５０…マスク
２７０…スキージ
３００…ヒートスプレッダ
３００ａ、３００ｂ…金属層
３００ｃ…有機絶縁シート
Ｄ１〜Ｄ６、ＤＩ…ダイオード
ＧＰ…ゲートパッド電極
ＳＰ、ＳＰ１、ＳＰ４…ソースパッド電極
Ｐ…正側電源入力端子
Ｎ…負側電源入力端子
ＤＴ…ドレイン端子
ＳＴ…ソース端子
Ｏ、Ｕ、Ｖ、Ｗ…出力端子
Ｇ、Ｇ１、Ｇ４…ゲート信号端子
Ｓ１、Ｓ４、ＳＳ…ソースセンス端子
ＣＳ、Ｔ１、Ｔ４…電流センス端子
Ａ１、Ａ４…アノード電極
ＥＰ…接地パターン
ＧＳＰ、ＣＳＰ、ＳＳＰ…信号端子群
ｈF1、ｈF2、ｈF3…接触面高さ

Claims (34)

  1. 金属基板と、
    前記金属基板の表面上に配置された第１接合層と、
    前記金属基板上に前記第１接合層を介して配置された半導体デバイスと、
    前記半導体デバイスおよび前記第１接合層の側壁部に配置され、前記第１接合層と同一材料で形成されたフィレット層と
    を備え、前記側壁部と接触する前記フィレット層の接触面高さが、前記半導体デバイスの厚さの半分以上であることを特徴とするパワーモジュール半導体装置。
  2. 前記フィレット層は、前記半導体デバイスの周面、前記第１接合層の周面および前記金属基板の上面と接続されたことを特徴とする請求項１に記載のパワーモジュール半導体装置。
  3. 前記フィレット層の外周面は、前記半導体デバイスに接続した上部側から前記金属基板の上面側に近接するに従って、次第に前記第１接合層から遠ざかる傾斜面を備えることを特徴とする請求項２に記載のパワーモジュール半導体装置。
  4. 前記フィレット層の外周面は、前記半導体デバイスに接続した上部側から前記金属基板の上面側に近接するに従って、上下寸法が次第に薄くなることを特徴とする請求項３に記載のパワーモジュール半導体装置。
  5. 前記フィレット層の外周面は、断面形状が矩形であることを特徴とする請求項２に記載のパワーモジュール半導体装置。
  6. 前記フィレット層の外周面は、断面形状が直線若しくは曲線であることを特徴とする請求項４に記載のパワーモジュール半導体装置。
  7. 前記フィレット層の外周面は、凸曲面、若しくは凹曲面を備えることを特徴とする請求項４に記載のパワーモジュール半導体装置。
  8. 前記第１接合層および前記フィレット層は、金属粒子接合層であることを特徴とする請求項１〜７のいずれか１項に記載のパワーモジュール半導体装置。
  9. 前記金属粒子接合層は、導電性粒子を含むペースト層を焼成して形成されたことを特徴とする請求項８に記載のパワーモジュール半導体装置。
  10. 前記導電性粒子は、金属微粒子であることを特徴とする請求項９に記載のパワーモジュール半導体装置。
  11. 前記金属微粒子は、銀ナノ粒子、金ナノ粒子、ニッケルナノ粒子または銅ナノ粒子のいずれかであることを特徴とする請求項１０に記載のパワーモジュール半導体装置。
  12. 前記金属粒子接合層は、相対的に低濃度ペーストを使用し、金属粒子重量％が、８０％以下であることを特徴とする請求項８に記載のパワーモジュール半導体装置。
  13. 前記金属粒子接合層は、相対的に高濃度ペーストを使用し、金属粒子重量％が、８０％より大きく９０％以下であることを特徴とする請求項８に記載のパワーモジュール半導体装置。
  14. 前記金属基板は、ＣｕＭｏ若しくはＣｕで形成されることを特徴とする請求項１〜１３のいずれか１項に記載のパワーモジュール半導体装置。
  15. 金属基板と、前記金属基板の表面上に配置された第１接合層と、前記金属基板上に前記第１接合層を介して配置された半導体デバイスと、前記半導体デバイスおよび前記第１接合層の側壁部に配置され、前記第１接合層と同一材料で形成されたフィレット層とを有する金属ブロック構成単位と、
    前記金属基板の側面に配置された第２接合層と
    を備え、
    前記金属ブロック構成単位は、前記第２接合層を介して同一平面上に複数個隣接して配置されると共に、前記側壁部と接触する前記フィレット層の接触面高さが、前記半導体デバイスの厚さの半分以上であることを特徴とするパワーモジュール半導体装置。
  16. 前記半導体デバイス上に配置された柱状電極を備えることを特徴とする請求項１５に記載のパワーモジュール半導体装置。
  17. 前記柱状電極上に配置された上面板電極を備えることを特徴とする請求項１６に記載のパワーモジュール半導体装置。
  18. 前記金属基板上に配置された端子電極を備えることを特徴とする請求項１５〜１７のいずれか１項に記載のパワーモジュール半導体装置。
  19. 前記金属基板は、前記第２接合層を介して正側電源入力端子に接続されることを特徴とする請求項１５〜１８のいずれか１項に記載のパワーモジュール半導体装置。
  20. 前記上面板電極は、負側電源入力端子に接続されることを特徴とする請求項１５〜１９のいずれか１項に記載のパワーモジュール半導体装置。
  21. 前記金属基板は、前記第２接合層を介して出力端子に接続されることを特徴とする請求項１５〜２０のいずれか１項に記載のパワーモジュール半導体装置。
  22. 前記半導体デバイスは、前記金属基板上に複数配置されることを特徴とする請求項１５〜２１のいずれか１項に記載のパワーモジュール半導体装置。
  23. 前記第１接合層、前記第２接合層および前記フィレット層は、金属粒子接合層であることを特徴とする請求項１５〜２１のいずれか１項に記載のパワーモジュール半導体装置。
  24. 前記金属粒子接合層は、導電性粒子を含むペースト層を焼成して形成されたことを特徴とする請求項２３に記載のパワーモジュール半導体装置。
  25. 前記導電性粒子は、金属微粒子であることを特徴とする請求項２４に記載のパワーモジュール半導体装置。
  26. 前記金属微粒子は、銀ナノ粒子、金ナノ粒子、ニッケルナノ粒子または銅ナノ粒子のいずれかであることを特徴とする請求項２５に記載のパワーモジュール半導体装置。
  27. 前記金属粒子接合層は、相対的に低濃度ペーストを使用し、金属粒子重量％が、８０％以下であることを特徴とする請求項２３に記載のパワーモジュール半導体装置。
  28. 前記金属粒子接合層は、相対的に高濃度ペーストを使用し、金属粒子重量％が、８０％より大きく９０％以下であることを特徴とする請求項２３に記載のパワーモジュール半導体装置。
  29. 前記金属基板は、ＣｕＭｏ若しくはＣｕで形成されることを特徴とする請求項１５〜２８のいずれか１項に記載のパワーモジュール半導体装置。
  30. 前記柱状電極は、ＣｕＭｏ若しくはＣｕであることを特徴とする請求項１６に記載のパワーモジュール半導体装置。
  31. 前記上面板電極は、ＣｕＭｏ若しくはＣｕであることを特徴とする請求項１７に記載のパワーモジュール半導体装置。
  32. 前記パワーモジュール半導体装置は、トランスファモールド樹脂により被覆されることを特徴とする請求項１５〜３１のいずれか１項に記載のパワーモジュール半導体装置。
  33. 前記半導体デバイスは、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスであることを特徴とする請求項１〜３２のいずれか１項に記載のパワーモジュール半導体装置。
  34. 前記半導体デバイスは、ワンインワン、ツーインワン、フォーインワン、シックスインワンのいずれかのモジュールに適用されることを特徴とする請求項１〜３３のいずれか１項に記載のパワーモジュール半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016191085A (ja) * 2015-03-30 2016-11-10 Ｊｘ金属株式会社 銅微粒子ペースト及びその製造方法
JP2018032684A (ja) * 2016-08-23 2018-03-01 ローム株式会社 半導体装置、パワーモジュール及びその製造方法
JP2019029507A (ja) * 2017-07-31 2019-02-21 国立研究開発法人産業技術総合研究所 半導体装置
US10290602B2 (en) 2015-07-08 2019-05-14 Sumitomo Electric Industries, Ltd. Semiconductor device and method of making semiconductor device
WO2020202970A1 (ja) 2019-03-29 2020-10-08 三井金属鉱業株式会社 接合体及びその製造方法
US11462449B2 (en) 2018-12-26 2022-10-04 Nissan Motor Co., Ltd. Semiconductor device
JPWO2023190255A1 (ja) * 2022-03-31 2023-10-05

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016191085A (ja) * 2015-03-30 2016-11-10 Ｊｘ金属株式会社 銅微粒子ペースト及びその製造方法
US10290602B2 (en) 2015-07-08 2019-05-14 Sumitomo Electric Industries, Ltd. Semiconductor device and method of making semiconductor device
JP2018032684A (ja) * 2016-08-23 2018-03-01 ローム株式会社 半導体装置、パワーモジュール及びその製造方法
JP2019029507A (ja) * 2017-07-31 2019-02-21 国立研究開発法人産業技術総合研究所 半導体装置
US11462449B2 (en) 2018-12-26 2022-10-04 Nissan Motor Co., Ltd. Semiconductor device
WO2020202970A1 (ja) 2019-03-29 2020-10-08 三井金属鉱業株式会社 接合体及びその製造方法
KR20210144678A (ko) 2019-03-29 2021-11-30 미쓰이금속광업주식회사 접합체 및 그 제조 방법
US12030125B2 (en) 2019-03-29 2024-07-09 Mitsui Mining & Smelting Co., Ltd. Bonded body and method for manufacturing same
JPWO2023190255A1 (ja) * 2022-03-31 2023-10-05
WO2023190255A1 (ja) * 2022-03-31 2023-10-05 デンカ株式会社 回路基板及びその製造方法、並びにパワーモジュール

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