JP2014107280A

JP2014107280A - 薄膜トランジスタ及びその製造方法

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Publication number: JP2014107280A
Application number: JP2012256540A
Authority: JP
Inventors: Koichi Tanaka; 幸一田中; Tatsuya Midorikawa; 達也緑川
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2012-11-22
Filing date: 2012-11-22
Publication date: 2014-06-09

Abstract

【課題】
信頼性の高い薄膜トランジスタおよびその製造方法を提供すること。
【解決手段】
基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上における前記ゲート電極上に形成された半導体層と、２つの露出領域に分ける様に前記半導体層の一部を覆うように形成された保護膜と、前記半導体層及び前記保護膜の一部を覆うように形成されたソース電極及びドレイン電極と、を有する薄膜トランジスタであって、前記保護膜と前記ソース電極との間及び／又は前記保護層と前記ドレイン電極との間にレジスト層を有することを特徴とする薄膜トランジスタとしたもの。
【選択図】図１

Description

本発明は、酸化物半導体を用いた薄膜トランジスタおよびその製造方法に関する。

現在、薄膜トランジスタ、特に、電界効果型トランジスタは、半導体メモリ集積回路、高周波信号増幅素子等として広く用いられている。
また、液晶表示装置（ＬＣＤ）、エレクトロルミネッセンス表示装置（ＥＬ）、フィールドエミッションディスプレイ（ＦＥＤ）等の平面薄型画像表示装置（ＦｌａｔＰａｎｅｌＤｉｓｐｌａｙ：ＦＰＤ）のスイッチング素子として、電界効果型トランジスタのうち、薄膜トランジスタ（以下、ＴＦＴともいう）が用いられている。ＦＰＤに用いられるＴＦＴは、ガラス基板上に活性層として非晶質シリコン薄膜または多結晶シリコン薄膜が形成されている。

上述の非晶質シリコン薄膜または多結晶シリコン薄膜を活性層に用いるＴＦＴは、比較的高温の熱工程を要する。このため、ガラス基板は用いることができるものの、耐熱性が低い樹脂製の基板を用いることは困難である。
また、ＦＰＤについて、より一層の薄型化、軽量化、耐破損性が要求されており、ガラス基板の替わりに軽量で可撓性のある樹脂製の基板を用いることも検討されている。このため、低温での成膜が可能なアモルファス酸化物、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を用いたＴＦＴの開発が活発に行われている。

酸化物を用いたＴＦＴは、基板、ゲート電極、ゲート絶縁膜、酸化物半導体により構成された活性層、ソース電極およびドレイン電極を有するものであり、活性層上にソース電極およびドレイン電極が形成されている。
酸化物を用いたＴＦＴにおいて、ソース電極およびドレイン電極は、導電膜をエッチングすることにより形成される。このため、活性層上に、これを保護するエッチングストッパ層を形成しない場合、ソース電極およびドレイン電極の形成時に活性層もエッチングされてしまうことがあり、ＴＦＴの特性不良および特性ムラが生じることがある。極端な場合、活性層が全てエッチングされてしまい、ＴＦＴ特性を示さないこともある。このようなことから、活性層を保護するためのエッチングストッパ層等を設けたＴＦＴが提案されている。

特許文献１には、基板、ゲート電極、ゲート絶縁膜、ＩｎＧａＺｎＯ酸化物半導体により構成された活性層、この活性層をエッチングから保護する機能を有する保護層（エッチングストッパ層、ソース電極およびドレイン電極を有するものである。

特許文献１のチャネル保護膜に相当する薄膜トランジスタの保護膜は、まず、保護膜となる層を全面に形成した後（特許文献１の図４（ａ））、この保護膜となる層上にレジスト膜（第二のレジスト５１）を形成して保護膜形状にパターニングする。そして、このレジスト膜をマスクにシュウ酸などを用いたエッチングにより保護膜をパターニングした後、レジスト膜を剥離する（特許文献１の図４（ｂ））。このようにして半導体層上に保護膜が形成される。

ここで、保護膜をパターニングした後の保護膜上に残る有機物からなるレジスト膜を除去するが、不要となったレジストを除去する方法としては、濃硫酸と過酸化水素水の混合液に浸漬する方法や、酸素プラズマを用いる方法（アッシング）が用いられる。濃硫酸と過酸化水素水の混合液を用いるウェットプロセスの場合には混合液の組成の変化に伴いレジスト除去能力が低下しやすいという問題や、ウェットプロセスでは微細な配線パターンの形成が困難であることから、レジストの除去方法は酸素プラズマを用いたエッチングが一般的である。

しかしながら、酸素プラズマを用いたレジスト除去の際、半導体層とソース・ドレイン電極との接続部分となる保護膜に覆われていない半導体層の表面が酸素プラズマによりダメージを受け、ＴＦＴの信頼性が低くなるという問題があった。実際には、レジスト除去の際の酸素プラズマによる表面ダメージにより半導体層とソース・ドレイン電極との接続部分が不良になると、図４に示すように高ＶｇにおいてＶｄ−Ｉｄ特性が飽和特性を示すようになるためＯＮ電流が頭打ちになり、信頼性低下を示す。たとえば、特許文献１の図４（ｂ）では、保護膜（チャンネル部用エッチングストッパー５３）をパターニングした後に保護膜上のレジスト膜を除去しているが、このレジスト膜を除去するエッチング工程において酸化物半導体層の表面が劣化してしまう。
なお、半導体層とソース・ドレイン電極との接続部分が良好な場合、Ｖｄ−Ｉｄ特性は高Ｖｇにおいて図５のような線形な特性を示す。

特開２００７−１５７９１６号公報

本発明の目的は、上記の従来技術に基づく問題点を解消し、信頼性の高い薄膜トランジスタおよびその製造方法を提供することにある。

上記課題を解決するために為された第１の発明は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上における前記ゲート電極上に形成された半導体層と、２つの露出領域に分ける様に前記半導体層の一部を覆うように形成された保護膜と、前記半導体層及び前記保護膜の一部を覆うように形成されたソース電極及びドレイン電極と、を有する薄膜トランジスタであって、前記保護膜と前記ソース電極との間及び／又は前記保護層と前記ドレイン電極との間にレジスト層を有することを特徴とする薄膜トランジスタとしたものであるである。

上記課題を解決するために為された第２の発明は、基板上に、少なくともゲート電極、ゲート絶縁膜、半導体層、前半導体層を覆う保護膜、ソース電極、及びドレイン電極が形成された薄膜トランジスタの製造方法であって、前記基板上に前記ゲート電極を形成する工程と、前記ゲート電極を覆うようにして前記基板上に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記半導体層を形成する工程と、前記半導体層上に保護膜となる層を形成する工程と、前記保護膜となる層上に第１のレジスト膜を形成する工程と、前記第１のレジスト膜をマスクとして前記保護膜となる層をエッチングして保護膜を形成する工程と、前記ゲート絶縁層、前記保護膜、前記保護膜で覆われていない前記半導体層の露出部分、及び前記保護膜上の前記第１のレジスト膜を覆うようにソース電極及びドレイン電極となる膜を形成する工程と、前記ソース電極及びドレイン電極となる膜上に第２のレジスト膜を形成する工程と、前記第２のレジスト膜をマスクとして前記ソース電極及びドレイン電極となる層をエッチングして前記ソース電極及び前記ドレイン電極を形成する工程と、前記第１のレジスト膜及び前記第２のレジスト膜をエッチングにより除去する工程と、を有することを特徴とする薄膜トランジスタの製造方法としたもの。

本発明によれば、保護膜のパターン形成用のレジスト膜の除去を行う前にソース・ドレイン電極を形成することにより、保護膜のパターン形成用のレジスト膜を除去した後にソース・ドレイン電極する場合に比べて半導体層のソース・ドレイン電極との接触部分表面のダメージを減少させた薄膜トランジスタ及びその製造方法を提供することができる。

本発明の実施の形態における薄膜トランジスタの構造を示す概略断面図。本発明の実施の形態における薄膜トランジスタの製造工程を示す概略断面図。（上）及び平面図（下）。本発明の実施の形態における薄膜トランジスタの製造工程を示す概略断面図。（上）及び平面図（下）。半導体層とソース・ドレイン電極との接続部分が不良な場合の薄膜トランジスタのＶｄ−Ｉｄ特性を示すグラフ。半導体層とソース・ドレイン電極との接続部分が良好な場合の薄膜トランジスタのＶｄ−Ｉｄ特性を示すグラフ。

以下、本発明の実施の形態を、図面を参照しつつ、説明する。なお実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。

図１に示すように、本発明の一実施形態にかかる薄膜トランジスタは、基板１上に、ゲート電極２と、ゲート電極上にゲート電極を覆うように形成されたゲート絶縁層４と、ゲート絶縁層上の半導体層５と、半導体層に接続されたソース電極７及びドレイン電極８とを備えた、ボトムゲート・トップコンタクト型の薄膜トランジスタである。そして半導体層上に、半導体層を二つの領域に分割するように保護膜６が形成され、ソース電極及びドレイン電極はそれぞれ分割された半導体層領域で接触し、電気的に接続されている。また、ドレイン電極は保護膜６の一部を被覆するようにして画素電極１１と接続している。またゲート絶縁層を挟んでドレイン電極の下にキャパシタ電極３が形成されている。さらに、ソース電極及びドレイン電極は第１のレジスト膜９の一部を覆っている。
図２及び図３は、図１に示した薄膜トランジスタの製造工程における概略平面図（下図）及び当該平面図のＩ−Ｉ’での概略断面図（上図）である。

以下、本発明の各構成要素について、製造工程に沿って詳細に説明する。

本発明の実施の形態に係る基板１として、具体的には、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタラート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン樹脂、ガラス及び石英等を使用することができるが、本発明ではこれらに限定されるものではない。これらは単独の実質的に透明な基板１として使用してもよいが、二種以上を積層した複合の実質的に透明な基板１として使用することもできる。

本発明の実施の形態に係る実質的に透明な基板１が有機物フィルムである場合は、アクティブマトリクス基板上の素子の耐久性を向上させるために透明のガスバリア層（図示せず）を形成することができる。ガスバリア層としては酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（ＳｉＮ）、酸化窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣ）及びダイヤモンドライクカーボン（ＤＬＣ）などが挙げられるが本発明ではこれらに限定されるものではない。またこれらのガスバリア層は２層以上積層して使用することもできる。ガスバリア層は有機物フィルムを用いた実質的に透明な基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法及びゾルゲル法などを用いて形成することができるが本発明ではこれらに限定されるものではない。

まず基板上にゲート電極及びキャパシタ電極、それぞれの配線を形成する。電極部分と配線部分は明確に分かれている必要はなく、本発明では特に各薄膜トランジスタの構成要素としては電極と呼称している。また電極と配線を区別する必要のない場合には、合わせてゲート、ソース、ドレイン、キャパシタ等と記載する。

図２（ａ）は、ゲート及びキャパシタを形成した段階での概略平面図及び当該平面図のＩ−Ｉ’での概略断面図である。図２（ａ）では、ソース電極とソース配線、キャパシタ電極とキャパシタ配線は一体化したストライプ状に形成されている。従って、このゲート及びキャパシタのライン上に薄膜トランジスタのアレイを配置していくことができる。

本発明の実施の形態に係る各電極（ゲート電極、ソース電極、ドレイン電極、キャパシタ電極、画素電極）及び各配線には、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ_２Ｏ_４）、酸化カドミウムスズ（Ｃｄ_２ＳｎＯ_４）、酸化亜鉛スズ（Ｚｎ_２ＳｎＯ_４）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）等の酸化物材料でもよい。またこの酸化物材料に不純物をドープしたものも好適に用いられる。例えば、酸化インジウムにスズ（Ｓｎ）やモリブデン（Ｍｏ）、チタン（Ｔｉ）をドープしたもの、酸化スズにアンチモン（Ｓｂ）やフッ素（Ｆ）をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウム（Ｇａ）をドープしたものなどである。この中では特に酸化インジウムにスズ（Ｓｎ）をドープした酸化インジウムスズ（通称ＩＴＯ）が高い透明性と低い抵抗率のために特に好適に用いられる。また上記導電性酸化物材料と金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、及びチタン（Ｔｉ）などの金属の薄膜を複数積層したものも使用できる。この場合、金属材料の酸化や経時劣化を防ぐために導電性酸化物薄膜／金属薄膜／導電性酸化物薄膜の順に積層した３層構造が特に好適に用いられる。
また、金属薄膜層での光反射や光吸収が表示装置の視認性を妨げないために金属薄膜層はできる限り薄くすることが好ましい。具体的には１ｎｍ以上２０ｎｍ以下であることが望ましい。

さらに、透明性が必要とされない場合には、遮光性のある金属を用いても良いし、上記の金属を不透明になるほど厚く成膜しても良い。具体的には上記した金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、及びチタン（Ｔｉ）などの金属を用いることができ、一部の電極・配線のみに非透光性の材料を用いてもよい。例えば、ゲート電極及びソース配線がブラックマトリクス領域のように表示領域以外の領域に形成される場合には、遮光性の金属材料で形成することもできる。

ゲート、キャパシタ、ソース、ドレイン、画素電極は同じ材料であっても構わないし、また全て違う材料であっても構わない。しかし、工程数を減らすためにゲートとキャパシタ、ソースとドレインは同一の材料であることがより望ましい。これらの配線および電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法またはスクリーン印刷、凸版印刷、インクジェット法等で形成することができるが、これらに限定されず、公知一般の方法を用いることができる。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分に保護膜を形成し、エッチングにより不要部分を除去して行うことができるが、これについてもこの方法に限定されず、公知一般のパターニング方法を用いることができる。

次にゲート電極を覆うように絶縁層４を形成する。基板上全面に形成することができる。本発明の実施の形態に係るゲート絶縁膜４に使用される材料は特に限定しないが、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられるがこれらに限定されるものではない。ゲートリーク電流を抑えるためには、絶縁材料の抵抗率は１０^１１Ωｃｍ以上、より好ましくは１０^１４Ωｃｍ以上であることが望ましい。ゲート絶縁膜４は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらのゲート絶縁膜４は単層として用いても構わないし、２層以上積層して用いることもできる。また成長方向に向けて組成を傾斜したものでも構わない。

次に、図２（ｂ）に示すように、半導体層５を絶縁体層４上のゲート電極２直上の位置に形成する。
本発明の実施の形態に係る半導体層５としては、金属酸化物を主成分とする酸化物半導体材料が使用できる。酸化物半導体材料は亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）、及びガリウムのうち１種類以上の元素を含む酸化物である、酸化亜鉛（ＺｎＯ）、酸化インジウム（ＩｎＯ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化スズ（ＳｎＯ）、酸化タングステン（ＷＯ）、及び酸化亜鉛ガリウムインジウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）などの材料が挙げられる。これらの材料の構造は単結晶、多結晶、微結晶、結晶とアモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであっても構わない。また半導体層に透明性が必要のない場合、用いることができるその他の無機材料としては、水素化アモルファスシリコン、微結晶シリコン、多結晶シリコン、単結晶シリコン等のシリコン半導体が挙げられる。これらの材料は、ＣＶＤ法、スパッタ法、パルスレーザー堆積法、真空蒸着法、ゾルゲル法等の方法を用いて形成される。ＣＶＤ法としてはホットワイヤーＣＶＤ法、プラズマＣＶＤ法、スパッタ法としてはＲＦマグネトロンスパッタ法、ＤＣスパッタ法、真空蒸着としては加熱蒸着、電子ビーム蒸着、イオンプレーティング法などが挙げられるがこれらに限定されるものではない。なお半導体層５の膜厚は２０ｎｍ以上が好ましい。

次に、図２（ｃ）に示すように、保護膜６となる層をゲート絶縁層４及び半導体層５上の全面に形成する。
本発明の実施の形態に係る保護膜６には、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等を使用することができ、また、樹脂の水素をフッ素に置き換えたフッ素化樹脂、具体的には、フッ素化エポキシ、フッ素化アクリル、フッ素化ポリイミド、ポリフッ化ビニリデン、フッ素化オレフィン・プロピレン共重合体、フッ素化オレフィン・ビニルエーテル共重合体、フッ素化オレフィン・ビニルエステル共重合体、フッ素化エーテル環化重合体等を用いることができるが、半導体層として酸化物半導体材料を用いる場合には保護膜６として無機材料を選択することが望ましい。

保護膜６は本発明に係る薄膜トランジスタの半導体層に電気的影響を与えないために、その抵抗率が１×１０^１１Ωｃｍ以上、特に１×１０^１４Ωｃｍ以上であることが好ましい。保護膜６は無機材料であれば真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法、有機材料であればスピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらの保護膜６は２層以上積層して用いても良い。

次に、図２（ｄ）に示すように、保護膜となる層上にフォトリソ工程により保護膜６形状に第１のレジスト膜９を形成する。図１で示したように、保護膜６は半導体層５のソース電極７およびドレイン電極８との接触部分以外を覆うものであり、保護膜を形成する領域は、半導体層５を二つの領域に分割するように一部を露出させること以外に特に制限はないため、保護膜６上の第１のレジスト膜９も保護膜６と同様の形状に形成される。
なお、チャネル幅は半導体層６の幅で決まるが、本発明の実施の形態においてはソース・ドレイン電極を保護膜６よりも後に形成するため、チャネル長は保護膜６の幅で決まる。
続いて、図３（ａ）に示すように、この第１のレジスト膜９をマスクとして保護膜６をエッチングしてパターニングする。

本発明の実施の形態に係る第１のレジスト膜９には、感光性アクリル樹脂、エポキシ樹脂、ポリイミド、ポジ型フォトレジスト等を用いることができ、後述する第２のレジスト膜１０も同様の材料を用いることができる。

次に、図３（ｂ）に示すように、ソース・ドレイン電極及び画素電極となる配線・電極材料の導電材料をゲート絶縁層４、半導体層５、第１のレジスト膜９上の基板全面に成膜し、保護膜６及び第１のレジスト膜９を含めて被覆する。
このように第１のレジスト膜９の除去を行う前にソース・ドレイン電極を形成することで、ソース・ドレイン電極を形成する前に第１のレジスト膜９を除去する場合に比べ、半導体層５のソース電極７及びドレイン電極８との接触部分表面のダメージを減少させることができる。

次に、図３（ｃ）に示すように、ソース電極及びドレイン電極が２箇所の半導体層５の露出した表面をそれぞれ覆いつつ電気的に接続され、かつソース電極とドレイン電極とは半導体層５のみを介して接続されるように導電材料層をパターニングする。ソース・ドレイン電極のパターニング工程はソース・ドレイン電極のパターンと同形状の第２のレジスト膜１０を基板全面に形成された導電材料層上にパターン形成し、これをマスクとして導電材料層をエッチングすることにより行われる。
なお、ソース・ドレイン電極は保護膜６及び第１のレジスト膜９と重なるようにパターニングすることが望ましい。これにより、後述の第２のレジスト膜のエッチングの際に半導体層５がソース・ドレイン電極と保護膜６に覆われるため、半導体層５がエッチングされる恐れが無い。

通常、薄膜トランジスタの半導体層上に設けられる保護膜がソース・ドレイン電極のパターニングの際のエッチストッパとして働く。薄膜トランジスタを画素電極を備えたアクティブマトリクス基板として用いる場合には、画素電極とドレイン電極８とを層間絶縁層に形成されたビアを介して接続するが、このときドレイン電極上に第２のレジスト膜１０の残渣があると接続の信頼性が低下するため、後述の第２のレジスト膜１０の除去は念入りに行うことが望ましく、本発明では第１のレジスト膜９が保護膜６上に形成されているため、第２のレジスト膜を完全に除去するまでエッチングを行っても半導体層５までエッチングされるのを確実に防ぐことができる。
また、半導体層５とレジストのような有機系の絶縁材料とが直接接触すると、トランジスタの駆動に支障が生じることが報告されているが（例えば、特開２００７−２９９９１３号公報）、本発明においては保護膜６を設けることで第１のレジスト膜９や後述の層間絶縁層などを構成するエポキシやアクリル等の樹脂が半導体層５と接触することによる半導体層５の劣化を防止することができる。

次に、図３（ｄ）に示すように、ソース・ドレイン電極上に形成された第２のレジスト膜１０の除去と共に保護膜６上に形成された第１のレジスト膜９の一部も除去される。
このように、従来別個に行っていた保護膜上の第１のレジスト膜９を除去する工程をソース・ドレイン電極上の第２のレジスト膜１０の除去工程と共に行うため、第１のレジスト膜９を除去する工程を減らして歩留まりを向上させることが出来る。

なお、エッチング方法やエッチング時間によっては第１のレジスト膜９は完全に除去されず、半導体層５に一部残る場合がある。特に、ソース・ドレイン電極は第１のレジスト膜９と一部重なって形成されるため、ソース・ドレイン電極が重なっている部分の第１のレジスト膜９は除去されずに残る可能性が高い。

本発明の薄膜トランジスタをディスプレイの駆動などに用いるアクティブマトリクス基板とする場合には、ソース電極と画素電極を絶縁するための層間絶縁層をソース及びドレイン電極を形成した基板上に形成する。保護膜６により、層間絶縁層を形成する際の各種成膜・塗工法による影響から半導体層５を保護することができる。

層間絶縁層の材料としては、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等を使用することができるがこれらに限定されるものではない。

層間絶縁層はソース配線や画素電極間を絶縁するために、その抵抗率が１×１０^１１Ωｃｍ以上、特に１×１０^１４Ωｃｍ以上であることが好ましい。層間絶縁層は真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらの層間絶縁層は２層以上積層して用いても良い。また成長方向に向けて組成を傾斜したものとしても良い。

続いて、層間絶縁層に画素電極１１とのスルーホールを設け、ドレイン電極と接続するよう層間絶縁層上に導電性材料を成膜し、所定の画素形状にパターニングして第２の画素電極を形成することによりアクティブマトリクス基板とすることができる。

このようにして作成したアクティブマトリクス基板上に、画像表示要素及び対向電極を積層することで画像表示装置とすることができる。画像表示要素の例としては、電気泳動方式の表示媒体（電子ペーパー）や、液晶表示媒体、有機ＥＬ、無機ＥＬ等が挙げられる。積層方法としては、本発明のアクティブマトリクス基板と、対向基板、対向電極、画像表示要素の積層体を貼り合わせる方法や、画素電極上に画像表示要素、対向電極、対向基板を順次積層する方法等、画像表示要素の種類により適宜選択すればよい。

なお、本実施形態のトランジスタは、液晶、ＥＬ素子を用いた画像表示装置、特にＦＰＤのスイッチング素子、駆動素子として用いることができる。さらに、本実施形態のトランジスタ１０を用いた画像表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶ用モニター、または一般照明を含む幅広い分野に応用可能である。
さらに、本実施形態のトランジスタ１０の基板を、プラスチックフィルム等の可撓性基板とし、ＩＣカードまたはＩＤタグなどに応用することもできる。

１・・・基板
２・・・ゲート電極（ゲート配線）
３・・・キャパシタ電極（キャパシタ配線）
４・・・ゲート絶縁膜
５・・・半導体層
６・・・保護膜
７・・・ソース電極（ソース配線）
８・・・ドレイン電極
９・・・第１のレジスト膜
１０・・第２のレジスト膜
１１・・画素電極

Claims

基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上における前記ゲート電極上に形成された半導体層と、２つの露出領域に分ける様に前記半導体層の一部を覆うように形成された保護膜と、前記半導体層及び前記保護膜の一部を覆うように形成されたソース電極及びドレイン電極と、を有する薄膜トランジスタであって、
前記保護膜と前記ソース電極との間及び／又は前記保護層と前記ドレイン電極との間にレジスト層を有することを特徴とする薄膜トランジスタ。
基板上に、少なくともゲート電極、ゲート絶縁膜、半導体層、前半導体層を覆う保護膜、ソース電極、及びドレイン電極が形成された薄膜トランジスタの製造方法であって、
前記基板上に前記ゲート電極を形成する工程と、
前記ゲート電極を覆うようにして前記基板上に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記半導体層を形成する工程と、
前記半導体層上に保護膜となる層を形成する工程と、
前記保護膜となる層上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして前記保護膜となる層をエッチングして保護膜を形成する工程と、
前記ゲート絶縁層、前記保護膜、前記保護膜で覆われていない前記半導体層の露出部分、及び前記保護膜上の前記第１のレジスト膜を覆うようにソース電極及びドレイン電極となる膜を形成する工程と、
前記ソース電極及びドレイン電極となる膜上に第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとして前記ソース電極及びドレイン電極となる層をエッチングして前記ソース電極及び前記ドレイン電極を形成する工程と、
前記第１のレジスト膜及び前記第２のレジスト膜をエッチングにより除去する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。