JP2014064127A - 電流検出回路及び電力供給制御装置 - Google Patents

Abstract

【課題】構成を簡素化することが可能な電流検出回路及び電力供給制御装置を提供する。
【解決手段】電力の供給を受ける入力部１３と電力を外部へ出力する出力部１４とを有する回路の導電路１１に設けられ負荷Ｌへの通断電を行う複数のパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃと、導電路１１において各パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃに対応して設けられた複数のセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃと、複数のセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃのうちの１個の検出結果に基づき負荷Ｌに供給される電流を検出するＩＣ２１と、を備え、入力部１３から出力部１４に至る複数の導電路１１の経路抵抗は、複数の導電路１１の各分流比が互いにほぼ等しくなるように設定されている。
【選択図】図３

Description

本発明は、電流検出回路及び電力供給制御装置に関する。

従来、電源と負荷Ｌとを接続する電力供給ラインに、例えばパワーＭＯＳＦＥＴなどの大電力用半導体スイッチング素子を介設し、この半導体スイッチング素子をオンオフすることで負荷Ｌへの電力供給を制御するようにした技術が提供されている。

特許文献１では、パワーＭＯＳＦＥＴ等に過電流が流れたことを検出するセンスＭＯＳＦＥＴがパワーＭＯＳＦＥＴと並列に配置され、電流検出用抵抗がセンスＭＯＳＦＥＴに接続されており、センスＭＯＳＦＥＴを流れる電流による電流検出用抵抗での電圧降下が所定レベル以上になるとパワーＭＯＳＦＥＴに過電流が生じているとして、半導体スイッチング素子をオフにして通電を遮断する。

特開２００７−１０４４８８号公報

ところで、パワーＭＯＳＦＥＴには電流容量があるため、負荷に流す電流が大きくなるとパワーＭＯＳＦＥＴを複数並列に配置することがあるが、このとき各パワーＭＯＳＦＥＴに対応してセンスＭＯＳＦＥＴを複数設けた場合、全てのセンスＭＯＳＦＥＴから出力されるセンス電流に基づいてパワーＭＯＳＦＥＴを介して負荷に供給される負荷電流を検出する場合には、全てのセンス電流の検出を行う構成が必要になり、構成が複雑になりやすいという問題がある。

本発明は上記のような事情に基づいて完成されたものであって、構成を簡素化することが可能な電流検出回路及び電力供給制御装置を提供することを目的とする。

本発明の電流検出回路は、電力の供給を受ける入力部と電力を外部へ出力する出力部とを有する回路の導電路に設けられ負荷へ供給される電力の通断電を行う複数の電力用スイッチング素子と、前記各電力用スイッチング素子に対応して設けられた複数の検出用スイッチング素子と、前記複数の検出用スイッチング素子のうちの１個の検出結果に基づき前記電力用スイッチング素子を介して前記負荷に供給される電流を検出する検出部と、を備え、前記入力部から前記出力部に至る複数の導電路の各経路抵抗は、前記複数の導電路の各分流比が互いにほぼ等しくなるように設定されているところに特徴を有する。

本構成によれば、１個の検出用スイッチング素子の検出結果に基づいて負荷に供給される電流を検出するため、複数の検出用スイッチング素子の検出結果に基づいて負荷に供給される電流を検出する場合と比較して検出部の検出処理負担を軽減させることが可能となる。

ここで、電力の入力部から出力部に至る複数の導電路の分流比が異なる場合には、単純に１つの検出用スイッチング素子の検出結果に基づいて負荷に供給される電流を検出すると、各導電路の分流比の差が加味されていないため、負荷に供給される電流の検出に誤差が生じるおそれがある。

一方、本構成では、入力部から出力部に至る複数の導電路の各経路抵抗は、複数の導電路の各分流比が互いにほぼ等しくなるように設定されているため、複数の導電路の分流比が異なることによる検出誤差を抑制することが可能になる。よって、電流検出回路について、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。

・前記複数の導電路は、共通の経路を有して構成されており、ｎ＋１（ｎ≧２）個並んで配置された前記電力用スイッチング素子における隣り合う電力用スイッチング素子間を前記入力部側の経路で接続するｎ個の第１接続導電路の各第１抵抗値Ａ１〜Ａｎと、前記隣り合う電力用スイッチング素子間を前記出力部側の経路で接続し、前記各第１抵抗値Ａ１〜Ａｎと対をなすｎ個の第２接続導電路の各第２抵抗値Ｂ１〜Ｂｎとは、前記各第１抵抗値Ａ１〜Ａｎと、これと対をなす前記各第２抵抗値Ｂ１〜Ｂｎとのｎ個の比率が前記複数の導電路の各分流比が互いにほぼ等しくなる組み合わせで構成されている。
回路設計上、入力部や出力部の配置の制約から共通インピーダンスを有する回路構成をせざるを得ない場合も考えられるが、本構成によれば、共通インピーダンスを有する並列回路について、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。
・前記ｎ個の比率は、前記各第１抵抗値Ａ１〜Ａｎを前記入力部側から前記出力部側に向けて順に初項１，公差１の等差数列となるように構成した場合、前記各第２抵抗値Ｂ１〜Ｂｎは、前記入力部側から前記出力部側に向けて順に初項ｎ，公差−１の等差数列となる。

・前記複数の電力用スイッチング素子は、並んで配置されており、前記入力部は、前記複数の電力用スイッチング素子の並び方向の一端側に設けられ、前記出力部は、前記複数の電力用スイッチング素子の並び方向の他端側に設けられている。

・前記複数の導電路は、共通の経路を有さないように構成されており、前記複数の導電路の経路抵抗は、互いにほぼ等しく設定されている。
このようにすれば、共通インピーダンスを有さない並列回路について、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。

・前記複数の導電路の経路抵抗は、経路の長い導電路ほど単位長さ当たりの抵抗率が低い導電路が用いられている。
このようにすれば、複数の導電路について、単位長さ当たりの抵抗率を変更することにより、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。

・前記電力用スイッチング素子及び前記検出用スイッチング素子は、回路基板に実装されており、前記導電路は、前記回路基板にプリント配線されたパターンである。
このようにすれば、電流検出回路の構成を簡素化することができる。

・前記導電路のパターンの幅を変えることで、前記各分流比が互いにほぼ等しくなるように前記各経路抵抗を設定している。
このようにすれば、簡素な構成で、複数の導電路の分流比をほぼ等しくすることが可能になる。

・前記電力用スイッチング素子及び前記検出用スイッチング素子がパッケージ内に収容されて半導体スイッチを構成している。
このようにすれば、電力用スイッチング素子及び検出用スイッチング素子がパッケージ内に収容された半導体スイッチをディスクリート部品として使用して電流検出回路を構成することができるため、製造コストを低減しつつ、検出誤差の抑制、及び、検出処理負担の軽減が可能となる。

・前記検出部による検出結果に応じて前記電力用スイッチング素子の通断電を制御する制御部を有する電力供給制御装置とする。

本発明によれば、構成を簡素化することが可能となる。

実施形態１の電源から負荷に至る経路に電流検出回路が配された状態を概略的に示す図 電流検出回路の電気的構成を示す図 入力部から出力部に至る導電路に半導体スイッチが実装された状態を示す図 入力部から出力部に至る経路の抵抗をモデル化して示す図 図３に対して出力部の位置を変えた比較例 図５の入力部から出力部に至る経路の抵抗をモデル化して示す図 実施形態２の入力部から出力部に至る導電路に半導体スイッチが実装された状態を示す図 図７の入力部から出力部に至る経路の抵抗をモデル化して示す図 実施形態３の入力部から出力部に至る経路の抵抗をモデル化して示す図

＜実施形態１＞
以下、実施形態１について、図１〜図６を参照して説明する。
電力供給制御装置１０は、図１に示すように、図示しない自動車等の車両の電源Ｂ（バッテリ）から車両のランプ、モータ、ヒータなどの負荷Ｌに至る経路に設けられて負荷Ｌに供給される電力の制御を行うものである。

電力供給制御装置１０は、負荷Ｌに供給される電流を検出する電流検出回路１０Ａを備えており、電流検出回路１０Ａは、図２に示すように、銅箔がプリント配線されてなる導電路１１を有する回路基板１２と、この回路基板１２の導電路１１に実装された電子部品１５Ａ〜１５Ｃ，１６Ａ〜１６Ｃ，１７，２０，２１とからなる。
回路基板１２には、電源Ｂの側から電力の供給を受ける入力部１３と、電力を外部の負荷Ｌの側に出力する出力部１４とが設けられている。

電子部品１５Ａ〜１５Ｃ，１６Ａ〜１６Ｃ，１７，２０，２１は、負荷Ｌへの通断電を行う３個（複数）のパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ（本発明の構成である「電力用スイッチング素子」の一例）と、負荷Ｌに供給される電流を検出するために各パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃに対応して設けられた３個（複数）のセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃ（本発明の構成である「検出用スイッチング素子」の一例）と、センスＭＯＳＦＥＴ１６Ａ〜１６Ｃ及びパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃの出力側の電位を調整する電位調整部１７と、複数のセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃのうちの１個から出力されるセンス電流Ｉｓを電圧信号に変換する変換部２０と、センス電流Ｉｓに基づき負荷Ｌに供給される電流の検出、及び、パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ及びセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃのオンオフの制御を行うＩＣ(Integrated Circuit)２１と、を備えて構成されている。

パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃは、Ｎ型であって、入力部１３から出力部１４に至る経路の導電路１１において、ドレインが入力部１３側に接続され、ソースが出力部１４側に接続されており、３個（複数）のパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃを介して１個の負荷Ｌに電力が供給される。なお、１個の負荷Ｌに対して複数のパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃで電力を供給するのは、各パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃは、供給可能な電流容量があるため、供給する電流量が大きい場合には、複数のパワーＭＯＳＦＥＴに電流を分流させる必要があるためである。

センスＭＯＳＦＥＴ１６Ａ〜１６Ｃは、パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃに流れる電流を検出するために設けられており、センスＭＯＳＦＥＴ１６Ａのソース側は、パワーＭＯＳＦＥＴ１５Ａに流れる電流の電流量に応じたセンス電流Ｉｓを出力可能に構成され、センスＭＯＳＦＥＴ１６Ｂ，１６Ｃのソース側は、開放されている。
センスＭＯＳＦＥＴ１６Ａ〜１６Ｃ及びパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃは互いに並列に配置され、互いのドレイン同士、及び、ゲート同士が電気的に接続されて同電位とされている。
電位調整部１７は、センスＭＯＳＦＥＴ１６Ａ〜１６Ｃ及びパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃの出力側電位（ ソース電位） を同電位に保持するためのものであり、オペアンプ１８と、ＦＥＴ１９とを備えている。

オペアンプ１８の入力側は、１個のセンスＭＯＳＦＥＴ１６Ａのソースと、３個（複数）のパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃのソースとに電気的に接続されている。
オペアンプ１８の出力側は、ＦＥＴ１９のゲートに電気的に接続されている。これにより、オペアンプ１８の差動出力は、ＦＥＴ１９のゲート−ドレイン間を介して入力（正相入力）にフィードバックされる。

このようにオペアンプ１８の差動出力をフィードバックすることによって、オペアンプ１８の正相入力の電位と逆相入力の電位とがほとんど同じになるイマジナリーショートとなる。これにより、センスＭＯＳＦＥＴ１６Ａ及びパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃのソースが互いに同電位となり、パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃから負荷Ｌに流れる電流に対して安定した一定比率のセンス電流ＩｓをセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃに流すことができる。

変換部２０は、ＦＥＴ１９のソースから出力されるセンス電流Ｉｓを電圧信号に変換してＩＣ２１に出力する。
ＩＣ２１は、変換部２０から受けた電圧信号により、（全てのセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃを流れるセンス電流が等しいとして）１個のセンスＭＯＳＦＥＴ１６Ａのセンス電流Ｉｓを３倍し（センスＭＯＳＦＥＴの個数分掛け合わせ）、全てのセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃを流れるセンス電流Ｉｓの合計を演算する。そして、センス電流Ｉｓの合計とセンス比（分担電流／検出用電流）とを掛けた値に基づいて、負荷Ｌに供給される電流を検出する。具体的には、例えば、ＩＣ２１がデータを読み出し可能なＲＯＭ３０に電圧信号と通電電流との対応マップを記憶しておき、このセンス電流Ｉｓの合計（検出結果）を対応マップと対応させて負荷Ｌに供給される電流を検出する。なお、対応マップを用いずに、演算式を用いて負荷Ｌに供給される電流を検出してもよい。
このように、ＩＣ２１が負荷Ｌに供給される電流を検出するため、ＩＣ２１が本発明の構成である「検出部」の一例となる。

また、この検出結果に応じて、パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ（及びセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃ）のゲート（制御入力）に信号を与え、過電流が流れている場合には、パワーＭＯＳＦＥＴ１５Ａ〜１５（及びセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃ）をオフするように、負荷Ｌへの電力供給を制御することで電力供給制御装置１０を構成することができる。したがって、ＩＣ２１が本発明の構成である「制御部」の一例となる。

パワーＭＯＳＦＥＴ１５Ａ〜１５ＣとセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃは、図３に示すように、合成樹脂製のパッケージ２２内に（一体的に）収容されて半導体スイッチ２３Ａ〜２３Ｃを構成している。図３は、入力部１３から出力部１４に至る導電路１１と、この導電路１１に介設された半導体スイッチ２３Ａ〜２３Ｃとの関係を概略的に示しており、電位調整部１７は省略されている。

導電路１１は、入力部１３に連なる第１導電路１１Ａと、出力部１４に連なる第２導電路１１Ｂとを有し、これらの導電路１１は、平行に配置されている。
第１導電路１１Ａの左端部（一端側）に入力部１３が設けられており、第２導電路１１Ｂの右端部（他端側）に出力部１４が設けられている。
第１導電路１１Ａは、半導体スイッチ２３Ｂよりも左側が、右側よりも段差状に幅寸法が大きくされており、その概ね２倍の幅寸法となっている。
これにより、第１導電路１１Ａにおける半導体スイッチ２３Ａ，２３Ｂ間は、半導体スイッチ２３Ｂ，２３Ｃ間よりも抵抗値が低くなっており、その比は、ｒ：２ｒである。
第２導電路１１Ｂは、半導体スイッチ２３Ｂよりも右側が、左側よりも段差状に幅寸法が大きくされており、その概ね２倍の幅寸法となっている。
これにより、第２導電路１１Ｂにおける半導体スイッチ２３Ａ，２３Ｂ間は、半導体スイッチ２３Ｂ，２３Ｃ間よりも抵抗値が高くなっており、その比は、２ｒ：ｒである。

半導体スイッチ２３Ａ〜２３Ｃは、導電路１１に所定間隔ごとに並んで設けられており、パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ及びセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃの共通のドレインを構成するドレイン端子ＤＴと、パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃのソースを構成するソース端子ＳＴと、センスＭＯＳＦＥＴ１６Ａ〜１６Ｃのソースを構成するセンス電流出力端子ＣＴと、パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ及びセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃの共通のゲートを構成するゲート端子ＧＴと、を備えている。
そして、各半導体スイッチ２３Ａ〜２３Ｃのドレイン端子ＤＴが第１導電路１１Ａ上にて半田付け等により第１導電路１１Ａと電気的に接続され、ソース端子ＳＴが第２導電路１１Ｂ上にて半田付け等により第２導電路１１Ｂと電気的に接続されている。

各半導体スイッチ２３Ａ〜２３Ｃのゲート端子ＧＴは、図示しない導電路を介してＩＣ２１の端子に接続されている。
３個の半導体スイッチ２３Ａ〜２３Ｃのうち、左端の１個の半導体スイッチ２３Ａ〜２３Ｃのセンス電流出力端子ＣＴは、図示しない導電路を介してＦＥＴ１９のドレインに電気的に接続されている。

ここで、電流検出回路１０Ａをモデル化した図４の回路図に示すように、入力部１３から半導体スイッチ２３Ａ〜２３Ｃ（各パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ及び各センスＭＯＳＦＥＴ１６Ａ〜１６Ｃ）を通って出力部１４に至る３本の経路３２Ａ〜３２Ｃは、共通の経路を有している。
半導体スイッチ２３Ａ〜２３Ｃ間には、隣り合う半導体スイッチ２３Ａ，２３Ｂを入力部１３側で接続する第１接続導電路３３Ａと、隣り合う半導体スイッチ２３Ａ，２３Ｂ間を出力部１４側で接続する第２接続導電路３３Ｂと、隣り合う半導体スイッチ２３Ｂ，２３Ｃを入力部１３側で接続する第１接続導電路３４Ａと、隣り合う半導体スイッチ２３Ｂ，２３Ｃ間を出力部１４側で接続する第２接続導電路３４Ｂと、を備えている。
第１接続導電路３３Ａ，３４Ａの抵抗値は、ｒ，２ｒとされ、第２接続導電路３３Ｂ，３４Ｂの抵抗値は、２ｒ，ｒとされている。これにより、第１接続導電路３３Ａと第２接続導電路３３Ｂの抵抗値の比率が１：２となり、第１接続導電路３４Ａと第２接続導電路３４Ｂの抵抗値の比率が２：１となっている。なお、負荷電流のうち、半導体スイッチ２３Ａ〜２３Ｃに分担された分担電流をＩ_１〜Ｉ_３とする。
このような比率の抵抗値を設定することにより、キルヒホッフの法則より、
｛Ｒ（１+αΔＴ）＋２ｒ（１+βΔＴ）｝Ｉ_１＋ｒ（１+βΔＴ）（Ｉ_１＋Ｉ_２） ・・・３２Ａの経路の電圧降下
＝ｒ（１+βΔＴ）（Ｉ_２＋Ｉ_３）＋Ｒ（１+αΔＴ）Ｉ_２＋ｒ（１+βΔＴ）（Ｉ_１＋Ｉ_２） ・・・３２Ｂの経路の電圧降下
＝ｒ（１+βΔＴ）（Ｉ_２＋Ｉ_３）＋｛Ｒ（１+αΔＴ）＋２（１+βΔＴ）ｒ｝Ｉ_３ ・・・３２Ｃの経路の電圧降下
ｒ：隣の半導体スイッチまでの導電路（パターン）の抵抗
Ｒ：半導体スイッチの抵抗
α：半導体スイッチの温度特性（0.6%/deg)
β：導電路（銅パターン）の温度特性(0.44%/deg)
ΔＴ：温度変化
となり、これを解くと、
Ｉ_１＝Ｉ_２＝Ｉ_３
とされる。つまり、どのようなr,R,α,β,ΔＴに対してもＩ_１＝Ｉ_２＝Ｉ_３
が成立する。
但し、Ｉ_１〜Ｉ_３は、半導体スイッチ２３Ａ〜２３Ｃに分担された分担電流である。
よって、経路抵抗の比率を上記した関係とすることにより、半導体スイッチ２３Ａ〜２３Ｃを通る複数の導電路の各分流比（Ｉ_１：Ｉ_２：Ｉ_３）を半導体スイッチの抵抗、温度特性、環境温度変化によらず、ほぼ等しくすることができる。

これに対して、例えば、比較例として、図５に示すように、出力部ＴＥの位置を第２導電路１１Ｂにおける左端側（入力部１３側）に配置し、各半導体スイッチ間の抵抗値を全てｒとした場合には、分担電流Ｉ_１〜Ｉ_３はキルヒホッフの法則より、
Ｒ（１+αΔＴ）Ｉ_１ ・・・２３Ａの経路の電圧降下
＝２ｒ（１+βΔＴ）（Ｉ_２＋Ｉ_３）＋Ｒ（１+αΔＴ）Ｉ_２ ・・・２３Ｂの経路の電圧降下
＝２ｒ（１+βΔＴ）（Ｉ_２＋Ｉ_３）＋｛２ｒ（１+βΔＴ）＋Ｒ（１+αΔＴ）｝Ｉ_２ ・・・２３Ｃの経路の電圧降下
これを解くと、

となる。
但し、
ｎ：半導体スイッチの個数
ｒ：隣の半導体スイッチまでの導電路（パターン）の抵抗
Ｒ：半導体スイッチの抵抗
α：半導体スイッチの温度特性（0.6%/deg)
β：導電路（銅パターン）の温度特性(0.44%/deg)
ΔＴ：温度変化
このように、比較例では、各半導体スイッチ２３Ａ〜２３Ｃに流れる電流の分流比が半導体スイッチの抵抗、温度特性、環境温度に依存し、一定にはならない。

一方、本実施形態では、半導体スイッチ２３Ａ〜２３Ｃについての導電路１１（パターン）の分流比がほぼ等しくなるように経路抵抗が設定されているため、半導体スイッチ２３Ａ〜２３Ｃ（の各パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ）に流れる電流をほぼ一定にすることができ、温度が変化しても電流の分流比が変化しない。よって、電流検出回路１０Ａについて、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。なお、分流比が「ほぼ」等しい範囲は、電流検出回路１０Ａにおいて許容される程度の検出誤差の範囲の分流比の差を「ほぼ」等しい範囲とし、これに応じた経路抵抗の範囲を許容することができる。

本実施形態によれば、以下の作用・効果を奏する。
（１）本実施形態によれば、１個のセンスＭＯＳＦＥＴ１６Ａ（検出用スイッチング素子）の検出結果に基づいて負荷Ｌに供給される電流を検出するため、複数のセンスＭＯＳＦＥＴの検出結果に基づいて負荷Ｌに供給される電流を検出する場合と比較してＩＣ２１（検出部）の検出処理負担を軽減させることが可能となる。
ここで、電力の入力部１３から出力部１４に至る各導電路１１の分流比が異なる場合には、単純に１つのセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃの検出結果に基づいて負荷Ｌに供給される電流を検出すると、各導電路１１の分流比の差が加味されていないため、負荷Ｌに供給される電流の検出に誤差が生じるおそれがある。

一方、本実施形態では、入力部１３から出力部１４に至る複数の導電路１１の経路抵抗ＲＡは、複数の導電路１１の各分流比が互いにほぼ等しくなるように設定されているため、各センスＭＯＳＦＥＴ１６Ａ〜１６Ｃについての複数の導電路１１の分流比が異なることによる検出誤差を抑制することが可能になる。よって、電流検出回路１０Ａについて、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。

（２）複数の導電路１１は、共通の経路を有して構成されており、ｎ＋１（ｎ≧２）個並んで配置されたパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ（電力用スイッチング素子）における隣り合うパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ間を入力部１３側の経路で接続するｎ個の第１接続導電路３３Ａ，３４Ａの各第１抵抗値ｒ，２ｒと、隣り合うパワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ間を出力部１４側の経路で接続し、各第１抵抗値Ａ１〜Ａｎと対をなすｎ個の第２接続導電路３３Ｂ,３４Ｂの各第２抵抗値Ｂ１〜Ｂｎとは、各第１抵抗値Ａ１〜Ａｎと、これと対をなす各第２抵抗値Ｂ１〜Ｂｎとのｎ個の比率が複数の導電路１１の各分流比（Ｉ_１：Ｉ_２：Ｉ_３）が互いにほぼ等しくなる組み合わせで構成されている。
回路設計上、入力部や出力部の配置の制約から共通インピーダンスを有する回路構成をせざるを得ない場合も考えられるが、本実施形態によれば、共通インピーダンスを有する並列回路について、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。

（３）パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ（電力用スイッチング素子）及びセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃ（検出用スイッチング素子）は、回路基板１２に実装されており、導電路１１は、回路基板１２にプリント配線されたパターンである。
このようにすれば、電流検出回路１０Ａの構成を簡素化することができる。

（４）導電路のパターンの幅を変えることで、各分流比（Ｉ_１：Ｉ_２：Ｉ_３）が互いにほぼ等しくなるように各経路抵抗を設定している。
このようにすれば、簡素な構成で、複数の導電路の分流比をほぼ等しくすることが可能になる。
（５）パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ（電力用スイッチング素子）及びセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃ（検出用スイッチング素子）がパッケージ２２内に収容されて半導体スイッチ２３Ａ〜２３Ｃを構成している。
このようにすれば、パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ及びセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃがパッケージ２２内に収容された半導体スイッチ２３Ａ〜２３Ｃをディスクリート部品として使用して電流検出回路１０Ａを構成することができるため、製造コストを低減しつつ、検出誤差の抑制、及び、検出処理負担の軽減が可能となる。

＜実施形態２＞
次に、本発明の実施形態２を図７および図８を参照して説明する。実施形態１と同一の構成については同一の符号を付して説明を省略する。
実施形態１では、共通インピーダンスを有する回路について、入力部１３と出力部１４の位置、及び、導電路１１の抵抗値の比率により、複数の導電路１１の分流比をほぼ等しくすることとしたが、実施形態２では、図７に示すように、共通インピーダンスを有さない回路構成について、各半導体スイッチ２６Ａ〜２６Ｃを通る複数の導電路２７の経路長によって単位長さ当たりの抵抗率を変えることで異なる経路の導電路２７についての経路抵抗及び分流比をほぼ等しくしたものである。図８は図７をモデル化した回路図である。図８に示すように、複数の導電路を流れる電流はキルヒホッフの法則より、
I₁×｛R（1+αΔT）+r(1＋βΔT)｝
=I₂ ×R（1+αΔT）+r(1＋βΔT)｝
=I₃ ×R（1+αΔT）+r(1＋βΔT)｝
よってI₁=I₂=I₃
ｒ：導電路（パターン）の抵抗
Ｒ：半導体スイッチの抵抗
α：半導体スイッチの温度特性（0.6%/deg)
β：導電路（銅パターン）の温度特性(0.44%/deg)
ΔＴ：温度変化
となり、実施形態１と同様に、半導体スイッチの抵抗、温度特性、環境温度変化によらず、ほぼ等しくすることができる。
また、本実施形態では半導体スイッチは３個であるが、２個以上の場合でも同様の効果が得られる。

パワーＭＯＳＦＥＴ１５Ａ〜１５ＣとセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃは、合成樹脂製のパッケージ３１内に収容されて半導体スイッチ２６Ａ〜２６Ｃを構成している。図７は、回路基板１２上において入力部２４から出力部２５に至る導電路２７と、この導電路２７に介設された半導体スイッチ２６Ａ〜２６Ｃとの関係を概略的に示すものである。この図では、電位調整部１７は省略されている。

導電路２７は、プリント配線された銅箔からなり、入力部２４に連なる第１導電路２７Ａと、第１導電路２７Ａから半導体スイッチ２６Ａ〜２６Ｃに応じた間隔を隔てて配され出力部２５に連なる第２導電路２７Ｂとを有する。
第１導電路２７Ａ及び第２導電路２７Ｂは、入力部２４と出力部２５との間の最短の経路である中間部に配される直線状の第１経路部２８と、入力部２４と出力部２５との間を左右に迂回した経路に配される左右一対のコ字状の第２経路部２９とから構成されている。

第１経路部２８は、第２経路部２９よりも幅寸法が小さく形成されている。そのため、単位長さ当たりの抵抗率は、第１経路部２８が第２経路部２９よりも大きくなっている。具体的には、各経路部２８の長さに反比例するように抵抗率の大きさが定められており、第１経路部２８の全体（全長）の抵抗値が、各第２経路部２９の全体（全長）の抵抗値とほぼ等しく設定されている。
入力部２４及び出力部２５は、第１導電路２７Ａ及び第２導電路２７Ｂについて、第１経路部２８と第２経路部２９が交わる部分（中間部）に設けられている。

半導体スイッチ２６Ａ〜２６Ｃは、所定間隔を隔てて設けられており、パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ及びセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃの共通のドレインを構成するドレイン端子ＤＴと、パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃのソースを構成するソース端子ＳＴと、センスＭＯＳＦＥＴ１６Ａ〜１６Ｃのソースを構成するセンス電流出力端子ＣＴと、パワーＭＯＳＦＥＴ１５Ａ〜１５Ｃ及びセンスＭＯＳＦＥＴ１６Ａ〜１６Ｃの共通のゲートを構成するゲート端子ＧＴと、を備えている。

そして、各半導体スイッチ２６Ａ〜２６Ｃのドレイン端子ＤＴが第１導電路２７Ａ上にて半田付け等により第１導電路２７Ａと電気的に接続され、ソース端子ＳＴが第２導電路２７Ｂ上にて半田付け等により第２導電路２７Ｂと電気的に接続される。
各半導体スイッチ２６Ａ〜２６Ｃのゲート端子ＧＴは、図示しない導電路を介してＩＣ２１に電気的に接続されている。

３個の半導体スイッチ２６Ａ〜２６Ｃのうち、左端の１個の半導体スイッチ２６Ａ〜２６Ｃのセンス電流出力端子ＣＴは、図示しない導電路を介してＦＥＴ１９のドレインに電気的に接続されている。
このように、実施形態２は、導電路２７における各半導体スイッチ２６Ａ〜２６Ｃを通る３本の経路の経路抵抗がほぼ等しくなっており、各経路の分流比が等しくなっている。

実施形態２によれば、以下の効果を奏する。
（１）３本（複数）の導電路２７の経路抵抗は、経路の長い導電路２７ほど単位長さ当たりの抵抗率が低い導電路２７が用いられている。
このようにすれば、３本（複数）の導電路２７について、単位長さ当たりの抵抗率を変更することにより、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。

（２）導電路のパターンの幅を変えることで、各分流比（Ｉ_１：Ｉ_２：Ｉ_３）が互いにほぼ等しくなるように各経路抵抗を設定している。
このようにすれば、簡素な構成で、複数の導電路の分流比をほぼ等しくすることが可能になる。

＜実施形態３＞
次に、本発明の実施形態３を図９を参照して説明する。上記実施形態と同一の構成については同一の符号を付して説明を省略する。
実施形態１では、接続導電路が２対（３３Ａと３３Ｂ，３４Ａと３４Ｂ）の場合（半導体スイッチの数が３個の場合）について説明したが、本実施形態では、接続導電路がｎ対の場合（半導体スイッチの数がｎ＋１個の場合）に本発明を適用するものである。
電流検出回路は、図９に示すように、ｎ＋１（ｎ≧２）個並んで配置された半導体スイッチＣ１〜Ｃｎ＋１（電力用スイッチング素子）における隣り合う半導体スイッチＣ１〜Ｃｎ＋１間を入力部１３側の経路で接続するｎ個の第１接続導電路の各第１抵抗値Ａ１〜Ａｎと、隣り合う半導体スイッチＣ１〜Ｃｎ＋１間を出力部１４側の経路で接続し、各第１抵抗値Ａ１〜Ａｎと対をなすｎ個の第２接続導電路の各第２抵抗値Ｂ１〜Ｂｎとを有している。
この電流検出回路のN＋１個の電流経路に対し、キルヒホッフの法則より、
Ｒ(1＋αΔT)Ｉ_１＋ｒ_Ｂ１(1+βΔT)Ｉ_１＋ｒ_Ｂ２(1+βΔT)（Ｉ_１＋Ｉ_２）＋・・・＋ｒ_Ｂｎ＋１(1+βΔT)ΣＩ_ｎ＋１＝Ｖ
ｒ_Ａ１(1+βΔT)（ΣＩ_ｎ＋１−Ｉ_１）＋Ｒ(1＋αΔT)Ｉ_２＋ｒ_Ｂ２(1+βΔT)（Ｉ_１＋Ｉ_２）＋・・・＋ｒ_Ｂｎ＋１(1+βΔT)ΣＩ_ｎ＋１＝Ｖ
ｒ_Ａ１(1+βΔT)（ΣＩ_ｎ＋１−Ｉ_１）＋ｒ_Ａ２(1+βΔT)（ΣＩ_ｎ＋１−Ｉ_１−Ｉ_２）＋Ｒ(1＋αΔT)Ｉ_３＋ｒ_Ｂ３(1+βΔT)（（Ｉ_１＋Ｉ_２＋Ｉ_３）＋・・・＋ｒ_Ｂｎ＋１(1+βΔT)（ΣＩ_ｎ＋１＝Ｖ
ｒ_Ａ１(1+βΔT)（ΣＩ_ｎ＋１−Ｉ_１）＋ｒ_Ａ２(1+βΔT)（ΣＩ_ｎ＋１−Ｉ_１−Ｉ_２）＋・・・＋ｒ_Ａｎ＋１(1+βΔT)Ｉ_ｎ＋１＋Ｒ(1＋αΔT)Ｉ_ｎ＋１＝Ｖ
α：半導体スイッチの温度特性（0.6%/deg)
β：導電路（銅パターン）の温度特性(0.44%/deg)
ΔＴ：温度変化
Ｉ_１=Ｉ_２=・・=Ｉ_ｎ=Ｉ_ｎ＋１とすると、下記の様に式を変形することができる。
ｒ_Ｂ１＋２ｒ_Ｂ２＋・・・＋ｎｒ_Ｂｎ＋１ ・・・・（１）
＝ｎｒ_Ａ１＋２ｒ_Ｂ２＋・・・＋（ｎ＋１）ｒ_Ｂｎ＋１ ・・・・（２）
＝ｎｒ_Ａ１＋（ｎ−１）ｒ_Ａ２＋３ｒ_Ｂ３＋・・・＋（ｎ＋１）ｒ_１−ｎ ・・・（３）
＝ｎｒ_Ａ１＋（ｎ−１）ｒ_Ａ２＋・・・ｒ_Ａｎ＋１
（１），（２）式より、
ｒ_Ｂ１＝ｎｒ_Ａ１
（２），（３）式より、
２ｒ_Ｂ２＝（ｎ−１）ｒ_Ａ２
ｎ−１番目の式では、
（ｎ−１）ｒ_Ｂｎ＝２ｒ_Ａｎ
ｎ番目の式では、
ｎｒ_Ｂｎ＝ｒ_Ａｎ
これにより、
Ａ１：Ｂ１＝１：ｎ
Ａ２：Ｂ２＝２：（ｎ−１）
・
・
・
Ａｎ-1：Ｂｎ-1＝（ｎ−１）：１
Ａｎ：Ｂｎ＝ｎ：１
が導かれる。
これにより、各第１抵抗値Ａ１〜Ａｎと各第２抵抗値Ｂ１〜Ｂｎとの間の比率の組み合わせは、各第１抵抗値Ａ１〜Ａｎを入力部１３側から出力部１４側に向けて順に初項１，公差１の等差数列となるように構成した場合、各第２抵抗値Ｂ１〜Ｂｎは、入力部１３側から出力部１４側に向けて順に初項ｎ，公差−１の等差数列となる。
一対の接続導電路の抵抗値Ａ１〜Ａｎ，Ｂ１〜Ｂｎの比率をこのように設定することで、複数の導電路１１の分流比をほぼ等しくすることができる。
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）実施形態１では、第１導電路１１Ａと第２導電路１１Ｂとが直線状のものを例示したが、これに限らず、隣り合う半導体スイッチ２３Ａ〜２３Ｃ間の経路抵抗がほぼ等しくなれば、導電路が曲がっていてもよい。

（２）上記実施形態では、電流検出回路１０Ａ及び電力供給制御装置１０には、半導体スイッチ２３Ａ〜２３Ｃ（２６Ａ〜２６Ｃ）が３個又はＮ個備えられていたが、これに限られない。また、この場合の導電路についても半導体スイッチの個数に応じて、経路抵抗がほぼ等しくなる複数の経路を適宜設定することができる。

１０…電力供給制御装置
１０Ａ…電流検出回路
１１，２７…導電路
１１Ａ，２７Ａ…第１導電路
１１Ｂ，２７Ｂ…第２導電路
１２…回路基板
１３，２４…入力部
１４，２５…出力部
１５Ａ〜１５Ｃ…パワーＭＯＳＦＥＴ（電力用スイッチング素子）
１６Ａ〜１６Ｃ…センスＭＯＳＦＥＴ（検出用スイッチング素子）
１７…電位調整部
１８…オペアンプ
１９…ＦＥＴ
２０…変換部
２１…ＩＣ（検出部、制御部）
２２…パッケージ
２３Ａ〜２３Ｃ，２６Ａ〜２６Ｃ…半導体スイッチ
２８…第１経路部
２９…第２経路部
３２Ａ〜３２Ｃ…経路
３３Ａ，３４Ａ…第１接続導電路
３３Ｂ，３４Ｂ…第２接続導電路
Ｂ…電源
Ｌ…負荷
Ｉｓ…センス電流

Claims (10)

1. 電力の供給を受ける入力部と電力を外部へ出力する出力部とを有する回路の導電路に設けられ負荷へ供給される電力の通断電を行う複数の電力用スイッチング素子と、
   前記各電力用スイッチング素子に対応して設けられた複数の検出用スイッチング素子と、
   前記複数の検出用スイッチング素子のうちの１個の検出結果に基づき前記電力用スイッチング素子を介して前記負荷に供給される電流を検出する検出部と、を備え、
   前記入力部から前記出力部に至る複数の導電路の各経路抵抗は、前記複数の導電路の各分流比が互いにほぼ等しくなるように設定されている電流検出回路。
2. 前記複数の導電路は、共通の経路を有して構成されており、ｎ＋１（ｎ≧２）個並んで配置された前記電力用スイッチング素子における隣り合う電力用スイッチング素子間を前記入力部側の経路で接続するｎ個の第１接続導電路の各第１抵抗値Ａ１〜Ａｎと、前記隣り合う電力用スイッチング素子間を前記出力部側の経路で接続し、前記各第１抵抗値Ａ１〜Ａｎと対をなすｎ個の第２接続導電路の各第２抵抗値Ｂ１〜Ｂｎとは、前記各第１抵抗値Ａ１〜Ａｎと、これと対をなす前記各第２抵抗値Ｂ１〜Ｂｎとのｎ個の比率が前記複数の導電路の各分流比が互いにほぼ等しくなる組み合わせで構成されている請求項１に記載の電流検出回路。
3. 前記ｎ個の比率は、前記各第１抵抗値Ａ１〜Ａｎを前記入力部側から前記出力部側に向けて順に初項１，公差１の等差数列となるように構成した場合、前記各第２抵抗値Ｂ１〜Ｂｎは、前記入力部側から前記出力部側に向けて順に初項ｎ，公差−１の等差数列となる請求項２に記載の電流検出回路。
4. 前記複数の電力用スイッチング素子は、並んで配置されており、前記入力部は、前記複数の電力用スイッチング素子の並び方向の一端側に設けられ、前記出力部は、前記複数の電力用スイッチング素子の並び方向の他端側に設けられている請求項１ないし請求項３のいずれか一項に記載の電流検出回路。
5. 前記複数の導電路は、共通の経路を有さないように構成されており、前記複数の導電路の経路抵抗は、互いにほぼ等しく設定されている請求項１に記載の電流検出回路。
6. 前記複数の導電路の経路抵抗は、経路の長い導電路ほど単位長さ当たりの抵抗率が低い導電路が用いられている請求項５に記載の電流検出回路。
7. 前記電力用スイッチング素子及び前記検出用スイッチング素子は、回路基板に実装されており、
   前記導電路は、前記回路基板にプリント配線されたパターンである請求項１ないし請求項６のいずれか一項に記載の電流検出回路。
8. 前記導電路のパターンの幅を変えることで、前記各分流比が互いにほぼ等しくなるように前記各経路抵抗を設定している請求項７に記載の電流検出回路。
9. 前記電力用スイッチング素子及び前記検出用スイッチング素子がパッケージ内に収容されて半導体スイッチを構成している請求項７又は請求項８に記載の電流検出回路。
10. 請求項１ないし請求項９のいずれか一項に記載の電流検出回路に前記検出部による検出結果に応じて前記電力用スイッチング素子の通断電を制御する制御部が備えられている電力供給制御装置。

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