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JP2014049547A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルの配置に依存した書込み不良を抑制することができる半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、第１のビット線と、第１のビット線に対応して設けられた第２のビット線とを備える。複数のメモリセルは、第１のビット線と第２のビット線との間に直列に接続されたメモリ素子およびセルトランジスタをそれぞれ含む。複数のメモリセルは、第１のビット線と第２のビット線との間に並列に接続されている。複数のメモリセルのうち第１のメモリセルにおいては、メモリ素子が第１のビット線に接続されており、かつ、セルトランジスタが第２のビット線に接続されている。複数のメモリセルのうち第２のメモリセルにおいては、メモリ素子が第２のビット線に接続されており、かつ、セルトランジスタが第１のビット線に接続されている。
【選択図】図３

Description

本発明による実施形態は、半導体記憶装置に関する。
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭのデータ書込み方式の１つに、スピン注入書込み方式がある。スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。データの論理は、２つの強磁性層のスピンの向きが平行状態（Ｐ状態）かまたは反平行状態（ＡＰ状態）かによって変わる。データの書込みは、セルトランジスタがＭＴＪ素子に電流を流すことによって行なわれる。
このようなセルトランジスタの電流駆動能力は、ゲートとソースとの間の電圧差（以下、ゲート−ソース間電圧ともいう）に依存する。通常、メモリセルの位置に依ってセルトランジスタのソースからグランドまでの寄生抵抗が変化すると、セルトランジスタのゲート−ソース間電圧も変化する。それにより、セルトランジスタの電流駆動能力が変化してしまう。セルトランジスタの電流駆動能力のばらつきは、データの書込み不良の原因となる。従って、メモリセルの位置に依存して、データの書込み不良が生じ易くなる場合がある。例えば、電源とメモリセルとの距離が近いほど、セルトランジスタのソースからグランドまでのソース線が長くなる。このため、電源に近いメモリセルほど、データの書込み不良を生じやすい場合がある。
特開２０１１−３２４１号公報
メモリセルの配置に依存した書込み不良を抑制することができる半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、第１のビット線と、第１のビット線に対応して設けられた第２のビット線とを備える。複数のメモリセルは、第１のビット線と第２のビット線との間に直列に接続されたメモリ素子およびセルトランジスタをそれぞれ含む。複数のメモリセルは、第１のビット線と第２のビット線との間に並列に接続されている。複数のメモリセルのうち第１のメモリセルにおいては、メモリ素子が第１のビット線に接続されており、かつ、セルトランジスタが第２のビット線に接続されている。複数のメモリセルのうち第２のメモリセルにおいては、メモリ素子が第２のビット線に接続されており、かつ、セルトランジスタが第１のビット線に接続されている。
第１の実施形態に従ったＭＡＲＭの構成を示すブロック図。 第１の実施形態によるメモリセルＭＣの書込み動作を示す説明図。 データ書込み動作におけるＭＲＡＭの一部を示す等価回路図。 第１の実施形態によるＭＲＡＭの平面レイアウト図。 図４の５−５線に沿った断面図。 図４の６−６線に沿った断面図。 アクティブエリアＡＡおよびゲート電極ＧＣを示した平面図。 第１のビット線ＢＬ１と第２のビット線ＢＬ２との交差部ＩＳＰを示す平面図。 図８の９−９線に沿った断面図。 図８の１０−１０線に沿った断面図。 第２の実施形態によるＭＲＡＭのデータ書込み動作におけるＭＲＡＭの一部を示す等価回路図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、第１の実施形態に従ったＭＡＲＭの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。
複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。
メモリセルアレイ１１のビット線方向の両側には、センスアンプ１２およびライトドライバ２２が配置されている。センスアンプ１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。
メモリセルアレイ１１のワード線方向の両側には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。
センスアンプ１２またはライトドライバ２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。
コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。
コントローラ１６は、外部制御信号とコマンドに従って、データ読出し、データ書込みおよび消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。
図２は、本実施形態によるメモリセルＭＣの書込み動作を示す説明図である。本実施形態によるメモリセルＭＣのＭＴＪ素子はビット線ＢＬ１側に接続されており、セルトランジスタＣＴは、Ｎ型ＦＥＴ（Field-Effect Transistor）であり、ビット線ＢＬ２側に接続されている。ＴＭＲ（Tunneling Magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆ、Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ、Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義してもよい。
例えば、ＭＴＪ素子は、記録層（フリー層）Ｆ、トンネルバリア層Ｂ、固定層（ピン層）Ｐを順次積層して構成される。ピン層Ｐおよびフリー層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。ピン層Ｐは、磁化配列の向きが固定されている層であり、フリー層Ｆは、磁化配列の向きが可変であり、その磁化の向きによってデータを記憶する。
書込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。尚、図２では、セルトランジスタＣＴがＮ型ＦＥＴであるが、セルトランジスタは、Ｐ型ＦＥＴであってもよい。
図３（Ａ）および図３（Ｂ）は、データ書込み動作におけるＭＲＡＭの一部を示す等価回路図である。本実施形態によるＭＲＡＭは、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間に並列に接続された複数のメモリセルＭＣ１、ＭＣ２を備えている。複数のメモリセルＭＣ１、ＭＣ２は、それぞれ第１のビット線ＢＬ１と第２のビット線ＢＬ２との間に直列に接続されたＭＴＪ素子およびセルトランジスタＣＴを備えている。
本実施形態において、セルトランジスタＣＴは、Ｎ型ＦＥＴである。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。
複数のメモリセルＭＣ１（第１のメモリセル）の各ＭＴＪ素子は第１のビット線ＢＬ１に接続されており、かつ、複数のメモリセルＭＣ１の各セルトランジスタＣＴは第２のビット線ＢＬ２に接続されている。
複数のメモリセルＭＣ２（第２のメモリセル）の各ＭＴＪ素子は第２のビット線ＢＬ２に接続されており、かつ、複数のメモリセルＭＣ２の各セルトランジスタＣＴは第１のビット線ＢＬ１に接続されている。
メモリセルＭＣ１において、ＭＴＪ素子のピン層Ｐ、バリア層Ｂおよびフリー層Ｆは、第１のビット線ＢＬ１からセルトランジスタＣＴへ向かって、ピン層Ｐ、バリア層Ｂおよびフリー層Ｆの順番で配列されている。
メモリセルＭＣ２において、ＭＴＪ素子のピン層Ｐ、バリア層Ｂおよびフリー層Ｆは、第２のビット線ＢＬ２からセルトランジスタＣＴへ向かって、ピン層Ｐ、バリア層Ｂおよびフリー層Ｆの順番で配列されている。即ち、メモリセルＭＣ１、ＭＣ２のＭＴＪ素子は、所謂、ボトムフリー構造に形成されている。
さらに、第１および第２のビット線ＢＬ１、ＢＬ２は、メモリセルＭＣ１とメモリセルＭＣ２との間において交差している。これにより、第１のビット線ＢＬ１は、メモリセルＭＣ１のＭＴＪ素子側に接続され、かつ、メモリセルＭＣ２のセルトランジスタＣＴ側に接続されている。第２のビット線ＢＬ２は、メモリセルＭＣ１のセルトランジスタＣＴ側に接続され、かつ、メモリセルＭＣ２のＭＴＪ素子側に接続されている。
図３（Ａ）に示す書込み動作では、メモリセルＭＣ１にデータ“１”を書き込み、メモリセルＭＣ２にデータ“０”を書き込む。図３（Ｂ）に示す書込み動作では、メモリセルＭＣ１にデータ“０”を書き込み、メモリセルＭＣ２にデータ“１”を書き込む。
図３（Ａ）および図３（Ｂ）を参照して、データ書込み動作について説明する。図３（Ａ）を参照すると、電源ＰＳがメモリセルＭＣ１に近い第２のビット線ＢＬ２に接続されており、低電圧源Ｖｓｓ（例えば、グランド）がメモリセルＭＣ２に近い第１のビット線ＢＬ１に接続されている。この場合、第２のビット線ＢＬ２から第１のビット線ＢＬ１へ書込み電流が流れる。この状態でワード線ＷＬに電圧を印加することによってメモリセルＭＣ１のいずれかを選択した場合、書込み電流は、メモリセルＭＣ１のセルトランジスタＣＴからＭＴＪ素子の方向に流れる。即ち、書込み電流は、矢印Ａ１の方向に流れる。矢印Ａ１の方向の電流は、図２を参照して説明したとおり、ＭＴＪ素子をＡＰ状態からＰ状態へ変化させ、データ“１”を書き込む電流である。以下、データ“１”の書込み電流を電流ＩＡＰ−Ｐと呼ぶ。
一方、メモリセルＭＣ２のいずれかを選択した場合、書込み電流は、メモリセルＭＣ２のＭＴＪ素子からセルトランジスタＣＴの方向に流れる。即ち、書込み電流は、矢印Ａ２の方向に流れる。矢印Ａ２の方向の電流は、図２を参照して説明したとおり、ＭＴＪ素子をＰ状態からＡＰ状態へ変化させ、データ“０”を書き込む電流である。以下、データ“０”の書込み電流を電流ＩＰ−ＡＰと呼ぶ。
ここで、メモリセルＭＣ１は、メモリセルＭＣ２に比べて電源ＰＳの近くに配置されている。逆に、メモリセルＭＣ１は、メモリセルＭＣ２に比べて低電圧源Ｖｓｓから遠い。従って、メモリセルＭＣ１のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの第１のビット線ＢＬ１の配線長は、メモリセルＭＣ２のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの第１のビット線ＢＬ１の配線長に比べて長い。さらに、メモリセルＭＣ１のセルトランジスタＣＴと第１のビット線ＢＬ１との間には、ＭＴＪ素子が介在している。即ち、メモリセルＭＣ１のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの寄生抵抗は、上記第１のビット線ＢＬ１の配線抵抗およびＭＴＪ素子の抵抗の和となる。
一方、メモリセルＭＣ２は、メモリセルＭＣ１に比べて低電圧源Ｖｓｓに近い。従って、メモリセルＭＣ２のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの第１のビット線ＢＬ１の配線長は、メモリセルＭＣ１のそれに比べて短い。さらに、メモリセルＭＣ２のセルトランジスタＣＴと第１のビット線ＢＬ１との間には、ＭＴＪ素子が介在していない。
従って、メモリセルＭＣ１のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの寄生抵抗は、メモリセルＭＣ２のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの寄生抵抗に比べて大きい。
ソースから低電圧源Ｖｓｓまでの寄生抵抗が大きいと、ソース電圧が低電圧源Ｖｓｓの電圧よりも大きく上昇（浮遊）してしまう。この場合、セルトランジスタＣＴのゲート−ソース間電圧が低下し、セルトランジスタＣＴの電流駆動能力が低下する。従って、メモリセルＭＣ１に流れる書込み電流ＩＡＰ−Ｐは、メモリセルＭＣ２に流れる書込み電流ＩＰ−ＡＰに比べて小さくなる。
ところで、通常、ＭＴＪ素子をＰ状態からＡＰ状態へ遷移させるとき（“０”書き時）には、比較的大きな電流をＭＴＪ素子に流す必要がある。これに対し、ＭＴＪ素子をＡＰ状態からＰ状態へ遷移させるとき（“１”書き時）には、比較的小さな電流をＭＴＪ素子に流せば足りる。即ち、ＡＰ状態からＰ状態へ遷移させるときに必要な書込み電流（以下、遷移閾値電流ＩｔＡＰ−Ｐという）は、Ｐ状態からＡＰ状態へ遷移させるときに必要な書込み電流（以下、遷移閾値電流ＩｔＰ−ＡＰという）に比べて小さい（ＩｔＡＰ−Ｐ＜ＩｔＰ−ＡＰ）。
そして、書込み電流ＩＡＰ−Ｐが遷移閾値電流ＩｔＡＰ−Ｐを超えていれば、ＭＴＪ素子にデータ“１”を書き込むことができる。書込み電流ＩＰ−ＡＰが遷移閾値電流ＩｔＰ−ＡＰを超えていれば、ＭＴＪ素子にデータ“０”を書き込むことができる。
上述の通り、メモリセルＭＣ１に流れる実際の書込み電流ＩＡＰ−Ｐは、セルトランジスタＣＴの電流駆動能力の低下に伴い小さくなる。しかし、遷移閾値電流ＩｔＡＰ−Ｐはそもそも小さいため、実際の書込み電流ＩＡＰ−Ｐは小さくとも遷移閾値電流ＩｔＡＰ−Ｐを超えている限りにおいて問題はない。
一方、メモリセルＭＣ２にける遷移閾値電流ＩｔＰ−ＡＰは大きい。しかし、メモリセルＭＣ２におけるセルトランジスタＣＴの電流駆動能力はメモリセルＭＣ１のそれに比べて大きいので、実際の書込み電流ＩＰ−ＡＰも大きくなる。このため、遷移閾値電流ＩｔＰ−ＡＰが大きくとも、実際の書込み電流ＩＰ−ＡＰが遷移閾値電流ＩｔＰ−ＡＰを超えている限りにおいて問題はない。
図３（Ｂ）を参照すると、電源ＰＳがメモリセルＭＣ２に近い第１のビット線ＢＬ１に接続されており、低電圧源ＶｓｓがメモリセルＭＣ１に近い第２のビット線ＢＬ２に接続されている。この場合、第１のビット線ＢＬ１から第２のビット線ＢＬ２へ書込み電流が流れる。この状態でメモリセルＭＣ１のいずれかを選択した場合、矢印Ａ２の方向に書込み電流ＩＰ−ＡＰが、メモリセルＭＣ１に流れる。一方、メモリセルＭＣ２のいずれかを選択した場合、矢印Ａ１の方向に書込み電流ＩＡＰ−Ｐが、メモリセルＭＣ２に流れる。従って、図３（Ｂ）では、メモリセルＭＣ１にデータ“０”が書き込まれ、メモリセルＭＣ２にデータ“１”が書き込まれる。
ここで、メモリセルＭＣ２は、メモリセルＭＣ１に比べて低電圧源Ｖｓｓから遠い。従って、メモリセルＭＣ２のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの第２のビット線ＢＬ２の配線長は、メモリセルＭＣ１のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの第２のビット線ＢＬ２の配線長に比べて長い。さらに、メモリセルＭＣ２のセルトランジスタＣＴと第２のビット線ＢＬ２との間には、ＭＴＪ素子が介在している。一方、メモリセルＭＣ１は、メモリセルＭＣ２に比べて低電圧源Ｖｓｓに近い。従って、メモリセルＭＣ１のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの第２のビット線ＢＬ２の配線長は、メモリセルＭＣ２のそれに比べて短い。さらに、メモリセルＭＣ１のセルトランジスタＣＴと第２のビット線ＢＬ２との間には、ＭＴＪ素子が介在していない。従って、メモリセルＭＣ２のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの寄生抵抗は、第１のビット線ＢＬ１のそれと比べて大きい。
このように、ソースから低電圧源Ｖｓｓまでの寄生抵抗が大きい場合、上述の通り、セルトランジスタＣＴの電流駆動能力が低下する。従って、メモリセルＭＣ２に流れる書込み電流ＩＡＰ−Ｐは、メモリセルＭＣ１に流れる書込み電流ＩＰ−ＡＰに比べて小さくなる。
しかし、上述の通り、遷移閾値電流ＩｔＡＰ−Ｐは、遷移閾値電流ＩｔＰ−ＡＰに比べて小さい（ＩｔＡＰ−Ｐ＜ＩｔＰ−ＡＰ）。即ち、遷移閾値電流ＩｔＰ−ＡＰはそもそも小さいため、実際の書込み電流ＩＡＰ−Ｐは小さくとも遷移閾値電流ＩｔＰ−ＡＰを超えている限りにおいて、データ“１”は問題なく書き込まれる。
一方、メモリセルＭＣ１にける遷移閾値電流ＩｔＰ−ＡＰは大きい。しかし、メモリセルＭＣ２におけるセルトランジスタＣＴの電流駆動能力はメモリセルＭＣ１のそれに比べて大きいので、実際の書込み電流ＩＰ−ＡＰも大きくなる。このため、遷移閾値電流ＩｔＰ−ＡＰが大きくとも、実際の書込み電流ＩＰ−ＡＰが遷移閾値電流ＩｔＰ−ＡＰを超えている限りにおいて、データ“０”は問題なく書き込まれる。
このように、本実施形態によれば、第１および第２のビット線ＢＬ１、ＢＬ２をメモリセルＭＣ１とメモリセルＭＣ２との間において交差させることによって、実際の書込み電流ＩＡＰ−Ｐ、ＩＰ−ＡＰの大きさを、遷移閾値電流ＩｔＡＰ−Ｐ、ＩｔＰ−ＡＰの大きさに適合させることができる。即ち、メモリセルＭＣ１またはＭＣ２が電源ＰＳに近く、セルトランジスタＣＴの電流駆動能力が小さい場合、それに合せて、遷移閾値電流が小さくなるように、書込み電流はフリー層Ｆからピン層Ｐの方向（ＡＰ−Ｐ）に流される。逆に、メモリセルＭＣ１またはＭＣ２が電源ＰＳから離れており、セルトランジスタＣＴの電流駆動能力を大きくとることができる場合には、それに合せて、書込み電流は、遷移閾値電流が大きな方向、即ち、ピン層Ｐからフリー層Ｆの方向（Ｐ−ＡＰ）に流される。これにより、本実施形態は、メモリセルＭＣ１、ＭＣ２の配置に依存した電圧降下の相違を補償し、データ書込み不良を抑制することができる。
尚、メモリセルＭＣ１、ＭＣ２は、同一のビット線対ＢＬ１、ＢＬ２に接続されている。しかし、ビット線ＢＬ１とＢＬ２とが交差しているので、電源ＰＳがビット線ＢＬ１、ＢＬ２の一方に接続されている場合に、互いに逆論理のデータがメモリセルＭＣ１、ＭＣ２に記憶される。これについては、書き込むデータの論理に応じて、電源ＰＳの位置を変更し、あるいは、アドレスを変更すれば問題ない。
図４は、第１の実施形態によるＭＲＡＭの平面レイアウト図である。図５は、図４の５−５線（アクティブエリアＡＡ）に沿った断面図である。図６は、図４の６−６線（ロウ方向）に沿った断面図である。
図４に示すように、ゲート電極ＧＣの延伸方向をロウ方向（第１の方向）とし、ロウ方向に対してほぼ直交する方向をカラム方向（第２の方向）とする。ビット線ＢＬは、カラム方向に延伸している。
図５および図６に示すように、本実施形態によるＭＲＡＭは、半導体基板１０上に形成されている。半導体基板１０にアクティブエリアＡＡおよび素子分離領域ＳＴＩ（Shallow Trench Isolation）が交互に形成されている。アクティブエリアＡＡには、セルトランジスタＣＴが形成されている。図５に示すように、セルトランジスタＣＴは、半導体基板１０に埋め込まれたゲート電極ＧＣを含み、ゲート電極ＧＣの両側にＮ＋型のソース拡散層Ｓおよびドレイン拡散層Ｄを備えている。尚、ゲート電極ＧＣは、半導体基板１０および配線Ｍ１，Ｍ２から絶縁分離されている。
同一のアクティブエリアＡＡには２つのセルトランジスタＣＴが形成されており、これらの２つのセルトランジスタＣＴは、ソースまたはドレインを共有している。ここでは、２つのセルトランジスタＣＴは、ソースを共有しているものとする。
セルトランジスタＣＴの共通ソースＳは、コンタクトプラグＣＢを介して第１のメタル配線層によって形成された第１の配線Ｍ１に接続されている。第１の配線Ｍ１は、ビット線ＢＬ１またはＢＬ２に接続されている。
セルトランジスタＣＴのドレインＤは、ビアコンタクトＶ０を介してＭＴＪ素子の下端（例えば、フリー層）に電気的に接続されている。
ＭＴＪ素子の上端（例えば、ピン層）は、上部電極ＵＥに接続されている。そして、図６に示すように、ロウ方向において、互いに隣接する２つのＭＴＪ素子の上端は、共通の上部電極ＵＥに接続されており、その上部電極ＵＥは、第２のメタル配線層によって形成された第２の配線Ｍ２に接続されている。第２の配線Ｍ２は、ビット線ＢＬ１またはＢＬ２に接続されている。
ＩＬＤ（Inter-Layer Dielectric）は、各配線間を絶縁するための層間絶縁膜である。
図４において、ゲート電極ＧＣとアクティブエリアＡＡとの交点にセルトランジスタＣＴが設けられている。１つのアクティブエリアＡＡに対して２つのセルトランジスタＣＴが設けられている。ＭＴＪ素子は、平面レイアウトにおいて、コンタクトプラグＣＢと上部電極ＵＥとの間のビアコンタクトＶ０上に設けられている。２つのＭＴＪ素子がアクティブエリアＡＡの両端に重複するように形成されており、それぞれが対応するセルトランジスタＣＴを介して共通ソースＳに接続されている。１つのＭＴＪ素子と１つのセルトランジスタＣＴがメモリセルＭＣを構成している。即ち、アクティブエリアＡＡは、その延伸方向において、２つのセルトランジスタＣＴごと（メモリセルＭＣごと）に分離されており、２つずつメモリセルＭＣが各アクティブエリアＡＡに設けられている。
図４に示すように、１つのメモリセルＭＣは、略Ｌ字型に形成されている。尚、本実施形態によるＭＲＡＭのユニットセルＵＣのサイズは、６Ｆ２（３Ｆ×２Ｆ）と非常に小さい。従って、本実施形態によるＭＲＡＭは、ＤＲＡＭの代替として用いることができる。また、ＭＲＡＭは不揮発性メモリであるので、ＥＥＰＲＯＭとしても用いることができる。ここで、Ｆ（Feature Size）は、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。
データ書込みまたは読出し動作では、或るメモリセルＭＣを選択するために、そのメモリセルＭＣに対応するゲート電極ＧＣ（ワード線ＷＬ）を駆動させる。これにより、そのワード線ＷＬに接続されロウ方向に配列された複数のセルトランジスタＣＴが導通状態になる。そして、或るカラムのビット線対ＢＬ１、ＢＬ２に電圧差を与えることによって、選択ワード線ＷＬと選択ビット線対ＢＬ１、ＢＬ２との交点に対応するメモリセルＭＣが選択され、その選択メモリセルＭＣのＭＴＪ素子にセルトランジスタＣＴを介して電流を流すことができる。
図７は、アクティブエリアＡＡおよびゲート電極ＧＣ（ワード線ＷＬ）を示した平面図である。本実施形態によるアクティブエリアＡＡは、ゲート電極ＧＣに対して（９０−ａｔａｎ（１／３））の角度で交差する方向に延伸している。即ち、アクティブエリアＡＡは、ロウ方向に対して約７１．５６５度の角度で傾斜する。あるいは、アクティブエリアＡＡは、カラム方向に対して約１８．４３５度の角度で傾斜する。
また、本実施形態では、カラム方向におけるゲート電極ＧＣ（ワード線ＷＬ）の幅または互いに隣接するゲート電極ＧＣ（ワード線ＷＬ）間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の３／２倍または２／３倍である。
例えば、カラム方向におけるゲート電極ＧＣの幅または互いに隣接する２つのゲート電極ＧＣ間の間隔は、約３４．８ｎｍである。アクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔は、約２１．９２３ｎｍである。アクティブエリアＡＡは、カラム方向に対してａｔａｎ（１／３）度（約１８．４３５度）の角度で傾斜している。従って、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔は、約２３．２ｎｍとなる。従って、この場合、カラム方向におけるゲート電極ＧＣの幅または互いに隣接するゲート電極ＧＣ間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の３／２倍である。
ビット線ＢＬのピッチは、アクティブエリアＡＡのピッチの１．５倍に従うので、ビット線ＢＬ（カラム）のピッチとワード線ＷＬ（ロウ）のピッチとの比率が１：１となる。一方、アクティブエリアＡＡのライン・アンド・スペースとゲート電極ＧＣ（ワード線ＷＬ）のライン・アンド・スペースとの比率が２：３となる。
このようにアクティブエリアＡＡをロウ方向から（９０−ａｔａｎ（１／３））の角度で傾斜させ、かつ、アクティブエリアＡＡとゲート電極ＧＣ（ワード線ＷＬ）とのピッチの比率を２：３とすることによって、図４に示すように、ＭＴＪ素子は、カラム方向およびロウ方向に等間隔（等ピッチ）で配置され得る。上記の具体例では、カラム方向またはロウ方向に隣接するＭＴＪ素子間の間隔は、約６９．６ｎｍである。
このように、ＭＴＪ素子が、平面レイアウトにおいてカラム方向およびロウ方向に等間隔で配置されることによって、ＭＲＡＭの製造工程において、ＭＴＪ素子の形状およびサイズのばらつき（プロセスばらつき）を抑制することができる。また、ＭＴＪ素子がカラム方向およびロウ方向に等間隔で配置されることによって、沈設するＭＴＪ素子間の間隔が狭くなっても、ＭＲＡＭの製造工程において、リソグラフィ技術およびエッチング技術を用いてＭＴＪ素子を容易に加工することができる。
さらに、ＭＴＪ素子は、該ＭＴＪ素子の複数のロウおよび複数のカラムの全交点に対応して設けられている。従って、ＭＴＪ素子のエッチング加工時に、ロウ方向およびカラム方向に形成された複数の側壁をマスクとして用いてＭＴＪ素子を形成してもよい。これにより、リソグラフィ技術を用いること無く、ＭＴＪ素子を形成することができる。その結果、ＭＲＡＭの製造工程が短縮される。また、側壁は、最小加工寸法Ｆよりも狭くすることができる。従って、この側壁マスク加工技術を用いることによって、ＭＴＪ素子をさらに微細化することができる。
図８は、第１のビット線ＢＬ１と第２のビット線ＢＬ２との交差部ＩＳＰを示す平面図である。図９は、図８の９−９線に沿った断面図である。図１０は、図８の１０−１０線に沿った断面図である。
図８に示すように、第１および第２のビット線ＢＬ１、ＢＬ２は、第１の配線Ｍ１または第２の配線Ｍ２によって形成されている。第２の配線は、第１の配線よりも上層に形成されている。第１のビット線ＢＬ１が第１の配線Ｍ１で形成されている領域Ｒ２では、第２のビット線ＢＬ２は第２の配線Ｍ２で形成されている。第１のビット線ＢＬ１が第２の配線Ｍ２で形成されている領域Ｒ１では、第２のビット線ＢＬ２は第１の配線Ｍ１で形成されている。
交差部ＩＳＰの領域は、第１のビット線ＢＬ１を第２の配線Ｍ２から第１の配線Ｍ１に切り替え、第２のビット線ＢＬ１を第１の配線Ｍ１から第２の配線Ｍ２に切り替えるために設けられている。従って、交差部ＩＳＰには、ＭＴＪ素子は設けられていない。
領域Ｒ１から交差部ＩＳＰへ延伸している第２の配線Ｍ２（第１のビット線ＢＬ１）は、ビアコンタクトＶ１を介して交差部ＩＳＰから領域Ｒ２へ延伸している第１の配線Ｍ１へ接続されている。これにより、図３（Ａ）および図３（Ｂ）に示すように、第１のビット線ＢＬ１は、メモリセルＭＣ１のＭＴＪ素子からメモリセルＭＣ２のセルトランジスタＣＴへ接続が切り替わる。
領域Ｒ１から交差部ＩＳＰへ延伸している第１の配線Ｍ１（第２のビット線ＢＬ２）は、コンタクトプラグＣＢを介してアクティブエリアＡＡに接続されている。交差部ＩＳＰのアクティブエリアＡＡは、領域Ｒ１、Ｒ２のアクティブエリアＡＡと異なり、互いに分離されておらずカラム方向に電気的に接続されている。そして、アクティブエリアＡＡは、図７を参照して説明したとおり、カラム方向に対して傾斜しており、平面レイアウトにおいて第１および第２の配線層Ｍ１、Ｍ２からはみ出している部分９０がある。このはみ出し部分９０において、アクティブエリアＡＡは、交差部ＩＳＰから領域Ｒ２へ延伸している第２の配線Ｍ２にビアコンタクトＶ２を介して接続されている。即ち、交差部ＩＳＰにおいて、第１の配線Ｍ１は、コンタクトプラグＣＢ、アクティブエリアＡＡおよびビアコンタクトＶ２を介して第２の配線Ｍ２に接続されている。これにより、図３（Ａ）および図３（Ｂ）に示すように、第２のビット線ＢＬ２は、メモリセルＭＣ１のセルトランジスタＣＴからメモリセルＭＣ２のＭＴＪ素子へ接続が切り替わる。
このように、本実施形態によれば、メモリセルＭＣ１とメモリセルＭＣ２との間の交差部ＩＳＰにおいて、第１のビット線ＢＬ１の配線Ｍ１（またはＭ２）と第２のビット線ＢＬ２の配線Ｍ２（またはＭ１）とが入れ替わる。
交差部ＩＳＰにおいて、領域Ｒ１から交差部ＩＳＰへ延伸する第１の配線Ｍ１と交差部ＩＳＰから領域Ｒ２へ延伸する第１の配線Ｍ１は、互いに切断されている。また、領域Ｒ１から交差部ＩＳＰへ延伸する第２の配線Ｍ２と交差部ＩＳＰから領域Ｒ２へ延伸する第２の配線Ｍ２も、互いに切断されている。従って、第１のビット線ＢＬ１と第２のビット線ＢＬ２とは、互いに電気的絶縁状態を維持したまま交差している。
図９には、第１のビット線ＢＬ１が第１の配線Ｍ１から第２の配線Ｍ２に切り替わる部分の断面を示している。より詳細には、半導体基板１０のアクティブエリアＡＡおよび素子分離領域ＳＴＩ上にゲート電極ＧＣが形成されている。ゲート電極ＧＣ上にＳｉＮキャップ９５が設けられており、ＳｉＮキャップ９５上に第１の配線Ｍ１、ビアコンタクトＶ１および第２の配線Ｍ２が設けられている。第１の配線Ｍ１、ビアコンタクトＶ１および第２の配線Ｍ２の周囲には、層間絶縁膜ＩＬＤが埋め込まれている。このように、第１のビット線ＢＬ１は、ビアコンタクトＶ１によって第１の配線Ｍ１と第２の配線Ｍ２との間で切り替わる。
図１０には、第２のビット線ＢＬ２がアクティブエリアＡＡに接続されている部分の断面を示している。ここで、交差部ＩＳＰにおいて、隣接するアクティブエリアＡＡは、Ｎ＋拡散層によって接続されている。アクティブエリアＡＡは、ビアコンタクトＶ２を介して第２の配線Ｍ２（第２のビット線ＢＬ２）に接続されている。ビアコンタクトＶ２および第２の配線Ｍ２は、はみ出し部分９０に設けられている。また、アクティブエリアＡＡ上には、絶縁膜を介して第１の配線Ｍ１（第１のビット線ＢＬ１）が形成されている。第１の配線Ｍ１、ビアコンタクトＶ２および第２の配線Ｍ２の周囲には、層間絶縁膜ＩＬＤが埋め込まれている。このように、第２のビット線ＢＬ２は、ビアコンタクトＶ２によってアクティブエリアＡＡに接続されている。
尚、第１の配線Ｍ１がコンタクトプラグＣＢを介してアクティブエリアＡＡに接続する部分の構造は、図６に示す第１の配線Ｍ１、コンタクトプラグＣＢおよびＮ＋拡散層から容易に理解できる。従って、ここでは、その図示を省略する。
このように、第１の実施形態によるＭＲＡＭによれば、等価回路において、第１および第２のビット線ＢＬ１、ＢＬ２をメモリセルＭＣ１とメモリセルＭＣ２との間において互いに電気的絶縁を維持したまま交差させることができる。これによって、実際の書込み電流ＩＡＰ−Ｐ、ＩＰ−ＡＰの大きさを、遷移閾値電流ＩｔＡＰ−Ｐ、ＩｔＰ−ＡＰの大きさに適合させることができる。その結果、本実施形態は、メモリセルＭＣ１、ＭＣ２の配置に依存した電圧降下のばらつきを補償し、データ書込み不良を抑制することができる。
（第２の実施形態）
図１１（Ａ）および図１１（Ｂ）は、第２の実施形態によるデータ書込み動作におけるＭＲＡＭの一部を示す等価回路図である。第２の実施形態によるＭＲＡＭでは、セルトランジスタＣＴは、Ｐ型ＦＥＴである。
メモリセルＭＣ１において、ＭＴＪ素子のフリー層Ｆ、バリア層Ｂおよびピン層Ｐは、第１のビット線ＢＬ１からセルトランジスタＣＴへ向かって、フリー層Ｆ、バリア層Ｂおよびピン層Ｐの順番で配列されている。
メモリセルＭＣ２において、ＭＴＪ素子のフリー層Ｆ、バリア層Ｂおよびピン層Ｐは、第２のビット線ＢＬ２からセルトランジスタＣＴへ向かって、フリー層Ｆ、バリア層Ｂおよびピン層Ｐの順番で配列されている。即ち、第２の実施形態において、メモリセルＭＣ１、ＭＣ２のＭＴＪ素子は、所謂、トップフリー構造に形成されている。第２の実施形態によるＭＲＡＭのその他の構成は、第１の実施形態によるＭＲＡの対応する構成と同様でよい。
図１１（Ａ）に示す書込み動作では、メモリセルＭＣ１にデータ“０”を書き込み、メモリセルＭＣ２にデータ“１”を書き込む。図１１（Ｂ）に示す書込み動作では、メモリセルＭＣ１にデータ“１”を書き込み、メモリセルＭＣ２にデータ“０”を書き込む。
図１１（Ａ）および図１１（Ｂ）を参照して、データ書込み動作について説明する。図１１（Ａ）を参照すると、電源ＰＳがメモリセルＭＣ１に近い第２のビット線ＢＬ２に接続されており、低電圧源ＶｓｓはメモリセルＭＣ２に近い第１のビット線ＢＬ１に接続されている。この場合、第２のビット線ＢＬ２から第１のビット線ＢＬ１へ書込み電流が流れる。この状態でワード線ＷＬに電圧を印加することによってメモリセルＭＣ１のいずれかを選択した場合、書込み電流は、メモリセルＭＣ１のセルトランジスタＣＴからＭＴＪ素子の方向Ａ２に流れる。即ち、データ“０”を書き込む電流ＩＰ−ＡＰが流れる。
一方、メモリセルＭＣ２のいずれかを選択した場合、書込み電流は、メモリセルＭＣ２のＭＴＪ素子からセルトランジスタＣＴの方向Ａ１に流れる。即ち、データ“１”を書き込む電流ＩＡＰ−Ｐが流れる。
ここで、メモリセルＭＣ１は、メモリセルＭＣ２に比べて電源ＰＳの近くに配置されている。逆に、メモリセルＭＣ１は、メモリセルＭＣ２に比べて低電圧源Ｖｓｓから遠い。さらに、メモリセルＭＣ１のセルトランジスタＣＴと第１のビット線ＢＬ１との間には、ＭＴＪ素子が介在している。
一方、メモリセルＭＣ２は、メモリセルＭＣ１に比べて低電圧源Ｖｓｓに近い。さらに、メモリセルＭＣ２のセルトランジスタＣＴと第１のビット線ＢＬ１との間には、ＭＴＪ素子が介在していない。
従って、メモリセルＭＣ１のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの寄生抵抗は、メモリセルＭＣ２のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの寄生抵抗に比べて大きい。ソースから低電圧源Ｖｓｓまでの寄生抵抗が大きいと、ソース電圧が低電圧源Ｖｓｓの電圧よりも大きく上昇（浮遊）する。
しかし、第２の実施形態では、セルトランジスタＣＴがＰ型ＦＥＴである。従って、ソース電圧が上昇すると、セルトランジスタＣＴの電流駆動能力が上昇する。即ち、メモリセルＭＣ１に流れる書込み電流ＩＰ−ＡＰは、メモリセルＭＣ２に流れる書込み電流ＩＡＰ−Ｐに比べて大きくなる。
上述のとおり、遷移閾値電流ＩｔＰ−ＡＰは、遷移閾値電流ＩｔＡＰ−Ｐに比べて大きい（ＩｔＡＰ−Ｐ＜ＩｔＰ−ＡＰ）が、それに適合するように、メモリセルＭＣ１における実際の書込み電流ＩＰ−ＡＰも大きくなる。このため、遷移閾値電流ＩｔＰ−ＡＰが大きくとも、実際の書込み電流ＩＰ−ＡＰが遷移閾値電流ＩｔＰ−ＡＰを超えている限りにおいてデータ“０”を書き込むことができる。
一方、メモリセルＭＣ２のソース電圧は、低電圧源Ｖｓｓに近い。従って、メモリセルＭＣ２のセルトランジスタＣＴの電流駆動能力は、比較的小さい。よって、メモリセルＭＣ２に流れる実際の書込み電流ＩＡＰ−Ｐは、セルトランジスタＣＴの電流駆動能力の低下に伴い小さくなる。しかし、遷移閾値電流ＩｔＡＰ−Ｐはそもそも小さいため、実際の書込み電流ＩＡＰ−Ｐが小さくとも遷移閾値電流ＩｔＡＰ−Ｐを超えている限りにおいてデータ“１”を書き込むことができる。
図１１（Ｂ）を参照すると、電源ＰＳがメモリセルＭＣ２に近い第１のビット線ＢＬ１に接続されており、低電圧源ＶｓｓがメモリセルＭＣ１に近い第２のビット線ＢＬ２に接続されている。この場合、第１のビット線ＢＬ１から第２のビット線ＢＬ２へ書込み電流が流れる。この状態でメモリセルＭＣ１のいずれかを選択した場合、矢印Ａ１の方向に書込み電流ＩＡＰ−Ｐが、メモリセルＭＣ１に流れる。
一方、メモリセルＭＣ２のいずれかを選択した場合、矢印Ａ２の方向に書込み電流ＩＰ−ＡＰが、メモリセルＭＣ２に流れる。従って、図１１（Ｂ）では、メモリセルＭＣ１にデータ“１”が書き込まれ、メモリセルＭＣ２にデータ“０”が書き込まれる。
ここで、メモリセルＭＣ２は、メモリセルＭＣ１に比べて低電圧源Ｖｓｓから遠い。さらに、メモリセルＭＣ２のセルトランジスタＣＴと第２のビット線ＢＬ２との間には、ＭＴＪ素子が介在している。一方、メモリセルＭＣ１は、メモリセルＭＣ２に比べて低電圧源Ｖｓｓに近い。さらに、メモリセルＭＣ１のセルトランジスタＣＴと第２のビット線ＢＬ２との間には、ＭＴＪ素子が介在していない。従って、メモリセルＭＣ２のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの寄生抵抗は、メモリセルＭＣ１のセルトランジスタＣＴのソースから低電圧源Ｖｓｓまでの寄生抵抗に比べて大きい。ソースから低電圧源Ｖｓｓまでの寄生抵抗が大きいと、ソース電圧が低電圧源Ｖｓｓの電圧よりも大きく上昇（浮遊）する。
しかし、第２の実施形態では、セルトランジスタＣＴがＰ型ＦＥＴである。従って、ソース電圧が上昇すると、セルトランジスタＣＴの電流駆動能力が上昇する。即ち、メモリセルＭＣ２に流れる書込み電流ＩＰ−ＡＰは、メモリセルＭＣ１に流れる書込み電流ＩＡＰ−Ｐに比べて大きくなる。
上述の通り、遷移閾値電流ＩｔＰ−ＡＰは、遷移閾値電流ＩｔＡＰ−Ｐに比べて大きい（ＩｔＡＰ−Ｐ＜ＩｔＰ−ＡＰ）が、それに適合するように、メモリセルＭＣ２における実際の書込み電流ＩＰ−ＡＰも大きくなる。このため、遷移閾値電流ＩｔＰ−ＡＰが大きくとも、実際の書込み電流ＩＰ−ＡＰが遷移閾値電流ＩｔＰ−ＡＰを超えている限りにおいてデータ“０”を書き込むことができる。
一方、メモリセルＭＣ１のソース電圧は、低電圧源Ｖｓｓに近い。従って、メモリセルＭＣ１のセルトランジスタＣＴの電流駆動能力は、比較的小さい。よって、メモリセルＭＣ１に流れる実際の書込み電流ＩＡＰ−Ｐは、セルトランジスタＣＴの電流駆動能力の低下に伴い小さくなる。しかし、遷移閾値電流ＩｔＡＰ−Ｐはそもそも小さいため、実際の書込み電流ＩＡＰ−Ｐが小さくとも遷移閾値電流ＩｔＡＰ−Ｐを超えている限りにおいてデータ“１”を書き込むことができる。
このように、第２の実施形態によれば、第１および第２のビット線ＢＬ１、ＢＬ２をメモリセルＭＣ１とメモリセルＭＣ２との間において交差させることによって、実際の書込み電流ＩＡＰ−Ｐ、ＩＰ−ＡＰの大きさを、遷移閾値電流ＩｔＡＰ−Ｐ、ＩｔＰ−ＡＰの大きさに適合させることができる。よって、第２の実施形態も第１の実施形態と同様の効果を得ることができる。
尚、第２の実施形態によるＭＲＡＭの平面レイアウトおよび断面は、図４から図１０に示す第１の実施形態のそれらと同様でよい。但し、第２の実施形態の拡散層の導電型は、第１の実施形態のそれらと逆導電型である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０・・・半導体基板、ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、ＭＣ・・・メモリセル、ＵＥ・・・上部電極、ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、Ｐ・・・ピン層、Ｂ・・・トンネル絶縁膜、Ｆ・・・フリー層、Ｍ１、Ｍ２・・・第１、第２の配線、Ｖ０、Ｖ１、Ｖ２・・・ビアコンタクト、ＣＢ・・・コンタクトプラグ、ＧＣ・・・ゲート電極（ＷＬ・・・ワード線）、ＢＬ１、ＢＬ２・・・ビット線、ＩＳＰ・・・交差部、ＰＳ・・・電源、９０・・・はみ出し部分

Claims (7)

  1. 第１のビット線と、
    前記第１のビット線に対応して設けられた第２のビット線と、
    前記第１のビット線と前記第２のビット線との間に直列に接続されたメモリ素子およびセルトランジスタをそれぞれ含み、かつ、前記第１のビット線と前記第２のビット線との間に並列に接続された複数のメモリセルとを備え、
    前記複数のメモリセルのうち第１のメモリセルにおいては、前記メモリ素子が前記第１のビット線に接続されており、かつ、前記セルトランジスタが前記第２のビット線に接続されており、
    前記複数のメモリセルのうち第２のメモリセルにおいては、前記メモリ素子が前記第２のビット線に接続されており、かつ、前記セルトランジスタが前記第１のビット線に接続されており、
    前記第１および前記第２のビット線は、前記第１のメモリセルと前記第２のメモリセルとの間において交差していることを特徴とする半導体記憶装置。
  2. 第１のビット線と、
    前記第１のビット線に対応して設けられた第２のビット線と、
    前記第１のビット線と前記第２のビット線との間に直列に接続されたメモリ素子およびセルトランジスタをそれぞれ含み、かつ、前記第１のビット線と前記第２のビット線との間に並列に接続された複数のメモリセルとを備え、
    前記複数のメモリセルのうち第１のメモリセルにおいては、前記メモリ素子が前記第１のビット線に接続されており、かつ、前記セルトランジスタが前記第２のビット線に接続されており、
    前記複数のメモリセルのうち第２のメモリセルにおいては、前記メモリ素子が前記第２のビット線に接続されており、かつ、前記セルトランジスタが前記第１のビット線に接続されていることを特徴とする半導体記憶装置。
  3. 前記第１および前記第２のビット線は、前記第１のメモリセルと前記第２のメモリセルとの間において交差していることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記第１のビット線から前記第２のビット線へ書込み電流を流してデータを書き込むときに、前記第１のメモリセルが選択されている場合、前記書込み電流は、前記第１のメモリセルの前記メモリ素子から前記セルトランジスタの方向に流れ、前記第２のメモリセルが選択されている場合、前記書込み電流は、前記第２のメモリセルの前記セルトランジスタから前記メモリ素子の方向に流れることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
  5. 前記セルトランジスタは、Ｎ型トランジスタであり、
    前記第１および前記第２のメモリセルの各前記メモリ素子は、フリー層、バリア層およびピン層を含む磁気トンネル接合素子であり、
    前記第１のメモリセルにおいて、前記フリー層、前記バリア層および前記ピン層は、前記第１のビット線から前記セルトランジスタへ向かって、前記ピン層、前記バリア層および前記フリー層の順番で配列されており、
    前記第２のメモリセルにおいて、前記フリー層、前記ピン層および前記バリア層は、前記第２のビット線から前記セルトランジスタへ向かって、前記ピン層、前記バリア層および前記フリー層の順番で配列されていることを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
  6. 前記セルトランジスタは、Ｐ型トランジスタであり、
    前記第１および前記第２のメモリセルの各前記メモリ素子は、フリー層、バリア層およびピン層を含む磁気トンネル接合素子であり、
    前記第１のメモリセルにおいて、前記フリー層、前記バリア層および前記ピン層は、前記第１のビット線から前記セルトランジスタへ向かって、前記フリー層、前記バリア層および前記ピン層の順番で配列されており、
    前記第２のメモリセルにおいて、前記フリー層、前記ピン層および前記バリア層は、前記第２のビット線から前記セルトランジスタへ向かって、前記フリー層、前記バリア層および前記ピン層の順番で配列されていることを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
  7. 前記第１および前記第２のビット線は、第１の配線と該第１の配線よりも上層の第２の配線とから形成されており、
    前記第１のビット線が前記第１の配線で形成されている領域では、前記第２のビット線は前記第２の配線で形成されており、
    前記第１のビット線が前記第２の配線で形成されている領域では、前記第２のビット線は前記第１の配線で形成されており、
    前記第１のメモリセルと前記第２のメモリセルとの間において、前記第１のビット線の配線と前記第２のビット線の配線とが入れ替わることを特徴とする請求項２から請求項６のいずれかに記載の半導体記憶装置。
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