JP2014033136A - 表示装置およびその製造方法 - Google Patents

Abstract

【課題】表示領域の画素部にＬＤＤ構造のＴＦＴを、表示領域周辺部にＧＯＬＤ構造のＴＦＴを有し、両ＴＦＴの信頼性の均一性に優れた表示装置を提供する。
【解決手段】画素部と周辺部とを備えた表示装置において、画素部は、第１導電タイプのＬＤＤ構造のＴＦＴを含み、周辺部は、ＬＤＤ構造のＴＦＴのＬＤＤ１１３の幅と同じＬＤＤ幅を有する第１導電タイプのＧＯＬＤ構造のＴＦＴと、第１導電タイプとは逆の第２導電タイプのＴＦＴとを含む。
【選択図】図１

Description

本発明は、低温形成多結晶シリコン（Low Temperature Poly Silicon：ＬＴＰＳ)薄膜トランジスタ（ＴＦＴ）を用いた表示装置およびその製造方法に関する。

マトリクス配列された画素の駆動素子としてＴＦＴを用いるアクティブマトリクス方式の画像装置が広く使用されている。このアクティブマトリククス方式は、従来は、各画素のスイッチングとして用いられるＴＦＴには、比較的製造の容易な非晶質シリコンによって形成され、駆動回路は、ＩＣ等を外付けしてモジュールを形成していた。一方、スペースファクタ等の要請から、画素が形成されるガラス基板の周辺にＴＦＴによって駆動回路を形成する方式が比較的小型のディスプレイで採用されている。

駆動回路を形成するＴＦＴを非晶質シリコンで形成すると電子の移動度が不足する等から十分な特性が得られない。この場合、非晶質シリコンに替えて、多結晶シリコンを用いてＴＦＴを形成する。しかしながら、ガラス基板を用いる画像装置ではシリコン半導体集積回路装置で用いられるような高温での処理を行うことが困難である。このための多結晶シリコンの形成は、先にＣＶＤ法、スパッタリング、また蒸着等によって非晶質シリコン膜を形成したあと、エキシマレーザ等を照射することにより、低温で多結晶シリコン膜を形成する方法がとられる（例えば、引用文献１）。

ＬＴＰＳＴＦＴを用いた表示装置において、画素部と駆動回路が配置される周辺部とでは、使用されるＴＦＴに対する要求仕様が異なる。画素部のＴＦＴは容量デバイスとして使用され、オフ特性（小オフ電流）が重視される。一方、周辺部のＴＦＴは駆動回路を構成しており、オン特性（大オン電流）が重視される。同一プロセスを用いて画素部と周辺部のＴＦＴを製造する場合、画素部での低オフ電流特性を優先し、ＴＦＴとしてはＬＤＤ（Lightly Doped Drain）構造を用い、周辺部では大オン電流を得るために素子面積（チャネル幅）を大きくしていた。

特開２００９−４９２４３号公報

表示装置は益々狭額縁化の方向にあり、周辺部の面積を小さくする必要に迫られている。周辺部に形成されるＴＦＴの面積縮小が狭額縁化に有効だが、良好なオン特性が得られないと駆動回路の特性の劣化を招く。ＬＤＤ構造に代えて、ＧＯＬＤ（Gate Overlapped LDD）構造のＴＦＴを用いることにより、駆動回路部の小面積化が可能であるがＬＤＤ構造とＧＯＬＤ構造の両者をガラス基板上に造り込むためにはそれぞれの構造に対してそれぞれのプロセス処理が必要となり、製造工程が大幅に増加するとの問題が生じる。

本発明の目的は、表示領域の画素部にＬＤＤ構造のＴＦＴを、表示領域周辺部にＧＯＬＤ構造のＴＦＴを有し、両ＴＦＴの信頼性の均一性に優れた表示装置およびＬＤＤ構造とＧＯＬＤ構造のＴＦＴを容易に作り分けることのできる表示装置の製造方法を提供することにある。

上記目的を達成するための一実施形態として、表示領域の画素部と周辺部とを備えた表示装置において、 前記画素部は、第１導電タイプのＬＤＤ構造のＴＦＴを含み、前記周辺部は、前記ＬＤＤ構造のＴＦＴのＬＤＤ幅と同じＬＤＤ幅を有する第１導電タイプのＧＯＬＤ構造のＴＦＴと、第１導電タイプとは逆の第２導電タイプのＴＦＴとを、含むことを特徴とする表示装置とする。

また、第１導電タイプのＬＤＤ構造の第１ＴＦＴを画素部に、第１導電タイプのＧＯＬＤ構造の第２ＴＦＴおよび第１導電型とは逆の第２導電タイプの第３ＴＦＴを周辺部に有する表示装置の製造方法において、互いに電気的に分離された第１半導体層、第２半導体層、第３半導体層の上にゲート絶縁膜が形成された基板を準備する第１の工程と、前記ゲート絶縁膜を介して前記第１半導体層、第２半導体層、第３半導体層の上に中央領域が厚く、周辺領域が薄いゲートメタル膜を形成する第２の工程と、前記ゲートメタル膜が薄い前記周辺領域を介して前記第１半導体層、第２半導体層、第３半導体層に不純物を導入し、前記第２半導体層に前記ＧＯＬＤ構造の第２ＴＦＴのＬＤＤ領域を形成する第３の工程と、前記第２半導体層の上のゲートメタル膜はマスクで覆った状態で、前記第１および第３半導体層の上のゲートメタル膜をエッチングしてそれぞれの前記周辺領域の薄いゲートメタル膜を除去し、除去された領域下部の前記第１および第３半導体層に不純物を導入して前記第１半導体層に前記ＬＤＤ構造の第１ＴＦＴのＬＤＤ領域を形成する第４の工程と、を有することを特徴とする表示装置の製造方法とする。

また、第１導電タイプのＬＤＤ構造の第１ＴＦＴを画素部に、第１導電タイプのＧＯＬＤ構造の第２ＴＦＴおよび第１導電型とは逆の第２導電タイプの第３ＴＦＴを周辺部に有する表示装置の製造方法において、互いに電気的に分離された第１半導体層、第２半導体層、第３半導体層の上にゲート絶縁膜が形成された基板を準備する第１の工程と、前記ゲート絶縁膜を介して前記第１半導体層、第２半導体層、第３半導体層の上に中央領域が厚く、周辺領域が薄いゲートメタル膜を形成する第２の工程と、前記ゲートメタル膜が薄い前記周辺領域を介して前記第１半導体層、第２半導体層に不純物を導入し、前記第２半導体層に前記ＧＯＬＤ構造の第２ＴＦＴのＬＤＤ領域を形成する第３の工程と、前記第２半導体層の上のゲートメタル膜はレジストパターンで覆った状態で、前記第１半導体層の上のゲートメタル膜をエッチングして前記周辺領域の薄いゲートメタル膜を除去し、除去された領域下部の前記第１半導体層に不純物を導入して前記第１半導体層に前記ＬＤＤ構造の第１ＴＦＴのＬＤＤ領域を形成する第４の工程と、を有することを特徴とする表示装置の製造方法とする。

本発明によれば、画素部にＬＤＤ構造のＴＦＴを、画素周辺部にＧＯＬＤ構造のＴＦＴを有し、両ＴＦＴの信頼性の均一性に優れた液晶表示装置およびＬＤＤ構造とＧＯＬＤ構造のＴＦＴを容易に作り分けることのできる製造方法を提供することができる。

本発明の各実施例に係る表示装置の画素部および周辺部の代表的なＴＦＴの概略構造断面図である。 本発明の第１の実施例に係る表示装置の製造工程（ａ−Ｓｉ膜形成後多結晶化）を説明するための概略素子断面図である。 本発明の第１の実施例に係る表示装置の製造工程（多結晶Ｓｉ膜上にゲート絶縁膜形成）を説明するための概略素子断面図である。 本発明の第１の実施例に係る表示装置の製造工程（ゲート電極上にパターンを有するレジスト膜形成）を説明するための概略素子断面図である。 本発明の第１の実施例に係る表示装置の製造工程（パターンを有するレジストとゲート電極をマスクにＮ^＋層形成用イオン打込み）を説明するための概略素子断面図である。 本発明の第１の実施例に係る表示装置の製造工程（レジスト膜を薄化）を説明するための概略素子断面図である。 本発明の第１の実施例に係る表示装置の製造工程（露出したゲード電極辺部を薄化後、Ｎ⁻層形成用イオン打込み）を説明するための概略素子断面図である。 本発明の第１の実施例に係る表示装置の製造工程（周辺部ＰＭＯSにＰ^＋層形成用イオン打込み）を説明するための概略素子断面図である。 本発明の第１の実施例に係る表示装置の製造工程（画素部のＮＭＯＳにＬＤＤ濃度調整用イオン打込み）のＬＤＤ構造を説明するための概略素子断面図である。 本発明の第１の実施例に係る表示装置の製造工程（ソース・ドレイン電極形成）を説明するための概略素子断面図である。 本発明の第２の実施例に係る表示装置の製造工程（ａ−Ｓｉ膜形成後多結晶化）を説明するための概略素子断面図である。 本発明の第２の実施例に係る表示装置の製造工程（多結晶Ｓｉ膜上にゲート絶縁膜形成）を説明するための概略素子断面図である。 本発明の第２の実施例に係る表示装置の製造工程（ゲート電極上にパターンを有するレジスト膜形成）を説明するための概略素子断面図である。 本発明の第２の実施例に係る表示装置の製造工程（パターンを有するレジストとゲート電極をマスクにＮ^＋層形成用イオン打込み）を説明するための概略素子断面図である。 本発明の第２の実施例に係る表示装置の製造工程（レジスト膜を薄化）を説明するための概略素子断面図である。 本発明の第２の実施例に係る表示装置の製造工程（露出したゲード電極辺部を薄化後、Ｎ⁻層形成用イオン打込み）を説明するための概略素子断面図である。 本発明の第２の実施例に係る表示装置の製造工程（周辺部ＰＭＯSにＰ^＋層形成用イオン打込み）を説明するための概略素子断面図である。 本発明の第２の実施例に係る表示装置の製造工程（画素部のＮＭＯＳにＬＤＤ濃度調整用イオン打込み）のＬＤＤ構造を説明するための概略素子断面図である。 本発明の第２の実施例に係る表示装置の製造工程（ソース・ドレイン電極形成）を説明するための概略素子断面図である。 本発明の各実施例に係る表示装置の全体概略平面図である。

発明者等は、ＬＤＤ構造のＦＥＴを独自のプロセスで作製する方法について検討する中で、微細化の観点からゲート電極加工をウエットエッチングからドライエッチングに変更することとした。ＬＤＤ構造を作製するには２回のドライエッチングにより、Ｎ^＋のソース・ドレイン領域、Ｎ⁻のＬＤＤ領域を自己整合で形成する必要がある。そこで、発明者等はＬＤＤ構造とするためにゲート電極の周辺部をエッチングすることとした。その作製の過程で、一段目のエッチング後、二段目のエッチングでゲート電極周辺部が最後まで加工できず、膜が残る現象を見出した。本発明はこの新たな知見に基づいており、発明者等は、上記現象を利用して自己整合ＧＯＬＤを製造することにより、ＬＤＤ構造とＧＯＬＤ構造とを有するＴＦＴを同一基板上に容易に作り分けることができることに思い至った。

以下、本発明を実施例により詳細に説明する。

本発明の第１の実施例を図１、図２Ａ〜図２Ｉ、図４を用いて説明する。図１は、本実施例に係る表示装置の画素部および周辺部の代表的なＴＦＴの概略構造断面図、図２Ａ〜図２Ｉは、本実施例に係る表示装置の製造工程を説明するための概略素子断面図、図４は本実施例に係る表示装置の全体概略平面図である。

まず、図４を用いて表示装置の概略構成について説明する。本実施例に係る表示装置１００は、画素部を含む表示領域１５０と周辺部である駆動回路領域１６０とを含む。これらの領域はガラス基板上に形成されており、大部分は表示領域で占められている。表示領域には多くの画素がマトリクス状に形成されている。各画素にはスイッチングのためのＬＤＤ構造のＮＭＯＳが低温形成多結晶シリコンを用いて形成されている。駆動回路領域にはＰＭＯＳやＧＯＬＤ構造のＮＭＯＳが形成されている。なお、駆動回路領域は表示装置下部だけでなく、図４に示す表示領域の左側や右側の領域内に配置することもできる。

次に、本表示装置に含まれるＴＦＴの断面構造について図１を用いて説明する。図１では、便宜的に、左側に周辺部のＧＯＬＤ構造を有するＮＭＯＳトランジスタ（ＮＭＯＳ ＧＯＬＤ）、中央部に画素部のＬＤＤ構造のＮＭＯＳトランジスタ（ＮＭＯＳ ＬＤＤ）、右側に周辺部のＰＭＯＳトランジスタ（ＰＭＯＳ）を示す。周辺部に形成されるＮＭＯＳ ＧＯＬＤは、周辺部の厚さが薄い領域を有するゲート電極１０６a、低温形成多結晶シリコン層に形成されたソース・ドレイン領域１１０a、ソース・ドレイン電極１１７、ＬＤＤ領域１０９a、低温形成多結晶シリコン層に形成されたチャネル領域１０４aを有する。また、画素部のＮＭＯＳ ＬＤＤは、ゲート電極１０６ｂ、低温形成多結晶シリコン層に形成されたソース・ドレイン領域１１４、ソース・ドレイン電極１１７、ＬＤＤ領域１１３、低温形成多結晶シリコン層に形成されたチャネル領域１０４ｂを有する。また、周辺部に形成されるＰＭＯＳはゲート電極１０６ｃ、低温形成多結晶シリコン層に形成されたソース・ドレイン領域１１５、ソース・ドレイン電極１１７、低温形成多結晶シリコン層に形成されたチャネル領域１０４ｃを有する。

次に、図２Ａ〜図２Ｉを用いて各ＴＦＴの製造工程を説明する。まず、ガラス基板１０１上にシリコン窒化膜１０２、シリコン酸化膜１０３、非晶質シリコン（ａ−Ｓｉ）膜を順次ＣＶＤ（ Chemical Vapor Deposition ）法によって全面に形成後、ａ−Ｓｉ膜にレーザを照射してアニールし、多結晶化して多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜１０４を形成する（図２Ａ）。次に、レジストパターンを用いてｐｏｌｙ−Ｓｉ膜１０４をそれぞれのＴＦＴの活性領域１０４ａ、１０４ｂ、１０４ｃを形成した後、全面にゲート絶縁膜１０５を成膜した（図２Ｂ）。引き続き、ゲート絶縁膜１０５の上にＭｏを主成分とするゲートメタル１０６を１５０ｎｍの厚さに成膜し、周辺部のＮＭＯＳ ＧＯＬＤおよび画素部のＮＭＯＳ ＬＤＤのゲートパターンとして厚さ１μｍのフルレジストパターン１０７ａ、１０７ｂを、周辺部ＰＭＯＳのゲートパターンとしてはゲート領域ではＮＭＯＳＴＦＴと同じ厚さを有し、ゲート領域周辺ではその約半分の０．５μｍの厚さを有するハーフレジストパターン１０７ｃを公知のハーフ露光により形成する（図２Ｃ）。なお、ハーフレジストパターンの厚さとしては、フルレジスト厚さ１に対し、０．５±０．１の厚さとすれば好適である。

次いで、フルレジストパターン１０７ａ、１０７ｂおよびハーフレジストパターンをマスクとして露出しているゲートメタルをドライエッチングにより除去し、それぞれのＴＦＴのゲート電極１０６ａ、１０６ｂ、１０６ｃを形成した後、リンイオンを用いたＮ^＋層形成用イオン打込み（ドーズ量：１×１０^１５ｃｍ^−２）１３１により、ＮＭＯＳ ＧＯＬＤとＮＭＯＳ ＬＤＤのソース・ドレイン領域１０８ａ、１０８ｂを形成する（図２Ｄ）。なお、Ｎ^＋層形成用イオン打込みとしてリンを用いたが、他のＶ属元素を用いることもできる。また、ＰＭＯＳの活性領域１０４ｃの上部にはハーフレジストパターンとゲートメタルの積層膜がマスクとなり、活性領域１０４ｃへのリンイオンの打込み量は無視できる。

引き続き、レジストエッチングにより、周辺部のハーフレジストパターン１０７ｃのハーフレジスト部を除去すると共に、ＮＭＯＳ ＧＯＬＤのＧＯＬＤ（ＬＤＤ）長分およびＮＭＯＳ ＬＤＤのＬＤＤ長分のレジスト幅（０．５μｍ）を細くしたパターン１０７ａ、１０７ｂ、１０７ｃとする（図２Ｅ）。次に、エッチングされたレジストパターン０７ａ、１０７ｂ、１０７ｃに対して露出された領域のゲートメタルをドライエッチングにより、メタル残膜値を所定の設定値（２０ｎｍ〜５０ｎｍ）とし、リンイオンを用いたＮ⁻層形成用イオン打込み（ドーズ量：５×１０^１３ｃｍ^−２）１３２により、ＮＭＯＳ ＧＯＬＤのＬＤＤのＮ⁻層１０９ａを形成する（図２Ｆ）。ＮＭＯＳ ＧＯＬＤおよびＮＭＯＳ ＬＤＤにおけるメタル残膜の幅（ＬＤＤの幅）はプロセスのバラツキの範囲内で同一である。この長さは±０．５μｍ以内の差であれば実用上問題ないが、±０．２μｍ以内が好適である。この時点で、ＮＭＯＳ ＧＯＬＤのＧＯＬＤ構造（Ｎ⁻層１０９ａ）は完成の状態、ＮＭＯＳ ＬＤＤのＮ⁻層１０９ｂの不純物濃度は必ずしも最適化されていない状態、ＰＭＯＳのソース・ドレイン領域はＰ^＋層ではなく、Ｎ⁻層１０９ｃの状態である。なお、ＮＭＯＳ ＧＯＬＤおよびＮＭＯＳ ＬＤＤのソース・ドレイン１１０ａ、１１０ｂの不純物濃度はＮ^＋層形成用イオン打込み１３１とＮ⁻層形成イオン打込み１３２とが加算された値となる。

次に、レジストパターン１０７ａ、１０７ｂ、１０７ｃを除去後、ＮＭＯＳ ＧＯＬＤ上にはフルレジストパターン１１１ａを、ＮＭＯＳ ＬＤＤ上にはハーフレジストパターン１１１ｂを公知のハーフ露光により形成する。なお、ＰＭＯＳはレジストレスである。この状態で、ホウ素（Ｂ）イオンを用いたＰ^＋層形成用イオン打込み（ドーズ量：１×１０^１５ｃｍ^−２）１３３により、ＰＭＯＳのソース・ドレイン領域に高濃度のＰ^＋層１１２を形成する（図２Ｇ）。この際、ＮＭＯＳ ＧＯＬＤおよびＮＭＯＳ ＬＤＤはレジストパターン１１１ａ、１１１ｂで覆われており、活性領域に打ち込まれるホウ素イオンは無視できる。なお、Ｐ^＋層形成用イオン打込みとしてホウ素を用いたが、他のＩＩＩ属元素を用いることもできる。

引き続き、レジストエッチングを行い、ＮＭＯＳ ＬＤＤ上部のハーフレジストパターン１１１ｂは除去し、ＮＭＯＳ ＧＯＬＤ上部のフルレジストパターンをハーフレジストパターン１１１ａとして残す。その後、ゲートメタル表面の酸化物が除去されるガスとゲートメタルを除去するガスとを用いて、ＮＭＯＳ ＬＤＤのＬＤＤ部分のゲートメタルを除去し、ホウ素イオンを用いてＮＭＯＳ ＬＤＤのＬＤＤ部分１１３の不純物濃度調整用イオン打込み（ドーズ量：４×１０^１３ｃｍ^−２）１３４を行った（図２Ｈ）。この際、ＮＭＯＳ ＬＤＤおよびＰＭＯＳのソース・ドレイン領域１１４、１１５へもホウ素イオンが打ち込まれるがこれらは高濃度であるため不純物濃度への影響は無視しうる。なお、ＴＦＴのチャネル長は４〜５μｍとした。

レジスト除去後、層間絶縁膜１１６を形成し、それぞれのＦＥＴのゲート電極、ソース・ドレイン領域に対するコンタクトホールを形成し、ソース・ドレイン配線１１７を形成する（図２Ｉ）。本プロセスによれば、画素部に自己整合ＬＤＤ構造のＮＭＯＳトランジスタを、周辺部に自己整合ＧＯＬＤ構造のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを容易に作製することができる。また、ＮＭＯＳ ＬＤＤのゲート電極の厚さは、ＮＭＯＳ ＧＯＬＤのゲート電極の厚さよりも薄くなるが特性上問題は生じない。
液晶パネルの場合は、さらに、この上部に液晶駆動用の画素電極を形成する。

上記製造方法を用いて表示装置を作製した結果、周辺部のＧＯＬＤ構造ＮＭＯＳトランジスタは大オン電流を、画素部のＬＤＤ構造ＮＭＯＳトランジスタは小オフ電流を実現することができた。また、ＭＯＳ ＧＯＬＤおよびＮＭＯＳ ＬＤＤにおけるメタル残膜の幅（ＬＤＤの幅）を揃えることができ、電界緩和のバラツキが小さく、それぞれのＴＦＴの信頼性の均一性が向上する。

以上本実施例によれば、画素部にＬＤＤ構造のＴＦＴを、画素周辺部にＧＯＬＤ構造のＴＦＴを有し、両ＴＦＴの信頼性の均一性に優れた液晶表示装置およびＬＤＤ構造とＧＯＬＤ構造のＴＦＴを容易に作り分けることのできる製造方法を提供することができる。

本発明の第２の実施例について、図３Ａ〜図３Ｉを用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。表示装置やＴＦＴの断面構造としては図４および図１と同様とすることができる。

本実施例における製造方法を以下説明する。まず、ガラス基板１０１上にシリコン窒化膜１０２、シリコン酸化膜１０３、非晶質シリコン（ａ−Ｓｉ）膜を順次ＣＶＤ（ Chemical Vapor Deposition ）法によって全面に形成後、ａ−Ｓｉ膜にレーザを照射してアニールし、多結晶化して多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜１０４を形成する（図３Ａ）。次に、レジストパターンを用いてｐｏｌｙ−Ｓｉ膜１０４をそれぞれのＴＦＴの活性領域１０４ａ、１０４ｂ、１０４ｃを形成した後、全面にゲート絶縁膜１０５を成膜した（図３Ｂ）。引き続き、ゲート絶縁膜１０５の上にＭｏを主成分とするゲートメタル１０６を１５０ｎｍの厚さに成膜し、周辺部のＮＭＯＳ ＧＯＬＤ、画素部のＮＭＯＳ ＬＤＤおよび周辺部ＰＭＯＳのゲートパターンとして厚さ１μｍのフルレジストパターン１２０ａ、１２０ｂ、１２０ｃを通常露光を用いて形成する（図３Ｃ）。

次いで、フルレジストパターン１２０ａ、１２０ｂ、１２０ｃをマスクとして露出しているＮＭＯＳソース・ドレイン領域のゲートメタルをドライエッチングにより除去し、それぞれのＴＦＴのゲート電極１０６ａ、１０６ｂ、１０６ｃを形成した後、リンイオンを用いたＮ^＋層形成用イオン打込み（ドーズ量：１×１０^１５ｃｍ^−２）１３１により、ＮＭＯＳ ＧＯＬＤとＮＭＯＳ ＬＤＤのソース・ドレイン領域１０８ａ、１０８ｂを形成する（図３Ｄ）。なお、Ｎ^＋層形成用イオン打込みとしてリンを用いたが、他のＶ属元素を用いることもできる。また、ＰＭＯＳの活性領域１０４ｃの上部にはフルレジストパターンとゲートメタルの積層膜がマスクとなり、活性領域１０４ｃへのリンイオンの打込み量は無視できる。

引き続き、レジストエッチングにより、ＮＭＯＳ ＧＯＬＤのＧＯＬＤ（ＬＤＤ）長分およびＮＭＯＳ ＬＤＤのＬＤＤ長分等のレジスト幅（０．５μｍ）を細くしたパターン１２０ａ、１２０ｂ、１２０ｃとする（図３Ｅ）。次に、エッチングされたレジストパターン１２０ａ、１２０ｂ、１２０ｃに対して露出された領域のゲートメタルをドライエッチングにより、メタル残膜値を所定の設定値（２０ｎｍ〜５０ｎｍ）とし、リンイオンを用いたＮ⁻層形成用イオン打込み（ドーズ量：５×１０^１３ｃｍ^−２）１３２により、ＮＭＯＳ ＧＯＬＤのＬＤＤのＮ⁻層１０９ａを形成する（図３Ｆ）。この時点で、ＮＭＯＳ ＧＯＬＤのＧＯＬＤ構造（Ｎ⁻層１０９ａ）は完成の状態、ＮＭＯＳ ＬＤＤのＮ⁻層１０９ｂの不純物濃度は必ずしも最適化されていない状態である。ＮＭＯＳ ＧＯＬＤおよびＮＭＯＳ ＬＤＤにおけるメタル残膜の幅（ＬＤＤの幅）はプロセスのバラツキの範囲内で同一である。この長さは±０．５μｍ以内の差であれば実用上問題ないが、±０．２μｍ以内が好適である。なお、ＮＭＯＳ ＧＯＬＤおよびＮＭＯＳ ＬＤＤのソース・ドレイン１１０ａ、１１０ｂの不純物濃度はＮ^＋層形成用イオン打込み１３１とＮ⁻層形成イオン打込み１３２とが加算された値となる。

次に、レジストパターン１２０ａ、１２０ｂ、１２０ｃを除去後、ＮＭＯＳ ＧＯＬＤ上にはフルレジストパターン１２１ａを、ＮＭＯＳ ＬＤＤ上にはハーフレジストパターン１２１ｂを、ＰＭＯＳのゲート領域上にはハーフレジストパターン１２１ｃを公知のハーフ露光により形成する。ＰＭＯＳのゲートメタルをエッチング加工してゲート電極１０６ｃを形成した後、ホウ素（Ｂ）イオンを用いたＰ^＋層形成用イオン打込み（ドーズ量：１×１０^１５ｃｍ^−２）１３３により、ＰＭＯＳのソース・ドレイン領域に高濃度のＰ^＋層１１２を形成する（図３Ｇ）。この際、ＮＭＯＳ ＧＯＬＤおよびＮＭＯＳ ＬＤＤはレジストパターン１２１ａ、１２１ｂで覆われており、活性領域に打ち込まれるホウ素イオンは無視できる。なお、Ｐ^＋層形成用イオン打込みとしてホウ素を用いたが、他のＩＩＩ属元素を用いることもできる。

引き続き、レジストエッチングを行い、ＮＭＯＳ ＬＤＤ上部のハーフレジストパターン１２１ｂおよびＰＭＯＳのゲート電極上部のハーフレジストパターン１２１ｃは除去し、ＮＭＯＳ ＧＯＬＤ上部のフルレジストパターンをハーフレジストパターン１２１ａとして残す。その後、ゲートメタル表面の酸化物が除去されるガスとゲートメタルを除去するガスとを用いて、ＮＭＯＳ ＬＤＤのＬＤＤ部分のゲートメタル残膜を除去し、ホウ素イオンを用いてＮＭＯＳ ＬＤＤのＬＤＤ部分１１３の不純物濃度調整用イオン打込み（ドーズ量：４×１０^１３ｃｍ^−２）１３４を行った（図３Ｈ）。この際、ＮＭＯＳ ＬＤＤおよびＰＭＯＳのソース・ドレイン領域１１４、１１５へもホウ素イオンが打ち込まれるがこれらは高濃度であるため不純物濃度への影響は無視しうる。なお、ＴＦＴのチャネル長は４〜５μｍとした。

レジスト除去後、層間絶縁膜１１６を形成し、それぞれのＦＥＴのゲート電極、ソース・ドレイン領域１１０ａ、１１４に対するコンタクトホールを形成し、ソース・ドレイン配線１１７を形成する（図３Ｉ）。本プロセスによれば、画素部に自己整合ＬＤＤ構造のＮＭＯＳトランジスタを、周辺部に自己整合ＧＯＬＤ構造のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを容易に作製することができる。また、ＮＭＯＳ ＬＤＤのゲート電極の厚さは、ＮＭＯＳ ＧＯＬＤのゲート電極の厚さよりも薄くなるが特性上問題は生じない。
液晶パネルの場合は、さらに、この上部に液晶駆動用の画素電極を形成する。

上記製造方法を用いて表示装置を作製した結果、周辺部のＧＯＬＤ構造ＮＭＯＳトランジスタは大オン電流を、画素部のＬＤＤ構造ＮＭＯＳトランジスタは小オフ電流を実現することができた。また、ＭＯＳ ＧＯＬＤおよびＮＭＯＳ ＬＤＤにおけるメタル残膜の幅（ＬＤＤの幅）を揃えることができ、電界緩和のバラツキが小さく、それぞれのＴＦＴの信頼性の均一性が向上する。

以上本実施例によれば、画素部にＬＤＤ構造のＴＦＴを、画素周辺部にＧＯＬＤ構造のＴＦＴを有し、両ＴＦＴの信頼性の均一性に優れた液晶表示装置およびＬＤＤ構造とＧＯＬＤ構造のＴＦＴを容易に作り分けることのできる製造方法を提供することができる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではなく、例えば、ドーズ量等は記載した数値に限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１００…表示装置、１０１…ガラス基板、１０２…シリコン窒化膜、１０３…シリコン酸化膜、１０４，１０４ａ，１０４ｂ，１０４ｃ…多結晶シリコン膜、１０５…ゲート絶縁膜、１０６，１０６ａ，１０６ｂ，１０６ｃ…ゲート電極、１０７ａ，１０７ｂ，１０７ｃ…レジストパターン、１０８ａ，１０８ｂ…ソース・ドレイン領域、１０９ａ…ＮＭＯＳ ＧＯＬＤ Ｎ⁻層、１０９ｂ…ＮＭＯＳ Ｎ⁻層、１０９ｃ…ＰＭＯＳ Ｎ⁻層、１１０ａ…ＮＭＯＳ ＧＯＬＤ Ｎ^＋層、１１０ｂ…ＮＭＯＳ ＬＤＤ Ｎ^＋層、１１１ａ，１１１ｂ…レジストパターン、１１２…ＰＭＯＳ Ｐ^＋層、１１３…ＮＭＯＳ ＬＤＤ Ｎ⁻層、１１４…ＮＭＯＳ ＬＤＤ Ｎ^＋層、１１５…ＰＭＯＳ Ｐ^＋層、１１６…層間絶縁膜、１１７…ソース・ドレイン配線、１２０ａ，１２０ｂ，１２０ｃ…レジストパターン、１２１ａ，１２１ｂ，１２１ｃ…レジストパターン、１３１…Ｎ^＋層形成用イオン打込み、１３２…Ｎ⁻層形成用イオン打込み、１３３…Ｐ^＋層形成用イオンイ打込み、１３４…ＬＤＤ構造ＮＭＯＳのＬＤＤ部分の不純物濃度調整用イオン打込み、１５０…表示領域、１６０…駆動回路領域。

Claims (10)

1. 画素部と周辺部とを備えた表示装置において、
   前記画素部は、第１導電タイプのＬＤＤ構造のＴＦＴを含み、
   前記周辺部は、前記ＬＤＤ構造のＴＦＴのＬＤＤ幅と同じＬＤＤ幅を有する第１導電タイプのＧＯＬＤ構造のＴＦＴと、第１導電タイプとは逆の第２導電タイプのＴＦＴとを、含むことを特徴とする表示装置。
2. 請求項１記載の表示装置において、
   前記ＬＤＤ幅が同じとは、±０．５μｍ以内の差を含むことを特徴とする表示装置。
3. 請求項２記載の表示装置において、
   前記ＬＤＤ構造のＴＦＴのゲート電極の厚さは、前記ＧＯＬＤ構造のＴＦＴのゲート電極の厚さ未満であることを特徴とする表示装置。
4. 請求項３記載の表示装置において、
   前記第２導電タイプのＴＦＴのゲート電極の厚さは、前記ＬＤＤ構造のＴＦＴのゲート電極の厚さと同じであることを特徴とする表示装置。
5. 請求項１記載の表示装置において、
   前記ＧＯＬＤ構造のＴＦＴのゲート電極周辺領域の厚さは、２０〜５０ｎｍの範囲内にあることを特徴とする表示装置。
6. 第１導電タイプのＬＤＤ構造の第１ＴＦＴを画素部に、第１導電タイプのＧＯＬＤ構造の第２ＴＦＴおよび第１導電型とは逆の第２導電タイプの第３ＴＦＴを周辺部に有する表示装置の製造方法において、
   互いに電気的に分離された第１半導体層、第２半導体層、第３半導体層の上にゲート絶縁膜が形成された基板を準備する第１の工程と、
   前記ゲート絶縁膜を介して前記第１半導体層、第２半導体層、第３半導体層の上に中央領域が厚く、周辺領域が薄いゲートメタル膜を形成する第２の工程と、
   前記ゲートメタル膜が薄い前記周辺領域を介して前記第１半導体層、第２半導体層、第３半導体層に不純物を導入し、前記第２半導体層に前記ＧＯＬＤ構造の第２ＴＦＴのＬＤＤ領域を形成する第３の工程と、
   前記第２半導体層の上のゲートメタル膜はレジストパターンで覆った状態で、前記第１および第３半導体層の上のゲートメタル膜をエッチングしてそれぞれの前記周辺領域の薄いゲートメタル膜を除去し、除去された領域下部の前記第１および第３半導体層に不純物を導入して前記第１半導体層に前記ＬＤＤ構造の第１ＴＦＴのＬＤＤ領域を形成する第４の工程と、を有することを特徴とする表示装置の製造方法。
7. 請求項６記載の表示装置の製造方法において、
   前記第３ＴＦＴのゲートメタル膜はハーフ露光で形成された中央領域が厚く周辺領域が薄いレジストパターンを用いて加工されることを特徴とする表示装置の製造方法。
8. 請求項６記載の表示装置の製造方法において、
   前記第４の工程の前段階で、前記第１ＴＦＴの上部で薄く前記第２ＴＦＴの上部で厚いレジストパターンがハーフ露光で形成されており、その後、前記第２ＴＦＴの上部のレジストパターンは前記第２ＴＦＴを覆うように残され、前記第１ＴＦＴの上部のレジストパターンは除去されることを特徴とする表示装置の製造方法。
9. 第１導電タイプのＬＤＤ構造の第１ＴＦＴを画素部に、第１導電タイプのＧＯＬＤ構造の第２ＴＦＴおよび第１導電型とは逆の第２導電タイプの第３ＴＦＴを周辺部に有する表示装置の製造方法において、
   互いに電気的に分離された第１半導体層、第２半導体層、第３半導体層の上にゲート絶縁膜が形成された基板を準備する第１の工程と、
   前記ゲート絶縁膜を介して前記第１半導体層、第２半導体層、第３半導体層の上に中央領域が厚く、周辺領域が薄いゲートメタル膜を形成する第２の工程と、
   前記ゲートメタル膜が薄い前記周辺領域を介して前記第１半導体層、第２半導体層に不純物を導入し、前記第２半導体層に前記ＧＯＬＤ構造の第２ＴＦＴのＬＤＤ領域を形成する第３の工程と、
   前記第２半導体層の上のゲートメタル膜はレジストパターンで覆った状態で、前記第１半導体層の上のゲートメタル膜をエッチングして前記周辺領域の薄いゲートメタル膜を除去し、除去された領域下部の前記第１半導体層に不純物を導入して前記第１半導体層に前記ＬＤＤ構造の第１ＴＦＴのＬＤＤ領域を形成する第４の工程と、を有することを特徴とする表示装置の製造方法。
10. 請求項９記載の表示装置の製造方法において、
    前記第４の工程の前段階で、前記第１ＴＦＴの上部で薄く前記第２ＴＦＴの上部で厚いレジストパターンがハーフ露光で形成されており、その後、前記第２ＴＦＴの上部のレジストパターンは前記第２ＴＦＴを覆うように残され、前記第１ＴＦＴの上部のレジストパターンは除去されることを特徴とする表示装置の製造方法。

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