[go: up one dir, main page]

JP2014029897A - 導電性接合体およびそれを用いた半導体装置 - Google Patents

導電性接合体およびそれを用いた半導体装置 Download PDF

Info

Publication number
JP2014029897A
JP2014029897A JP2012169072A JP2012169072A JP2014029897A JP 2014029897 A JP2014029897 A JP 2014029897A JP 2012169072 A JP2012169072 A JP 2012169072A JP 2012169072 A JP2012169072 A JP 2012169072A JP 2014029897 A JP2014029897 A JP 2014029897A
Authority
JP
Japan
Prior art keywords
semiconductor device
temperature
semiconductor chip
sintered
porosity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012169072A
Other languages
English (en)
Inventor
Takuji Ando
拓司 安藤
Toshiaki Morita
俊章 守田
Yusuke Yasuda
雄亮 保田
Naoya Tokoo
尚也 床尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2012169072A priority Critical patent/JP2014029897A/ja
Publication of JP2014029897A publication Critical patent/JP2014029897A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Die Bonding (AREA)

Abstract

【課題】接合層端部にかかる応力を緩和して高強度な接合を実現する接合層を形成すると共に、高放熱性を備えた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、半導体チップ２と、表面に電極板３を有する絶縁基板１１を有し、前記半導体チップと前記電極板とを酸化銀または酸化銅の金属粒子を焼結して接合する半導体装置の製造方法で、前記酸化銀または酸化銅の還元反応開始温度までの昇温速度の方が、前記酸化銀または酸化銅の還元反応開始温度以上での昇温速度よりも遅いことを特徴とする。
【選択図】図２

Description

本発明は、導電性接合体、およびそれによって接合された半導体装置に関する。
大電流をスイッチング制御するＩＧＢＴパワーデバイスと、スイッチング時に発生する逆電圧を解放するダイオードから構成されるパワー半導体モジュールは、電力変換器（インバータ）の主要構成部品として家電から車両用等の幅広い分野で用いられている。そして、パワー半導体モジュールが使用される環境が厳しくなっており、冷却を十分に行えない高温雰囲気下であったり、制御する電流容量が増大する方向にある。従って、パワー半導体装置の性能として、温度変化の大きい使用環境で長期間に渡り正常動作を確保できる高い信頼性や、大電流通電に伴うチップからの発熱量増大によるデバイスの高温化に耐える高耐熱性が求められる。
特に耐熱性を確保するために、従来は融点が３００℃程度、鉛含有率８５％以上の高鉛はんだが用いられてきた。しかし、半導体装置の鉛フリー化が必要とされるようになり、鉛フリーのはんだ材として、Ｓｎ-Ｃｕ系はんだ、Ｓｎ-Ａｇ系はんだ、Ｓｎ−Ｓｂ系はんだ等が知られているが、融点が２００℃程度であり、耐熱性を確保出来ない。
他方、特許文献１では金属粒子を含む接合材を２００℃〜４００℃の温度で加熱して焼結させる接合材料が開示されている。金属粒子として平均粒径が数ｎｍ〜１００ｕｍ程度の銀または銅が用いられており、高耐熱性、高放熱特性が得られる。ただし、金属粒子が融合して形成した焼結接合層は完全なバルク体にはならず、微小な空隙が形成される。この空隙率を低くすることで、強固でかつ熱伝導性に優れた高信頼な接合体が得られることが一般的に知られている。
しかしながら、銀や銅で構成される焼結接合層は従来のはんだ材に比べて硬いという問題がある。これは、銀や銅の弾性率が、はんだを構成する鉛やスズに比べて大きいことに起因する。弾性率が大きくなることで、接合工程、または半導体チップのスイッチング動作時、または半導体装置使用時の温度変化に伴い、接合層端部にかかる熱応力が増大する。結果として、半導体チップの動作時または半導体装置周囲の温度変化に伴う熱応力によって接合層端部を起点する接合界面での破壊や半導体チップ端部の破損を招くことが懸念される。単純に焼結接合層全体の空隙率を上げ、弾性率を下げることで熱応力を軽減できるが、せん断強度や熱伝導性が劣化するため、耐熱性、放熱性が損なわれる。
一方で、特許文献２には有機樹脂に貴金属を含む金属粒子を混合した導電性樹脂を接合材として適用する際、半導体チップまたは電極と接する層にナノ粒子を焼結したポーラスなナノ粒子コート膜を形成することで、接合層の厚さ方向に空隙率が異なる接合層を開示している。
特開２０１０−１３１６６９号公報 特開２０１１−２４９２５７号公報
しかし、特許文献２では、ナノ粒子コート膜によって強固な接合界面が得られ、導電性樹脂接合部で応力を干渉する効果があるものの、接合層の厚さ方向で空隙率が増加するため、特により高温環境下で動作する場合には、熱伝導性が十分でない可能性があった。
そこで、本発明の目的は、接合層端部にかかる応力を緩和して高強度な接合を実現する接合層を形成すると共に、高放熱性を備えた半導体装置を提供することにある。
上記課題を解決するために、本発明における半導体装置の製造方法は、半導体チップと、表面に電極板を有する絶縁基板を有し、前記半導体チップと前記電極板とを酸化銀または酸化銅の金属粒子を焼結して接合する半導体装置の製造方法で、前記酸化銀または酸化銅の還元反応開始温度までの昇温速度の方が、前記酸化銀または酸化銅の還元反応開始温度以上での昇温速度よりも遅いことを特徴とする。
また、本発明における半導体装置は、半導体チップと、前記半導体チップを搭載し、表面に電極板を有する絶縁基板を有し、前記半導体チップと前記電極板は焼結金属層を介して接合され、前記半導体チップ端部から０．５ｍｍ未満の領域の前記焼結金属層における空隙率が、前記半導体チップ端部から０．５ｍｍ以上内部の領域の前記焼結金属層における空隙率よりも大きいことを特徴とする。
本発明によれば、半導体チップが高温で動作したり、スイッチング動作が速くなって温度変動量が激しくなっても、接合層端部にかかる応力を緩和し、かつ高強度な接合を実現する接合層を形成すると共に、温度変化量の激しい環境下でも高信頼な半導体装置を提供することができる。
（ａ）〜（ｄ）は、本発明に関わる焼結接合層の形成手順を示す図である。 本発明に関わる焼結接合層の構成を示す図である。 本発明に関わる焼結接合層端部における断面の電子顕微鏡写真である。 （ａ）および（ｂ）は、本発明に関わる焼結接合層内部における断面の電子顕微鏡写真である。 本発明に関わる焼結接合層の空隙率と弾性率の関係を示す図である。 本発明に関わる半導体装置の構造を示す図である。 本発明に関わる半導体装置のサブアッセンブリ部を示す図である。 本発明に関わる半導体装置の構造を示す図である。 本発明に関わる半導体装置で電極板表面に金属層を施したものを示す図である。 本発明に関わる半導体装置で（ａ）電極板に溝を設けたもの、及び（ｂ）半導体チップ１に溝を設けたものを示す図である。 本発明に関わる（ａ）ＣｕＯ、及び（ｂ）Ａｇ２ＯのＴＧ／ＤＴＡを示す図である。
次に、本発明を実施するための形態を説明する。
図１は、本実施形態に関わる焼結接合層の形成手順を説明する図である。図１（ａ）に示すように、回路基板１０は、絶縁基板１１の片面に導電性の電極板３と、もう１方の面に金属板１３を貼り合わせて構成されている。
そして、図１（ｂ）に示すように、前記電極板３表面であって、かつ半導体チップ２を搭載する位置に、金属粒子を含むペースト２０を塗布する。
次に、図１（ｃ）に示すように、印刷塗布したペースト２０上に半導体チップ２を搭載する。
最後に、絶縁回路基板１０と半導体チップ２を加圧・加熱することで焼結接合層１が形成される。このようにすることによって、図１（ｄ）に示すように、半導体チップ２が焼結接合層１を介して電極板３と接合される。
続いて、焼結接合層１の構成例を図２に示す。図１（ｄ）で述べた加熱時の昇温条件や荷重を制御することによって、電極板３と半導体チップ２の間には端部領域Ａに対応する焼結接合層端部１ａの空隙率が、中央部領域Ｂに対応して前述した焼結接合層端部１ａよりもチップ中央部側にある焼結接合層内部１ｂの空隙率よりも高い（大きい）焼結接合層１が形成される。なお、当該焼結接合層１のより詳細な作成方法については後述する。
本実施形態で用いる回路基板１０を構成する絶縁基板１１は、半導体装置で必要とされる耐電圧性と強度を保持していれば良く、セラミックス板が適当である。セラミックス板として、Ａｌ２Ｏ３等の酸化物材料、または熱伝導率及び強度の高いＡｌＮやＳｉＮの窒化物系材料を選ぶと良い。厚さは強度、放熱性、耐電圧、を考慮して０．０１〜１ｍｍが望ましい。
本実施形態で用いる導電性の電極板３は、電気伝導性の良い金属材料が好ましい。例えばＡｌ、Ｃｕ、Ａｌを含む複合材料、Ｃｕを含む複合材料等が挙げられる。厚さは電極パターンの加工性を考慮して、０．０５ｍｍ〜１ｍｍが望ましい。絶縁性を考慮して、電極板３の端部は、絶縁基板１１の端部よりも内側に設けられる。電極板３は、金属の薄板を絶縁基板に貼り付けた後エッチング加工して回路パターンを作成する、または予めパターン加工された金属の薄板を貼り付ければ良い。
また、図９に示すように、電極板３の表面には、接合体との密着性を構造させるための金属層４を設けても良い。具体的には、例えば、Ａｕ、Ａｇ、Ｎｉ等の金属を電解めっき、無電解めっき、スパッタ等の技術で当該金属層４を形成すれば良い。
本実施形態で用いる金属板１３は、絶縁回路基板１０の反り変形を抑制するためのもので、熱伝導性が良く、かつ電極板３と同じ材質が望ましい。電極板３と同じ材料を用いることによって、絶縁基板１１を中心とした両面で熱膨張係数を揃えることが可能となり、応力の不均衡により回路基板１０が一方面側に反ることを防止できるからである。厚さについては、絶縁回路基板１０の反り方に合せて、電極板３の厚さとは異なっても良い。
このような構成にすることによって、下記で説明する焼結層１に係る応力をより低減することが可能となり、信頼性が向上する。
本実施形態で用いる回路基板１０は、絶縁基板１１と電極板３、絶縁基板１１と金属板１３を、接合材で一体化する、または電極板３と金属板１３を形成する金属層を溶湯法で一体化することで得られる。接合材を用いる場合、高融点はんだ、ＡｌまたはＡｇまたはＣｕを含む金属ペースト材が用いられる。接合材の融点は、絶縁基板１１、電極板３、金属板１３の融点よりも低いことが望ましい。
本実施形態で用いる半導体チップ２はＳｉ、またはＣ、Ｇａ等を含む化合物半導体材料（例えばＳｉＣ）で構成される。
本実施形態で用いるペースト２０には、少なくとも平均粒径０．０１ｕｍ以上１００uｍ以下の金属粒子、金属酸化物粒子、金属塩粒子を含む。金属粒子として、例えば、銀、銅、金、白金、パラジウム、ロジウム、オスミウム、ルテニウム、イリジウム、鉄、錫、亜鉛、コバルト、ニッケル、クロム、チタン、タンタル、タングステン、インジウム、珪素、アルミニウム等の中から１種類の金属あるいは２種類以上の金属からなる合金を用いることが可能である。
酸化物粒子としては酸化金、酸化第一銀、酸化第二銀、酸化第二銅を用いることが可能である。
金属塩粒子としてはカルボン酸金属塩として酢酸銀、ネオデカン酸銀塩などをもちいることが可能である。平均粒径が０．０１ｕｍ以下のいわゆるナノ粒子を用いても良いが、粒子径が小さくなるにつれて取扱が難しく高価になる。
接合温度は回路基板で利用する他の部材の融点よりも低く、かつペースト２０に含まれる有機溶媒が揮発するのに十分高くする必要がある。また、接合後の回路基板１０の反り、応力を低減するためには接合温度が低い方が望ましい。具体的には１８０℃〜４００℃の接合温度であればよい。
本実施形態で用いたベースト２０では金属粒子は有機溶媒中で凝集を起こしやすい。有機溶媒中での分散性を向上させるためには、金属粒子に有機物で被覆するのが良い。例えば、窒素原子を含むアミノ基、酸素原子を含むアルコール基、カルボキシル基、硫黄基を含むスルフォン基等の有機物が適している。この中でもカルボキシル基が金属粒子との結合性が高いことから分散材としては好ましい。例えば、ペンタン酸、ヘキサン酸、ヘプタン酸、オクタン酸、ノナン酸、デカン酸、ウンデカン酸、ドデカン酸、トリデカン酸、テトラデカン酸、ペンタデカン酸、ヘキサデカン酸、ヘプタデカン酸、オクタデカン酸、ノナデカン酸、イコサン酸、オレイン酸があげられる。この中でも特に炭素数の多い方が分散性に優れていることから、炭素数が１０以上の上記アルキルカルボン酸を選択することが好ましい。
本実施形態で用いるペースト用溶剤は、金属粒子を有機溶媒に分散させ、かつ接合後に接合層中に残存しない有機物が好ましい。例えば、トルエン、メタノール、エタノール等のアルコール類、また、ヘキサン、ヘプタン、オクタン、デカン、ドデカン、シクロペンタン、シクロヘキサン、シクロオクタン、ベンゼン、トルエン、キシレン、エチルベンゼン、水等を用いることができる。
この中でもアルコール類に関しては特にグリコール系の融点が低く、またアルコール系であることから環境への負荷も小さいことから好ましい。このような材料としてはジエチレングリコール、エチレングリコール、トリエチレングリコール、ジエチレングリコールモノブチルエーテル、ジエチレングリコールモノエチルエーテル、ジエチレングリコールモノヘキシルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールモノメチルエーテル、ポリエチレングリコールなどがあげられる。また、αテルピネオールなども粘性が高く融点が室温以下であることから溶剤として適している。
本実施例ではペーストを印刷塗布したが、塗布時の膜厚は使用するマスクの厚さに依存する。例えば、厚さ１００ｕｍのマスクを使用した場合、厚さ１００ｕｍ程度のペースト印刷層が形成される。そして、加熱、加圧することで体積収縮を起こし、塗布厚よりも薄い焼結接合層１が形成される。
ペースト塗布方法として、ディスペンサによるペースト滴下でも良い。所望の厚さの焼結接合層１が形成されるように、体積収縮も考慮して接合層形成領域内に所定量のペースト量を塗布しても良い。
また、本実施形態の焼結接合層１の形成には、ペースト２０の有機溶媒量、昇温速度と荷重で金属粒子の焼結状態を制御する。昇温速度が速すぎる場合、有機溶剤が揮発する前に一部の金属粒子同士が焼結を開始してしまい、揮発ガスが溜まりやすくなり、空隙として焼結体中に残存する。また、ペーストの流動性がある状態で荷重を増加させると半導体チップ周囲にペーストが流れ出す。この場合には、半導体チップ外周部近傍下のペースト２０中に含まれる金属粒子の含有率が低くなり、焼結部の空隙率が増加してしまい、所望の接合強度を得ることができなくなってしまう可能性がある。なお、金属粒子の焼結中に適度な荷重をかけることで、空隙率の低い緻密な焼結接合層を形成できる。さらに、半導体チップ２周囲へのペーストの流出を抑制するために、チップ周囲をマスクや治具等で覆う方法もあるが、この場合接合層端部の空隙率も低く（小さく）なってしまう恐れがある。
本発明の、接合層端部の空隙率が高く（大きく）、かつチップ中央部の空隙率が低い（小さい）焼結接合層を形成するには、ペースト中に有機溶媒が多く残る温度域では昇温速度を遅く、有機溶媒が少なくなる温度域では昇温速度を早くすれば良い。
さらに、下記でも述べるが、有機溶媒が多く残る温度域では低加重とし、有機溶媒が少なくなる温度域では高加重とすることによって、より応力を緩和することが可能な焼結状態を実現することができる。
例えば、ペースト２０中に有機溶媒が多く残る温度域での昇温速度は１０℃／分以下、荷重はチップ１個に対して０．１ＭＰａ以下、金属粒子の焼結が始まる温度域での荷重はチップ１個に対して１ＭＰａ以下とすることで、所望の焼結接合層１を形成できる。
続いて、有機溶媒が多く残る温度域とはどのような温度領域なのか、図１１を用いて説明する。図１１（ａ）は酸化銅第二（ＣｕＯ）を、図１１（ｂ）は酸化銀（Ａｇ２Ｏ）をそれぞれ不活性雰囲気下で熱重量測定したものを示した図である。熱重量測定は、Ｓｅｉｋｏ Ｉｎｓｔｒｕｍｅｎｔｓ製ＴＧ／ＤＴＡ６２００を用いて測定した。なお、本発明では有機溶媒が多く残る温度とはすなわち還元反応開始温度以下であり、当該還元反応開始温度は本当初の酸化物の重量の１０%重量減少した温度と定義する。したがって、有機溶媒が多く残る温度域とは、還元反応開始温度以下の温度のことを言う。一方、前述の定義から有機溶媒が少なくなる温度域とは還元反応開始温度以上の温度域のことを示す。
具体的な還元反応開始温度は、酸化銅第二（ＣｕＯ）で２５０℃、酸化銀（Ａｇ２Ｏ）で１２０℃となっている。
本発明の昇温速度は、当該昇温速度を還元反応開始温度を境に２段階で変化させることによって、チップ中央部の空隙率とチップ端部の空隙率を制御する。還元反応開始温度は酸化物が還元されて酸化物の酸素が減少しだす温度であり、当該温度に到達すると有機溶媒が十分に減少する。そのため、この温度以上で昇温速度を上昇させることによって、有機溶媒の蒸発によるチップ中央部のボイド発生を抑えて空隙率を低下させつつ、一気に焼結反応を進めてチップ端部の空隙率を確保することが可能となる。
また、ここでは不活性雰囲気下で熱重量測定したデータを示したが、還元雰囲気下、大気中であっても還元反応開始温度の測定は可能である。特に水素雰囲気下などの還元雰囲気下では、還元反応開始温度が不活性雰囲気下の還元反応開始温度よりも低下するため、それぞれの接合条件に対応する還元反応開始温度で昇温速度を変化させることが重要である。
また、本発明ではチップ中央部での空隙率を十分に低下させつつ、チップ端部である程度の空隙率を確保することが重要であるため、ペースト中の有機溶媒の残量を十分に減少させることが重要になる。
したがって、より有機溶媒を低減させてチップ中央部のボイドを低減させてチップ中央部の焼結密度を上昇させたい場合は、還元反応開始温度Ｔ（１０％）と還元終了温度Ｔ（１００％）の間の温度、つまりΔＴ＝Ｔ（１００％）―Ｔ（１０％）の１／２の温度で昇温速度を変化させることが好ましい。このような条件で接合することによって、より確実に有機溶媒を減少させることが可能となるため、チップ中央部の焼結密度を十分に上げた後に一気に焼結反応を進めてチップ端部の空隙率を確保することが可能となる。
また、酸化金属粒子ではなく、金属ナノ粒子を用いて接合する場合には、金属ナノ粒子を有機物で被覆する必要がある。この場合には、昇温速度を変化させるタイミングとしては、金属ナノ粒子を被覆している有機物が分解を始める温度で昇温速度を上げることによって、酸化金属粒子の場合と同様、有機溶媒を十分に減少させて有機溶媒の蒸発によるチップ中央部のボイド発生を抑えて空隙率を低下させつつ、一気に焼結反応を進めてチップ端部の空隙率を確保することが可能となる。
以上の点をまとめると、本発明を金属ナノ粒子、酸化金属粒子のそれぞれに一括に適用しようとする場合には、焼結反応が開始される温度を境に昇温速度を上昇させることが必要になる。
一方、焼結接合層端部１ａの空隙率を大きくする手段として、図１０（ａ）、（ｂ）に示すように、焼結接合層端部１ａにおいて、焼結接合層端部１ａでの厚さが厚くなるように、電極板３に溝部５をまたは、半導体チップ２に溝部６を設けても良い。当該電極板３の溝部５、及び半導体チップ２の溝部６の深さはそれぞれ１ｕｍ〜１０ｕｍあると良い。溝の深さを大きくしすぎるとチップ端部での接合強度が弱くなりすぎる恐れがあり、溝の深さを小さくしすぎるとチップ端部で、チップ中央部よりも空隙率が大きな領域を作ることができなくなるためである。
また、溝を設ける領域は、半導体チップ２には後述する半導体チップ端部から０．５ｍｍ未満の領域に溝部６を設け、電極板３には半導体チップ端部から０．５ｍｍ未満の領域と対向する領域に溝部５を設けるのが好ましい。
また、焼結接合層端部１ａの空隙率をさらに大きくする手段として、接合層外周部のペースト２０の塗布量を、内部の塗布量よりも小さくする手段がある。このようにすることによって、接合時の昇温速度を、還元反応開始温度を境に２段階で変化させた場合に、よりチップ端部に空隙を作成することが可能となる。
また、チップ端部の空隙率を大きくするための他の方法としては、ペースト塗布に用いるマスクパターンの粗密を変えたり、ディスペンス時の滴下量を変えることで、塗布量の調整をする方法がある。
接合雰囲気は上述したように不活性、還元雰囲気もしくは大気中で可能である。不活性はアルゴン、窒素がある。還元雰囲気は水素、蟻酸が上げられる。不活性雰囲気や還元雰囲気は基板やチップの酸化を抑えられるため、より好ましい。
また、接合後、半導体チップ２の周囲を樹脂やゲルで封止することがあり、端部近傍の空隙の一部に樹脂やゲルが充填されこともある。この場合、樹脂やゲルが焼結金属体の弾性率よりも低い弾性率であれば、よりチップ端部にかかる応力を低減できるので好ましい。さらに、本発明ではチップ端部の焼結接合層端部１ａの空隙率が大きいので、より焼結接合層端部１ａに樹脂やゲルが浸透しやすいため、応力低減の効果が大きい。
なお、本実施形態では、半導体チップ２と回路基板１０との接合に本発明の焼結接合層端部１ａ及び焼結接合層内部１ｂからなる焼結接合層１を適用したが、当該焼結接合層１は金属部材同士の接合にも適用できる。例えば、半導体装置の金属端子を回路基板の接続部にも適用したり、半導体チップ２と回路基板１０との間に挿入する応力緩衝板や熱拡散板の接合にも適用することが可能である。
また、本発明の焼結接合層は、家電、自動車、風力・太陽光発電、鉄道、産業機器向け電力変換システムに用いる半導体装置へ適用することができる。
《第一の実施形態》
以下、本実施形態に関わる第一の実施形態について説明する。
図１（ａ）に示す回路基板１０は、絶縁基板１１の片面に導電性の電極板３と、もう１方の面に金属板１３を貼り合わせて構成した。絶縁基板１１として、５０ｍｍ×５０ｍｍ×厚さ０．６３５ｍｍのＡｌＮ基板を、電極板３として４８ｍｍ×４８ｍｍ×厚さ０．３ｍｍのＣｕ板を、金属板１３として４８ｍｍ×４８ｍｍ×厚さ０．２ｍｍのＣｕ板を、銅系ろう材で接着した物を使用した。電極板３の表面には金属層４である厚さ１ｕｍのＡｇめっきを電解めっきで形成した。
回路基板１０に塗布するペースト２０として、カルボン酸を含む有機物であるステアリン酸を表面に被覆した粒径０．５〜２μｍの酸化銀粒子を有機溶媒のジエチレングリコールモノブチルエーテルに分散させたペースト材を使用した。ここで、酸化銀粒子の重量が有機溶媒の重量に対して８０％以上としたペーストＡ１と、酸化銀粒子の重量が有機溶媒の重量に対して８０％以下としたペーストＢ１、２種類のペーストを作製した。
ペースト２０の塗布方法として印刷法を採用した。半導体チップ２を搭載する位置に１２ｍｍ×１２ｍｍ×厚さ０．０８ｍｍの開口を１つ設けた図示しないメタルマスクを用いた。回路基板１０の上にメタルマスクで覆い、前記ペーストを塗布した。ペーストＡ１、ペーストＢ１共に、メタルマスク開口部内に厚さが約０．０８ｍｍのペースト層を形成することができた。
塗布したペースト２０の上に、半導体チップ２を１個搭載した。半導体チップ２として、１３ｍｍ×１３ｍｍ×厚さ０．４ｍｍのＳｉチップを用意した。電極板３と焼結接合層１を介して接する面には最表面がＡｕの電極を、他方側の面には最表面がＡｌの電極層を設けた。
半導体チップ２を搭載した回路基板１０を、図示しない加熱・加圧装置の中に設置し、半導体チップ２の上面から加圧板を当てて加圧した。
加熱条件として、室温から１６０℃までは１０℃／分以下の速度で昇温した後、３００℃までを１５℃／分以上の速度で昇温した。３００℃で５分保持した後、室温まで自然冷却した。加熱は大気中で行った。
使用したペーストと加圧条件を表１に示す。最少荷重は室温および、１６０℃までの範囲での最小値で、最大荷重は３００℃までの範囲での最大値であり、室温から３００℃までの範囲で、荷重を最小値と最大値の間で変化させた。Ｎｏ．１〜Ｎｏ．５の通り、５種類の条件で焼結接合層を形成した。
以上の工程を経ることで、図２に示すような焼結接合層１を、半導体チップ２と電極板３との間に形成した回路基板１０が得られた。焼結接合層１の端部領域Ａに形成された焼結接合層１の断面状態を走査型電子顕微鏡（ＳＥＭ）で観察した例を図３に示す。
焼結接合過程中でペーストに含まれる有機溶媒成分と酸化銀粒子の酸化膜が取り除かれるため、形成した焼結接合層は体積収縮し、焼結後の接合層の平均厚さは４０ｕｍ以下になった。有機溶媒の多いペーストＢ１を用いた場合（Ｎｏ．１とＮｏ．２）、半導体チップ端部２ａのペーストが加圧と共にチップ周囲へ流れ易く、ペーストの流出と共に酸化銀粒子の一部も排出された。そのため、Ｎｏ．１及びＮｏ．２の条件では、焼結接合層端部１ａの空隙率が３０％以上となった。一方、有機溶剤の少ないペーストＡ１を用いた場合、Ｎｏ．４のように空隙率が３０％以下となった。さらに、ペーストが流動し易い室温付近での荷重を０.０５ＭＰａとしたＮｏ．５の条件では、半導体チップ端部２ａから１００ｕｍ〜２００ｕｍの範囲での空隙率が２０％以下であり、これより内部では空隙率が１％程度であった。
他端部の断面状態も観察したところ、Ｎｏ．１〜Ｎｏ．５それぞれの条件で形成した接合層の状態は、図３に示す状態とほぼ同じであった。また他の各サンプルにおいて、半導体チップ端部２ａから端部から中心に向かって断面を観察したところ、少なくとも半導体チップ端部２ａから０．５ｍｍ以上の内部領域での空隙率は１５％以下であることを確認した。
一例として、図４（ａ）にＮｏ．１の条件で得られた中央部の焼結層の断面状態を、図４（ｂ）にＮｏ．５の条件で得られた中央部の焼結層の断面状態をそれぞれ観察したＳＥＭ像を示す。図４（ａ）の場合には空隙率は５％であり、図４（ｂ）の場合には空隙率は２％であった。
以上の結果から、還元反応開始温度を境に昇温速度を変化させることに加えて、さらに当該昇温速度の変化に伴って当該半導体チップ２に二段階で加圧を加えると、チップ中央部での焼結密度を向上させた上で、チップ端部の焼結密度もある程度確保することが可能となる。これはペーストの流動性が高い室温〜還元反応開始温度までは低加圧でペーストの流動を抑え、還元反応が開始されて焼結金属層が形成され、ペーストの流動性が低減されてから加圧しているため、チップ端部でのペースト流出を防ぎチップ端部での密度を確保することが可能となる。
したがって、上述した条件で半導体チップ２を接合することによって、半導体チップ端部２ａから０．５ｍｍ以上内部の領域で１５％未満の空隙率を確保し、半導体チップ端部２ａから０．５ｍｍ未満の領域で空隙率が１５％以上３５％以下の状態を作り出すことが可能となる。
また、本実施形態のように還元反応開始温度の代わりにΔＴの１／２の温度を境に昇温速度、加圧を変更させた方が、より確実に半導体チップ端部から０．５ｍｍ未満の領域で空隙率が１５％以上３５％未満の状態を作り出すことができるのは言うまでもない。
焼結接合層の信頼性を評価するために、表１に示すＮｏ．１〜Ｎｏ．５の各条件で半導体チップ２を接合した回路基板１０を１０基板ずつ作製し、温度サイクル試験へ投入した。温度サイクル試験の温度条件は−５５℃、１５０℃それぞれの温度に約５分ずつさらし、１サイクルを約１０分とした。２０００サイクル後に試験槽から基板を取出し、接合層の状態をＳＥＭによる断面観察で確認した。結果として、Ｎｏ．１の条件で作製した１０基板全てで、焼結層接合体の端部を起点として、空隙率の高い領域Ａを進展するクラックが観察された。Ｎｏ．３の条件で作製した基板では、６基板に焼結層接合体の端部を起点とするクラックが領域Ａに観察された。Ｎｏ．２、Ｎｏ．４、Ｎｏ．５の条件で作製したサンプルでは、領域Ａ、Ｂ共にクラックが発生しなかった。なお、Ｎｏ．１〜Ｎｏ．５の条件でも、空隙率が１５％未満の焼結接合層内部では焼結接合層中を進展するクラックは発生しなかった。
以上の結果から、接合層端部近傍での断面における平均的な空隙率が１５％以上３５％未満であり、かつ接合層中央部の断面における平均的な空隙率が１５％未満であれば、激しい温度変化が起きても焼結接合層が壊れることなく、焼結接合層端部１ａで応力を吸収可能な高信頼な焼結接合層を形成出来ることを確認できた。
続いて第一の実施形態で得られた焼結接合層の１部を取りだして弾性率を測定した。また、得られた弾性率から熱応力を算出した。
弾性率は焼結体の小片に一定周波数を加えたときに生じる変異量から弾性率を算出する、周知の動的粘弾性測定法で評価した。弾性率の評価結果を表２に表す。焼結接合層の空隙率が２％の場合、Ａｇのバルク体の弾性率８２〜８３ＧＰａに近い値であった。そして、空隙率が増加するにつれて弾性率は小さくなった。
得られた弾性率を用いて熱応力を算出した。熱応力は有限要素法を用いて数値解析した。解析条件として、図２に示す空隙率の低い中央部領域Ｂでの空隙率を２％とし、端部領域Ａでの空隙率を２〜５０％の範囲で変化させた場合を想定し、弾性率を変えた。温度変化量は半導体チップの動作温度を想定して１２０℃（３０℃〜１５０℃相当）とし、焼結接合層端部１ａにかかる最大熱応力を求めた。また端部領域Ａの幅をＬｘと定義し、Ｌｘの影響も調べた。
求められた空隙率と応力の関係を図５に示す。なお、縦軸は空隙率が０％のときの値で規格化したものとなっている。空隙率が高くなるにつれて、焼結接合層端部１ａにかかる応力は低減し、空隙率が２０〜３０％であれば、空隙率０％との時と比較して応力はほぼ半分以下に抑制された。また、Ｌｘが変化しても応力の変化は小さいことから、少なくとも応力の集中する接合体端部近傍の空隙率を低くすれば良いこともわかった。
以上の結果から、接合層端部近傍での空隙率を低くすることで、半導体チップが動作する際の温度変化量が大きくなっても熱応力を低減でき、焼結接合層および半導体チップの端部に損傷を与えることなく高信頼な接合層を形成出来ることを確認できた。
《第二の実施形態》
本実施形態では第一の実施形態と異なる焼結接合層を形成した。
第一の実施形態で既に説明した構成と作製工程については説明を省略する。
回路基板１０に接合した電極板３の表面にはめっき等の表面処理を行わずにＣｕ板表面を露出させた。
回路基板１０に塗布するペースト２０として、酸化銀粒子の変わりに粒径０．２ｕｍ〜１ｕｍ以下の酸化銅粒子をトルエンに分散させたペースト材を使用した。酸化銅粒子の重量はトルエンの重量に対して９０％以上とした。
加熱条件として、室温から水素雰囲気下での酸化銅第二の還元反応開始温度である１５０℃までは１０℃／分以下の速度で昇温した後、３５０℃までを１０℃／分以上の速度で昇温した。３５０℃で５分保持した後、室温まで自然冷却した。なお、上述したように加熱は水素還元雰囲気中で行った。
加圧条件として、表１に示すＮｏ．４の条件を採用した。
得られた接合体断面の焼結状態をＳＥＭで観察したところ、平均厚さ１０〜３０ｕｍの接合層が形成されており、半導体チップ端部２ａから半導体チップ２内部に３００ｕｍ進んだ位置までの平均的な空隙率が約１０〜２０％であり、かつ焼結接合層中央部の平均的な空隙率が５％以下の焼結接合層１が得られた。
焼結接合層の耐久性を評価するために、同様の回路基板１０を１０基板ずつ作製し、温度サイクル試験へ投入した。２０００サイクル後に試験槽から基板を取出し、接合層の状態をＳＥＭによる断面観察で確認したところ、いずれの基板上でも焼結体にクラックは発生しなかった。
また、酸化銅を用いた場合では、銀よりも靭性が高い銅で焼結金属層１が構成されるため、より応力に対して強い構造となる。
《第三の実施形態》
本実施例では、第一、第二の実施形態の焼結接合層を適用した半導体装置を作製した。
図６は、本発明の適用例の１つである半導体装置３００の構造を示した図である。容量が２００Ａ、３．３ｋＶの２ｉｎ１半導体装置を形成した。図６（ａ）は上面図、図６（ｂ）は図６（ａ）Ａ−Ａ部の断面図である。Ｃｕ系のベース材３０３上にＳｉＮ製セラミックス絶縁基板３０２を接合した後、セラミックス絶縁基板３０２上に半導体チップであるスイッチングチップ３０１を搭載した。そして、エポキシ系樹脂ケース３０４、ボンディングＡｌワイヤ３０５、エポキシ系樹脂製のふた３０６を設け、同一ケース内にシリコーンゲル樹脂３０７を充填した。
半導体チップは１３ｍｍ×１３ｍｍ×０．４ｍｍのＳｉ製で、定格電流は５０Ａで設計されている。セラミックス絶縁基板上の銅板３０２ａと接する面には最表面がＡｕの電極を、相対する面には最表面がＡｌの電極層を設けた。Ａｌ電極を設けた面には、エミッタ電極とゲート電極を設け、絶縁層で絶縁されている。
ベース材３０３上のセラミックス絶縁基板３０２は、実施例３で使用した接合材料を用いて接合された接合層３０８で接合した。このときの荷重は５ＭＰａとした。形成した焼結接合層の平均厚さは５０〜７０ｕｍであった。
セラミックス絶縁基板３０２のＣｕ板３０２ａ上に平均厚さ３ｕｍのＡｇめっきを施した。実施例１で使用した接合材料を用いて接合された焼結接合層３０９で、８個のＳｉからなる半導体チップ３０１を接合した。このとき、実施例１で示した導電性接合材料ペーストＡ１またはＢ１の上に半導体チップ３０１、及びセラミックス絶縁基板３０２を配置させ加熱・加圧して接続した。このとき大気中において表１のＮｏ．１〜Ｎｏ．５と同じ条件で接合した。焼結接合層の平均的な厚さは２０〜５０ｕｍであった。
各チップ３０１に形成されたゲート電極、エミッタ電極等と、絶縁基板上に形成された電極３０２ａ、３０２ｂ、エポキシ系樹脂ケース３０４にあらかじめ取り付けられている端子３１０の間は、直径４００μｍのＡｌ線３０５を用い超音波接合法によりでワイヤボンディングした。３１１は温度検出用サーミスタチップで、実施例１の導電性接合材料により接合された接合層３０９で構成され、電極３０２ｂと端子３１０との間を直径４００μｍのＡｌ線３０５でワイヤボンディングし外部へ連絡されている。
なお、エポキシ系樹脂製のケース３０４とベース材３０３の間はシリコーン接着樹脂（図示せず）を用いて固定した。エポキシ系樹脂製のふた３０６の内厚部には凹み３０６ａ、端子３１０には穴３１０ａがそれぞれ設けられ、半導体装置３００を外部回路と接続するためのネジ（図示せず）が装着されるようになっている。端子３１０はあらかじめ所定形状に打抜き、成形された銅板にＮｉめっきを施したものであり、エポキシ系樹脂ケース３０４に取り付けられている。
図７は図６に示した絶縁型半導体装置のサブアッセンブリ部を示した図である。当該絶縁型半導体装置は、セラミック基板と半導体チップをベース材としての複合材３０３に搭載している。ベース材には周辺部に取付穴３０３Ａが設けられている。ベース材はＣｕで構成されており、表面にＮｉめっきが施してある。ベース材３０３上にはＳｎ系のはんだ接合材料による接合層でセラミックス絶縁基板３０２を、そしてセラミックス絶縁基板３０２上にも同様には実施例１の導電性接合材料により接合された接合層により半導体チップ３０１がそれぞれ搭載されている。
作製した半導体装置３００を連続通電装置に配置し、連続スイッチング動作試験を行った。連続通電装置より２００Ａの電流を流し、所定の端子３１０を介して半導体装置内に電流を流す。また、半導体チップ駆動用のゲート電圧４Ｖ用の配線も別途接続した。試験開始前の半導体チップの最高ジャンクション温度が１５０±２℃、ベース下のケース温度が３０℃±２℃となるように、電流２００Ａのスイッチング時間と、図示しないベース下の冷却器温度を調整し、連続スイッチング動作試験を行った。結果として、表１の条件Ｎｏ．２、Ｎｏ．４、及びＮｏ．５で接合した半導体装置３００では、１５０、０００回のスイッチング動作を行っても、半導体の最高ジャンクション温度は１５０℃〜１５５℃であり、半導体装置３００は破損しなかった。表１の条件Ｎｏ．１及びＮｏ．３で接合した半導体装置では、スイッチング動作が１００、０００回を超えてから半導体の最高ジャンクション温度が１６０℃を超え始めた。全ての半導体装置の試験を１５０、０００回で止めて焼結接合層の断面を観察したところ、条件Ｎｏ．２、Ｎｏ．４、及びＮｏ．５の焼結接合層１にはクラックが観察されなかったが、条件Ｎｏ．１及びＮｏ．３の焼結接合層１には焼結接合層端部１ａを起点として内部に進展するクラックが発生していた。このとき、条件Ｎｏ．２、Ｎｏ．４、及びＮｏ．５の焼結接合層１の空隙率は、いずれも焼結接合層端部１ａから最大１ｍｍの範囲で１０〜３０％であり、それ以上内部で０．１〜１５％であった。また、条件Ｎｏ．１及びＮｏ．３の焼結接合層１の空隙率は、焼結接合層端部１ａから最大３ｍｍの範囲で４０〜７０％であった。
比較のために、接合材３０９を従来のＳｎＣｕ系はんだ（厚さ０．２ｍｍ）とした半導体装置を作製し、同様の条件で連続スイッチング試験を行ったところ、スイッチング動作２０、０００回を超えてから半導体の最高ジャンクション温度が１６０℃を超え、約４０、０００回で半導体装置が通電しなくなった。通電しなくなった半導体装置の半導体チップ下の接合層を観察したところ、接合層端部から半導体チップ中央部付近にまで達するクラックが発生していた。
以上の結果から、焼結接合層１の焼結接合層端部１ａの空隙率が接合層内部の空隙率よりも高く、かつ焼結接合層端部１ａ近傍での平均的な空隙率が１０〜３０％であり、接合層中央部の断面における空隙率が０．１〜１５％であれば半導体装置の連続スイッチング試験寿命が従来のはんだ接合材料よりも長くなることを実証できた。
《第四の実施形態》
本実施例では、第二の実施形態の焼結接合層を適用した半導体装置を作製した。
図８（ａ）及び（ｂ）は、本実施形態に関わる半導体装置４００の構成説明図である。ＩＧＢＴ４０２とダイオード４０３の両面に、焼結接合層４１１を介してリード４０４を接合した。また、ＩＧＢＴ４０２のゲート端子と、外部の制御回路とを接続する端子４０６とをワイヤ４１３で接続した。さらに、各リード４０４、チップ電極間を絶縁するために樹脂４０７による封止を行った。ＩＧＢＴ４０２とダイオード４０３は１４ｍｍ×１４ｍｍ×０．１ｍｍのＳｉ半導体チップ、ワイヤ４１２は直径０．３ｍｍのＡｌ製、絶縁樹脂４０７はエポキシ系樹脂を利用した。焼結接合層４１１は、平均厚さ１０〜３０ｕｍの焼結銅層である。
リード４０４は最厚部が１．５ｍｍ、最薄部が１ｍｍの無酸素銅を適用した。最厚部でチップ４０２と４０３を挟みこんで接合する。
半導体装置４００の作製方法を以下に説明する。リード４０４上で、ＩＧＢＴ４０２とダイオード４０３を接合する領域に、平均粒径０．２〜５ｕｍの酸化銅粒子をトルエンに分散させたペースト材を塗布した。ペースト材を塗布したリード４０４を、ＩＧＢＴ４０２とダイオード４０３の両面に配置し、大気雰囲気中で、条件は表１に示すＮｏ．４の条件を採用した。また、ＩＧＢＴ４０２のゲート端子と外部の制御回路とを接続する端子４０６とを、超音波接合法を用いてワイヤ４１３で接続した。そして、トランスファーモールド法でエポキシ系樹脂４０７による封止を行うことで、半導体装置４００が得られた。
作製した半導体装置４００を温度サイクル試験（−４５℃〜１５０℃、２０００サイクル、投入試料数５個）に投入した。チップ４０２、４０３とリード４０４間の接合界面を電子顕微鏡（ＳＥＭ）で断面観察したところ、接合界面、接合層共にクラックは観察されなかった。また、電気特性、伝熱特性にも試験投入前からの変化が観察されなかった。
以上の結果から、本発明の焼結接合層を用いることで高信頼な半導体装置を構成できることが実証された。
以上、本発明の実施形態について詳述したが、本発明は、前記実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の精神を逸脱しない範囲で、種々の設計変更を行なうことができるものである。例えば、前記した実施形態は本発明をわかりやすく説明するために詳細に記載したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。さらに、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１ 焼結接合層
１ａ 焼結接合層端部
１ｂ 焼結接合層内部
２ 半導体チップ
３ 電極板
１１ 絶縁基板
１３ 金属板

Claims (10)

  1. 半導体チップと、表面に電極板を有する絶縁基板を有し、前記半導体チップと前記電極板とを酸化銀または酸化銅の金属粒子を焼結して接合する半導体装置の製造方法において、
    前記酸化銀または酸化銅の還元反応開始温度までの昇温速度の方が、前記酸化銀または酸化銅の還元反応開始温度以上での昇温速度よりも遅いことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    さらに加圧して焼結することを特徴とする半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記酸化銀または酸化銅の還元反応開始温度までの加圧は、前記酸化銀または酸化銅の還元反応開始温度以上で行なう加圧よりも小さいことを特徴とする半導体装置の製造方法。
  4. 半導体チップと、表面に電極板を有する絶縁基板を有し、前記半導体チップと前記電極板とを酸化銀または酸化銅の金属粒子を焼結して接合する半導体装置の製造方法において、
    前記酸化銀または酸化銅の１００％重量減少温度と前記酸化銀または酸化銅の１０％重量減少温度の差をΔＴとした場合に、ΔＴの１／２の温度までの昇温速度の方がΔＴの１／２の温度以上での昇温速度よりも遅いことを特徴とする半導体装置の製造方法。
  5. 半導体チップと、
    前記半導体チップを搭載し、表面に電極板を有する絶縁基板を有する半導体装置に置いて、
    前記半導体チップと前記電極板は焼結金属層を介して接合され、
    前記半導体チップ端部から０．５ｍｍ未満の領域の前記焼結金属層における空隙率が、前記半導体チップ端部から０．５ｍｍ以上内部の領域の前記焼結金属層における空隙率よりも大きいことを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記半導体チップ端部から０．５ｍｍ未満の領域の前記焼結金属層における空隙率は１５％以上３５％未満であり、
    前記半導体チップ端部から０．５ｍｍ以上内部の領域の前記焼結金属層における空隙率は１５％未満であることを特徴とする半導体装置。
  7. 請求項５または６に記載の半導体装置において、
    前記焼結金属層は、銀で構成されることを特徴とする半導体装置。
  8. 請求項５または６に記載の半導体装置において、
    前記焼結金属層は、銅で構成されることを特徴とする半導体装置。
  9. 請求項５乃至８のいずれかに記載の半導体装置において、
    前記半導体チップには、前記半導体チップ端部から０．５ｍｍ未満の領域に溝が設けられていること特徴とする半導体装置。
  10. 請求項５乃至８のいずれかに記載の半導体装置において、
    前記電極板には、前記半導体チップ端部から０．５ｍｍ未満の領域と対向する領域に溝が設けられていることを特徴とする半導体装置。
JP2012169072A 2012-07-31 2012-07-31 導電性接合体およびそれを用いた半導体装置 Pending JP2014029897A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012169072A JP2014029897A (ja) 2012-07-31 2012-07-31 導電性接合体およびそれを用いた半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012169072A JP2014029897A (ja) 2012-07-31 2012-07-31 導電性接合体およびそれを用いた半導体装置

Publications (1)

Publication Number Publication Date
JP2014029897A true JP2014029897A (ja) 2014-02-13

Family

ID=50202295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012169072A Pending JP2014029897A (ja) 2012-07-31 2012-07-31 導電性接合体およびそれを用いた半導体装置

Country Status (1)

Country Link
JP (1) JP2014029897A (ja)

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014045156A (ja) * 2012-08-29 2014-03-13 Hitachi Automotive Systems Ltd 電子制御装置
JP5718536B2 (ja) * 2013-02-22 2015-05-13 古河電気工業株式会社 接続構造体、及び半導体装置
JP2015153966A (ja) * 2014-02-18 2015-08-24 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2015177182A (ja) * 2014-03-18 2015-10-05 三菱電機株式会社 パワーモジュール
JP2015216160A (ja) * 2014-05-08 2015-12-03 三菱電機株式会社 電力用半導体装置および電力用半導体装置の製造方法
JP2016100424A (ja) * 2014-11-20 2016-05-30 三菱電機株式会社 パワーモジュール
JP2017139345A (ja) * 2016-02-04 2017-08-10 株式会社日立製作所 半導体装置、並びに半導体装置の製造方法
JP2017164782A (ja) * 2016-03-16 2017-09-21 日東電工株式会社 接合体の製造方法
WO2018101471A1 (ja) * 2016-12-02 2018-06-07 田中貴金属工業株式会社 導電性接合材料及び半導体装置の製造方法
CN108235783A (zh) * 2015-09-30 2018-06-29 日东电工株式会社 加热接合用片材及带有切割带的加热接合用片材
EP3346487A1 (en) * 2017-01-10 2018-07-11 Toyota Jidosha Kabushiki Kaisha Semiconductor device with a joining layer with a part with higher porosity in a recess of an electrode plate and corresponding manufacturing method
JP2018110149A (ja) * 2016-12-28 2018-07-12 三菱電機株式会社 半導体装置の製造方法
JPWO2018037992A1 (ja) * 2016-08-22 2018-08-23 千住金属工業株式会社 金属焼結接合体、およびダイ接合方法
JP2019024121A (ja) * 2015-07-01 2019-02-14 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN109616460A (zh) * 2017-10-04 2019-04-12 三菱电机株式会社 电力用半导体装置
CN109727960A (zh) * 2017-10-31 2019-05-07 三菱电机株式会社 半导体模块、其制造方法以及电力变换装置
JP2019125720A (ja) * 2018-01-17 2019-07-25 スタンレー電気株式会社 電子デバイス、およびその製造方法
US10388597B2 (en) 2017-06-29 2019-08-20 Renesas Electronics Corporation Manufacturing method for semiconductor device and semiconductor device
US10446518B2 (en) 2014-12-26 2019-10-15 Henkel Ag & Co. Kgaa Sinterable bonding material and semiconductor device using the same
US10747093B2 (en) 2018-02-07 2020-08-18 Seiko Epson Corporation Joined body, method for producing joined body, and projector
JPWO2020203530A1 (ja) * 2019-03-29 2020-10-08
JP2021027288A (ja) * 2019-08-08 2021-02-22 富士電機株式会社 半導体装置及び半導体装置の製造方法
EP3706163A4 (en) * 2017-11-30 2021-05-12 Huawei Technologies Co., Ltd. PACKAGING STRUCTURE AND COMMUNICATION DEVICE
JP2021118339A (ja) * 2020-01-29 2021-08-10 日亜化学工業株式会社 半導体装置と半導体装置の製造方法
US11239196B2 (en) 2018-08-06 2022-02-01 Shinko Electric Industries Co., Ltd. Semiconductor device
WO2022210477A1 (ja) * 2021-03-30 2022-10-06 三井金属鉱業株式会社 接合構造体
JPWO2023017680A1 (ja) * 2021-08-12 2023-02-16
WO2023153163A1 (ja) * 2022-02-09 2023-08-17 パナソニックＩｐマネジメント株式会社 フリップチップ実装構造およびフリップチップ実装方法
DE102024109917A1 (de) 2023-06-16 2024-12-19 Mitsubishi Electric Corporation Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
WO2025062708A1 (ja) * 2023-09-22 2025-03-27 株式会社 東芝 半導体装置及び半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174927A (ja) * 2011-02-22 2012-09-10 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174927A (ja) * 2011-02-22 2012-09-10 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014045156A (ja) * 2012-08-29 2014-03-13 Hitachi Automotive Systems Ltd 電子制御装置
JP5718536B2 (ja) * 2013-02-22 2015-05-13 古河電気工業株式会社 接続構造体、及び半導体装置
JP2015153966A (ja) * 2014-02-18 2015-08-24 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2015177182A (ja) * 2014-03-18 2015-10-05 三菱電機株式会社 パワーモジュール
JP2015216160A (ja) * 2014-05-08 2015-12-03 三菱電機株式会社 電力用半導体装置および電力用半導体装置の製造方法
JP2016100424A (ja) * 2014-11-20 2016-05-30 三菱電機株式会社 パワーモジュール
US10446518B2 (en) 2014-12-26 2019-10-15 Henkel Ag & Co. Kgaa Sinterable bonding material and semiconductor device using the same
JP2019024121A (ja) * 2015-07-01 2019-02-14 三菱電機株式会社 半導体装置および半導体装置の製造方法
US10669452B2 (en) 2015-09-30 2020-06-02 Nitto Denko Corporation Thermal bonding sheet and thermal bonding sheet with dicing tape
CN108235783A (zh) * 2015-09-30 2018-06-29 日东电工株式会社 加热接合用片材及带有切割带的加热接合用片材
EP3358605A4 (en) * 2015-09-30 2018-10-03 Nitto Denko Corporation Thermal bonding sheet, and thermal bonding sheet with dicing tape
CN108235783B (zh) * 2015-09-30 2021-05-18 日东电工株式会社 加热接合用片材及带有切割带的加热接合用片材
JP2017139345A (ja) * 2016-02-04 2017-08-10 株式会社日立製作所 半導体装置、並びに半導体装置の製造方法
CN108883490B (zh) * 2016-03-16 2021-04-27 日东电工株式会社 接合体的制造方法
CN108883490A (zh) * 2016-03-16 2018-11-23 日东电工株式会社 接合体的制造方法
US10821543B2 (en) 2016-03-16 2020-11-03 Nitto Denko Corporation Joint manufacturing method
TWI696546B (zh) * 2016-03-16 2020-06-21 日商日東電工股份有限公司 接合體之製造方法
JP2017164782A (ja) * 2016-03-16 2017-09-21 日東電工株式会社 接合体の製造方法
JPWO2018037992A1 (ja) * 2016-08-22 2018-08-23 千住金属工業株式会社 金属焼結接合体、およびダイ接合方法
US11024598B2 (en) 2016-08-22 2021-06-01 Senju Metal Industry Co., Ltd. Metallic sintered bonding body and die bonding method
EP3489991A4 (en) * 2016-08-22 2020-10-21 Senju Metal Industry Co., Ltd METAL Sintered Bonding Body and Chip Bonding Method
JP2018092798A (ja) * 2016-12-02 2018-06-14 田中貴金属工業株式会社 導電性接合材料及び半導体装置の製造方法
WO2018101471A1 (ja) * 2016-12-02 2018-06-07 田中貴金属工業株式会社 導電性接合材料及び半導体装置の製造方法
CN110036450A (zh) * 2016-12-02 2019-07-19 田中贵金属工业株式会社 导电性接合材料及半导体装置的制造方法
JP2018110149A (ja) * 2016-12-28 2018-07-12 三菱電機株式会社 半導体装置の製造方法
JP2018113301A (ja) * 2017-01-10 2018-07-19 トヨタ自動車株式会社 半導体装置とその製造方法
US10269753B2 (en) 2017-01-10 2019-04-23 Toyota Jidosha Kabushiki Kaisha Semiconductor device and manufacturing method of semiconductor device
KR102056899B1 (ko) * 2017-01-10 2019-12-17 도요타지도샤가부시키가이샤 반도체 장치와 반도체 장치의 제조 방법
EP3346487A1 (en) * 2017-01-10 2018-07-11 Toyota Jidosha Kabushiki Kaisha Semiconductor device with a joining layer with a part with higher porosity in a recess of an electrode plate and corresponding manufacturing method
CN108321139A (zh) * 2017-01-10 2018-07-24 丰田自动车株式会社 半导体器件和半导体器件的制造方法
RU2678509C1 (ru) * 2017-01-10 2019-01-29 Тойота Дзидося Кабусики Кайся Полупроводниковое устройство и способ изготовления полупроводникового устройства
US10388597B2 (en) 2017-06-29 2019-08-20 Renesas Electronics Corporation Manufacturing method for semiconductor device and semiconductor device
CN109616460B (zh) * 2017-10-04 2023-02-24 三菱电机株式会社 电力用半导体装置
CN109616460A (zh) * 2017-10-04 2019-04-12 三菱电机株式会社 电力用半导体装置
JP2019067986A (ja) * 2017-10-04 2019-04-25 三菱電機株式会社 電力用半導体装置
CN109727960B (zh) * 2017-10-31 2023-11-21 三菱电机株式会社 半导体模块、其制造方法以及电力变换装置
CN109727960A (zh) * 2017-10-31 2019-05-07 三菱电机株式会社 半导体模块、其制造方法以及电力变换装置
EP3706163A4 (en) * 2017-11-30 2021-05-12 Huawei Technologies Co., Ltd. PACKAGING STRUCTURE AND COMMUNICATION DEVICE
JP7022595B2 (ja) 2018-01-17 2022-02-18 スタンレー電気株式会社 電子デバイス、およびその製造方法
JP2019125720A (ja) * 2018-01-17 2019-07-25 スタンレー電気株式会社 電子デバイス、およびその製造方法
US10747093B2 (en) 2018-02-07 2020-08-18 Seiko Epson Corporation Joined body, method for producing joined body, and projector
US11239196B2 (en) 2018-08-06 2022-02-01 Shinko Electric Industries Co., Ltd. Semiconductor device
US12009333B2 (en) 2018-08-06 2024-06-11 Shinko Electric Industries Co., Ltd. Semiconductor device
JPWO2020203530A1 (ja) * 2019-03-29 2020-10-08
JP7150144B2 (ja) 2019-03-29 2022-10-07 三井金属鉱業株式会社 加圧接合用組成物、並びに導電体の接合構造及びその製造方法
JP7351134B2 (ja) 2019-08-08 2023-09-27 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2021027288A (ja) * 2019-08-08 2021-02-22 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7502598B2 (ja) 2020-01-29 2024-06-19 日亜化学工業株式会社 半導体装置と半導体装置の製造方法
JP2021118339A (ja) * 2020-01-29 2021-08-10 日亜化学工業株式会社 半導体装置と半導体装置の製造方法
WO2022210477A1 (ja) * 2021-03-30 2022-10-06 三井金属鉱業株式会社 接合構造体
EP4316694A4 (en) * 2021-03-30 2024-09-25 Mitsui Mining & Smelting Co., Ltd. Joint structure
WO2023017680A1 (ja) * 2021-08-12 2023-02-16 富士電機株式会社 半導体装置及びその製造方法
JPWO2023017680A1 (ja) * 2021-08-12 2023-02-16
WO2023153163A1 (ja) * 2022-02-09 2023-08-17 パナソニックＩｐマネジメント株式会社 フリップチップ実装構造およびフリップチップ実装方法
DE102024109917A1 (de) 2023-06-16 2024-12-19 Mitsubishi Electric Corporation Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
WO2025062708A1 (ja) * 2023-09-22 2025-03-27 株式会社 東芝 半導体装置及び半導体装置の製造方法

Similar Documents

Publication Publication Date Title
JP2014029897A (ja) 導電性接合体およびそれを用いた半導体装置
US8513534B2 (en) Semiconductor device and bonding material
JP6632686B2 (ja) 半導体装置および半導体装置の製造方法
JP5151150B2 (ja) 導電性焼結層形成用組成物、これを用いた導電性被膜形成法および接合法
JP4895994B2 (ja) 金属粒子を用いた接合方法及び接合材料
JP5611537B2 (ja) 導電性接合材料、それを用いた接合方法、並びにそれによって接合された半導体装置
JP5156658B2 (ja) Ｌｓｉ用電子部材
JP5463280B2 (ja) 半導体モジュール用回路基板
Yoon et al. Effect of surface finish metallization on mechanical strength of Ag sintered joint
JP2011249257A (ja) 焼結銀ペースト材料及び半導体チップ接合方法
US9640511B2 (en) Method for producing a circuit carrier arrangement having a carrier which has a surface formed by an aluminum/silicon carbide metal matrix composite material
Zheng et al. Low-pressure joining of large-area devices on copper using nanosilver paste
JP2010050189A (ja) 接合材、半導体装置およびその製造方法
JP2016167527A (ja) 半導体モジュール及びその製造方法
JP2014135411A (ja) 半導体装置および半導体装置の製造方法
JP2012191238A (ja) 導電性焼結層形成用組成物、これを用いた導電性被膜形成法および接合法
Zhao et al. Evaluation of Ag sintering die attach for high temperature power module applications
JP2006059904A (ja) 半導体装置およびその製造方法
JP2012038790A (ja) 電子部材ならびに電子部品とその製造方法
JP6170045B2 (ja) 接合基板及びその製造方法ならびに接合基板を用いた半導体モジュール及びその製造方法
JP6505004B2 (ja) 半導体装置およびその製造方法、パワーモジュール並びに車両
JPWO2015118790A1 (ja) 接合材の製造方法、接合方法、および電力用半導体装置
Liu et al. Ultrasonic-assisted nano Ag-Al alloy sintering to enable high-temperature electronic interconnections
JP2012124497A (ja) 半導体装置
JP2017135374A (ja) 接合体、パワーモジュール用基板、パワーモジュール、接合体の製造方法及びパワーモジュール用基板の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20131122

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150119

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151020

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160301