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JP2014022701A - Vertical semiconductor device and manufacturing method of the same - Google Patents

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JP2014022701A
JP2014022701A JP2012163327A JP2012163327A JP2014022701A JP 2014022701 A JP2014022701 A JP 2014022701A JP 2012163327 A JP2012163327 A JP 2012163327A JP 2012163327 A JP2012163327 A JP 2012163327A JP 2014022701 A JP2014022701 A JP 2014022701A
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layer
forming
conductivity type
semiconductor device
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JP2012163327A
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Inventor
Hideki Hayashi
秀樹 林
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Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
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Abstract

【課題】2次元電子ガスを利用した高移動度の特性を有し、かつ、ノーマリオフ動作が可能な縦型半導体装置およびその製造方法を提供する。
【解決手段】窒化ガリウムを含む半導体層10と、半導体層10の主表面F2側に形成され、2次元電子ガスを利用した、半導体層10の厚み方向に流れる電流のチャネル層20と、チャネル層20の一方端部と接続され、主表面F2に形成されたスイッチング素子部30とを備える。
【選択図】図2
The present invention provides a vertical semiconductor device having a high mobility characteristic using a two-dimensional electron gas and capable of a normally-off operation, and a manufacturing method thereof.
A semiconductor layer 10 containing gallium nitride, a channel layer 20 that is formed on the main surface F2 side of the semiconductor layer 10 and that flows in the thickness direction of the semiconductor layer 10 using a two-dimensional electron gas, and a channel layer And a switching element portion 30 formed on the main surface F2.
[Selection] Figure 2

Description

本発明は、縦型半導体装置およびその製造方法に関し、特に窒化ガリウム系の縦型半導体装置およびその製造方法に関する。   The present invention relates to a vertical semiconductor device and a manufacturing method thereof, and more particularly to a gallium nitride based vertical semiconductor device and a manufacturing method thereof.

窒化ガリウム(GaN)は、炭化珪素(SiC)と同様のワイドギャップ半導体であり、GaNを用いたパワーデバイスは、Siパワーデバイスに比べて低オン抵抗、高耐圧、高温動作等が期待できる。   Gallium nitride (GaN) is a wide gap semiconductor similar to silicon carbide (SiC), and power devices using GaN can be expected to have lower on-resistance, higher breakdown voltage, higher temperature operation, and the like than Si power devices.

GaN基板を用いた縦型トランジスタについては、縦型トランジスタに適用可能なほどの良好なGaN基板が一般的に入手が困難なため、開発が進んでいない。   Development of a vertical transistor using a GaN substrate has not progressed because it is generally difficult to obtain a good GaN substrate applicable to the vertical transistor.

出願人は、縦型トランジスタに適用可能なGaN基板の開発を進めており、AlGaN/GaNのヘテロ接合を用いた2次元電子ガスをチャネルに用いた、縦型パワー半導体装置の開発に成功している(たとえば、非特許文献1)。   The applicant has been developing a GaN substrate that can be applied to a vertical transistor, and has succeeded in developing a vertical power semiconductor device using a two-dimensional electron gas using an AlGaN / GaN heterojunction as a channel. (For example, Non-Patent Document 1).

M.Okada et al.「Novel Vertical Heterojunction Field−Effect Transistor with Re−Grown AlGaN/GaN Two−Dimensional Electron Gas Channels on GaN Substrate」Applied Physics Express 3,054201(2010)M.M. Okada et al. “Novell Vertical Heterojunction Field-Effect Transistor with Re-Grown AlGaN / GaN Two-Dimensional Electron Gas Channels on GaN Substrate” AppliedPx20

しかしながら、AlGaN/GaNヘテロ接合界面では、電界を加えない場合でも2次元電子ガスが生じるため、ノーマリオフ動作のデバイスを作成することは難しい。   However, since a two-dimensional electron gas is generated at the AlGaN / GaN heterojunction interface even when no electric field is applied, it is difficult to create a normally-off device.

本発明は、上記のような課題を解決するためになされたものである。本発明の主たる目的は、2次元電子ガスを利用した高移動度の特性を有し、かつ、ノーマリオフ動作が可能な縦型半導体装置およびその製造方法を提供することにある。   The present invention has been made to solve the above-described problems. A main object of the present invention is to provide a vertical semiconductor device having a high mobility characteristic using a two-dimensional electron gas and capable of a normally-off operation, and a manufacturing method thereof.

本発明の縦型半導体装置は、本発明者が着想した新規な縦型トランジスタである。すなわち、窒化ガリウムを含む半導体層と、半導体層の主表面側に形成され、2次元電子ガスを利用した、半導体層の厚み方向に流れる電流のチャネル層と、チャネル層の一方端部と接続され、主表面に形成されたスイッチング素子部とを備える。これにより、2次元電子ガスを利用したノーマリオフ型の縦型半導体装置を得ることができる。   The vertical semiconductor device of the present invention is a novel vertical transistor conceived by the present inventors. That is, a semiconductor layer containing gallium nitride, a channel layer of current flowing in the thickness direction of the semiconductor layer using a two-dimensional electron gas formed on the main surface side of the semiconductor layer, and one end of the channel layer are connected. And a switching element portion formed on the main surface. Thus, a normally-off vertical semiconductor device using a two-dimensional electron gas can be obtained.

上記チャネル層は、AlGaN層とGaN層とのヘテロ接合により構成されることができる。これにより、ヘテロ接合界面に生じる2次元電子ガスをチャネルとして利用することができ、高移動度の特性を得ることができる。   The channel layer can be formed by a heterojunction of an AlGaN layer and a GaN layer. Thereby, the two-dimensional electron gas generated at the heterojunction interface can be used as a channel, and high mobility characteristics can be obtained.

上記半導体層の前記主表面は、第1の導電型を有する第1の領域および第2の領域と、第1の領域と第2の領域との間に形成された第1の導電型とは異なる導電型である第2の導電型を有する第3の領域とを含み、チャネル層の一方端部は、第2の領域と接続され、スイッチング素子部は、第3の領域の上に形成されたゲート電極を含み、ゲート電極に電圧を印加することにより、第1の領域と第2の領域との間を、第3の領域を介して導通させてもよい。これにより、ゲート電極に電圧を印加することにより、第1の領域から第2の領域に至る伝導チャネルを形成することができる。   The main surface of the semiconductor layer includes a first region and a second region having a first conductivity type, and a first conductivity type formed between the first region and the second region. And a third region having a second conductivity type which is a different conductivity type, one end of the channel layer is connected to the second region, and the switching element portion is formed on the third region. In addition, the first region and the second region may be electrically connected through the third region by applying a voltage to the gate electrode. Thus, a conduction channel from the first region to the second region can be formed by applying a voltage to the gate electrode.

上記スイッチング素子部は、半導体層上に形成され、絶縁性を有する絶縁膜を含み、ゲート電極は、絶縁膜を介して第3の領域と対向するように設けられてもよい。これにより、スイッチング素子部をMIS構造により構成できるため、縦型パワー半導体装置はノーマリオフ動作が可能となる。   The switching element portion may be formed on the semiconductor layer, include an insulating film having an insulating property, and the gate electrode may be provided to face the third region with the insulating film interposed therebetween. Thereby, since the switching element portion can be configured by the MIS structure, the vertical power semiconductor device can perform normally-off operation.

上記半導体層は、第3の領域下に設けられ第1の導電型を有する第4の領域と、第4の領域下に設けられ第1の導電型を有する基板とをさらに含み、半導体層の主表面側に第2の領域から第3の領域を貫通して第4の領域に至る側壁を有するトレンチが形成され、チャネル層は側壁上に形成されていてもよい。上記縦型半導体装置は、チャネル層上に設けられたコントロールゲート電極と、基板において第4の領域と対向する表面と反対側の裏面上に設けられたドレイン電極とをさらに備えていてもよい。これにより、第2の領域から第4の領域に至る伝導チャネルを形成でき、さらにコントロールゲート電極とドレイン電極間に電圧を印加することで、第4の領域から基板に電流が流れ、ドレイン電流を流すことができる。   The semiconductor layer further includes a fourth region provided under the third region and having the first conductivity type, and a substrate provided under the fourth region and having the first conductivity type. A trench having a sidewall extending from the second region through the third region to the fourth region may be formed on the main surface side, and the channel layer may be formed on the sidewall. The vertical semiconductor device may further include a control gate electrode provided on the channel layer and a drain electrode provided on the back surface opposite to the front surface facing the fourth region in the substrate. As a result, a conduction channel from the second region to the fourth region can be formed, and by applying a voltage between the control gate electrode and the drain electrode, a current flows from the fourth region to the substrate, and the drain current is reduced. It can flow.

上記縦型半導体装置は、上記第1の領域上に形成されたソース電極と、当該ソース電極とコントロールゲート電極とを結線する配線とを備えていてもよい。これにより、第1の領域と第2の領域との間に高電圧が印加されることを抑制できるため、絶縁膜を保護することができる。   The vertical semiconductor device may include a source electrode formed on the first region and a wiring connecting the source electrode and the control gate electrode. Thereby, since it can suppress that a high voltage is applied between a 1st area | region and a 2nd area | region, an insulating film can be protected.

本発明の縦型半導体装置の製造方法は、本発明者が着想した新規な縦型トランジスタを製造する製造方法である。すなわち、窒化ガリウムを含む半導体層を準備する工程と、半導体層の主表面側に形成され、2次元電子ガスを利用した半導体層の厚み方向に流れる電流のチャネル層と、チャネル層の一部と接続され、主表面側に形成されたスイッチング素子部とを形成する工程とを備える。これにより、2次元電子ガスを利用したノーマリオフ型の縦型半導体装置を得ることができる。   The vertical semiconductor device manufacturing method of the present invention is a manufacturing method for manufacturing a novel vertical transistor conceived by the present inventors. That is, a step of preparing a semiconductor layer containing gallium nitride, a channel layer of current that is formed on the main surface side of the semiconductor layer and flows in the thickness direction of the semiconductor layer using a two-dimensional electron gas, and a part of the channel layer And a step of forming a switching element portion formed on the main surface side. Thus, a normally-off vertical semiconductor device using a two-dimensional electron gas can be obtained.

本発明によれば、2次元電子ガスを利用した高移動度、かつ、ノーマリオフ動作が可能な縦型半導体装置を提供することができる。   According to the present invention, it is possible to provide a vertical semiconductor device capable of high mobility and normally-off operation using a two-dimensional electron gas.

本実施の形態に係る縦型パワー半導体装置の概略平面図である。1 is a schematic plan view of a vertical power semiconductor device according to an embodiment. 図1のII−II線分での部分断面図である。It is a fragmentary sectional view in the II-II line segment of FIG. 本実施の形態に係る縦型パワー半導体装置の回路図である。It is a circuit diagram of the vertical power semiconductor device concerning this embodiment. 本実施の形態に係る縦型パワー半導体装置の製造方法の第1の工程を示す部分断面図である。It is a fragmentary sectional view showing the 1st process of the manufacturing method of the vertical type power semiconductor device concerning this embodiment. 本実施の形態に係る縦型パワー半導体装置の製造方法の第2の工程を示す部分断面図である。It is a fragmentary sectional view showing the 2nd process of the manufacturing method of the length type power semiconductor device concerning this embodiment. 本実施の形態に係る縦型パワー半導体装置の製造方法の第3の工程を示す部分断面図である。It is a fragmentary sectional view showing the 3rd process of the manufacturing method of the vertical power semiconductor device concerning this embodiment. 本実施の形態に係る縦型パワー半導体装置の製造方法の第4の工程を示す部分断面図である。It is a fragmentary sectional view showing the 4th process of the manufacturing method of the vertical type power semiconductor device concerning this embodiment.

以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。   Embodiments of the present invention will be described below with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.

以下、図1および図2を参照して、本発明の実施の形態に係る縦型半導体装置について説明する。図1に示すように、本発明による縦型パワー半導体装置100は、半導体層の表面に形成された外周形状が六角形状の環状のトレンチGT(図2参照)および当該トレンチGTによって囲まれた領域を利用して形成されている。具体的には、図2を参照して、本実施の形態に係る縦型半導体装置である縦型パワー半導体装置100は、窒化ガリウムを含む半導体層10と、半導体層10の主表面側F2に形成され、2次元電子ガスを利用した、半導体層10の厚み方向に流れる電流のチャネル層20と、チャネル層20の一方端部と接続され、主表面F2に形成されたスイッチング素子部30とを備える。半導体層10は、厚さ方向(図1中での縦方向)に互いに対向する裏面F1および主表面F2を有する。   Hereinafter, a vertical semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. As shown in FIG. 1, a vertical power semiconductor device 100 according to the present invention includes an annular trench GT (see FIG. 2) whose outer peripheral shape is formed on the surface of a semiconductor layer and a region surrounded by the trench GT. It is formed using. Specifically, referring to FIG. 2, vertical power semiconductor device 100 that is a vertical semiconductor device according to the present embodiment includes semiconductor layer 10 containing gallium nitride and main surface side F <b> 2 of semiconductor layer 10. A channel layer 20 of current that flows in the thickness direction of the semiconductor layer 10 using the two-dimensional electron gas, and a switching element portion 30 connected to one end of the channel layer 20 and formed on the main surface F2 Prepare. The semiconductor layer 10 has a back surface F1 and a main surface F2 that face each other in the thickness direction (vertical direction in FIG. 1).

窒化ガリウムを含む半導体層10は、第1の導電型を有する窒化ガリウム基板15と、第1の導電型を有する第4の領域14と、第1の導電型と異なる第2の導電型を有する第3の領域13とを含む。第3の領域13は、第1の導電型を有する第1の領域11および第2の領域12とを有する。   The semiconductor layer 10 containing gallium nitride has a gallium nitride substrate 15 having a first conductivity type, a fourth region 14 having a first conductivity type, and a second conductivity type different from the first conductivity type. A third region 13. The third region 13 includes a first region 11 and a second region 12 having the first conductivity type.

好ましくは、第1の導電型はn型とし、第2の導電型をp型とする。これにより、電子をキャリアとして用いることができる。具体的には、例えば、窒化ガリウム基板15をn−GaN基板、第4の領域14をn−GaN層、第3の領域13をp−GaN層、第1の領域11および第2の領域12は、n+−GaN領域としてもよい。 Preferably, the first conductivity type is n-type and the second conductivity type is p-type. Thereby, an electron can be used as a carrier. Specifically, for example, the gallium nitride substrate 15 is an n-GaN substrate, the fourth region 14 is an n-GaN layer, the third region 13 is a p-GaN layer, the first region 11 and the second region 12. May be an n + -GaN region.

n−GaN層(第4の領域14)は、n−GaN基板15上に形成されており、p−GaN層(第3の領域13)は、n−GaN層14上に形成されている。n+−GaN領域(第1の領域11および第2の領域12)は、p−GaN13層13に形成されている。 The n-GaN layer (fourth region 14) is formed on the n-GaN substrate 15, and the p-GaN layer (third region 13) is formed on the n-GaN layer 14. The n + -GaN region (first region 11 and second region 12) is formed in the p-GaN 13 layer 13.

+−GaN領域11に接するソース電極41、およびn−GaN基板15に接するドレイン電極45は、オーミック電極として形成され、例えば、Al系電極である。 The source electrode 41 in contact with the n + -GaN region 11 and the drain electrode 45 in contact with the n-GaN substrate 15 are formed as ohmic electrodes, and are, for example, Al-based electrodes.

チャネル層20は、GaN層21とAlGaN層22とのヘテロ接合により構成される。つまり、GaN層21は電子走行層に、AlGaN層22は電子供給層となる。これにより、該ヘテロ接合界面に生じる2次元電子ガスを利用したnチャネルとすることができる。チャネル層20は、半導体層10の主表面側F2に、n+−GaN領域12とp−GaN層13とを貫通しn−GaN層14に至るように形成されたトレンチGTの側壁SG上に形成されてもよい。 The channel layer 20 is configured by a heterojunction between the GaN layer 21 and the AlGaN layer 22. That is, the GaN layer 21 is an electron transit layer, and the AlGaN layer 22 is an electron supply layer. Thereby, it can be set as the n channel using the two-dimensional electron gas which arises in this heterojunction interface. The channel layer 20 is formed on the main surface F2 of the semiconductor layer 10 on the sidewall SG of the trench GT formed so as to penetrate the n + -GaN region 12 and the p-GaN layer 13 and reach the n-GaN layer 14. It may be formed.

側壁SGは、半導体層10の主表面F2に対し、傾斜していてもよい。側壁SGを主表面F2に対し傾斜して形成することにより、チャネル層20を容易に成膜形成することができる。また、側壁SGは、半導体層10の主表面F2に対し、垂直であってもよい。この場合、半導体層10の主表面F2における縦型パワー半導体装置100の専有面積を小さくでき、当該縦型パワー半導体装置100を小型化することができる。つまり、側壁SGが半導体層10の主表面F2となす傾斜角θ(図5参照)は、0°以上90°以下とすることができる。   Sidewall SG may be inclined with respect to main surface F <b> 2 of semiconductor layer 10. By forming the side wall SG so as to be inclined with respect to the main surface F2, the channel layer 20 can be formed easily. Further, the side wall SG may be perpendicular to the main surface F <b> 2 of the semiconductor layer 10. In this case, the area occupied by the vertical power semiconductor device 100 on the main surface F2 of the semiconductor layer 10 can be reduced, and the vertical power semiconductor device 100 can be reduced in size. That is, the inclination angle θ (see FIG. 5) formed by the side wall SG with the main surface F2 of the semiconductor layer 10 can be set to 0 ° or more and 90 ° or less.

チャネル層20の一方端部は、n+−GaN領域12に接続される。AlGaN層22上には、コントロールゲート電極23が形成される。コントロールゲート電極23は、その印加電圧によって、チャネル層20のヘテロ接合界面に生じる2次元電子ガスの濃度を制御することができる。コントロールゲート電極23は、ソース電極41と導電性の配線50等により結線されていてもよい。これにより、ソース電極41とコントロールゲート電極23とを、同電位とすることができる。 One end of the channel layer 20 is connected to the n + -GaN region 12. A control gate electrode 23 is formed on the AlGaN layer 22. The control gate electrode 23 can control the concentration of the two-dimensional electron gas generated at the heterojunction interface of the channel layer 20 by the applied voltage. The control gate electrode 23 may be connected to the source electrode 41 by a conductive wiring 50 or the like. Thereby, the source electrode 41 and the control gate electrode 23 can be set to the same potential.

スイッチング素子部30は、半導体層10の主表面上において、n+−GaN領域11の一部上からp−GaN層13上およびn+−GaN領域12の一部上にまで形成され、直流電圧に対して絶縁性を有する絶縁膜31と、絶縁膜31上にp−GaN層13と対向するように形成されるゲート電極32とを含む。 The switching element unit 30 is formed on a main surface of the semiconductor layer 10 from a part of the n + -GaN region 11 to a part of the p-GaN layer 13 and a part of the n + -GaN region 12. And a gate electrode 32 formed on the insulating film 31 so as to face the p-GaN layer 13.

絶縁膜31は、絶縁性を有する任意の絶縁膜とすることができる。絶縁膜31を構成する材料としては、例えば、酸化珪素(SiO)や炭化珪素(SiN)等を用いることができる。 The insulating film 31 can be any insulating film having insulating properties. As a material constituting the insulating film 31, for example, silicon oxide (SiO 2 ), silicon carbide (SiN), or the like can be used.

ゲート電極32は、その印加電圧によって、絶縁膜31とp−GaN層13との界面に反転層を生じさせる。これにより、n+−GaN領域11とn+−GaN領域12とをp−GaN層13に形成された上記反転層を介して導通させることができる。 The gate electrode 32 generates an inversion layer at the interface between the insulating film 31 and the p-GaN layer 13 by the applied voltage. Thereby, the n + -GaN region 11 and the n + -GaN region 12 can be conducted through the inversion layer formed in the p-GaN layer 13.

図1を参照して、ソース電極41の平面形状を六角形とし、ゲート電極32およびコントロールゲート電極23の平面形状を、外周が六角形である環状の形状としてもよい。ゲート電極32はソース電極21の周を囲むように配置されている。また、コントロールゲート電極23は、外周形状が六角形状である環状のトレンチGT(図2参照)の内部形成されている。上記ソース電極41およびゲート電極32は、環状のトレンチGTに囲まれた領域の内部に配置されている。チャネル層20およびコントロールゲート電極23は、トレンチGTの内部であって、上記ゲート電極32を囲むように配置される。これにより、半導体層10の主表面において、チャネル層20を効率良く配置することができ、電流密度を高めることができる。   Referring to FIG. 1, the planar shape of source electrode 41 may be a hexagon, and the planar shape of gate electrode 32 and control gate electrode 23 may be an annular shape whose outer periphery is a hexagon. The gate electrode 32 is disposed so as to surround the periphery of the source electrode 21. Further, the control gate electrode 23 is formed inside an annular trench GT (see FIG. 2) whose outer peripheral shape is a hexagonal shape. The source electrode 41 and the gate electrode 32 are disposed inside a region surrounded by the annular trench GT. The channel layer 20 and the control gate electrode 23 are disposed inside the trench GT so as to surround the gate electrode 32. Thereby, the channel layer 20 can be efficiently arranged on the main surface of the semiconductor layer 10, and the current density can be increased.

図3を参照して、本実施の形態の縦型パワー半導体装置100は、ノーマリオフ型のMISFETと、ノーマリオン型のHEMTとをカスコード接続した構成を用いている。これにより、縦型パワー半導体装置100の全体としてノーマリオフ型とすることができるとともに、オン状態では2次元電子ガスをチャネルとして利用できるため、高移動度な特性を得ることができる。   Referring to FIG. 3, vertical power semiconductor device 100 of the present embodiment uses a configuration in which normally-off MISFETs and normally-on HEMTs are cascode-connected. As a result, the entire vertical power semiconductor device 100 can be made normally-off, and in the on state, the two-dimensional electron gas can be used as a channel, so that high mobility characteristics can be obtained.

次に、本実施の形態の縦型パワー半導体装置の動作について、説明する。本実施の形態の縦型パワー半導体装置100は、ノーマリオフ型のMISFETのゲート電極32に、閾値電圧Vt以上の電圧が印加されない場合には、n+−GaN領域11とn+−GaN領域12との間に、伝導チャネルは形成されない。よって、ソース電極41およびコントロールゲート電極23とドレイン電極45との間に電圧が印加され、かつ、コントロールゲート電極23にピンチオフ電圧以下の負電圧を印加されていない場合でも、縦型パワー半導体装置100は全体としてオフ状態となる。また、コントロールゲート電極23とドレイン電極45との間に高電圧が印加された場合でも、MISFETのn+−GaN領域11とn+−GaN領域12との間に高電圧は印加されず、絶縁膜31に高電圧が印加されることもないため、絶縁膜31の絶縁破壊を抑止できる。 Next, the operation of the vertical power semiconductor device of this embodiment will be described. In the vertical power semiconductor device 100 of the present embodiment, the n + -GaN region 11, the n + -GaN region 12, and the gate electrode 32 of the normally-off type MISFET are applied when a voltage higher than the threshold voltage Vt is not applied. In between, no conduction channel is formed. Therefore, even when a voltage is applied between the source electrode 41 and the control gate electrode 23 and the drain electrode 45 and a negative voltage equal to or lower than the pinch-off voltage is not applied to the control gate electrode 23, the vertical power semiconductor device 100. Is turned off as a whole. Further, even when a high voltage is applied between the control gate electrode 23 and the drain electrode 45, no high voltage is applied between the n + -GaN region 11 and the n + -GaN region 12 of the MISFET, so that insulation is achieved. Since a high voltage is not applied to the film 31, dielectric breakdown of the insulating film 31 can be suppressed.

一方、ゲート電極32に、閾値電圧Vt以上の電圧が印加された場合には、絶縁膜31とp−GaN層13との界面に反転層が生じ、伝導チャネルが形成される。このとき、コントロールゲート電極23にピンチオフ電圧以下の負電圧を印加していなければ、チャネル層20には2次元電子ガスが形成されているため、n+−GaN領域12から反転層およびチャネル層20を経てn−GaN層14に至る伝導チャネルが形成される。さらにこのとき、ドレイン電極45に、ソース電極42およびコントロールゲート電極23に対し正の電圧が印加されていれば、縦型パワー半導体装置100はオン状態となる。 On the other hand, when a voltage equal to or higher than the threshold voltage Vt is applied to the gate electrode 32, an inversion layer is generated at the interface between the insulating film 31 and the p-GaN layer 13, and a conduction channel is formed. At this time, if a negative voltage equal to or lower than the pinch-off voltage is not applied to the control gate electrode 23, a two-dimensional electron gas is formed in the channel layer 20, so that the inversion layer and the channel layer 20 are formed from the n + -GaN region 12. A conduction channel that reaches the n-GaN layer 14 is formed. Further, at this time, if a positive voltage is applied to the drain electrode 45 with respect to the source electrode 42 and the control gate electrode 23, the vertical power semiconductor device 100 is turned on.

つまり、本実施の形態の縦型パワー半導体装置100は、ゲート電極32に電圧を印加しなければオフ状態であり、ノーマリオフ型とすることができる。   That is, the vertical power semiconductor device 100 of the present embodiment is in an off state unless a voltage is applied to the gate electrode 32, and can be a normally-off type.

本実施の形態に係る縦型パワー半導体装置100によれば、半導体層10の主表面側にスイッチング素子部30としてMISFETを構成するとともに、MISFETにおけるドレイン領域であるn+−GaN領域11からn−GaN層14に至るトレンチGTの側壁SGに沿って、窒化ガリウム系半導体のヘテロ接合を用いたチャネルが形成されているため、2次元電子ガスを利用した高移動度な特性を有しながら、ノーマリオフ動作が可能な縦型パワー半導体装置を得ることができる。 According to the vertical power semiconductor device 100 according to the present embodiment, the MISFET is configured as the switching element unit 30 on the main surface side of the semiconductor layer 10 and the n + -GaN region 11 which is the drain region in the MISFET is n . A channel using a heterojunction of a gallium nitride based semiconductor is formed along the side wall SG of the trench GT reaching the GaN layer 14, so that it has a high mobility characteristic using a two-dimensional electron gas and is normally off. A vertical power semiconductor device capable of operation can be obtained.

次に、図4〜図7を参照して、本実施の形態の縦型パワー半導体装置100の製造方法を説明する。   Next, a method for manufacturing the vertical power semiconductor device 100 of the present embodiment will be described with reference to FIGS.

ます、図4を参照して、窒化ガリウムを含む半導体層10を準備する。具体的には、第1の導電型を有する窒化ガリウム基板15を準備し、窒化ガリウム基板15上に、第1の導電型を有する第4の領域14(n−GaN層14)と、第1の導電型とは異なる第2の導電型を有する第3の領域13(p−GaN層13)とを、順にエピタキシャル成長させる。エピタキシャル成長の方法は、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)法またはMBE(Molecular Beam Epitaxy)法を用い得る。上述のように、好ましくは、第1の導電型はn型であり、第2の導電型はp型である。これにより、第3の領域13において、電子をキャリアとして用いることができる。   First, referring to FIG. 4, a semiconductor layer 10 containing gallium nitride is prepared. Specifically, a gallium nitride substrate 15 having a first conductivity type is prepared, and a fourth region 14 (n-GaN layer 14) having the first conductivity type is formed on the gallium nitride substrate 15, and the first A third region 13 (p-GaN layer 13) having a second conductivity type different from the first conductivity type is epitaxially grown in order. As the epitaxial growth method, for example, MOCVD (Metal Organic Chemical Vapor Deposition) method or MBE (Molecular Beam Epitaxy) method can be used. As described above, preferably, the first conductivity type is n-type and the second conductivity type is p-type. Thereby, electrons can be used as carriers in the third region 13.

次に、図5を参照して、トレンチGTを形成する。具体的には、半導体層10の主表面F2上に、トレンチGTが形成されるべき位置に対応した開口部を有するマスク層(図示せず)を形成した後、エッチングを行い半導体層10を部分的に除去することにより、トレンチGTを形成する。マスク層は、例えば、フォトレジスト層とする。エッチングは、例えば、塩素ガス(Cl)とアルゴンガス(Ar)との混合ガスを用いた反応性イオンエッチング(RIE)とする。このとき、RIEの処理条件により、トレンチGTの側壁SGの、半導体層10の主表面F2に対する(あるいはトレンチGTの底壁TGに対する)傾斜角θ(図5参照)を調整することができる。側壁SGの上記傾斜角θは、側壁SGに沿って絶縁膜31を均一に形成できる限りにおいて、任意の角度としてよい。好ましくは、傾斜角θを0°超え90°以下とすることにより、側壁SGにもチャネル層20を容易に形成することができる。なお、トレンチGTを形成した後、上述したマスク層を(たとえばウエットエッチングなどの任意の方法により)除去する。トレンチGTを主表面側から見た平面構造は、正六角形のハニカム構造状や正方形状としてもよい。 Next, referring to FIG. 5, trench GT is formed. Specifically, a mask layer (not shown) having an opening corresponding to the position where the trench GT is to be formed is formed on the main surface F2 of the semiconductor layer 10, and then etching is performed to partially form the semiconductor layer 10. The trench GT is formed by removing the target. The mask layer is, for example, a photoresist layer. Etching is, for example, reactive ion etching (RIE) using a mixed gas of chlorine gas (Cl 2 ) and argon gas (Ar). At this time, the inclination angle θ (see FIG. 5) of the side wall SG of the trench GT with respect to the main surface F2 of the semiconductor layer 10 (or with respect to the bottom wall TG of the trench GT) can be adjusted according to the RIE processing conditions. The inclination angle θ of the side wall SG may be an arbitrary angle as long as the insulating film 31 can be uniformly formed along the side wall SG. Preferably, the channel layer 20 can be easily formed also on the side wall SG by setting the inclination angle θ to 0 ° to 90 ° or less. Note that after the trench GT is formed, the above-described mask layer is removed (for example, by an arbitrary method such as wet etching). The planar structure when the trench GT is viewed from the main surface side may be a regular hexagonal honeycomb structure or a square shape.

次に、図6を参照して、半導体層10の主表面に露出しているp−GaN層13に、イオン注入により互いに隔てられたn+−GaN領域11とn+−GaN領域12とを形成する。n+−GaN領域12はMISFETのソース、n+−GaN領域11はドレインとなる。このとき、先の工程で形成したトレンチGTが延在する方向に対して垂直な方向に、トレンチGTからそれぞれ異なる任意の距離を有してn+−GaN領域11、12は配置される。n+−GaN領域11とn+−GaN領域12との間の距離は、任意に決めることができる。 Next, referring to FIG. 6, n + -GaN region 11 and n + -GaN region 12 separated from each other by ion implantation are formed on p-GaN layer 13 exposed on the main surface of semiconductor layer 10. Form. The n + -GaN region 12 becomes the source of the MISFET, and the n + -GaN region 11 becomes the drain. At this time, the n + -GaN regions 11 and 12 are arranged at arbitrary different distances from the trench GT in a direction perpendicular to the direction in which the trench GT formed in the previous process extends. The distance between the n + -GaN region 11 and the n + -GaN region 12 can be arbitrarily determined.

次に、図7を参照して、トレンチGTを覆うようにGaN層21/AlGaN層22を順にエピタキシャル成長させ、チャネル層20を形成する。成長方法は、MOCVD法またはMBE法を用い得る。好ましくはGaN層21とAlGaN層22とを連続して形成する。これにより、良好なヘテロ接合界面を形成でき、界面準位の発生を抑制できる。なお、エピタキシャル成長時の加熱条件によっては、先の工程で注入されたイオンを活性化することができる。   Next, referring to FIG. 7, GaN layer 21 / AlGaN layer 22 is epitaxially grown in order so as to cover trench GT to form channel layer 20. As the growth method, an MOCVD method or an MBE method can be used. Preferably, the GaN layer 21 and the AlGaN layer 22 are formed continuously. Thereby, a favorable heterojunction interface can be formed, and generation | occurrence | production of an interface state can be suppressed. Depending on the heating conditions during epitaxial growth, the ions implanted in the previous step can be activated.

次に、半導体層10の主表面において、絶縁膜31(図2参照)を形成する。絶縁膜31は、n+−GaN領域11とn+−GaN領域12とに挟まれたp−GaN層13を覆うように形成される。絶縁膜31は、任意の方法で形成することができるが、たとえば絶縁膜31が形成されるべき領域に開口パターンを有する保護膜を半導体層10の主表面上に形成し、露出した半導体層10上に絶縁膜31を形成してもよい。絶縁膜31の材料は、絶縁性を有する任意の材料とすることができ、その厚みも任意に決めることができる。絶縁膜31は、誘電体でもよい。 Next, an insulating film 31 (see FIG. 2) is formed on the main surface of the semiconductor layer 10. The insulating film 31 is formed so as to cover the p-GaN layer 13 sandwiched between the n + -GaN region 11 and the n + -GaN region 12. The insulating film 31 can be formed by any method. For example, a protective film having an opening pattern in a region where the insulating film 31 is to be formed is formed on the main surface of the semiconductor layer 10 and the exposed semiconductor layer 10 is formed. An insulating film 31 may be formed thereon. The material of the insulating film 31 can be any material having insulating properties, and the thickness thereof can also be determined arbitrarily. The insulating film 31 may be a dielectric.

その後、ソース電極41、ゲート電極32、コントロールゲート電極23、ドレイン電極45とを形成する。さらに、ソース電極41とコントロールゲート電極23とを接続する配線50(図2参照)を形成する。このようにして、図1および図2に示した本実施の形態の縦型パワー半導体装置100を得ることができる。なお、ソース電極41は、MISFETのソース領域であるn+−GaN領域11とオーミック接合し、ドレイン電極45は、窒化ガリウム基板15と、裏面側においてオーミック接合するように形成される。ゲート電極32およびコントロールゲート電極23は、それぞれ絶縁膜31およびAlGaN層22の表面上に形成される。 Thereafter, the source electrode 41, the gate electrode 32, the control gate electrode 23, and the drain electrode 45 are formed. Further, a wiring 50 (see FIG. 2) that connects the source electrode 41 and the control gate electrode 23 is formed. In this way, the vertical power semiconductor device 100 of the present embodiment shown in FIGS. 1 and 2 can be obtained. The source electrode 41 is in ohmic contact with the n + -GaN region 11 that is the source region of the MISFET, and the drain electrode 45 is formed in ohmic contact with the gallium nitride substrate 15 on the back surface side. The gate electrode 32 and the control gate electrode 23 are formed on the surfaces of the insulating film 31 and the AlGaN layer 22, respectively.

また、異なる観点から言えば、本発明の縦型半導体装置の製造方法は、図4〜図7に示すように、窒化ガリウムを含む半導体層10を準備する工程と、半導体層10の主表面側に形成され、2次元電子ガスを利用した半導体層10の厚み方向に流れる電流のチャネル層20と、チャネル層20の一部と接続され、主表面側に形成されたスイッチング素子部30(図2参照)とを形成する工程とを備える。   From a different viewpoint, the vertical semiconductor device manufacturing method of the present invention includes a step of preparing a semiconductor layer 10 containing gallium nitride and a main surface side of the semiconductor layer 10 as shown in FIGS. The channel layer 20 of the current flowing in the thickness direction of the semiconductor layer 10 using the two-dimensional electron gas and the switching element portion 30 (FIG. 2) connected to a part of the channel layer 20 and formed on the main surface side And the step of forming a reference).

上記準備する工程は、第1の導電型を有する窒化ガリウム基板15を準備する工程と、窒化ガリウム基板15上に、第1の導電型(n型)を有する第4の領域14を形成する工程と、第4の領域14上に、第1の導電型とは異なる導電型である第2の導電型(p型)を有する第3の領域13を形成する工程とを含んでいてもよい。上記形成する工程は、半導体層10の前記主表面側に、第3の領域13を貫通し、第4の領域14に至る側壁SGを含むトレンチGTを形成する工程(図5参照)と、主表面において、第3の領域13によって隔てられるように第1の導電型(n型)を有する第1の領域11と第2の領域12とをイオン注入により形成する工程と、第2の領域12の一部と接続し、かつトレンチGTを覆うように、GaN層21とAlGaN層22とを順次形成する工程(図7参照)と、主表面に直流電圧に対して絶縁性を有する絶縁膜31を形成する工程と、絶縁膜31上に、第1の領域11の一部から第2の領域12の一部まで、第3の領域13を跨ぐようにゲート電極32を形成する工程と、AlGaN層22上にコントロールゲート電極23を形成する工程と、第1の領域11上にソース電極41を形成する工程と、ソース電極41とコントロールゲート電極23とを結線する工程とを含んでいてもよい。   The preparing step includes a step of preparing a gallium nitride substrate 15 having a first conductivity type, and a step of forming a fourth region 14 having a first conductivity type (n-type) on the gallium nitride substrate 15. And forming a third region 13 having a second conductivity type (p-type) different from the first conductivity type on the fourth region 14. The forming step includes forming a trench GT including a side wall SG penetrating the third region 13 and reaching the fourth region 14 on the main surface side of the semiconductor layer 10 (see FIG. 5). Forming a first region 11 having a first conductivity type (n-type) and a second region 12 by ion implantation so as to be separated by a third region 13 on the surface; A step of sequentially forming a GaN layer 21 and an AlGaN layer 22 (see FIG. 7) so as to be connected to a part of the trench GT and to cover the trench GT, and an insulating film 31 having insulation against a DC voltage on the main surface A step of forming a gate electrode 32 on the insulating film 31 so as to straddle the third region 13 from a part of the first region 11 to a part of the second region 12, and AlGaN. A control gate electrode 23 is formed on the layer 22 And that step, a step of forming a source electrode 41 on the first region 11 may include the step of connecting the source electrode 41 and the control gate electrode 23.

本実施の形態の縦型半導体装置の製造方法によれば、半導体層10の主表面側にMISFETを形成するとともに、MISFETにおけるドレイン領域であるn+−GaN領域12からn−GaN層14に至るトレンチGTの側壁SGに沿って、窒化ガリウム系半導体のヘテロ接合を用いたチャネルを形成するため、2次元電子ガスを利用した高移動度な特性を有しながら、ノーマリオフ動作が可能な縦型パワー半導体装置100を得ることができる。 According to the method for manufacturing a vertical semiconductor device of the present embodiment, a MISFET is formed on the main surface side of the semiconductor layer 10 and the n + -GaN region 12 that is a drain region in the MISFET is reached from the n-GaN layer 14. In order to form a channel using a heterojunction of a gallium nitride semiconductor along the side wall SG of the trench GT, a vertical power capable of normally-off operation while having a high mobility characteristic using a two-dimensional electron gas. The semiconductor device 100 can be obtained.

以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   Although the embodiment of the present invention has been described above, it should be considered that the embodiment disclosed this time is illustrative and not restrictive in all respects. The scope of the present invention is shown not by the above-described embodiment but by the scope of claims, and is intended to include all modifications within the meaning and scope equivalent to the scope of claims.

本発明の縦型半導体装置およびその製造方法は、大電流動作が要求される電力用素子に特に有利に適用される。   The vertical semiconductor device and the manufacturing method thereof according to the present invention are particularly advantageously applied to power elements that require a large current operation.

10 半導体層、11 第1の領域(n+−GaN領域)、12 第2の領域(n+−GaN領域)、13 第3の領域(p−GaN層)、14 第4の領域(n−GaN層)、15 窒化ガリウム基板(n−GaN)、20 チャネル層、21 GaN層、22 AlGaN層、23 コントロールゲート電極、30 スイッチング素子部、31 絶縁膜、32 ゲート電極、41 ソース電極、45 ドレイン電極、50 配線、100 縦型パワー半導体装置。 DESCRIPTION OF SYMBOLS 10 Semiconductor layer, 11 1st area | region (n <+>- GaN area | region), 12 2nd area | region (n <+> -GaN area | region), 13 3rd area | region (p-GaN layer), 14 4th area | region (n- GaN layer), 15 gallium nitride substrate (n-GaN), 20 channel layer, 21 GaN layer, 22 AlGaN layer, 23 control gate electrode, 30 switching element part, 31 insulating film, 32 gate electrode, 41 source electrode, 45 drain Electrode, 50 wiring, 100 Vertical power semiconductor device.

Claims (8)

窒化ガリウムを含む半導体層と、
前記半導体層の主表面側に形成され、2次元電子ガスを利用した、前記半導体層の厚み方向に流れる電流のチャネル層と、
前記チャネル層の一方端部と接続され、前記主表面に形成されたスイッチング素子部とを備える、縦型半導体装置。
A semiconductor layer comprising gallium nitride;
A channel layer of a current flowing in the thickness direction of the semiconductor layer, formed on the main surface side of the semiconductor layer, using a two-dimensional electron gas;
A vertical semiconductor device comprising a switching element portion connected to one end portion of the channel layer and formed on the main surface.
前記チャネル層は、AlGaN層とGaN層とのヘテロ接合により構成される、請求項1に記載の縦型半導体装置。   The vertical semiconductor device according to claim 1, wherein the channel layer includes a heterojunction of an AlGaN layer and a GaN layer. 前記半導体層の前記主表面は、
第1の導電型を有する第1の領域および第2の領域と、前記第1の領域と前記第2の領域との間に形成された第1の導電型とは異なる導電型である第2の導電型を有する第3の領域とを含み、
前記チャネル層の一方端部は、前記第2の領域と接続され、
前記スイッチング素子部は、前記第3の領域の上に形成されたゲート電極を含み、前記ゲート電極に電圧を印加することにより、前記第1の領域と前記第2の領域との間を、前記第3の領域を介して導通させる、請求項1または請求項2に記載の縦型半導体装置。
The main surface of the semiconductor layer is
A first region and a second region having a first conductivity type, and a second conductivity type different from the first conductivity type formed between the first region and the second region. A third region having a conductivity type of
One end of the channel layer is connected to the second region;
The switching element unit includes a gate electrode formed on the third region, and by applying a voltage to the gate electrode, the switching between the first region and the second region, The vertical semiconductor device according to claim 1, wherein the vertical semiconductor device is electrically connected through the third region.
前記スイッチング素子部は、
前記半導体層上に形成され、絶縁性を有する絶縁膜をさらに含み、
前記ゲート電極は、前記絶縁膜を介して前記第3の領域と対向するように設けられる、請求項3に記載の縦型半導体装置。
The switching element section is
An insulating film formed on the semiconductor layer and having an insulating property;
The vertical semiconductor device according to claim 3, wherein the gate electrode is provided to face the third region with the insulating film interposed therebetween.
前記半導体層は、前記第3の領域下に設けられ第1の導電型を有する第4の領域と、前記第4の領域下に設けられ第1の導電型を有する基板とをさらに含み、
前記半導体層の前記主表面側に前記第2の領域から前記第3の領域を貫通して前記第4の領域に至る側壁を有するトレンチが形成され、
前記チャネル層は前記側壁上に形成され、
前記チャネル層上に設けられたコントロールゲート電極と、前記基板において前記第4の領域と対向する表面と反対側の裏面上に設けられたドレイン電極とをさらに備える、請求項3または4に記載の縦型半導体装置。
The semiconductor layer further includes a fourth region having a first conductivity type provided under the third region, and a substrate having a first conductivity type provided under the fourth region,
A trench having a sidewall extending from the second region to the fourth region through the third region is formed on the main surface side of the semiconductor layer;
The channel layer is formed on the sidewall;
5. The control gate electrode according to claim 3, further comprising: a control gate electrode provided on the channel layer; and a drain electrode provided on a back surface of the substrate opposite to the front surface facing the fourth region. Vertical semiconductor device.
前記第1の領域上に形成されたソース電極と、
前記ソース電極と前記コントロールゲート電極とを結線する配線とを備える、請求項5に記載の縦型半導体装置。
A source electrode formed on the first region;
The vertical semiconductor device according to claim 5, further comprising a wiring connecting the source electrode and the control gate electrode.
窒化ガリウムを含む半導体層を準備する工程と、
前記半導体層の主表面側に形成され、2次元電子ガスを利用した前記半導体層の厚み方向に流れる電流のチャネル層と、前記チャネル層の一部と接続され、前記主表面側に形成されたスイッチング素子部とを形成する工程とを備える、縦型半導体装置の製造方法。
Preparing a semiconductor layer containing gallium nitride;
Formed on the main surface side of the semiconductor layer, connected to a channel layer of a current flowing in the thickness direction of the semiconductor layer using a two-dimensional electron gas, and a part of the channel layer, and formed on the main surface side And a step of forming a switching element portion.
前記準備する工程は、第1の導電型を有する窒化ガリウム基板を準備する工程と、前記窒化ガリウム基板上に、第1の導電型を有する第4の領域を形成する工程と、前記第4の領域上に、第1の導電型とは異なる導電型である第2の導電型を有する第3の領域を形成する工程とを含み、
前記形成する工程は、前記半導体層の前記主表面側に、前記第3の領域を貫通し、前記第4の領域に至る側壁を含むトレンチを形成する工程と、前記主表面において、前記第3の領域によって隔てられるように前記第1の導電型を有する第1の領域と第2の領域とをイオン注入により形成する工程と、前記第2の領域の一部と接続し、かつ前記トレンチを覆うように、GaN層とAlGaN層とを順次形成する工程と、前記主表面に直流電圧に対して絶縁性を有する絶縁膜を形成する工程と、前記絶縁膜上に、前記第1の領域の一部から前記第2の領域の一部まで、前記第3の領域を跨ぐようにゲート電極を形成する工程と、前記AlGaN層上にコントロールゲート電極を形成する工程と、前記第1の領域上にソース電極を形成する工程と、前記ソース電極と前記コントロールゲート電極とを結線する工程とを含む、請求項7に記載の縦型半導体装置の製造方法。
The preparing step includes a step of preparing a gallium nitride substrate having a first conductivity type, a step of forming a fourth region having the first conductivity type on the gallium nitride substrate, and the fourth step. Forming a third region having a second conductivity type that is different from the first conductivity type on the region,
The forming step includes forming a trench including a sidewall penetrating the third region and reaching the fourth region on the main surface side of the semiconductor layer, and forming the third surface on the main surface. Forming a first region and a second region having the first conductivity type so as to be separated from each other by ion implantation, connecting to a part of the second region, and forming the trench A step of sequentially forming a GaN layer and an AlGaN layer so as to cover; a step of forming an insulating film having insulation against a DC voltage on the main surface; and a step of forming the first region on the insulating film. Forming a gate electrode across the third region from a part to a part of the second region, forming a control gate electrode on the AlGaN layer, and on the first region Forming a source electrode on Wherein a step of connecting the source electrode and the control gate electrode, method of manufacturing a vertical semiconductor device according to claim 7.
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