JP2013254788A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、低抵抗化されたポリシリコンと誘電体としてのシリコン酸化膜を有する半導体容量素子に係る半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device related to a semiconductor capacitor having a low resistance polysilicon and a silicon oxide film as a dielectric.
半導体集積回路の容量素子の一つに、2層ポリシリコンでなる容量素子(以下、2層ポリシリコン容量素子と記す)がある。2層ポリシリコン容量素子は、上部電極と下部電極とによって誘電体となるシリコン酸化膜を挟んだ構成を有している。
2層ポリシリコン容量素子の上部電極、下部電極には、リン等の不純物のドーピングによって低抵抗化されたポリシリコン膜が用いられることが多い。上部電極と下部電極との間のシリコン酸化膜は、一般的に、下部電極となったポリシリコン膜の一部を酸化して形成される。
One of capacitive elements of a semiconductor integrated circuit is a capacitive element made of two-layer polysilicon (hereinafter referred to as a two-layer polysilicon capacitive element). The two-layer polysilicon capacitive element has a configuration in which a silicon oxide film serving as a dielectric is sandwiched between an upper electrode and a lower electrode.
A polysilicon film whose resistance is reduced by doping with impurities such as phosphorus is often used for the upper electrode and the lower electrode of the two-layer polysilicon capacitor. The silicon oxide film between the upper electrode and the lower electrode is generally formed by oxidizing a part of the polysilicon film that has become the lower electrode.
ただし、リン等の不純物を含むポリシリコン膜を直接熱酸化して形成されたシリコン酸化膜には、その内部に不純物が残留してしまい、2層ポリシリコン容量素子の耐圧の低下や初期欠陥の発生といった欠点がある。
上記の欠点は、不純物を含まない堆積シリコン酸化膜を用いることで抑制されるが、一般的に堆積シリコン酸化膜はシリコンの未結合手が熱シリコン酸化膜と比較して多く含まれ、リーク電流が大きく、耐圧や真性破壊寿命の劣化が免れないといった別の欠点を有する。
However, in the silicon oxide film formed by directly thermally oxidizing the polysilicon film containing impurities such as phosphorus, impurities remain in the silicon oxide film, resulting in a decrease in breakdown voltage of the two-layer polysilicon capacitor element and an initial defect. There are disadvantages such as occurrence.
The above disadvantages can be suppressed by using a deposited silicon oxide film that does not contain impurities. Generally, however, a deposited silicon oxide film contains more silicon dangling bonds than a thermal silicon oxide film, resulting in leakage current. And has other disadvantages such as deterioration of breakdown voltage and intrinsic fracture life.
2層ポリシリコン容量素子の従来技術としては、例えば、特許文献1に記載された「半導体装置の絶縁膜製造方法」がある。特許文献1に記載された半導体容量装置では、誘電体として熱シリコン酸化膜と減圧CVD(Chemical Vapor Deposition)法で堆積されたシリコン酸化膜の積層構造が用いられている。
しかしながら、特許文献1に記載の発明は、熱シリコン酸化膜と堆積シリコン酸化膜を組み合わせて誘電体を形成しているため、堆積シリコン酸化膜には不純物が含まれず、誘電体全体の不純物濃度を抑制しているものの、熱シリコン酸化膜には不純物が多く含まれるため、欠陥は十分に抑制できない。また、堆積シリコン酸化膜中にはシリコンの未結合手が熱シリコン酸化膜と比較して多く含まれ、リーク電流が大きく、耐圧や真性破壊寿命の劣化が免れないため、薄膜化による高容量化には制限がある。
As a prior art of the two-layer polysilicon capacitor, for example, there is “insulating film manufacturing method of semiconductor device” described in
However, in the invention described in
本発明は、上記した点に鑑みてなされたものであって、熱シリコン酸化膜単層構造において、熱シリコン酸化膜が不純物を含まず、真性破壊寿命の劣化と初期欠陥の双方を抑制できる2層ポリシリコン容量素子として構成される半導体装置、半導体装置の製造方法を提供することを目的とする。 The present invention has been made in view of the above-described point, and in a single layer structure of a thermal silicon oxide film, the thermal silicon oxide film does not contain impurities, and can suppress both degradation of intrinsic fracture life and initial defects. An object of the present invention is to provide a semiconductor device configured as a layer polysilicon capacitor and a method of manufacturing the semiconductor device.
本発明の要旨は以下のとおりである。
(1)不純物が注入された第1のポリシリコン膜と、前記第1のポリシリコン膜上に形成される誘電体膜と、当該誘電体膜上に形成される、不純物が注入された第2のポリシリコン膜から構成される半導体装置であって、
前記誘電体膜は、前記第1のポリシリコン膜の一部が酸化されて形成された熱酸化膜の表層部がエッチアウトされた熱酸化膜と、前記エッチアウトされた熱酸化膜を再酸化して形成される厚膜酸化膜とから構成されることを特徴とする半導体装置。
(2)前記熱酸化膜の表層部のエッチアウト量が1nm以上であることを特徴とする上記(1)に記載の半導体装置。
(3)基板上のフィールド酸化膜上に第一のポリシリコン膜を成膜する工程と、
前記第一のポリシリコン膜に不純物を注入する工程と、
前記第一のポリシリコン膜を酸化し、熱酸化膜を形成する工程と、
前記熱酸化膜の表層部をエッチングする工程と
前記エッチングされた熱酸化膜を再酸化して厚膜酸化膜を形成する工程と、
前記厚膜酸化膜上に第二のポリシリコン膜を成膜する工程と、
前記第二のポリシリコン膜に不純物を注入する工程と、
を有する半導体装置の製造方法。
(4)さらに、前記第2のポリシリコン膜、前記熱酸化膜及び前記厚膜酸化膜をパターニングして、上部電極及び誘電体膜を形成する上部電極形成工程と、
前記第1のポリシリコン膜をパターニングして、下部電極を形成する下部電極形成工程と、
を有することを特徴とする上記(3)に記載の半導体装置の製造方法。
(5)前記熱酸化膜の表層部のエッチアウト量が1nm以上であることを特徴とする上記(3)又は(4)に記載の半導体装置の製造方法。
The gist of the present invention is as follows.
(1) A first polysilicon film into which impurities are implanted, a dielectric film formed on the first polysilicon film, and a second polysilicon into which impurities are implanted, formed on the dielectric film. A semiconductor device comprising a polysilicon film of
The dielectric film includes a thermal oxide film in which a surface layer portion of a thermal oxide film formed by oxidizing a part of the first polysilicon film is etched out, and the etched out thermal oxide film is reoxidized. And a thick oxide film formed as described above.
(2) The semiconductor device according to (1), wherein an etch-out amount of a surface layer portion of the thermal oxide film is 1 nm or more.
(3) forming a first polysilicon film on the field oxide film on the substrate;
Injecting impurities into the first polysilicon film;
Oxidizing the first polysilicon film to form a thermal oxide film;
Etching the surface layer portion of the thermal oxide film; reoxidizing the etched thermal oxide film to form a thick oxide film;
Forming a second polysilicon film on the thick oxide film;
Injecting impurities into the second polysilicon film;
A method for manufacturing a semiconductor device comprising:
(4) Further, an upper electrode forming step of patterning the second polysilicon film, the thermal oxide film and the thick film oxide film to form an upper electrode and a dielectric film;
A lower electrode forming step of patterning the first polysilicon film to form a lower electrode;
The method for manufacturing a semiconductor device according to the above (3), characterized by comprising:
(5) The method for manufacturing a semiconductor device according to (3) or (4), wherein an etch-out amount of a surface layer portion of the thermal oxide film is 1 nm or more.
以下に、本発明の半導体装置及びその製造方法を図面に基づいて説明する。
本発明の半導体装置は、不純物が注入された第1ポリシリコン膜でなる下部電極(例えば図1に示した下部電極3a)と、当該下部電極上に形成される誘電体膜(例えば図1に示した誘電体膜6a)と、当該誘電体膜上に形成される、不純物が注入された第2ポリシリコン膜でなる上部電極(例えば図1に示した上部電極7a)と、を含む半導体装置であって、前記誘電体膜6aは、前記第1ポリシリコン膜の一部を酸化して形成された熱酸化膜と、その表層部がエッチアウトされ、再酸化された厚膜酸化膜と、を含むことを特徴とする。
Hereinafter, a semiconductor device and a manufacturing method thereof according to the present invention will be described with reference to the drawings.
The semiconductor device of the present invention includes a lower electrode (for example, the
本発明の半導体装置の製造方法は、絶縁層(例えば図2(a)に示したフィールド酸化膜2)上に第1ポリシリコン膜(例えば図2(a)に示したポリシリコン膜3’)を成膜する第1ポリシリコン膜成膜工程(例えば図2(a)に示した工程)と、前記第1ポリシリコン膜に不純物を注入し、前記第1ポリシリコン膜を低抵抗化する第1不純物注入工程(例えば図2(a)に示した工程)と、前記第1不純物注入工程によって低抵抗化された前記第1ポリシリコン膜3を酸化して熱酸化膜(例えば図2(c)に示した熱酸化膜5)を形成する熱酸化工程(例えば図2(c)に示した工程)と、前記熱酸化膜をフッ化水素水溶液によって表層部をウエットエッチするエッチ工程(例えば図2(d)に示した工程)と、前記熱酸化膜を再酸化して厚膜酸化膜を形成する熱酸化工程(例えば図2(e)に示した工程)と、前記厚膜酸化膜上に第2ポリシリコン膜(例えば図2(f)に示したポリシリコン膜7’)を形成する工程(図示しない)と、前記第2ポリシリコン膜に不純物を注入し、前記第2ポリシリコン膜7’を低抵抗化する第2不純物注入工程(例えば図2(f)に示した工程)と、低抵抗化された前記第2ポリシリコン膜7、前記熱酸化膜5、前記厚膜酸化膜6をパターニングして上部電極(例えば図3(g)に示した上部電極7a)及び誘電体膜6aを形成する上部電極形成工程(例えば図3(g)に示した工程)と、前記第1ポリシリコン膜をパターニングして、下部電極(例えば図3(h)に示した下部電極3a)を形成する下部電極形成工程(例えば図3(h)に示した工程)と、を含むことを特徴とする。
In the method of manufacturing a semiconductor device according to the present invention, the first polysilicon film (for example, the
また、本発明の半導体装置の製造方法は、上記した発明において、前記熱酸化工程においては、温度が1030〜1050℃の環境下で厚さが10〜15nmの熱酸化膜が成膜されることが望ましい。特に、温度が1038℃の環境下で厚さが略12nmの熱酸化膜が成膜されることが望ましい。
また、本発明の半導体装置の製造方法は、上記した発明において、前記熱酸化膜が45〜55℃のアンモニア過水によって800〜1000秒間、22〜24℃のフッ化水素水溶液によって10〜30秒間洗浄され、1〜3nmウエットエッチされることが望ましい。特に、前記熱酸化膜を50℃のアンモニア過水によって900秒間、23℃のHF:H2O=1:99のフッ化水素水溶液によって20秒間洗浄され、2nmウエットエッチされることが望ましい。
In the method for manufacturing a semiconductor device according to the present invention, in the above-described invention, in the thermal oxidation step, a thermal oxide film having a thickness of 10 to 15 nm is formed in an environment having a temperature of 1030 to 1050 ° C. Is desirable. In particular, it is desirable to form a thermal oxide film having a thickness of approximately 12 nm under an environment where the temperature is 1038 ° C.
In the method for manufacturing a semiconductor device according to the present invention, in the above-described invention, the thermal oxide film is heated for 45 to 55 ° C. with ammonia hydrogen peroxide for 800 to 1000 seconds and for 22 to 24 ° C. with hydrogen fluoride aqueous solution for 10 to 30 seconds. It is desirable that the substrate is cleaned and wet etched by 1 to 3 nm. In particular, it is desirable that the thermal oxide film be cleaned with ammonia hydrogen peroxide at 50 ° C. for 900 seconds, with HF: H 2 O = 1: 99 hydrogen fluoride solution at 23 ° C. for 20 seconds, and wet etched by 2 nm.
また、本発明の半導体装置の製造方法は、上記した発明において、前記再酸化工程においては、温度が1030〜1050℃の環境下で厚さが15〜25nmの厚膜酸化膜が成膜されることが望ましい。特に、温度が1038℃の環境下で厚さが略20nmの熱酸化膜が成膜されることが望ましい。 In the method for manufacturing a semiconductor device according to the present invention, in the above-described invention, in the reoxidation step, a thick oxide film having a thickness of 15 to 25 nm is formed in an environment at a temperature of 1030 to 1050 ° C. It is desirable. In particular, it is desirable to form a thermal oxide film having a thickness of approximately 20 nm under an environment where the temperature is 1038 ° C.
本発明の発明者は、上記課題を解決するために鋭意研究を重ねた結果、 すなわち、第1の実施態様の発明によれば、ポリシリコン膜を成膜し、イオン注入法によりリンをポリシリコン膜に導入して低抵抗化した後、容量膜を熱酸化による熱酸化膜を成膜した後、リンを高濃度に含む酸化膜表層部をフッ化水素水溶液でウエットエッチし、さらに再酸化で膜厚を補うことで真性破壊寿命を損なうことなく初期欠陥のみを抑制できることを見出した。 The inventor of the present invention has made extensive studies to solve the above problems, that is, according to the invention of the first embodiment, a polysilicon film is formed and phosphorus is removed by ion implantation. After reducing the resistance by introducing it into the film, the capacitor film is formed with a thermal oxide film by thermal oxidation, and the oxide film surface layer containing phosphorus at a high concentration is wet-etched with an aqueous hydrogen fluoride solution, and further reoxidized. It has been found that by supplementing the film thickness, only the initial defects can be suppressed without impairing the intrinsic fracture life.
また、第2の実施態様の発明の半導体装置の製造方法によれば、真性破壊寿命の劣化と初期欠陥の両方を抑制できる2層ポリシリコン容量素子として構成される半導体装置の製造方法を提供することができる。
また、請求項3の実施態様の発明の半導体装置の製造方法によれば、誘電体膜に最適な熱酸化膜の成膜条件を得ることができる。
Moreover, according to the method for manufacturing a semiconductor device of the invention of the second embodiment, there is provided a method for manufacturing a semiconductor device configured as a two-layer polysilicon capacitor element capable of suppressing both degradation of the intrinsic breakdown life and initial defects. be able to.
In addition, according to the semiconductor device manufacturing method of the invention of the third aspect, it is possible to obtain the optimum film formation condition of the thermal oxide film for the dielectric film.
以下、本発明の実施形態を具体的に説明する。
(半導体装置)
図1は、本実施形態の半導体装置の構成を説明するための図である。図示した半導体装置は、不純物としてリンイオン(P+)が注入されたポリシリコン膜でなる下部電極3aと、この下部電極3a上に形成される誘電体膜6aと、誘電体膜6a上に形成される、不純物としてリンイオンが注入されたポリシリコン膜でなる上部電極7aと、を含み、誘電体膜6aは、ポリシリコン膜の一部を酸化して形成された熱酸化膜でなる熱酸化膜5と、熱酸化膜5を再酸化して形成される厚膜酸化膜6と、を含んでいる。
Hereinafter, embodiments of the present invention will be specifically described.
(Semiconductor device)
FIG. 1 is a diagram for explaining the configuration of the semiconductor device of this embodiment. The illustrated semiconductor device is formed on a
ここで本実施形態においては、熱酸化膜5の表層部がエッチングされている。表層部とは、例えば、熱酸化膜5の最表面から1nm以上、領域を指す。すなわち、熱酸化膜のウエットエッチ量を1nm未満にすると、初期欠陥密度を十分に抑制することができない。
本実施形態では、下部電極3aをシリコン基板1に形成されたフィールド酸化膜2上に形成するものとする。
Here, in the present embodiment, the surface layer portion of the
In the present embodiment, the
(半導体装置の製造方法)
図2の(a)〜(f)、図3の(g)〜(h)は、本発明の半導体装置の製造方法を工程の順を追って説明するための断面図である。
図2(a)に示すように、本実施形態では、先ず、シリコン基板1に素子分離用のフィールド酸化膜2が形成される。そして、フィールド酸化膜2上に、ノンドープポリシリコン膜3’が成膜される。ノンドープポリシリコン膜3‘上には、不純物注入(ドーピング)用の保護酸化膜4が減圧CVD法によって形成される。
(Semiconductor device manufacturing method)
2A to 2F and FIG. 3G to FIG. 3H are cross-sectional views for explaining the semiconductor device manufacturing method of the present invention in the order of steps.
As shown in FIG. 2A, in the present embodiment, first, a
次に、保護酸化膜4の上からリンイオンが不純物としてドーピングされる。リンイオンのドーピングにより、フィールド酸化膜2上のノンドープポリシリコン膜は高濃度のリンイオンを含むポリシリコン膜3となる。このポリシリコン膜3が、後に下部電極3aとなる。
次に、本実施形態では、図2(b)に示すように、保護酸化膜4が除去される。保護酸化膜4の除去は、フッ化水素水溶液、アンモニア過水、フッ化水素水溶液などの溶液により洗浄することによって行われる。処理溶液、処理温度及び処理時間を適宜組み合わせることによって、最適化することができる。
Next, phosphorus ions are doped as impurities from above the
Next, in the present embodiment, as shown in FIG. 2B, the
次に、図2(c)に示すように、1030〜1050℃の酸素雰囲気中で7〜25秒間熱処理を行い、ポリシリコン膜3上に熱酸化膜5が形成される。形成された熱酸化膜5は、図2(d)に示すように、アンモニア過水、塩酸過水、フッ化水素水溶液等の溶液によって洗浄される。熱酸化膜の洗浄条件は処理溶液、処理温度及び処理時間を適宜組み合わせることによって、最適化することができる。
Next, as shown in FIG. 2C, heat treatment is performed in an oxygen atmosphere at 1030 to 1050 ° C. for 7 to 25 seconds to form a
洗浄後、図2(e)に示すように、熱酸化膜5を再酸化して厚膜酸化膜6が形成される。厚膜酸化膜6の形成は、1030〜1050℃の酸化雰囲気中で5〜140秒間の熱処理によって行われる。例えば、
次に、図2(e)に示すように、厚膜酸化膜6上に図示しないノンドープポリシリコン膜7’が成膜される。成膜されたノンドープポリシリコン膜7’にもリンイオンがドーピングされる。ドーピングにより、ノンドープポリシリコン膜は高濃度のリンイオンを含むポリシリコン膜7になる。
After the cleaning, as shown in FIG. 2E, the
Next, as shown in FIG. 2E, a
次に、図3(g)に示すように、熱酸化膜5、厚膜酸化膜6、ポリシリコン膜7をフォトリソグラフィー及びエッチングによってパターニングする。パターニングにより、上部電極7a、誘電体膜6aが形成される。続いて、本実施形態では、図3(h)に示すように、ポリシリコン膜3をフォトリソグラフィー及びエッチングによってパターニングする。パターニングされたポリシリコン膜3は、下部電極3aとなる。
以上の工程の後、図示しないソースドレインの形成領域に不純物がドーピングされる。このとき、上部電極7aにドーピングされたリンイオンが活性化される。
Next, as shown in FIG. 3G, the
After the above steps, impurities are doped in a source / drain formation region (not shown). At this time, phosphorus ions doped in the
次に、本発明の半導体装置の製造方法を実施例に基づいて説明する。
(実施例1)
図2(a)に示すように、本実施例では、先ず、シリコン基板1に素子分離用のフィールド酸化膜2が形成される。そして、フィールド酸化膜2上に、ノンドープポリシリコン膜3’が365nm成膜される。ノンドープポリシリコン膜上には、不純物注入(ドーピング)用の保護酸化膜4が減圧CVD法によって形成される。保護酸化膜4の厚さは、10nmである。
Next, a method for manufacturing a semiconductor device of the present invention will be described based on examples.
Example 1
As shown in FIG. 2A, in this embodiment, first, a
次に、本実施例では、保護酸化膜4の上からリンイオンが不純物としてドーピングされる。リンイオンのドーピングにより、フィールド酸化膜2上のノンドープポリシリコン膜は高濃度のリンイオンを含むポリシリコン膜3となる。このポリシリコン膜3が、後に下部電極3aとなる。なお、本実施形態では、例えば、リンイオンは20keV、1.4×E16の条件でドーピングされるものとする。
Next, in this embodiment, phosphorus ions are doped as impurities from above the
次に、本実施例では、図2(b)に示すように、保護酸化膜4が除去される。保護酸化膜4の除去は、例えば、HF:H2O=1:19のフッ化水素水溶液による40秒間の洗浄、80℃のNH3:H2O:H2O2=1:10:2のアンモニア過水による600秒間の洗浄、23℃のHF:H2O=1:99のフッ化水素水溶液による50秒間の洗浄を連続して行うことによって行われる。
Next, in this embodiment, as shown in FIG. 2B, the
次に、本実施例では、1038℃の酸素雰囲気中で14秒間熱処理を行い、ポリシリコン膜3上に12nmの熱酸化膜5が形成される。形成された熱酸化膜5は、50℃のNH3:H2O:H2O2=1:10:2のアンモニア過水によって900秒間、80℃のHCL:H2O:H2O2=1:5:1の塩酸過水によって600秒間、23℃のHF:H2O=1:99のフッ化水素水溶液によって14秒間洗浄される。ここで熱酸化膜5のウエットエッチ量は、LCRメーターをもちいて、容量値として測定すると、1.7nmであった。
洗浄後、熱酸化膜5を再酸化して20nmの厚膜酸化膜6が形成される。1038℃の酸素雰囲気中で64秒間の熱処理によって行われる。
Next, in this embodiment, a heat treatment is performed in an oxygen atmosphere at 1038 ° C. for 14 seconds to form a 12 nm
After cleaning, the
次に、図3(g)に示すように、本実施例では、厚膜酸化膜6上にノンドープポリシリコン膜7’が365nm成膜される。図3(f)に示すように、成膜されたノンドープポリシリコン膜7’にも50keV、7.0×E15の条件下でリンイオンがドーピングされる。ドーピングにより、ノンドープポリシリコン膜は高濃度のリンイオンを含むポリシリコン膜7になる。
Next, as shown in FIG. 3G, in this embodiment, a non-doped polysilicon film 7 'is formed on the
次に、図3(g)に示すように、本実施例では、熱酸化膜5、厚膜酸化膜6、ポリシリコン膜7をフォトリソグラフィー及びエッチングによってパターニングする。パターニングにより、上部電極7a、誘電体膜6aが形成される。続いて、本実施例では、図3(h)に示すように、ポリシリコン膜3をフォトリソグラフィー及びエッチングによってパターニングする。パターニングされたポリシリコン膜3は、下部電極3aとなる。
以上の工程の後、図示しないソースドレインの形成領域に不純物がドーピングされる。このとき、上部電極7aにドーピングされたリンイオンが活性化される。また、本実施例で製造した半導体装置の初期欠陥密度をプローバーを用いて評価すると、0.30cm−2であった。
Next, as shown in FIG. 3G, in this embodiment, the
After the above steps, impurities are doped in a source / drain formation region (not shown). At this time, phosphorus ions doped in the
(実施例2)
熱酸化膜のエッチングの条件を(23℃のHF:H2O=1:99のフッ化水素水溶液によって20秒間)のように変更した以外は、実施例1と同じ条件で、半導体装置を製造した。ここで熱酸化膜5のウエットエッチ量は、LCRメーターをもちいて測定すると、1.9nmであった。また、本実施例で製造した半導体装置の初期欠陥密度をプローバーを用いて評価すると、0.12cm−2であった。
(Example 2)
A semiconductor device is manufactured under the same conditions as in Example 1 except that the conditions for etching the thermal oxide film are changed as follows (20 ° C. with an aqueous hydrogen fluoride solution of HF: H 2 O = 1: 99 at 23 ° C.). did. Here, the wet etching amount of the
(実施例3)
熱酸化膜のエッチングの条件を(23℃のHF:H2O=1:99のフッ化水素水溶液によって26秒間)のように変更した以外は、実施例1と同じ条件で、半導体装置を製造した。ここで熱酸化膜5のウエットエッチ量は、LCRメーターをもちいて測定すると、2.3nmであった。また、本実施例で製造した半導体装置の初期欠陥密度をプローバーを用いて評価すると、0.06cm−2であった。
(Example 3)
A semiconductor device is manufactured under the same conditions as in Example 1 except that the conditions for etching the thermal oxide film are changed as follows (26 ° C. with an aqueous hydrogen fluoride solution of HF: H 2 O = 1: 99 at 23 ° C.). did. Here, the wet etching amount of the
(実施例4)
熱酸化膜のエッチングの条件を(23℃のHF:H2O=1:99のフッ化水素水溶液によって34秒間)のように変更した以外は、実施例1と同じ条件で、半導体装置を製造した。ここで熱酸化膜5のウエットエッチ量は、LCRメーターをもちいて測定すると、2.7nmであった。また、本実施例で製造した半導体装置の初期欠陥密度をプローバーを用いて評価すると、0.06cm−2であった。
Example 4
A semiconductor device is manufactured under the same conditions as in Example 1 except that the conditions for etching the thermal oxide film are changed as follows (34 ° C. with an aqueous hydrogen fluoride solution of HF: H 2 O = 1: 99 at 23 ° C.). did. Here, the wet etching amount of the
(比較例)
実施例として、熱酸化膜のエッチングを行わず、他は、第一実施形態と同じ条件で半導体装置を製造した。
図4は、上述した実施形態1から4および比較例に基づいて製造した半導体装置の熱酸化ウエットエッチ量と、初期欠陥密度との関係を示したものである。本願発明のように熱酸化膜の表層部をエッチアウトすることで、表層部をエッチアウトしない場合に比べ、初期欠陥密度を低減することができる。例えば、のウエットエッチ量を1nm以上とすることで初期欠陥密度をシリコン基板上に形成されるゲート酸化膜並みの1.0cm−2以下とすることが出来る。
(Comparative example)
As an example, the semiconductor device was manufactured under the same conditions as in the first embodiment except that the thermal oxide film was not etched.
FIG. 4 shows the relationship between the thermal oxidation wet etch amount of the semiconductor device manufactured based on the first to fourth embodiments and the comparative example, and the initial defect density. By etching out the surface layer portion of the thermal oxide film as in the present invention, the initial defect density can be reduced as compared with the case where the surface layer portion is not etched out. For example, by setting the amount of wet etching to 1 nm or more, the initial defect density can be reduced to 1.0 cm −2 or less, which is the same as the gate oxide film formed on the silicon substrate.
以上説明した本実施例の半導体装置、半導体装置の製造方法によれば、ポリシリコン膜に不純物を高濃度にドーピングしても誘電体膜全体の不純物濃度を抑えることができるので、初期欠陥を抑制できる。また、誘電体全体を熱酸化膜のみで構成することができるため、真性破壊寿命を損なうこともなく、薄膜化による高容量化も可能となる。 According to the semiconductor device and the manufacturing method of the semiconductor device of the present embodiment described above, since the impurity concentration of the entire dielectric film can be suppressed even if the polysilicon film is doped with a high concentration, initial defects are suppressed. it can. In addition, since the entire dielectric can be constituted only by the thermal oxide film, the capacity can be increased by reducing the thickness without deteriorating the intrinsic breakdown life.
以上説明した本発明は、低抵抗化されたポリシリコンと誘電体としてのシリコン酸化膜を有する2層ポリシリコン容量素子、この2層ポリシリコン容量素子の製造方法として好適である。 The present invention described above is suitable as a two-layer polysilicon capacitor element having low-resistance polysilicon and a silicon oxide film as a dielectric, and a method for manufacturing the two-layer polysilicon capacitor element.
1 シリコン基板
2 フィールド酸化膜
3’ ノンドープポリシリコン膜
3 ドープされたポリシリコン膜
3a 下部電極
4 保護酸化膜
5 熱酸化膜
5a 熱酸化膜
6 厚膜酸化膜
6a 誘電体膜
7’ ノンドープポリシリコン膜
7 ドープされたポリシリコン膜
7a 上部電極
DESCRIPTION OF
Claims (5)
前記誘電体膜は、前記第1のポリシリコン膜の一部が酸化されて形成された熱酸化膜の表層部がエッチアウトされた熱酸化膜と、前記エッチアウトされた熱酸化膜を再酸化して形成される厚膜酸化膜とから構成されることを特徴とする半導体装置。 A first polysilicon film implanted with an impurity; a dielectric film formed on the first polysilicon film; and a second polysilicon implanted with an impurity formed on the dielectric film. A semiconductor device comprising a film,
The dielectric film includes a thermal oxide film in which a surface layer portion of a thermal oxide film formed by oxidizing a part of the first polysilicon film is etched out, and the etched out thermal oxide film is reoxidized. And a thick oxide film formed as described above.
前記第一のポリシリコン膜に不純物を注入する工程と、
前記第一のポリシリコン膜を酸化し、熱酸化膜を形成する工程と、
前記熱酸化膜の表層部をエッチングする工程と
前記エッチングされた熱酸化膜を再酸化して厚膜酸化膜を形成する工程と、
前記厚膜酸化膜上に第二のポリシリコン膜を成膜する工程と、
前記第二のポリシリコン膜に不純物を注入する工程と、
を有する半導体装置の製造方法。 Forming a first polysilicon film on the field oxide film on the substrate;
Injecting impurities into the first polysilicon film;
Oxidizing the first polysilicon film to form a thermal oxide film;
Etching the surface layer portion of the thermal oxide film; reoxidizing the etched thermal oxide film to form a thick oxide film;
Forming a second polysilicon film on the thick oxide film;
Injecting impurities into the second polysilicon film;
A method for manufacturing a semiconductor device comprising:
前記第1のポリシリコン膜をパターニングして、下部電極を形成する下部電極形成工程と、
を有することを特徴とする請求項3に記載の半導体装置の製造方法。 An upper electrode forming step of patterning the second polysilicon film, the thermal oxide film, and the thick oxide film to form an upper electrode and a dielectric film;
A lower electrode forming step of patterning the first polysilicon film to form a lower electrode;
The method of manufacturing a semiconductor device according to claim 3, wherein:
The method for manufacturing a semiconductor device according to claim 3, wherein an etch-out amount of a surface layer portion of the thermal oxide film is 1 nm or more.
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