JP2013222938A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】アンチヒューズの導通後の接続抵抗の変動を抑制して、半導体装置の品質を向上させる。この結果、歩留まりを向上させる。
【解決手段】半導体基板と、アンチヒューズと、MOSトランジスタと、を有する半導体装置。アンチヒューズは、半導体基板上に設けられた第1のゲート電極と、平面視で半導体基板内における第1のゲート電極の直下および両側の領域に設けられた不純物領域と、を有する。MOSトランジスタは、半導体基板上に設けられた第2のゲート電極と、半導体基板内に設けられたソースおよびドレインと、を有する。第1のゲート電極の幅L1は、第2のゲート電極の直下に位置するソースおよびドレインにおける第2のゲート電極の幅方向の総和L2よりも小さい。
【選択図】図3
【解決手段】半導体基板と、アンチヒューズと、MOSトランジスタと、を有する半導体装置。アンチヒューズは、半導体基板上に設けられた第1のゲート電極と、平面視で半導体基板内における第1のゲート電極の直下および両側の領域に設けられた不純物領域と、を有する。MOSトランジスタは、半導体基板上に設けられた第2のゲート電極と、半導体基板内に設けられたソースおよびドレインと、を有する。第1のゲート電極の幅L1は、第2のゲート電極の直下に位置するソースおよびドレインにおける第2のゲート電極の幅方向の総和L2よりも小さい。
【選択図】図3
Description
本発明は、半導体装置及びその製造方法に関する。
従来から、半導体装置においては製造工程での不具合に起因した動作不良の救済や、回路機能の切り替え等の目的で、製造の最終工程において回路結線情報を変更し、所望の回路動作を起こすことが一般的に行われている。このような回路結線情報変更の実施手段の一つとして、あらかじめ半導体装置内にヒューズ(Fuse)を設けておき、外部から特定の信号を入力することでヒューズの導通状態を変更し、所望の回路動作を起こすことが行われている。その際に用いられるヒューズは、アンチヒューズとして知られていて、初期状態で非導通状態となっており、外部からの信号入力に応答して導通状態に変えることができる。
図1は従来のMOSトランジスタ構造のアンチヒューズAHを表す断面図であり、MOSトランジスタを形成する活性領域と、ゲート電極パターンの重なった領域に形成される。図1に示すように、このアンチヒューズAHは、半導体基板1内に、素子分離領域9により区画されるように設けられたウェル2内に形成されている。ウェル2上には、ゲート絶縁膜4を介してゲート電極5が設けられている。3は不純物を高濃度に導入して形成した不純物領域を表す。半導体基板1上には層間絶縁膜6が設けられている。層間絶縁膜6を貫通して不純物領域3に接続されるようにコンタクトプラグ8が形成され、不純物領域3と配線7は、コンタクトプラグ8を介して電気的に接続されている。
図1は従来のMOSトランジスタ構造のアンチヒューズAHを表す断面図であり、MOSトランジスタを形成する活性領域と、ゲート電極パターンの重なった領域に形成される。図1に示すように、このアンチヒューズAHは、半導体基板1内に、素子分離領域9により区画されるように設けられたウェル2内に形成されている。ウェル2上には、ゲート絶縁膜4を介してゲート電極5が設けられている。3は不純物を高濃度に導入して形成した不純物領域を表す。半導体基板1上には層間絶縁膜6が設けられている。層間絶縁膜6を貫通して不純物領域3に接続されるようにコンタクトプラグ8が形成され、不純物領域3と配線7は、コンタクトプラグ8を介して電気的に接続されている。
以下に、図1のアンチヒューズAHの動作方法を説明する。アンチヒューズAHの導通状態を判定するには、半導体基板1および不純物領域3を共に一定の電位(例えば、接地電位)とし、ゲート電極5にゲート絶縁膜4を破壊しない程度の小電圧を印加する。この状態で流れるゲート電流をモニターし、あらかじめ設定した基準電流値と比較して基準電流値以上の電流が流れる場合には、導通状態と判定することができる。初期状態においては、アンチヒューズAHは非導通状態となっている。
導通状態を変更するには、ゲート電極5に大電圧を印加してゲート絶縁膜4を破壊し、ゲート電極5と半導体基板1または不純物領域3間のいずれかに導電パスを形成する。これにより、上記判定動作において基準値以上のゲート電流値が流れるため、アンチヒューズAHは導通状態と判定される。
特許文献1(特開2007−194486号公報)には、MOSトランジスタを備えた半導体装置においてアンチヒューズを形成する場合、MOSトランジスタをそのまま用い、ゲート絶縁膜の破壊の有無により導通状態を変更する技術が開示されている。
図1に示した状態でゲート電極5に大電圧を印加した場合、ゲート絶縁膜4の破壊は、ゲート絶縁膜の最も弱い部分で起きる。このゲート絶縁膜4の破壊される領域は、活性領域またはゲート電極5の幅で決まるため、プロセスの最小加工寸法以下にすることはできず、平面的な広がりを持っている。このため、比較的、低抵抗な不純物領域3に近いゲート絶縁膜4の部分が絶縁破壊されると、破壊後のアンチヒューズAHの抵抗は比較的、小さくなる。一方、ゲート電極5の幅方向の中央付近のゲート絶縁膜4の部分が絶縁破壊されると、チャネル部やウェル2の抵抗を含んでしまうため、アンチヒューズAHの抵抗は大きくなる。
従って、複数のアンチヒューズAHを形成した場合、上記のようにアンチヒューズAHによってゲート絶縁膜4の破壊が起こる部分が異なることとなる。この結果、ゲート絶縁膜4の破壊後の抵抗値も、アンチヒューズAHごとに異なる値を示すこととなる。これにより、半導体装置にアンチヒューズAHの導通後の接続抵抗の変動が発生し、半導体装置の品質を劣化させて、歩留まりを低下させることとなる。
従って、複数のアンチヒューズAHを形成した場合、上記のようにアンチヒューズAHによってゲート絶縁膜4の破壊が起こる部分が異なることとなる。この結果、ゲート絶縁膜4の破壊後の抵抗値も、アンチヒューズAHごとに異なる値を示すこととなる。これにより、半導体装置にアンチヒューズAHの導通後の接続抵抗の変動が発生し、半導体装置の品質を劣化させて、歩留まりを低下させることとなる。
一実施形態は、
半導体基板と、
前記半導体基板上に設けられた第1のゲート電極と、平面視で前記半導体基板内における第1のゲート電極の下および両側の領域に設けられた不純物領域と、を有するアンチヒューズと、
前記半導体基板上に設けられた第2のゲート電極と、前記半導体基板内に設けられ前記不純物領域と同じ導電型のソースおよびドレインと、を有するMOSトランジスタと、
を有し、
前記第1のゲート電極の幅L1は、前記第2のゲート電極の直下に位置するソースおよびドレインの部分における前記第2のゲート電極の幅方向の総和L2よりも小さいことを特徴とする半導体装置に関する。
半導体基板と、
前記半導体基板上に設けられた第1のゲート電極と、平面視で前記半導体基板内における第1のゲート電極の下および両側の領域に設けられた不純物領域と、を有するアンチヒューズと、
前記半導体基板上に設けられた第2のゲート電極と、前記半導体基板内に設けられ前記不純物領域と同じ導電型のソースおよびドレインと、を有するMOSトランジスタと、
を有し、
前記第1のゲート電極の幅L1は、前記第2のゲート電極の直下に位置するソースおよびドレインの部分における前記第2のゲート電極の幅方向の総和L2よりも小さいことを特徴とする半導体装置に関する。
他の実施形態は、
半導体基板と、
前記半導体基板の表面に設けられた不純物領域と、前記不純物領域の直上に設けられた第1のゲート電極であって平面視で前記第1のゲート電極を挟むように前記不純物領域が位置する第1のゲート電極と、を有するアンチヒューズと、
前記半導体基板上に設けられた第2のゲート電極と、前記半導体基板内に設けられ前記不純物領域と同じ導電型のソースおよびドレインと、を有するMOSトランジスタと、
を有し、
前記第1のゲート電極の幅L1は、前記第2のゲート電極の直下に位置するソースおよびドレインの部分における前記第2のゲート電極の幅方向の総和L2よりも小さいことを特徴とする半導体装置に関する。
半導体基板と、
前記半導体基板の表面に設けられた不純物領域と、前記不純物領域の直上に設けられた第1のゲート電極であって平面視で前記第1のゲート電極を挟むように前記不純物領域が位置する第1のゲート電極と、を有するアンチヒューズと、
前記半導体基板上に設けられた第2のゲート電極と、前記半導体基板内に設けられ前記不純物領域と同じ導電型のソースおよびドレインと、を有するMOSトランジスタと、
を有し、
前記第1のゲート電極の幅L1は、前記第2のゲート電極の直下に位置するソースおよびドレインの部分における前記第2のゲート電極の幅方向の総和L2よりも小さいことを特徴とする半導体装置に関する。
他の実施形態は、
半導体基板の第1および第2の領域上にそれぞれ、第1および第2のゲート電極を形成する工程と、
前記第1および第2の領域内に不純物を注入後、熱処理を行うことにより、平面視で前記第1の領域内の前記第1のゲート電極の下および両側に位置するように不純物領域と、前記第2の領域内にソースおよびドレインと、を形成する工程と、
を有し、
前記第1および第2のゲート電極を形成する工程において、
前記第1のゲート電極の幅L1は、前記第2のゲート電極の直下に位置するソースおよびドレインの部分における前記第2のゲート電極の幅方向の総和L2よりも小さくなるように、前記第1のゲート電極を形成することを特徴とする半導体装置の製造方法に関する。
半導体基板の第1および第2の領域上にそれぞれ、第1および第2のゲート電極を形成する工程と、
前記第1および第2の領域内に不純物を注入後、熱処理を行うことにより、平面視で前記第1の領域内の前記第1のゲート電極の下および両側に位置するように不純物領域と、前記第2の領域内にソースおよびドレインと、を形成する工程と、
を有し、
前記第1および第2のゲート電極を形成する工程において、
前記第1のゲート電極の幅L1は、前記第2のゲート電極の直下に位置するソースおよびドレインの部分における前記第2のゲート電極の幅方向の総和L2よりも小さくなるように、前記第1のゲート電極を形成することを特徴とする半導体装置の製造方法に関する。
アンチヒューズの導通後の接続抵抗の変動を抑制して、半導体装置の品質を向上させることができる。この結果、歩留まりを向上できる。
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
(第1実施例)
図2は第1実施例の半導体装置のアンチヒューズAHが形成された第1の領域R1を表す平面図、図3Aは図2のA−A’方向の断面図、図3BはMOSトランジスタが形成された第2の領域R2を表す断面図である。なお、図2では、一部の構造を省略している。
図2および3に示すように、第1実施例の半導体装置は、複数のアンチヒューズAHを有する。半導体基板1の第1の領域R1内には、素子分離領域9によって区画されるようにウェル2が設けられている。第1の領域R1のウェル2表面の全面には、N型の導電型の不純物領域3aが設けられている。半導体基板1の第1の領域R1には、ゲート絶縁膜4aを介して複数の第1のゲート電極5aが設けられている。すなわち、平面視で第1のゲート電極5aの下および両側には、不純物領域3aが位置している。図2に示すように、複数の第1のゲート電極5aは、一定の方向に互いに平行となるように延在し、かつ一定のピッチで配置される、ラインアンドスペースパターンとして形成されている。
図2に示すように、第1のゲート電極5aは、素子分離領域9に位置する端部においてコンタクトプラグ8cに接続されている。
(第1実施例)
図2は第1実施例の半導体装置のアンチヒューズAHが形成された第1の領域R1を表す平面図、図3Aは図2のA−A’方向の断面図、図3BはMOSトランジスタが形成された第2の領域R2を表す断面図である。なお、図2では、一部の構造を省略している。
図2および3に示すように、第1実施例の半導体装置は、複数のアンチヒューズAHを有する。半導体基板1の第1の領域R1内には、素子分離領域9によって区画されるようにウェル2が設けられている。第1の領域R1のウェル2表面の全面には、N型の導電型の不純物領域3aが設けられている。半導体基板1の第1の領域R1には、ゲート絶縁膜4aを介して複数の第1のゲート電極5aが設けられている。すなわち、平面視で第1のゲート電極5aの下および両側には、不純物領域3aが位置している。図2に示すように、複数の第1のゲート電極5aは、一定の方向に互いに平行となるように延在し、かつ一定のピッチで配置される、ラインアンドスペースパターンとして形成されている。
図2に示すように、第1のゲート電極5aは、素子分離領域9に位置する端部においてコンタクトプラグ8cに接続されている。
半導体基板1上には、層間絶縁膜6が設けられている。層間絶縁膜6を貫通して、不純物領域3aに接続されるようにコンタクトプラグ8aが設けられている。層間絶縁膜6上には配線7aが形成されており、不純物領域3aと配線7aは、コンタクトプラグ8aによって電気的に接続されている。
このゲート絶縁膜4a、第1のゲート電極5aおよび不純物領域3aとからアンチヒューズAHが構成されている。本実施例では、複数のアンチヒューズAHが設けられている。図3Aに示すように、不純物領域3aは第1の領域R1の表面の全面に形成されているため、各アンチヒューズAHの不純物領域3aは電気的に接続されている。
図3Bに示すように、半導体基板の第2の領域R2には、MOSトランジスタTrが設けられている。MOSトランジスタTrは、ウェル2上にゲート絶縁膜4bを介して設けられた第2のゲート電極5bを有する。ウェル2の表面には、1対のN型の導電型のソースおよびドレイン3bが形成されているが、アンチヒューズAHとは異なり、このソースおよびドレイン3bは、互いに電気的に接続されていない。ゲート電極5bの直下には、ソースおよびドレイン3bの一部が位置する。ゲート電極5b直下のソースおよびドレイン3bの部分は、ソースおよびドレイン3b用の不純物の注入時に第2のゲート電極5bの直下まで不純物が注入されたり、不純物注入後の熱処理時に不純物が第2のゲート電極5bの直下まで拡散することによって形成されたものである。半導体基板1上の層間絶縁膜6を貫通して、ソースおよびドレイン3bに接続されるようにコンタクトプラグ8bが設けられている。層間絶縁膜6上には配線7bが形成されており、ソースおよびドレイン3bと配線7bは、コンタクトプラグ8bによって電気的に接続されている。
このゲート絶縁膜4a、第1のゲート電極5aおよび不純物領域3aとからアンチヒューズAHが構成されている。本実施例では、複数のアンチヒューズAHが設けられている。図3Aに示すように、不純物領域3aは第1の領域R1の表面の全面に形成されているため、各アンチヒューズAHの不純物領域3aは電気的に接続されている。
図3Bに示すように、半導体基板の第2の領域R2には、MOSトランジスタTrが設けられている。MOSトランジスタTrは、ウェル2上にゲート絶縁膜4bを介して設けられた第2のゲート電極5bを有する。ウェル2の表面には、1対のN型の導電型のソースおよびドレイン3bが形成されているが、アンチヒューズAHとは異なり、このソースおよびドレイン3bは、互いに電気的に接続されていない。ゲート電極5bの直下には、ソースおよびドレイン3bの一部が位置する。ゲート電極5b直下のソースおよびドレイン3bの部分は、ソースおよびドレイン3b用の不純物の注入時に第2のゲート電極5bの直下まで不純物が注入されたり、不純物注入後の熱処理時に不純物が第2のゲート電極5bの直下まで拡散することによって形成されたものである。半導体基板1上の層間絶縁膜6を貫通して、ソースおよびドレイン3bに接続されるようにコンタクトプラグ8bが設けられている。層間絶縁膜6上には配線7bが形成されており、ソースおよびドレイン3bと配線7bは、コンタクトプラグ8bによって電気的に接続されている。
第1実施例の半導体装置では、第1のゲート電極5aの幅(第1のゲート電極5aの延在方向Y(図2参照)と垂直で、半導体基板1と平行な方向の幅)L1は、第2のゲート電極5bの直下に位置するソースおよびドレイン3bの部分における、第2のゲート電極5bの幅方向(第2のゲート電極5bの延在方向と垂直で、半導体基板1と平行な方向)の幅(L3)の総和L2(すなわち、2×L3)よりも小さくなっている。このため、第1のゲート電極5aの直下の全面に、不純物領域3aが形成される。この理由は、後述するように、MOSトランジスタTrのソースおよびドレイン3b用の不純物の注入・熱処理時に、アンチヒューズAHを形成する第1の領域R1にも同様に不純物の注入・熱処理を行うため、上記L1<L2の関係を満たすことで、第1のゲート電極5aの直下のウェル2の全面に不純物が拡散して分布するためである。
第1実施例の半導体装置は、図2および3Aに示すように、平面視で、ゲート絶縁膜4aの直下を含む、第1の領域R1表面の全面に不純物領域3aが形成されている。このため、各アンチヒューズAHを構成するゲート絶縁膜4aの破壊が起こり、各アンチヒューズAHが導通状態となった時に、ゲート電極5aと不純物領域3a間で導通パスが形成される。従って、図1の従来例のようにウェルやチャネル部の抵抗を含むことがなく、導通後の各アンチヒューズAHの抵抗値を小さなものにすることができる。この結果、アンチヒューズAHの導通後の接続抵抗が変動することを抑制して、半導体装置の劣化を防止し、歩留まりを向上させることができる。
また、第1実施例の半導体装置は、第1のゲート電極5aをラインアンドスペースパターンとして形成するため、ゲート電極の加工性を向上させることができる。
以下では、図2〜7を参照して、第1実施例の半導体装置の製造方法を説明する。なお、図4〜7においてA図は図2の第1の領域R1のA−A’方向に対応する断面図、B図は第2の領域R2のMOSトランジスタに対応する構造の断面図を表す。
まず、図4に示すように、P型のシリコンからなる半導体基板1の第1および第2の領域R1、R2中に、イオン注入法によりボロン等のP型不純物を低濃度(1×1013atoms/cm2程度)で導入してP型ウェル2を形成する。次に、STI(Shallow Trench Isolation)形成法を用いてシリコン酸化膜(SiO2)等の絶縁膜を埋め込み、素子分離領域9を形成する。
第1実施例の半導体装置は、図2および3Aに示すように、平面視で、ゲート絶縁膜4aの直下を含む、第1の領域R1表面の全面に不純物領域3aが形成されている。このため、各アンチヒューズAHを構成するゲート絶縁膜4aの破壊が起こり、各アンチヒューズAHが導通状態となった時に、ゲート電極5aと不純物領域3a間で導通パスが形成される。従って、図1の従来例のようにウェルやチャネル部の抵抗を含むことがなく、導通後の各アンチヒューズAHの抵抗値を小さなものにすることができる。この結果、アンチヒューズAHの導通後の接続抵抗が変動することを抑制して、半導体装置の劣化を防止し、歩留まりを向上させることができる。
また、第1実施例の半導体装置は、第1のゲート電極5aをラインアンドスペースパターンとして形成するため、ゲート電極の加工性を向上させることができる。
以下では、図2〜7を参照して、第1実施例の半導体装置の製造方法を説明する。なお、図4〜7においてA図は図2の第1の領域R1のA−A’方向に対応する断面図、B図は第2の領域R2のMOSトランジスタに対応する構造の断面図を表す。
まず、図4に示すように、P型のシリコンからなる半導体基板1の第1および第2の領域R1、R2中に、イオン注入法によりボロン等のP型不純物を低濃度(1×1013atoms/cm2程度)で導入してP型ウェル2を形成する。次に、STI(Shallow Trench Isolation)形成法を用いてシリコン酸化膜(SiO2)等の絶縁膜を埋め込み、素子分離領域9を形成する。
図5に示すように、半導体基板1上の全面に、シリコン酸化膜等の絶縁膜、不純物を含有する多結晶シリコン(Poly−Si)等の導電膜を形成する。次に、リソグラフィ技術およびドライエッチング技術を使用して導電膜および絶縁膜のパターニングを行う。このパターニングにより、第1の領域R1にはアンチヒューズ用の第1のゲート電極5aおよびゲート絶縁膜4aが形成され、第2の領域R2にはMOSトランジスタTr用の第2のゲート電極5bおよびゲート絶縁膜4bが形成される。この際、第1のゲート電極5aの幅L1は、第2のゲート電極5bの幅よりも小さく、図6の工程で形成するソースおよびドレイン3bにおける第2のゲート電極5bの直下に位置する部分の、第2のゲート電極5bの幅方向の総和L2よりも小さくなるように形成する。また、第1のゲート電極5aは、加工性に優れたラインアンドスペースパターンとして形成する。
図6に示すように、第1および第2のゲート電極5a、5bをマスクとして、第1および第2の領域R1、R2中に、リンまたはヒ素等のN型不純物のイオン注入を行った後、熱処理を行う。これにより、第2の領域R2には、MOSトランジスタTr用のソースおよびドレイン3bを形成する。この際、P型ウェル2における第2のゲート電極5bの直下の領域にもN型不純物が拡散して、ソースおよびドレイン3bの一部が形成される。このイオン注入の条件としては、具体的には、注入エネルギー10〜30KeV、ドーズ量1×1014〜1×1016atoms/cm2程度とする。また、この工程により、第1のゲート電極5aの直下のP型ウェル2の全面にN型不純物が拡散して、不純物領域3aが形成される。なお、上記熱処理工程は、ソースおよびドレイン3b形成用の単独の工程として行わずに、他の工程(成膜工程など)での熱処理を利用しても良い。
図7に示すように、第1および第2のゲート電極5a、5bを覆うように、半導体基板1上の全面に、シリコン酸化膜等を用いた層間絶縁膜6を形成する。この後、リソグラフィ技術およびドライエッチング技術を使用して、不純物領域3aならびにソースおよびドレイン3bを露出させるようにコンタクトホール13を形成する。
図3に示すように、コンタクトホール13内にタングステン(W)等を埋設させることで、不純物領域3aならびにソースおよびドレイン3bにそれぞれ、接続されるコンタクトプラグ8a、8bを形成する。層間絶縁膜6上に、コンタクトプラグ8a、8bに接続されるようにそれぞれ、配線7a、7bを形成する。
図3に示すように、コンタクトホール13内にタングステン(W)等を埋設させることで、不純物領域3aならびにソースおよびドレイン3bにそれぞれ、接続されるコンタクトプラグ8a、8bを形成する。層間絶縁膜6上に、コンタクトプラグ8a、8bに接続されるようにそれぞれ、配線7a、7bを形成する。
(第2実施例)
本実施例の半導体装置は、第1のゲート電極5aを格子状に形成する点が、第1実施例の半導体装置とは異なる。以下では、主に、第1実施例と異なる点を中心にして本実施例の半導体装置を説明する。
本実施例の半導体装置は、第1のゲート電極5aを格子状に形成する点が、第1実施例の半導体装置とは異なる。以下では、主に、第1実施例と異なる点を中心にして本実施例の半導体装置を説明する。
図8は、本実施例の半導体装置を表す平面図である。図8に示すように、本実施例の半導体装置では、第1のゲート電極5aが、互いに直交する2つの方向に重なるように延在する、格子状に形成されている。第1実施例で説明したように、第1のゲート電極5aの幅L1はL1<L2を満たすように形成されているため、その幅が小さく倒壊しやすくなっている。第1のゲート電極5aが倒壊すると、不純物領域3aとショートして、歩留まり低下の原因となる。これに対して、本実施例では、第1のゲート電極5aが格子状に形成されるため、倒壊しにくくなっており、第1のゲート電極5aの倒壊による歩留まりの低下を防止することができる。
なお、本実施例の半導体装置は、第1実施例の図6の工程において、格子状の第1のゲート電極5aが形成され、その直下にゲート絶縁膜4aが形成されるように、リソグラフィ技術およびドライエッチング技術を使用すれば良い。その他の工程については、第1実施例と同様にして、半導体装置を形成することができる。
以上のように、第1および第2実施例では、複数のアンチヒューズAHを設けた例を示したが、一つのアンチヒューズAHを設けた場合であっても、同様に、本発明の効果を奏することができる。
また、第1および第2実施例では、P型ウェル2中にN型の不純物領域3aならびにN型のソースおよびドレイン3bを形成した場合について説明したが、不純物領域3aならびにN型のソースおよびドレイン3bの導電型をP型に変更することも可能である。この場合、半導体基板1中の第1および第2の領域R1、R2中にあらかじめ低濃度のN型ウェルを設けておき、不純物領域3aならびにソースおよびドレイン3bとして共に、ボロンまたはフッ化ボロン(BF2)等の不純物を高濃度にイオン注入後、熱処理を行い、P型の拡散層を形成すればよい。P型の拡散層を形成する場合、イオン注入の条件は、注入エネルギー10〜30KeV、ドーズ量1×1014〜1×1016atoms/cm2程度とすることができる。
また、アンチヒューズAHおよびMOSトランジスタTrを構成する材料については、本発明の趣旨を逸脱しない範囲で変更が可能である。例えば、第1および第2のゲート電極3a、3bは多結晶シリコンの単層膜以外にも、多結晶シリコンとタングステン等の高融点金属膜との積層膜や、高融点金属の単層膜であってもよい。この場合、シリサイド膜を形成することができる。このシリサイド膜は例えば、ポリシリコン膜、金属膜を順に形成した後に、熱処理を行い、シリサイド化反応を行わせることによって形成することができる。この金属の種類としてはシリコンと反応してシリサイド化が可能なものであれば特に限定されないが例えば、Ni,Cr,Ir,Rh,Ti,Zr,Hf,V,Ta,Nb,Mo、W等を用いることができる。また、シリサイドとしては例えば、NiSi,Ni2Si,Ni3Si,NiSi2,WSi2,TiSi2,VSi2,CrSi2,ZrSi2,NbSi2,MoSi2,TaSi2,CoSi,CoSi2,PtSi,Pt2Si,Pd2Siなどを挙げることができる。
また、ゲート絶縁膜4a、4bについてもシリコン酸化膜以外の材料や、複数の材料からなる積層体が使用可能である。具体的には、シリコン酸化膜(SiO2)、シリコン窒化膜(Si3N4)、シリコンオキシナイトライド膜やこれらの膜の積層体、ハフニウム(Hf)を含んだ酸化物等を挙げることができる。また、ゲート絶縁膜4a、4bとしてはこの他に例えば、金属酸化物、金属シリケート、金属酸化物又は金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。
なお、「高誘電率絶縁膜」とはSiO2よりも比誘電率(SiO2の場合は約3.6)が大きい絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、HfSiO,HfSiON,HfZrSiO,HfZrSiON,ZrSiO,ZrSiON,HfAlO,HfAlON,HfZrAlO,HfZrAlON,ZrAlO,ZrAlONなどを用いることができる。
1 半導体基板
2 ウェル
3、3a 不純物領域
3b ソースおよびドレイン
4、4a、4b ゲート絶縁膜
5 ゲート電極
5a 第1のゲート電極
5b 第2のゲート電極
6 層間絶縁膜
7、7a、7b 配線
8、8a、8b、8c コンタクトプラグ
9 素子分離領域
13 コンタクトホール
AH アンチヒューズ
L1 第1のゲート電極の幅
L2 第2のゲート電極の下に位置するソースおよびドレイン幅の総和
R1 第1の領域
R2 第2の領域
Tr MOSトランジスタ
2 ウェル
3、3a 不純物領域
3b ソースおよびドレイン
4、4a、4b ゲート絶縁膜
5 ゲート電極
5a 第1のゲート電極
5b 第2のゲート電極
6 層間絶縁膜
7、7a、7b 配線
8、8a、8b、8c コンタクトプラグ
9 素子分離領域
13 コンタクトホール
AH アンチヒューズ
L1 第1のゲート電極の幅
L2 第2のゲート電極の下に位置するソースおよびドレイン幅の総和
R1 第1の領域
R2 第2の領域
Tr MOSトランジスタ
Claims (7)
- 半導体基板と、
前記半導体基板上に設けられた第1のゲート電極と、平面視で前記半導体基板内における第1のゲート電極の下および両側の領域に設けられた不純物領域と、を有するアンチヒューズと、
前記半導体基板上に設けられた第2のゲート電極と、前記半導体基板内に設けられ前記不純物領域と同じ導電型のソースおよびドレインと、を有するMOSトランジスタと、
を有し、
前記第1のゲート電極の幅L1は、前記第2のゲート電極の直下に位置するソースおよびドレインの部分における前記第2のゲート電極の幅方向の総和L2よりも小さいことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の表面に設けられた不純物領域と、前記不純物領域の直上に設けられた第1のゲート電極であって平面視で前記第1のゲート電極を挟むように前記不純物領域が位置する第1のゲート電極と、を有するアンチヒューズと、
前記半導体基板上に設けられた第2のゲート電極と、前記半導体基板内に設けられ前記不純物領域と同じ導電型のソースおよびドレインと、を有するMOSトランジスタと、
を有し、
前記第1のゲート電極の幅L1は、前記第2のゲート電極の直下に位置するソースおよびドレインの部分における前記第2のゲート電極の幅方向の総和L2よりも小さいことを特徴とする半導体装置。 - 複数の前記アンチヒューズを有し、
複数の前記アンチヒューズを構成する複数の第1のゲート電極は、ラインアンドスペースパターンとして形成されることを特徴とする請求項1または2に記載の半導体装置。 - 前記第1のゲート電極は、平面視で、格子状に形成されることを特徴とする請求項1または2に記載の半導体装置。
- 半導体基板の第1および第2の領域上にそれぞれ、第1および第2のゲート電極を形成する工程と、
前記第1および第2の領域内に不純物を注入後、熱処理を行うことにより、平面視で前記第1の領域内の前記第1のゲート電極の下および両側に位置するように不純物領域と、前記第2の領域内にソースおよびドレインと、を形成する工程と、
を有し、
前記第1および第2のゲート電極を形成する工程において、
前記第1のゲート電極の幅L1は、前記第2のゲート電極の直下に位置するソースおよびドレインの部分における前記第2のゲート電極の幅方向の総和L2よりも小さくなるように、前記第1のゲート電極を形成することを特徴とする半導体装置の製造方法。 - 前記第1および第2のゲート電極を形成する工程において、
ラインアンドスペースパターンの複数の前記第1のゲート電極を形成することを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記第1および第2のゲート電極を形成する工程において、
平面視で、格子状に前記第1のゲート電極を形成することを特徴とする請求項5に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012095618A JP2013222938A (ja) | 2012-04-19 | 2012-04-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012095618A JP2013222938A (ja) | 2012-04-19 | 2012-04-19 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013222938A true JP2013222938A (ja) | 2013-10-28 |
Family
ID=49593679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012095618A Pending JP2013222938A (ja) | 2012-04-19 | 2012-04-19 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013222938A (ja) |
-
2012
- 2012-04-19 JP JP2012095618A patent/JP2013222938A/ja active Pending
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