JP2013222745A - 電子部品及びその製造方法 - Google Patents
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Abstract
【課題】 半導体素子と半導体素子との間において、導体パターンにクラックが発生し難い電子部品及びその製造方法を提供する。
【解決手段】 第１半導体素子９０Ａ、第２半導体素子９０Ｂにより補強される半導体素子の直下の第１領域ＥＤ１の第２バンプ７７のピッチＰ２よりも、半導体素子により補強されない半導体素子間の第２領域ＥＤ２に位置する第２バンプ７７のピッチＰ１が狭く配置されている。
【選択図】 図６
【解決手段】 第１半導体素子９０Ａ、第２半導体素子９０Ｂにより補強される半導体素子の直下の第１領域ＥＤ１の第２バンプ７７のピッチＰ２よりも、半導体素子により補強されない半導体素子間の第２領域ＥＤ２に位置する第２バンプ７７のピッチＰ１が狭く配置されている。
【選択図】 図６
Description
本発明は、樹脂絶縁層と導体パターンとを有し、コア基板を備えない配線板上に半導体素子が実装されてなる電子部品及びその製造方法に関するものである。
特許文献１には、コア基板を有しない配線板と、配線板の上面に実装される半導体素子と、配線板と半導体素子との間に充填されるアンダーフィル樹脂と、半導体素子を封止する封止樹脂とを有する電子部品が開示されている。特許文献１の図１１中には複数の半導体素子を搭載する電子部品が示されている。
特許文献１に示される電子部品は、一般にマザーボードのような外部基板上に実装される。このとき、複数の半導体そしを搭載する配線板においては、各半導体素子の直下の領域は、シリコン等から成り剛性の高い半導体素子により拘束される。しかしながら、半導体素子と半導体素子との間の領域は、半導体素子による拘束が相対的に弱く、例えば、マザーボードへの実装時又は実装後において熱応力が集中しやすい。その結果、半導体素子と半導体素子との間の領域に存在する導体パターンにクラックが発生する可能性がある。このような課題は、電子部品の配線板（再配線層）の厚みが薄いほど剛性が下がり顕著になる。
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、所定箇所の導体パターンにクラックが発生することを抑制しやすい電子部品及びその製造方法を提供することにある。
請求項１の電子部品は、複数の層間樹脂絶縁層と、該層間樹脂絶縁層上に形成されている導体パターンとを有し、第１面と該第１面とは反対側の第２面とを備える配線板と、
前記第１面側の導体パターン上に設けられる第１バンプと、
前記第２面側の導体パターン上に設けられる第２バンプと、
前記第１バンプを介して前記配線板上に実装される第１半導体素子及び第２半導体素子と、
を備える電子部品であって、
前記配線板は、前記第２面側において前記第１半導体素子及び前記第２半導体素子の直下に位置する第１領域と、前記第１半導体素子と前記第２半導体素子との間に位置する第２領域とを有し、
前記第２領域に位置する第２バンプのピッチは、前記第１領域に位置する第２バンプのピッチよりも小さいことを技術的特徴とする。
前記第１面側の導体パターン上に設けられる第１バンプと、
前記第２面側の導体パターン上に設けられる第２バンプと、
前記第１バンプを介して前記配線板上に実装される第１半導体素子及び第２半導体素子と、
を備える電子部品であって、
前記配線板は、前記第２面側において前記第１半導体素子及び前記第２半導体素子の直下に位置する第１領域と、前記第１半導体素子と前記第２半導体素子との間に位置する第２領域とを有し、
前記第２領域に位置する第２バンプのピッチは、前記第１領域に位置する第２バンプのピッチよりも小さいことを技術的特徴とする。
請求項１の電子部品では、熱応力の影響が大きく配線板（配線板を形成する層間絶縁層）が変形しやすい箇所（第２領域）におけるバンプのピッチを相対的に小さくし、その第２領域においてバンプを多く設けている。このため、バンプを介しての応力緩和効果が発揮される。その結果、配線板の第２領域に生じる応力が低減され、その第２領域に存在する導体パターンへのクラックの発生が抑制されやすい。
図６は、実施形態に係る電子部品１００の断面図である。
電子部品１００は、導体パターンと樹脂絶縁層とが積層されてなる配線板２０と、配線板２０上に実装されてなる第１半導体素子（ロジックチップ）９０Ａ、第２半導体素子（メモリーチップ）９０Ｂとからなる。配線板２０は、第１面Ｆとその第１面とは反対側の第２面Ｓとを有し、第１樹脂絶縁層５０と、第１樹脂絶縁層５０上に形成されている第１導体パターン５８と、第１樹脂絶縁層５０及び第１導体パターン５８上に形成されている第２樹脂絶縁層１５０と、第２樹脂絶縁層１５０上に形成されている第２導体パターン１５８とを有している。第２樹脂絶縁層１５０上にソルダーレジスト層７０が形成されている。
電子部品１００は、導体パターンと樹脂絶縁層とが積層されてなる配線板２０と、配線板２０上に実装されてなる第１半導体素子（ロジックチップ）９０Ａ、第２半導体素子（メモリーチップ）９０Ｂとからなる。配線板２０は、第１面Ｆとその第１面とは反対側の第２面Ｓとを有し、第１樹脂絶縁層５０と、第１樹脂絶縁層５０上に形成されている第１導体パターン５８と、第１樹脂絶縁層５０及び第１導体パターン５８上に形成されている第２樹脂絶縁層１５０と、第２樹脂絶縁層１５０上に形成されている第２導体パターン１５８とを有している。第２樹脂絶縁層１５０上にソルダーレジスト層７０が形成されている。
パッド６０Ｐと第１導体パターン５８とは第１樹脂絶縁層５０内に形成された第１ビア導体６０を介して接続されている。第１導体パターン５８と第２導体パターン１５８とは第２樹脂絶縁層１５０に形成された第２ビア導体１６０を介して接続されている。第２導体パターン１５８上にソルダーレジスト層７０の開口７１を介して半田から成る第１バンプ７６が形成されている。該半田バンプ７６により第１半導体素子９０Ａ、第２半導体素子９０Ｂのパッド９２が接続されている。第１ビア導体６０の底部のパッド６０Ｐに半田から成る第２バンプ７７が形成されている。
第１樹脂絶縁層５０、第２樹脂絶縁層１５０は、熱硬化性樹脂、感光性樹脂、熱硬化性樹脂の一部に感光性基が付与された樹脂、熱可塑性樹脂、又は、これらの樹脂を含む樹脂複合体等からなる層である。封止樹脂９６は、平均粒子径４μｍのシリカ、アルミナ等の無機フィラーを含むエポキシ系樹脂からなり、熱膨張係数は２０ｐｐｍ／℃以下に調整されている。
配線板２０は、第１半導体素子９０Ａ及び第２半導体素子９０Ｂの直下にそれぞれ位置する第１領域ＥＤ１と、第１半導体素子９０Ａと第２半導体素子９０Ｂとの間に位置する第２領域ＥＤ２とを有している。
第１半導体素子９０Ａの第１領域ＥＤ１と、第２半導体素子９０Ｂの第１領域ＥＤ１との直下では、第２バンプ７７のピッチＰ２は約１５０μｍである。第１半導体素子９０Ａと第２半導体素子９０Ｂとの間の第２領域ＥＤ２では、第２バンプ７７のピッチＰ２は約９０μｍである。第２領域ＥＤ２に設けられるバンプ７７Ｄは、信号用、アース用及び電源用のいずれかのバンプであってもよく、又はそれらのいずれにおいても機能しないダミー用バンプであってもよい。第２バンプ７７は、全て４５μｍ径で同径、すなわち同じ体積を有している。ここで、第１半導体素子９０Ａと第２半導体素子９０Ｂとの間の間隔Ｄ１は約２００μｍ、第１半導体素子９０Ａ、第２半導体素子９０Ｂは、１０mm〜２０mm□に形成されている。
第１半導体素子９０Ａの第１領域ＥＤ１と、第２半導体素子９０Ｂの第１領域ＥＤ１との直下では、第２バンプ７７のピッチＰ２は約１５０μｍである。第１半導体素子９０Ａと第２半導体素子９０Ｂとの間の第２領域ＥＤ２では、第２バンプ７７のピッチＰ２は約９０μｍである。第２領域ＥＤ２に設けられるバンプ７７Ｄは、信号用、アース用及び電源用のいずれかのバンプであってもよく、又はそれらのいずれにおいても機能しないダミー用バンプであってもよい。第２バンプ７７は、全て４５μｍ径で同径、すなわち同じ体積を有している。ここで、第１半導体素子９０Ａと第２半導体素子９０Ｂとの間の間隔Ｄ１は約２００μｍ、第１半導体素子９０Ａ、第２半導体素子９０Ｂは、１０mm〜２０mm□に形成されている。
図７は、プリント配線板２００上に電子部品１００が実装された状態を示す。
プリント配線板２００は、スルーホール導体２３６を備えるコア基板２３０と、コア基板上に形成されたビア導体２６０及び導体パターン２５８を備える層間樹脂絶縁層２５０と、該層間樹脂絶縁層２５０上に形成されたビア導体３６０及び導体パターン３５８を備える層間樹脂絶縁層３５０とを備える。層間樹脂絶縁層２５０の上層にはソルダーレジスト層２７０が設けられ、ソルダーレジスト層の開口２７１を介してパッド３５８Ｐが露出されている。下面側のパッド３５８Ｐには外部基板接続用の半田バンプ２７２が形成されている。上面側のパッド３５８Ｐには、第２バンプ７７を介して電子部品１００が実装されている。
プリント配線板２００は、スルーホール導体２３６を備えるコア基板２３０と、コア基板上に形成されたビア導体２６０及び導体パターン２５８を備える層間樹脂絶縁層２５０と、該層間樹脂絶縁層２５０上に形成されたビア導体３６０及び導体パターン３５８を備える層間樹脂絶縁層３５０とを備える。層間樹脂絶縁層２５０の上層にはソルダーレジスト層２７０が設けられ、ソルダーレジスト層の開口２７１を介してパッド３５８Ｐが露出されている。下面側のパッド３５８Ｐには外部基板接続用の半田バンプ２７２が形成されている。上面側のパッド３５８Ｐには、第２バンプ７７を介して電子部品１００が実装されている。
実施形態の電子部品では、シリコン等から成り剛性の高い第１半導体素子９０Ａ、第２半導体素子９０Ｂにより補強される第１半導体素子９０Ａ、第２半導体素子９０Ｂ直下の第１領域ＥＤ１の第２バンプ７７のピッチＰ２よりも、半導体素子により補強されない半導体素子間の第２領域ＥＤ２に位置する第２バンプ７７のピッチＰ１が狭く配置されている（第１領域ＥＤ１に位置する半田バンプの単位面積当たりの個数は、第２領域ＥＤ２に位置する半田バンプの単位面積当たりの個数よりも少ない）。ここで、配線板２０の第２領域ＥＤ２においては、半導体素子の拘束が相対的に弱く、熱履歴に応じた応力の影響を受けやすい。こうした熱応力の影響が相対的に大きい第２領域ＥＤ２に第２バンプ７７を多く設けることで、その分、第２バンプを介しての応力緩和効果が発揮される。結果、配線板の第２領域ＥＤ２に生じる応力が低減され、その第２領域に存在する導体パターンへのクラックの発生が抑制されやすい。
第１実施形態の電子部品では、第１領域ＥＤ１における第２バンプ７７の体積は、第２領域ＥＤ２における第２バンプ７７の体積とほぼ同じである。第２バンプの体積を均一にすることで、熱応力が各バンプに対して均一に生じるようになる。このため、任意のバンプに熱応力が集中して該バンプにクラックが生じる等の問題が回避されやすくなる。
実施形態の電子部品では、配線板２０の厚みが１００μｍ以下の８０μｍである。このため、配線長さが短く、半導体素子の高速動作に適している。ここで、第１領域ＥＤ１の第２バンプ７７のピッチＰ２は１５０μｍ以下で、第２領域ＥＤ２に位置する第２バンプ７７のピッチＰ１は９０μｍ以下であることが、ファインピッチの要請から望ましい。
第２バンプ７７を形成する半田等の低融点材料の融点は、第１バンプ７６を形成する低融点材料の融点よりも低い。電子部品をマザーボードに実装するに際して第２バンプを溶融する際、第１バンプに影響を与えることがなく、半導体素子の接続信頼性を低下させるおそれがない。
第１実施形態の電子部品では、封止樹脂９６の熱膨張係数が２０ｐｐｍ／℃以下と低いため、封止樹脂に起因した熱応力がより一層低減され、熱膨張率の違いによる凹凸変形が抑制される。
封止樹脂９６と第１半導体素子９０Ａ、第２半導体素子９０Ｂとの熱膨張係数の差は３０ppm以下であることが望ましい。熱膨張係数の差が小さいので、熱膨張差に起因する反り、撓みの量が小さくなり、封止樹脂にクラックが入り難い。
第１実施形態の電子部品では、第１半導体素子９０Ａ、第２半導体素子９０Ｂを封止する封止樹脂９６が、第１半導体素子９０Ａ、第２半導体素子９０Ｂと配線板２０との間にも充填されている。アンダーフィル樹脂よりも熱膨張係数の低い封止樹脂により配線板が覆われているため、配線板に加わり得る、封止樹脂に起因した熱応力は相対的に小さいものとなる。このため、厚みが１００μｍ以下である配線板２０であっても、配線板の端部が反り難くなり、導体パターンの断線や剥離が抑制される。さらに、配線板を形成する最外層の樹脂絶縁層には凹部が設けられており、その分、樹脂の総体積が低減されている。その結果、配線板の端部の反り量が一層低減され得る。
半導体素子間の第２領域ＥＤ２にダミー用バンプ７７Ｄが設けられる場合、該ダミー用バンプ７７Ｄによりプリント配線板２００との接続強度を高めることができる。熱応力の影響が相対的に大きい第２領域にバンプを多く設けることで、その分、バンプを介しての応力緩和効果が発揮される。
実施形態の電子部品の製造方法が図１〜図６に示される。
（１）まず、厚さ約１．１mmのガラス板３０が用意される（図１（Ａ））。
ガラス板は、実装するシリコン製ＩＣチップとの熱膨張係数差が小さくなるように、ＣＴＥが約３．３（ｐｐｍ）以下で、且つ、後述する剥離工程において使用する３０８ｎｍのレーザ光に対して透過率が９割以上であることが望ましい。
（１）まず、厚さ約１．１mmのガラス板３０が用意される（図１（Ａ））。
ガラス板は、実装するシリコン製ＩＣチップとの熱膨張係数差が小さくなるように、ＣＴＥが約３．３（ｐｐｍ）以下で、且つ、後述する剥離工程において使用する３０８ｎｍのレーザ光に対して透過率が９割以上であることが望ましい。
（２）ガラス板３０の上に、主として熱可塑性ポリイミド樹脂からなる剥離層３２が設けられる（図１（Ｂ））。
（３）剥離層３２の上に第１絶縁層５０が形成される（図１（Ｃ））。
（４）ＣＯ2ガスレーザにて、第１絶縁層５０を貫通し、剥離層３２に至る電極体用開口５１が設けられる（図１（Ｄ）参照）。
（５）スパッタリングにより、第１絶縁層５０上にＴｉＮ、Ｔｉ及びＣｕからなる導体層５２が形成される（図２（Ａ））。
（６）導体層５２上に、市販の感光性ドライフィルムが貼り付けられ、フォトマスクフィルムが載置され露光された後、炭酸ナトリウムで現像処理され、厚さ約１５μｍのめっきレジスト５４が設けられる（図２（Ｂ））。
（７）導体層５２を給電層として用い、電解めっきが施され電解めっき膜５６が形成される（図２（Ｃ））。
（８）めっきレジスト５４が剥離除去される。そして、剥離しためっきレジスト下の導体層５２が除去され、導体層５２及び電解めっき膜５６からなる第１導体パターン５８及び第１ビア導体６０が形成される（図２（Ｄ））。
（９）上記（３）〜（８）と同様にして、第１樹脂絶縁層５０及び第１導体パターン５８上に第２樹脂絶縁層１５０及び第１導体パターン１５８、第２ビア導体１６０が形成される（図３（Ａ）、図３（Ｂ）、図３（Ｃ））。
（１０）開口７１を備えるソルダーレジスト層７０が形成される（図３（Ｄ））。
（１１）ソルダーレジスト層７０の開口７１に半田で第１バンプ７６が形成されることで、中間体１００αが製造される（図３（Ｅ））。この中間体１００αは、ガラス板３０と、ガラス板３０上に形成されている配線板２０とから形成されている。
（１２）中間体１００α上に第１バンプ７６を介して第１半導体素子９０Ａ、第２半導体素子９０Ｂが実装される（図４（Ａ））。このとき、ガラス板３０が第１半導体素子９０Ａ、第２半導体素子９０Ｂと熱膨張率が近いので、配線板２０に加わる応力が低減される。
（１３）モールド型内で、第１半導体素子９０Ａ、第２半導体素子９０Ｂがシリカフィラーを含むエポキシ系樹脂からなる封止樹脂９６で封止される（図４（Ｂ））。この際に、第１半導体素子９０Ａ、第２半導体素子９０Ｂと配線板２０との間に封止樹脂９６が充填される。
（１４）３０８ｎｍのレーザ光がガラス板３０を透過させて剥離層３２に照射され、剥離層３２が軟化される。そして、配線板２０に対してガラス板３０がスライドされ（図５（Ａ））、ガラス板３０が剥離される（図５（Ｂ））。
（１５）アッシングにより剥離層３２が除去され、ビア導体６０の底部により構成されるパッド６０Ｐが露出される（図５（Ｃ））。
（１６）パッド６０Ｐ上に第２バンプ７７、ダミー用バンプ７７Ｄが形成され、電子部品１００が完成される（図６）。上述したように、第１領域ＥＤ１においては第２バンプ７７のピッチＰ２が約１５０μｍであり、第２領域ＥＤ２では第２バンプ７７のピッチＰ２が約９０μｍである。
（１７）プリント配線板２００にリフローにより第２バンプ７７を介して電子部品１００が実装される（図７）。この際、半導体素子の拘束が相対的に弱く、熱履歴に応じた応力の影響を受けやすい第２領域ＥＤ２に位置する第２バンプ７７のピッチＰ１が、相対的に狭く設定されている。その結果、第２領域ＥＤ２において第２バンプ７７を相対的に多く設けることが可能となり、第２領域ＥＤ２に生じる熱応力を緩和しやすくなる。
また、上述したように第２バンプ７７を形成する半田等の低融点材料の融点は、第１バンプ７６を形成する低融点材料の融点よりも低い。電子部品をマザーボードに実装するに際して第２バンプを溶融する際、第１バンプに影響を与えることがなく、半導体素子の接続信頼性を低下させるおそれがない。
また、上述したように第２バンプ７７を形成する半田等の低融点材料の融点は、第１バンプ７６を形成する低融点材料の融点よりも低い。電子部品をマザーボードに実装するに際して第２バンプを溶融する際、第１バンプに影響を与えることがなく、半導体素子の接続信頼性を低下させるおそれがない。
上述した実施形態では、電子部品に２個の半導体素子が搭載される例を挙げたが、本発明の構成は、３個以上の半導体素子が搭載される際にも、半導体素子間で半田バンプのピッチを狭くすることで効果を奏することができる。
１０ 電子部品
２０ 配線板
５０ 第１絶縁層
５８ 第１配線パターン
６０ 第１ビア導体
７６ 第１バンプ
７７ 第２バンプ
９０Ａ 第１半導体素子
９０Ｂ 第２半導体素子
９６ 封止樹脂
２００ プリント配線板
ＥＤ１ 第１領域
ＥＤ２ 第２領域
２０ 配線板
５０ 第１絶縁層
５８ 第１配線パターン
６０ 第１ビア導体
７６ 第１バンプ
７７ 第２バンプ
９０Ａ 第１半導体素子
９０Ｂ 第２半導体素子
９６ 封止樹脂
２００ プリント配線板
ＥＤ１ 第１領域
ＥＤ２ 第２領域
Claims (11)
- 複数の層間樹脂絶縁層と、該層間樹脂絶縁層上に形成されている導体パターンとを有し、第１面と該第１面とは反対側の第２面とを備える配線板と、
前記第１面側の導体パターン上に設けられる第１バンプと、
前記第２面側の導体パターン上に設けられる第２バンプと、
前記第１バンプを介して前記配線板上に実装される第１半導体素子及び第２半導体素子と、
を備える電子部品であって、
前記配線板は、前記第２面側において前記第１半導体素子及び前記第２半導体素子の直下に位置する第１領域と、前記第１半導体素子と前記第２半導体素子との間に位置する第２領域とを有し、
前記第２領域に位置する第２バンプのピッチは、前記第１領域に位置する第２バンプのピッチよりも小さい。 - 請求項１の電子部品であって：
前記第２領域に位置する第２バンプの単位面積当たりの個数は、前記第１領域に位置する第２バンプの単位面積当たりの個数よりも多い。 - 請求項１の電子部品であって：
前記第１領域に位置する第２バンプのピッチは１５０μｍ以下であり、前記第２領域に位置する第２バンプのピッチは９０μｍ以下である。 - 請求項１の電子部品であって：
前記第１領域における第２バンプの体積は、前記第２領域における第２バンプの体積とほぼ同じである。 - 請求項２の電子部品であって：
前記第１半導体素子及び前記第２半導体素子は封止樹脂で封止されており、
該封止樹脂は、前記第１半導体素子及び前記第２半導体素子と前記配線板との間にそれぞれ充填されている。 - 請求項５の電子部品であって：
前記封止樹脂の熱膨張係数は２０ｐｐｍ／℃以下である。 - 請求項１の電子部品であって：
前記第２領域に位置する第２バンプにはダミー用バンプが含まれる。 - 請求項１の電子部品であって：
前記配線板の厚みは１００μｍ以下である。 - 請求項１の電子部品であって：
前記第２バンプを形成する材料の融点は、前記第１バンプを形成する材料の融点よりも低い。 - 複数の層間樹脂絶縁層と、該層間樹脂絶縁層上に形成されている導体パターンとを有し、第１面と該第１面とは反対側の第２面とを備える配線板と、
前記第１面側の導体パターン上に設けられる第１バンプと、
前記第２面側の導体パターン上に設けられる第２バンプと、
前記第１バンプを介して前記配線板上に実装される第１半導体素子及び第２半導体素子と、
を備える電子部品の製造方法であって、
前記配線板は、前記第２面側において前記第１半導体素子及び前記第２半導体素子の直下に位置する第１領域と、前記第１半導体素子と前記第２半導体素子との間に位置する第２領域とを有し、
前記第２領域に位置する第２バンプのピッチを、前記第１領域に位置する第２バンプのピッチよりも小さくする。 - 請求項９の電子部品の製造方法であって：
前記第２領域に位置する第２バンプの単位面積当たりの個数を、前記第１領域に位置する第２バンプの単位面積当たりの個数よりも多くする。
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