JP2013207168A - 半導体モジュール - Google Patents
半導体モジュール Download PDFInfo
- Publication number
- JP2013207168A JP2013207168A JP2012076236A JP2012076236A JP2013207168A JP 2013207168 A JP2013207168 A JP 2013207168A JP 2012076236 A JP2012076236 A JP 2012076236A JP 2012076236 A JP2012076236 A JP 2012076236A JP 2013207168 A JP2013207168 A JP 2013207168A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- semiconductor
- elements
- power
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 158
- 230000001681 protective effect Effects 0.000 claims description 4
- 229920005989 resin Polymers 0.000 description 13
- 239000011347 resin Substances 0.000 description 13
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 239000000956 alloy Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Inverter Devices (AREA)
Abstract
【課題】パワー半導体素子を多く搭載でき、簡易な構造の半導体モジュールを提供する。
【解決手段】本発明の半導体モジュールは、パワー半導体素子を略一直線に配置し、制御半導体素子をパワー半導体素子に対し略直角状に配置することを特徴とする。また、制御半導体素子はドライバ半導体素子とコントロール半導体素子であり、ドライバ半導体素子には過熱保護回路が備えられ、ドライバ半導体素子はパワー半導体素子側に隣接して配置されていることを特徴とする。また、半導体素子はパワー半導体素子と制御半導体素子の他に保護半導体素子を搭載していることを特徴とする。
【選択図】図1
【解決手段】本発明の半導体モジュールは、パワー半導体素子を略一直線に配置し、制御半導体素子をパワー半導体素子に対し略直角状に配置することを特徴とする。また、制御半導体素子はドライバ半導体素子とコントロール半導体素子であり、ドライバ半導体素子には過熱保護回路が備えられ、ドライバ半導体素子はパワー半導体素子側に隣接して配置されていることを特徴とする。また、半導体素子はパワー半導体素子と制御半導体素子の他に保護半導体素子を搭載していることを特徴とする。
【選択図】図1
Description
本発明は、半導体モジュールに関し、特にリードフレーム上に複数の半導体素子を搭載し、樹脂封止した半導体モジュールに関する。
複数の半導体素子が使用される際には、リードフレームのダイパッド上に半導体素子が搭載され、絶縁性の高いモールド樹脂材料で樹脂封止された構成の半導体モジュールとされる場合が多い。こうした半導体モジュールにおいては、例えば単純なスイッチング動作だけでなく、安全性等が考慮されたより複雑な動作をするIPM(Intelligent Power Module)とされる場合も多い。IPMにおいては、スイッチング素子(IGBT:Insulated Gate Bipolar Transistor等)が構成されたパワー半導体素子と、このスイッチング素子を制御するため集積回路(IC:Integrated Circuit)等の制御半導体素子とが同時に用いられ、これらを樹脂封止し、インバータなどの電力変換装置に使用されている。
この場合には、リードフレームとこれらの半導体素子を用いてIPM中の電気回路が構成され、リードフレームは、これらの半導体素子の支持基板となるだけでなく、この電気回路における配線も構成する。このため、この半導体モジュールの構成においては、パターニングされたリードフレームのダイパッド上に各半導体素子が搭載される。また、ダイパッド周囲に複数のリードが設けられ、モールド層から突出した構成になっている。この突出した部分は、この半導体モジュールにおける入出力端子とされる。リードフレームは配線の一部となるため、伝導度の高い銅や銅合金の素材で構成される。
また、リードフレーム以外にも、ヒートシンクにパワー半導体素子が搭載され、配線基板にマイコンと制御ICが搭載された構成の電子装置が従来技術として知られている(例えば、特許文献1、図1)。これにより、種々の半導体素子を搭載した樹脂封止パッケージとすることができる。
一般に、複数の素子を内部に搭載する半導体モジュールでは、パッケージサイズが大きくなってしまうものである。
しかしながら、従来技術は、複数の電子部品を少量ずつ搭載するのにはよいが、パワー半導体素子が長方形パッケージの短手に並んでいるため、パワー半導体素子が多く搭載できないという課題がある。また、配線基板を用いているため、構造が複雑になるという課題がある。
従って、本発明は、上述した課題を解決するためになされたものであり、パワー半導体素子を多く搭載でき、簡易な構造の半導体モジュールを提供することを目的とする。
上述の課題を解決するために、本発明は、以下に掲げる構成とした。
本発明の半導体モジュールは、パワー半導体素子を略一直線に配置し、制御半導体素子をパワー半導体素子に対し略直角状に配置するものである。
また、制御半導体素子はドライバ半導体素子とコントロール半導体素子であり、ドライバ半導体素子には過熱保護回路が備えられ、ドライバ半導体素子はパワー半導体素子側に隣接して配置されているものである。
また、半導体素子はパワー半導体素子と制御半導体素子の他に保護半導体素子を搭載しているものである。
本発明は、長方形パッケージの長手方向にパワー半導体素子を配置することができるので、パワー半導体素子を多数配置することできる半導体モジュールを提供することができる。
また、リードフレームのパターンで構成するので、配線基板が不要になり、簡易な構造の半導体モジュールを提供することができる。
また、リードフレームのパターンで構成するので、配線基板が不要になり、簡易な構造の半導体モジュールを提供することができる。
以下、本発明を実施するための形態について、図を参照して詳細に説明する。ただし、本発明は以下の記載に何ら限定されるものではない。
以下、図面を参照して本発明の実施例1に係る半導体モジュールを説明する。図1は、本発明の実施例1に係る半導体モジュールの内部平面図である。モールドパッケージ内部のリードフレームを複数に分割したダイパッドを有し、複数の半導体素子を搭載する樹脂封止型半導体モジュールである。
図1に示すように、半導体モジュール1は、リードフレーム2、パワー半導体素子7、ドライバ半導体素子8、コントロール半導体素子9、モールド樹脂10とで構成されている。
リードフレーム2は、ダイパッド3、ダイパッド4、内部リード5、外部リード6とで構成されている。半導体に用いられるリードフレーム2は、一般的に、平板状の金属板からプレス加工によって製造される。例えば、リードフレーム2は、銅または銅合金で0.4mmの板厚が使用できる。ここでは、半導体モジュールひとつ分のパターンを表している。実際のリードフレームとしては、このパターンが複数個連結されている。
ダイパッド3は、半導体素子等を搭載するための面積を有し、パワー半導体素子7を搭載するダイパッドである。パワー半導体素子7は出力用素子であり、動作時に高温に発熱する。これにより、パワーダイパッド3も高温になる。ローサイド側のダイパッドは個々の面積が小さく分割されている。ハイサイド側のダイパッドは3素子が搭載できるように大きく一体で形成されている。ダイパッド3は、パッケージの長手方向(図の左右方向)に略一直線に延伸している。
ダイパッド4は、半導体素子等を搭載するための面積を有し、制御用半導体素子を搭載するダイパッドである。制御用半導体素子は、ドライバ半導体素子8とコントロール半導体素子9であり、パワー半導体素子7を制御する信号を出し、発熱は少ない。図の上下方向に延伸している。さらに、ダイパッド3とは、隣接し、直交して、略直角状(T字形状)をしている。
内部リード5は、一方の端部を有し、ワイヤボンディング部として使用する。もう一方の端部は外部リード6へ連結している。
外部リード6は、一方の端部は内部リード5、または、各ダイパッドに連結されている。もう一方の端部は後述するモールド樹脂10(モールドパッケージ)から突出している。この部位は半導体モジュールの外部入出力端子となる。パワーダイパッド側(図中上面)から突出している外部リード7はパワー端子である。制御ダイパッド側(図中下面)から突出している外部リード7は制御端子である。
パワー半導体素子7は、ここでは、NチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属酸化膜半導体電界効果トランジスタ)である。ローサイド側とハイサイド側とそれぞれ3素子、計6素子が搭載されている。例えば、ローサイド側MOSの外形寸法は1.8mmX2.0mmである。3つの素子がそれぞれ独立したダイパッド3(図中右側)に搭載されている。
同様に、ハイサイド側MOSで外形寸法は1.8mmX2.0mmである。3つの素子が共通したダイパッド3(図中左側)に搭載されている。
制御半導体素子は、ドライバ半導体素子8とコントロール半導体素子9である。ドライバ半導体素子8はMIC(Monolithic Integrated Circuit)で外形寸法は4.0mmX2.7mmである。コントロール半導体素子9はMICで外形寸法は3.5mX2.0mmである。
ダイパッド4上で、ドライバ半導体素子8はパワー半導体素子7側に隣接して配置している。また、ドライバ半導体素子8の内部機能に加熱保護回路(TSD:Thermal Shut Down)を備えている。パワー半導体素子7に隣接しているので、パワー半導体素子7の発熱する熱によって、ドライバ半導体素子8の素子温度が設定温度を超えると保護回路機能が動作する。例えば、設定温度175度の場合、この温度を超えると、自動的に動作停止する。
なお、半導体素子と内部リードは金属細線等でワイヤボンディングし、電気的に接続するが、ここでは省略している。
モールド樹脂10は、モールドパッケージであり、トランスファーモールド装置によって、各半導体素子が搭載されたリードフレーム2を樹脂封止する。樹脂封止はパワー半導体素子7とドライバ半導体素子8とコントロール半導体素子9が搭載されたダイパッド3、ダイパッド4と、内部リード5を覆うように樹脂封止する。例えば、モールド樹脂10の材質は、熱硬化性エポキシ樹脂が使用できる。
また、モールド樹脂10は、平面上で長方形をしており、図中左右方向に延伸している。長手方向の対向するモールド樹脂10(モールドパッケージ)の端面から外部リード6が突出している。この外部リード6は、電気的な入出力の外部端子として使用され、基板実装に適した形状にリードフォーミングされる。(図示省略)90度に折り曲げると一般的なDIP(Dual Inline Package)型パッケージとすることができる。
次に、上述の実施例1に係る半導体モジュール1の効果を説明する。
本発明の実施例1に係る半導体モジュール1は、パワー半導体素子をモールド樹脂の長手方向に略一直線に配置している。これにより、パワー半導体素子を片側に寄せ、パッケージの長さいっぱいに、多数配列させることが可能である。
また、制御半導体素子をパワー半導体素子に対して略直角状(T字形状)に配置している。これにより、半導体モジュール1において、パワー半導体素子が発熱する際に、近接する端面が少ないので、制御半導体素子搭載のダイパッドへ伝熱しにくい。略直角状(T字形状)に配置されているので、制御半導体素子が熱影響を受けにくいパッケージ内部構造とすることが可能である。半導体モジュールの誤動作を防止し、信頼性を向上することができる。
また、パワー半導体素子部が過度に発熱した場合は、隣接するドライバ半導体素子に加熱保護回路を備えているので、制御半導体素子に加わる発熱影響を最小限にすることが可能である。同様に、半導体モジュールの誤動作を防止し、信頼性を向上することができる。
また、リードフレームのみに半導体素子を搭載するので、金属放熱板が不要である。これにより、半導体モジュール1において、リードフレームと半導体素子とモールド樹脂だけで構成しているので、製造時における構成部品点数が少なく、簡易な構造でパッケージ化することが可能である。半導体モジュールをローコスト化することができる。
上述のように、本発明を実施するための形態を記載したが、この開示から当業者には様々な代替実施の形態、実施例が可能であることが明らかになるはずである。
上述の例では、パワー半導体素子と制御半導体素子を配置したが、その他の部品を追加し配置してもよい。例えば、実施例2として、図2に示すような半導体モジュール11とすることができる。
パワー半導体素子7をダイパッド3に、制御半導体素子(ドライバ半導体素子8とコントロール半導体素子9)をダイパッド4にはんだ付け等(図示せず)で搭載している。(図1と同様なので、符号を省略している)その他搭載部品として、保護半導体素子13と配線基板14を複数搭載している。
保護半導体素子13は、入力保護回路としてのダイオード(1.2mmX1.2mm)が搭載されている。配線基板14は、ワイヤ配線の中継としてのプリント基板(2.4mmX1.2mm)等が搭載されている。これにより、モジュール回路保護と内部配線の自由度を増すことができる。
ここでは、各半導体素子の表面電極と内部リード5の一方の端部とをワイヤボンディング装置によりワイヤ12を使用し、金細線で直径35ミクロンが使用され、電気的に接続している。
これにより、半導体モジュール11はIPMとして、実施例1と同様の効果を得ることができる。さらにその他部品を搭載することにより、保護機能の追加やリードフレームのパターンレイアウト設計に余裕がでる。よって、半導体モジュールの多機能化が可能である。
1、半導体モジュール
2、リードフレーム
3、ダイパッド(パワー半導体素子用ダイパッド)
4、ダイパッド(制御半導体素子用ダイパッド)
5、内部リード
6、外部リード
7、パワー半導体素子
8、ドライバ半導体素子(制御半導体素子)
9、コントロール半導体素子(制御半導体素子)
10、モールド樹脂
11半導体モジュール
12、ワイヤ
13、保護半導体素子
14、配線基板
2、リードフレーム
3、ダイパッド(パワー半導体素子用ダイパッド)
4、ダイパッド(制御半導体素子用ダイパッド)
5、内部リード
6、外部リード
7、パワー半導体素子
8、ドライバ半導体素子(制御半導体素子)
9、コントロール半導体素子(制御半導体素子)
10、モールド樹脂
11半導体モジュール
12、ワイヤ
13、保護半導体素子
14、配線基板
Claims (4)
- モールドパッケージ内部のリードフレームを複数に分割したダイパッドを有し、複数の半導体素子を搭載する樹脂封止型半導体モジュールにおいて、パワー半導体素子を略一直線に配置し、制御半導体素子を前記パワー半導体素子に対し略直角状に配置することを特徴とする半導体モジュール。
- 前記制御半導体素子はドライバ半導体素子とコントロール半導体素子であり、前記ドライバ半導体素子には過熱保護回路が備えられ、前記ドライバ半導体素子は前記パワー半導体素子側に隣接して配置されていることを特徴とする請求項1に記載の半導体モジュール。
- 前記半導体素子は前記パワー半導体素子と前記制御半導体素子の他に保護半導体素子を搭載していることを特徴とする請求項1または請求項2に記載の半導体モジュール。
- 前記モールドパッケージから突出する外部リードが折り曲げられたDIP型パッケージであることを特徴とする請求項1から請求項3に記載の半導体モジュール。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012076236A JP2013207168A (ja) | 2012-03-29 | 2012-03-29 | 半導体モジュール |
CN2012201882405U CN202564281U (zh) | 2012-03-29 | 2012-04-27 | 半导体模块 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012076236A JP2013207168A (ja) | 2012-03-29 | 2012-03-29 | 半導体モジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013207168A true JP2013207168A (ja) | 2013-10-07 |
Family
ID=47213907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012076236A Pending JP2013207168A (ja) | 2012-03-29 | 2012-03-29 | 半導体モジュール |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2013207168A (ja) |
CN (1) | CN202564281U (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104867839B (zh) * | 2014-02-21 | 2018-06-01 | 三垦电气株式会社 | 半导体装置的制造方法和半导体装置 |
JP2022030192A (ja) * | 2020-08-06 | 2022-02-18 | サンケン電気株式会社 | 半導体モジュール |
-
2012
- 2012-03-29 JP JP2012076236A patent/JP2013207168A/ja active Pending
- 2012-04-27 CN CN2012201882405U patent/CN202564281U/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN202564281U (zh) | 2012-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8247891B2 (en) | Chip package structure including heat dissipation device and an insulation sheet | |
JP5017332B2 (ja) | インバータ | |
JP4985810B2 (ja) | 半導体装置 | |
JP5930070B2 (ja) | 半導体装置 | |
KR102586458B1 (ko) | 반도체 서브 어셈블리 및 반도체 파워 모듈 | |
WO2014034411A1 (ja) | 電力用半導体装置 | |
KR20160038784A (ko) | 반도체 장치 | |
KR102499825B1 (ko) | 패키지형 전력 반도체 장치 | |
CN102468249A (zh) | 功率封装模块及制造该功率封装模块的方法 | |
JP4985809B2 (ja) | 半導体装置 | |
US8987880B2 (en) | Chip module and a method for manufacturing a chip module | |
JP2011199148A (ja) | 半導体装置 | |
KR20120105920A (ko) | 반도체 패키지 | |
US20140001611A1 (en) | Semiconductor package | |
JP4403166B2 (ja) | パワーモジュールおよび電力変換装置 | |
US10699987B2 (en) | SMD package with flat contacts to prevent bottleneck | |
JP2013207168A (ja) | 半導体モジュール | |
JP7655201B2 (ja) | 半導体装置 | |
JP2007027404A (ja) | 半導体装置 | |
JP2017069351A (ja) | 半導体装置 | |
JP2013207169A (ja) | 半導体モジュール | |
JP2013187266A (ja) | リードフレーム及び半導体モジュール | |
JP2017069352A (ja) | 半導体装置 | |
JP2013187268A (ja) | 半導体モジュール | |
JP2013187267A (ja) | 半導体モジュール |