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JP2013098553A - エアギャップを備えるグラフェントランジスタ、それを備えるハイブリッドトランジスタ及びその製造方法 - Google Patents

エアギャップを備えるグラフェントランジスタ、それを備えるハイブリッドトランジスタ及びその製造方法 Download PDF

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Abstract

【課題】エアギャップを備えるグラフェントランジスタ、それを備えるハイブリッドトランジスタ及びその製造方法を提供する。
【解決手段】基板上のゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上のグラフェンチャネルと、グラフェンチャネル上で互いに離隔しているソース電極及びドレイン電極と、ソース電極及びドレイン電極の上面を覆い、グラフェンチャネル上でソース電極とドレイン電極との間にエアギャップを形成するカバーと、を備えるグラフェントランジスタ。前記ソース電極と前記ドレイン電極との間の前記グラフェンチャネルの長さが、１０ｎｍ〜１００ｎｍである。
【選択図】図１

Description

グラフェンの上部にエアギャップが形成されたグラフェントランジスタ、ＭＯＳトランジスタとグラフェントランジスタとを備えるハイブリッドトランジスタ、及びその製造方法に関する。
２次元の６角形炭素構造を持つグラフェン層は、半導体を代替できる新たな物質である。グラフェンは、ゼロギャップ半導体である。また、キャリア移動度が常温で１００，０００ｃｍ２Ｖ−１ｓ−１であって、既存シリコン対比約１００倍高く、高速動作素子、例えば、ＲＦ素子（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｄｅｖｉｃｅ）に適用される。
しかし、グラフェンは、素子製作時に基板上に接触するように形成される場合、移動度が顕著に減少する。すなわち、グラフェンの移動度は、グラフェンが吊り下げられた状態で測定される時に高い。
グラフェンをチャネルとして用いるグラフェントランジスタは、グラフェンの高移動度を用いれば、高速動作するＲＦトランジスタとして使われる。
本発明の一実施形態によるグラフェントランジスタは、グラフェンチャネルの上部にエアギャップを形成してグラフェンチャネルの移動度を向上させたグラフェントランジスタを提供する。
本発明の他の実施形態によるハイブリッドトランジスタは、通常のＭＯＳトランジスタと前記グラフェントランジスタとを備える構造を提供する。
本発明のさらに他の実施形態によるグラフェントランジスタの製造方法は、前記ハイブリッドトランジスタを製造する方法を提供する。
本発明の一実施形態によるグラフェントランジスタは、基板上のゲート電極と、前記ゲート電極上のゲート絶縁層と、前記ゲート絶縁層上のグラフェンチャネルと、前記グラフェンチャネル上で互いに離隔しているソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の上面を覆い、前記グラフェンチャネル上で前記ソース電極と前記ドレイン電極との間にエアギャップを形成するカバーと、を備える。
前記ソース電極と前記ドレイン電極との間の前記グラフェンチャネルの長さは、約１０ｎｍ〜１００ｎｍである。
前記カバーは、多孔性ポリマーまたは多孔性絶縁物からなる。
前記エアギャップの高さは、約２０ｎｍ〜２００ｎｍである。
前記ゲート絶縁層は、六方晶系窒化ホウ素で形成される。
前記ゲート絶縁層は、約０．５ｎｍ〜３０ｎｍの厚さに形成される。
前記グラフェンチャネルは、単層ないし５層のグラフェンからなる。
前記ソース電極及び前記ドレイン電極は、それぞれ対向する方向に延びて交互に配される複数のフィンガー電極を含み、前記ゲート電極は、前記隣接する２つのフィンガー電極間に対応して配される複数のフィンガー電極を含む。
本発明の他の実施形態によるグラフェントランジスタは、基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタの上方に配されたグラフェントランジスタと、を備える。
前記グラフェントランジスタは、前記ＭＯＳトランジスタを覆う第１層間絶縁層上のゲート電極と、前記ゲート電極上のゲート絶縁層と、前記ゲート絶縁層上のグラフェンチャネルと、前記グラフェンチャネル上で互いに離隔しているソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の上面を覆い、前記グラフェンチャネル上で前記ソース電極と前記ドレイン電極との間にエアギャップを形成するカバーと、を備える。
本発明のさらに他の実施形態によるグラフェントランジスタの製造方法は、基板上にＭＯＳトランジスタを形成する段階と、前記基板上に、前記ＭＯＳトランジスタを覆う第１層間絶縁層を形成する段階と、前記第１層間絶縁層上に、前記ＭＯＳトランジスタのソース領域及びドレイン領域とそれぞれ連結された第１メタル及びゲート電極を形成する段階と、前記ゲート電極上に、ゲート絶縁層及びグラフェンチャネルを順次に形成する段階と、前記第１層間絶縁層上に前記第１メタルと連結された第２メタルと、前記グラフェンチャネル上に互いに離隔しているソース電極及びドレイン電極を形成する段階と、前記ソース電極と前記ドレイン電極との間をポリマーで満たす段階と、前記ソース電極及び前記ドレイン電極上に前記ポリマーを覆うカバーを形成する段階と、前記ポリマーを除去して、前記グラフェンチャネルと前記カバーとの間にエアギャップを形成する段階と、を含む。
本発明の一実施形態によるグラフェントランジスタは、グラフェンチャネルがエアギャップと接触して高移動度特性を維持するので、ＲＦトランジスタとして有効に使用できる。
本発明の他の実施形態によるハイブリッドトランジスタは、高速の信号処理を必要とするところにグラフェントランジスタを使用し、グラフェントランジスタからの信号をＭＯＳトランジスタに伝達できる。ＭＯＳトランジスタは、ディスプレイ素子の画像表示用トランジスタとして用いられる。
本発明の一実施形態によるグラフェントランジスタの一例を概略的に示す断面図である。 図１のグラフェントランジスタの電極の配置を示す平面図である。 本発明の他の実施形態によるグラフェントランジスタの一例を概略的に示す断面図である。 図３におけるグラフェントランジスタの電極の配列を示す平面図である。 本発明のさらに他の実施形態によるグラフェントランジスタを備えるハイブリッドトランジスタの一例を概略的に示す断面図である。 図５のグラフェントランジスタの電極配置を示す平面図である。 本発明のさらに他の実施形態によるハイブリッドトランジスタの製造方法を順次に説明する断面図である。 本発明のさらに他の実施形態によるハイブリッドトランジスタの製造方法を順次に説明する断面図である。 本発明のさらに他の実施形態によるハイブリッドトランジスタの製造方法を順次に説明する断面図である。 本発明のさらに他の実施形態によるハイブリッドトランジスタの製造方法を順次に説明する断面図である。 本発明のさらに他の実施形態によるハイブリッドトランジスタの製造方法を順次に説明する断面図である。 本発明のさらに他の実施形態によるハイブリッドトランジスタの製造方法を順次に説明する断面図である。
以下、添付した図面を参照して本発明の実施形態を詳細に説明する。この過程で図面に示した層や領域の厚さは、明細書の明確性のために誇張して図示したものである。明細書にわたって実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。以下で“上”または“上の”という用語は、いずれかの層上に直接接触して配された場合だけでなく、接触せずに離れて上に配される場合、他の層を介して上に配される場合などを含みうる。
図１は、本発明の一実施形態によるグラフェントランジスタ１００の一例を概略的に示す断面図であり、図２は、図１の平面図であり、カバーを除去した状態を示す。
図１及び図２を参照すれば、基板１１０上に第１絶縁層１１２が形成される。基板１１０は、シリコン基板でありうる。第１絶縁層１１２は、酸化ケイ素または窒化ケイ素で形成され、約１００ｎｍ〜３００ｎｍの厚さに形成される。
第１絶縁層１１２上にはゲート電極１２０が形成される。ゲート電極１２０は、アルミニウムなどの一般的な金属で形成される。
ゲート電極１２０の周りには、第２絶縁層１２２が形成されている。第２絶縁層１２２は、第１絶縁層１１２と同じ物質で形成される。
ゲート電極１２０及び第２絶縁層１２２上にはゲート絶縁層１３０が形成される。ゲート絶縁層１３０は、酸化ケイ素、酸化アルミニウム、窒化ケイ素、窒化ホウ素、または六方晶系窒化ホウ素で形成される。ゲート絶縁層１３０は、約３０ｎｍ以下に形成される。ゲート絶縁層１３０が３０ｎｍより厚ければ、トランジスタ１００の駆動電圧が増加する。
ゲート絶縁層１３０上には、グラフェンチャネル１４０が形成される。グラフェンチャネル１４０は、グラフェン、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成されたグラフェンが転写されて形成され、また、直接成長して形成されてもよい。グラフェンチャネル１４０は、１層ないし５層のグラフェンからなりうる。
ゲート絶縁層１３０は、六方晶系窒化ホウ素で形成される。ゲート絶縁層１３０を六方晶系窒化ホウ素で形成すると、グラフェンチャネル１４０における移動度がゲート絶縁層１３０表面の不純物によって減少することを軽減させる。ゲート絶縁層１３０を六方晶系窒化ホウ素で形成する時、ゲート絶縁層１３０は、六方晶系窒化ホウ素の一原子層の厚さである約０．５ｎｍに形成されてもよい。
グラフェンチャネル１４０上には、ソース電極１５１及びドレイン電極１５２が互いに離隔して形成される。ソース電極１５１及びドレイン電極１５２は、それぞれグラフェンチャネル１４０の両端上に形成される。ソース電極１５１及びドレイン電極１５２上にはカバー１６０が形成される。グラフェンチャネル１４０、ソース電極１５１、ドレイン電極１５２及びカバー１６０の間にはエアギャップ１７０が形成される。
ソース電極１５１とドレイン電極１５２との間の長さＬは、約１０ｎｍ〜１００ｎｍでありうる。長さＬが１０ｎｍより短いとパターニングし難く、長さＬが１００ｎｍより長ければ、ソース電極１５１とドレイン電極１５２との間に絶縁性物質が容易に引き込まれて、グラフェンチャネル１４０を覆う。ソース電極１５１及びドレイン電極１５２の幅Ｗは数十μｍでありうる。ソース電極１５１とドレイン電極１５２との間の領域の縦横比はＷ／Ｌであり、約５０〜２００ほどに形成される。
エアギャップ１７０の高さＨは約２０ｎｍ〜２００ｎｍでありうる。エアギャップ１７０の高さＨは、ソース電極１５１とドレイン電極１５２との間の長さＬの約２倍以内である。
カバー１６０は、多孔性ポリマー層または多孔性絶縁層で形成される。多孔性絶縁層は、一例として多孔性酸化ケイ素層である。カバー１６０は、エアギャップ１７０を限定するものであり、トランジスタ１００を他の素子に統合する過程で、トランジスタ１００上に絶縁性物質を化学気相蒸着する時、カバー１６０がなければ、絶縁性物質がエアギャップ１７０を満たす。一方、絶縁性物質がソース電極１５１とドレイン電極１５２との間の側面（図１で正面方向）に進入する時、狭い長さＬによってソース電極１５１とドレイン電極１５２との間の側面入口が閉塞され、エアギャップ１７０は保持される。したがって、グラフェンチャネル１４０の移動度の低下が軽減される。
本発明の一実施形態によれば、グラフェンチャネルの少なくとも一面はエアギャップ１７０が形成されるので、グラフェンチャネルにおける移動度の低下が軽減される。したがって、トランジスタ１００は、グラフェンの高移動度を用いるＲＦ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）トランジスタに有効に利用できる。
図３は、本発明の他の実施形態によるグラフェントランジスタ２００の一例を概略的に示す断面図であり、図４は、図３のグラフェントランジスタ２００の電極の配列を示す平面図である。
図３及び図４を参照すれば、基板２１０上に第１絶縁層２１２が形成される。基板２１０は、シリコン基板でありうる。第１絶縁層２１２は、酸化ケイ素または窒化ケイ素で形成され、約１００ｎｍ〜３００ｎｍの厚さに形成される。
絶縁層２１２上にはゲート電極２２０が形成される。ゲート電極２２０は、アルミニウムなどの一般的な金属で形成される。ゲート電極２２０は、複数のフィンガー電極２２１〜２２６を備える。
ゲート電極２２０の周りには、第２絶縁層２２９が形成されている。第２絶縁層２２９は、第１絶縁層２１２と同じ物質で形成される。
ゲート電極２２０及び第２絶縁層２２９上には、ゲート絶縁層２３０が形成される。ゲート絶縁層２３０は、酸化ケイ素、酸化アルミニウム、窒化ケイ素、窒化ホウ素、または六方晶系窒化ホウ素で形成される。ゲート絶縁層２３０は、約３０ｎｍ以下に形成される。ゲート絶縁層２３０が３０ｎｍより厚ければ、トランジスタ２００の駆動電圧が増加する。
ゲート絶縁層２３０上には、グラフェンチャネル２４０が形成される。グラフェンチャネル２４０は、グラフェン、例えば、ＣＶＤによって形成されたグラフェンが転写されて形成され、また、直接成長して形成されてもよい。
ゲート絶縁層２３０を六方晶系窒化ホウ素で形成すると、グラフェンチャネルにおける移動度の減少を軽減させる。ゲート絶縁層２３０を六方晶系窒化ホウ素で形成する時、ゲート絶縁層２３０は、六方晶系窒化ホウ素の一原子層の厚さである約０．５ｎｍに形成されてもよい。
グラフェンチャネル２４０上には、ソース電極２５１及びドレイン電極２５２が互いに離隔して形成される。ソース電極２５１は、複数のフィンガー電極２５１ａ〜２５１ｄを備える。ドレイン電極２５２も、複数のフィンガー電極２５２ａ〜２５２ｃを備える。ソース電極２５１のフィンガー電極２５１ａ〜２５１ｄの間に、ドレイン電極２５２のフィンガー電極２５２ａ〜２５２ｃが交互に配される。そして、ゲート電極２２０のフィンガー電極２２１〜２２６は、それぞれ対応するソース電極２５１のフィンガー電極２５１ａ〜２５１ｄと、ドレイン電極２５２のフィンガー電極２５２ａ〜２５２ｃの下方に重畳して配される。
図３及び図４では、ソース電極２５１のフィンガー電極及びドレイン電極２５２のフィンガー電極がそれぞれ４つ及び３つであるが、本発明はこれに限定されるものではない。例えば、ソース電極２５１のフィンガー電極とドレイン電極２５２のフィンガー電極とがそれぞれ数十個に形成され、ゲート電極２２０のフィンガー電極も、これらソース電極２５１のフィンガー電極及びドレイン電極２５２のフィンガー電極に対応するように、複数のフィンガー電極を備えてもよい。
ソース電極２５１及びドレイン電極２５２上には、カバー２６０が形成される。グラフェンチャネル２４０、ソース電極２５１、ドレイン電極２５２及びカバー２６０の間には、エアギャップ２７０が形成される。
ソース電極２５１のフィンガー電極２５１ａ〜２５１ｄとドレイン電極２５２のフィンガー電極２５２ａ〜２５２ｃとの間の長さＬは、約１０ｎｍ〜１００ｎｍでありうる。ソース電極２５１のフィンガー電極２５１ａ〜２５１ｄの幅Ｗ１、及びドレイン電極２５２のフィンガー電極２５２ａ〜２５２ｃの幅Ｗ２は、数μｍ〜数十μｍでありうる。
エアギャップ２７０の高さは、約２０ｎｍ〜２００ｎｍでありうる。エアギャップ２７０の高さは、ソース電極２５１とドレイン電極２５２との間の長さＬの約２倍以内でありうる。
カバー２６０は、多孔性ポリマー層または多孔性絶縁層で形成される。カバー２６０は、エアギャップ２７０を限定するものであり、トランジスタ２００を他の素子に統合する時、トランジスタ２００上に絶縁性物質を化学気相蒸着する時、カバー２６０がなければ、絶縁性物質がエアギャップ２７０を満たす。一方、絶縁性物質がソース電極２５１とドレイン電極２５２との間の側面（図３で、正面）に進入する時、狭い長さＬによって、ソース電極２５１のフィンガー電極２５１ａ〜２５１ｄとドレイン電極２５２のフィンガー電極２５２ａ〜２５２ｃとの間の側面入口が閉塞して、エアギャップ２７０は保持される。したがって、グラフェンチャネル２４０の移動度の低下が軽減される。
本発明の他の実施形態によれば、グラフェン上にエアギャップ２７０が形成されるので、グラフェンチャネルにおける移動度の低下が軽減される。したがって、トランジスタ２００は、グラフェンの高移動度を用いるＲＦトランジスタに有効に利用できる。
図５は、本発明のさらに他の実施形態によるグラフェントランジスタを備えるハイブリッドトランジスタ３００の一例を概略的に示す断面図である。図６は、図５のグラフェントランジスタの電極配置を示す平面図である。
図５を参照すれば、基板３１０上に、ＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ３０１とグラフェントランジスタ３０２とが配される。ＭＯＳトランジスタ３０１は、ｎ型ＭＯＳトランジスタまたはｐ型ＭＯＳトランジスタであり、本実施形態では、ｎ型ＭＯＳトランジスタを例として挙げる。基板上には、一つのＭＯＳトランジスタ３０１と一つのグラフェントランジスタ３０２とが配されており、これは例示的なものであり、複数のＭＯＳトランジスタと複数のグラフェントランジスタとが配されてもよい。
基板３１０は、半導体基板、例えば、シリコン基板でありうる。基板３１０には、アクティブ領域を限定する素子分離領域３１９が形成される。素子分離領域３１９は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｎｓｕｌａｔｉｏｎ）領域でありうる。
ＭＯＳトランジスタ３０１は、典型的なＭＯＳトランジスタである。基板３１０の表面に離隔している第１不純物領域３１１と第２不純物領域３１２とが形成される。二つのうち一つはソース領域であり、他の一つはドレイン領域である。
第１不純物領域３１１と第２不純物領域３１２との間の基板３１０上には、ゲート絶縁層３２１が形成される。ゲート絶縁層３２１上にはゲート電極３２２が形成される。ゲート電極３２２は、ポリシリコンまたは一般的な金属で形成される。
基板３１０上には、ゲート電極３２２を覆う第１層間絶縁層ＩＬＤ１が形成され、第１層間絶縁層ＩＬＤ１には、それぞれ第１不純物領域３１１と第２不純物領域３１２とに連結する第１ビア３２４が形成される。
第１層間絶縁層ＩＬＤ１上には、第２層間絶縁層ＩＬＤ２が形成される。第２層間絶縁層ＩＬＤ２には、第１ビア３２４に連結される第１メタルＭ１が形成され、またゲート電極３３０が形成される。ゲート電極３３０は、図５に示したように、便宜上２つのフィンガー電極３３１、３３２を備えるものと図示されている。
第２層間絶縁層ＩＬＤ２上には、ゲート電極３３０を覆うゲート絶縁層３３４が形成される。ゲート絶縁層３３４は、酸化ケイ素、酸化アルミニウム、窒化ケイ素、窒化ホウ素、または六方晶系窒化ホウ素で形成される。ゲート絶縁層３３４は、約３０ｎｍ以下に形成される。ゲート絶縁層３３４が３０ｎｍより厚ければ、トランジスタの駆動電圧が増加する。
ゲート絶縁層３３４は、六方晶系窒化ホウ素で形成される。ゲート絶縁層３３４を六方晶系窒化ホウ素で形成すると、グラフェンチャネル３４０の移動度の減少を軽減させる。ゲート絶縁層３３４を六方晶系窒化ホウ素で形成する時、ゲート絶縁層３３４は、六方晶系窒化ホウ素の一原子層の厚さの約０．５ｎｍに形成されてもよい。
ゲート絶縁層３３４上には、グラフェンチャネル３４０が形成される。グラフェンチャネル３４０は、グラフェン、例えば、ＣＶＤによって形成されたグラフェンが転写されて形成され、また、直接成長して形成されてもよい。
グラフェンチャネル３４０上には、ソース電極３５１及びドレイン電極３５２が互いに離隔して形成される。図５及び図６では、便宜上ソース電極３５１は、２つのフィンガー電極３５１ａ、３５１ｂを備え、ドレイン電極３５２は、一つのフィンガー電極３５２ａを備える。ソース電極３５１のフィンガー電極３５１ａ、３５１ｂとドレイン電極３５２のフィンガー電極３５２ａとの間の長さＬは、約１０ｎｍ〜１００ｎｍでありうる。ソース電極３５１のフィンガー電極３５１ａ、３５１ｂとドレイン電極３５２のフィンガー電極３５２ａとの幅Ｗは、数μｍないし数十μｍでありうる。ソース電極３５１及びドレイン電極３５２は、図２のように、互いに対向する一対でありうる。また、ソース電極３５１及びドレイン電極３５２は、図４のように複数のフィンガー電極をそれぞれ備え、ソース電極３５１のフィンガー電極とドレイン電極３５２のフィンガー電極とは、交互に配されてもよい。
第２層間絶縁層ＩＬＤ２上には、ソース電極３５１及びドレイン電極３５２の側面を覆う第３層間絶縁層ＩＬＤ３が形成される。第３層間絶縁層ＩＬＤ３には、第１メタルＭ１と連結された第２メタルＭ２が形成される。
グラフェントランジスタ３０２は、ソース電極３５１とドレイン電極３５２との間の空間上を閉塞するカバー３６０を備える。カバー３６０は、縦横比の大きいソース電極３５１とドレイン電極３５２との間の領域を閉塞して、以後の化学気相蒸着工程における気相物質が、これらソース電極３５１とドレイン電極３５２との間の領域に入ることを防止する。気相物質は、ソース電極３５１とドレイン電極３５２との間の側面に入ってもよいが、このギャップＬが狭いので、その入口で堆積して入口を閉塞する。したがって、グラフェンチャネル３４０上にエアギャップ３７０が形成される。
エアギャップ３７０は、グラフェンチャネル３４０を露出させる。エアギャップ３７０の高さは、約２０ｎｍ〜２００ｎｍでありうる。エアギャップ３７０の高さＨは、ソース電極３５１とドレイン電極３５２との間の長さＬの約２倍以内でありうる。
第３層間絶縁層ＩＬＤ３上には、カバー３６０を覆う第４層間絶縁層ＩＬＤ４が形成される。第４層間絶縁層ＩＬＤ４には、第２メタルＭ２、ソース電極３５１及びドレイン電極３５２と連結される第３メタルＭ３が形成される。
第４層間絶縁層ＩＬＤ４上には、第５層間絶縁層ＩＬＤ５が形成される。第５層間絶縁層ＩＬＤ５には、第３メタルＭ３と連結された第４メタルＭ４が形成される。第４メタルＭ４は、外部電圧をトランジスタ３０１、３０２に印加するための電極パッドでありうる。グラフェントランジスタ３０２の一電極、例えば、ソース電極３５１は、ＭＯＳトランジスタ３０１の第２領域３１２と、連結配線Ｍ４１を通じて電気的に連結される。
グラフェントランジスタ３０２は、エアギャップ３７０の形成で移動度が高いグラフェンチャネル３４０を備え、ＲＦトランジスタでありうる。
前述したハイブリッドトランジスタは、高速の信号処理を必要とするところにグラフェントランジスタを使用し、グラフェントランジスタからの信号をＭＯＳトランジスタに伝達できる。ＭＯＳトランジスタは、ディスプレイ素子の画像表示用トランジスタとして用いられる。
図７Ａないし図７Ｆは、さらに他の実施形態によるハイブリッドトランジスタ４００の製造方法を順次に説明する断面図である。グラフェントランジスタの製造方法を中心に説明する。
図７Ａを参照すれば、基板４１０上にＭＯＳトランジスタ４０１を形成する。ＭＯＳトランジスタ４０１は、ｎ型ＭＯＳトランジスタまたはｐ型ＭＯＳトランジスタであり、本実施形態では、ｎ型ＭＯＳトランジスタを例として挙げる。基板４１０上には、一つのＭＯＳトランジスタと一つのグラフェントランジスタとが配され、これは例示的なものであり、複数のＭＯＳトランジスタと複数のグラフェントランジスタとが配されてもよい。
基板４１０は半導体基板であり、シリコン基板４１０でありうる。基板４１０には、アクティブ領域を限定する素子分離領域４１９を形成する。素子分離領域４１９はトレンチ４１８を形成し、トレンチ４１８を絶縁物質で満たして形成できる。素子分離領域４１９は、ＳＴＩ領域でありうる。
基板４１０の表面に離隔して、第１不純物領域４１１及び第２不純物領域４１２を形成する。基板４１０は、ｐ型シリコン基板４１０であり、第１不純物領域４１１と第２不純物領域４１２とは、ｎ＋領域でありうる。
第１不純物領域４１１と第２不純物領域４１２との間の基板４１０上に、ゲート絶縁層４２１を形成する。ゲート絶縁層４２１上にゲート電極４２２を形成する。ゲート電極４２２は、ポリシリコンまたは一般的な金属で形成できる。
次いで、基板４１０上に、ゲート電極４２２を覆う第１層間絶縁層ＩＬＤ１を形成する。第１層間絶縁層ＩＬＤ１に、それぞれ第１不純物領域４１１及び第２不純物領域４１２に連結される第１ビアホール４２３を形成した後、第１ビアホール４２３を金属物質で満たして第１ビア４２４を形成する。
次いで、第１層間絶縁層ＩＬＤ１上に金属層（図示せず）を形成した後、金属層に公知のパターニング工程を行って、第１ビア４２４に連結される第１メタルＭ１とゲート電極４３０とを形成する。図７Ａには、便宜上２つのゲート電極４３０のフィンガー電極４３１、４３２が図示されている。
次いで、第１層間絶縁層ＩＬＤ１上に、第１メタルＭ１と、ゲート電極４３０を覆う絶縁層（図示せず）とを形成する。絶縁層を平坦化、例えば、化学機械的平坦化（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ：ＣＭＰ）して第２層間絶縁層ＩＬＤ２を形成し、第１メタルＭ１及びゲート電極４３０を露出させる。
図７Ｂを参照すれば、第２層間絶縁層ＩＬＤ２上に、ゲート電極４３０を覆うゲート絶縁層４３４を形成する。ゲート絶縁層４３４は、酸化ケイ素、酸化アルミニウム、窒化ケイ素、窒化ホウ素、または六方晶系窒化ホウ素で形成される。ゲート絶縁層４３４は、約３０ｎｍ以下に形成される。ゲート絶縁層４３４が３０ｎｍより厚ければ、トランジスタの駆動電圧が増加する。
ゲート絶縁層４３４は、六方晶系窒化ホウ素で形成される。ゲート絶縁層４３４を六方晶系窒化ホウ素で形成すると、グラフェンチャネルの移動度の減少を軽減させる。ゲート絶縁層４３４を六方晶系窒化ホウ素で形成する時、ゲート絶縁層４３４は、六方晶系窒化ホウ素の一原子層の厚さである約０．５ｎｍに形成されてもよい。
ゲート絶縁層４３４上には、グラフェンチャネル４４０を形成する。グラフェンチャネル４４０は、グラフェン、例えば、ＣＶＤで形成したグラフェンを転写して形成できる。また、グラフェンをゲート絶縁層４３４上に直接成長させて、グラフェンチャネル４４０を形成してもよい。
図７Ｃを参照すれば、第２層間絶縁層ＩＬＤ２上に金属層（図示せず）を形成した後、金属層をパターニングして第１メタルＭ１と連結された第２メタルＭ２と、グラフェンチャネル４４０上のソース電極４５１及びドレイン電極４５２を形成する。図７Ｃでは、便宜上ソース電極４５１が２つのフィンガー電極４５１ａ、４５１ｂを備えると図示されている。ドレイン電極４５２は、ソース電極４５１のフィンガー電極４５１ａ、４５１ｂの間に配された一つのフィンガー電極４５２ａを備えると図示された。これら電極の配置は、実質的に図６と同一であり、詳細な説明は省略する。ソース電極４５１は、複数のフィンガー電極を備え、ドレイン電極４５２も、ソース電極４５１のフィンガー電極間に交互に配される複数のフィンガー電極を備えてもよい。
ソース電極４５１とドレイン電極４５２との間の長さ（図６のＬ参照）は、約１０ｎｍ〜１００ｎｍでありうる。ソース電極４５１とドレイン電極４５２との幅（図６のＷ参照）は、数μｍないし数十μｍでありうる。
第２層間絶縁層ＩＬＤ２上に、第２メタルＭ２とソース電極４５１及びドレイン電極４５２を覆うポリマーを塗布して、ポリマー層４５９を形成する。ポリマーとしては、例えば、ＰＤＭＳ（ｐｏｌｙｄｉｍｅｔｈｙｌｓｉｌｏｘａｎｅ）が使われる。ポリマー層４５９は、ソース電極４５１とドレイン電極４５２との間を満たす。
図７Ｄを参照すれば、ポリマー層４５９を平坦化して第２メタルＭ２とソース電極４５１及びドレイン電極４５２を露出させる。
次いで、ポリマー層４５９上に、ソース電極４５１のフィンガー電極４５１ａ、４５１ｂとドレイン電極４５２のフィンガー電極４５２ａとの間を覆うカバー４６０を形成する。カバー４６０は、ポリマー層４５９上に多孔性ポリマー層または多孔性絶縁層を形成した後、パターニング工程を通じて形成される。多孔性絶縁層は、多孔性酸化ケイ素で形成される。
図７Ｅを参照すれば、ポリマー層４５９を除去する。ポリマー層は、酸化プラズマ工程またはウェットエッチング工程を使用して選択的に除去できる。カバー４６０が多孔性ポリマー層または多孔性絶縁層で形成される場合、グラフェンチャネル４４０とカバー４６０との間のポリマー層４５９のポリマーを除去する時、カバー４６０に形成された気孔を通じて外部に容易に排出できる。すなわち、グラフェンチャネル４４０とカバー４６０との間のポリマーは犠牲層である。グラフェンチャネル４４０とカバー４６０との間のポリマーが除去された部分は、エアギャップ４７０になる。結果として、グラフェントランジスタ４０２が完成される。
図７Ｆを参照すれば、第２層間絶縁層ＩＬＤ２上に第２メタルＭ２及びカバー４６０を覆う第３層間絶縁層ＩＬＤ３を形成する。この時、第３層間絶縁層ＩＬＤ３の物質は、カバー４６０によりエアギャップ４７０に入れない。また、第３層間絶縁層ＩＬＤ３の物質は、ソース電極４５１のフィンガー電極４５１ａ、４５１ｂとドレイン電極４５２のフィンガー電極４５２ａとの間の狭い長さ（図６のＬ参照）によって、これら電極間の入口に溜まってエアギャップ４７０が保持される。次いで、第３層間絶縁層ＩＬＤ３を平坦化して第２メタルＭ２及びカバー４６０を露出させる。
次いで、第３層間絶縁層ＩＬＤ３上に金属層（図示せず）を塗布した後、金属層をパターニングして、第２メタルＭ２、ソース電極４５１及びドレイン電極４５２と連結された第３メタルＭ３を形成する。ソース電極４５１及びドレイン電極４５２と連結される第３メタルＭ３は、フィンガー電極４５１ａ、４５１ｂ、４５２ａのない領域でソース電極４５１及びドレイン電極４５２と連結される。
第４層間絶縁層ＩＬＤ４上には、第５層間絶縁層ＩＬＤ５が形成される。第５層間絶縁層ＩＬＤ５には、第３メタルＭ３と連結された第４メタルＭ４が形成される。第４メタルＭ４は、外部電圧を印加するための電極パッドでありうる。グラフェントランジスタの一電極、例えば、ソース電極４５１は、ＭＯＳトランジスタ４０１の第２不純物領域４１２と、連結配線Ｍ４１を通じて電気的に連結される。
以上、添付した図面を参照して説明された本発明の実施形態は例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるということを理解できるであろう。したがって、本発明の真の保護範囲は特許請求の範囲のみにより定められねばならない。
本発明は、エアギャップを備えるグラフェントランジスタ、それを備えるハイブリッドトランジスタ関連の技術分野に好適に用いられる。
３００ ハイブリッドトランジスタ
３０１ ＭＯＳトランジスタ
３０２ グラフェントランジスタ
３１０ 基板
３１１ 第１不純物領域
３１２ 第２不純物領域
３１９ 素子分離領域
３２１ ゲート絶縁層
３２２ ゲート電極
３２４ 第１ビア
３３０ ゲート電極
３３１、３３２ フィンガー電極
３３４ ゲート絶縁層
３４０ グラフェンチャネル
３５１ ソース電極
３５２ ドレイン電極
３６０ カバー
３７０ エアギャップ
ＩＬＤ１〜ＩＬＤ５ 層間絶縁層
Ｍ１〜Ｍ４ メタル

Claims (25)

  1. 基板上のゲート電極と、
    前記ゲート電極上のゲート絶縁層と、
    前記ゲート絶縁層上のグラフェンチャネルと、
    前記グラフェンチャネル上で互いに離隔しているソース電極及びドレイン電極と、
    前記ソース電極及びドレイン電極の上面を覆い、前記グラフェンチャネル上で前記ソース電極と前記ドレイン電極との間にエアギャップを形成するカバーと、を備えるグラフェントランジスタ。
  2. 前記ソース電極と前記ドレイン電極との間の前記グラフェンチャネルの長さが、１０ｎｍ〜１００ｎｍである、請求項１に記載のグラフェントランジスタ。
  3. 前記カバーが、多孔性ポリマーまたは多孔性絶縁物からなる、請求項１に記載のグラフェントランジスタ。
  4. 前記エアギャップの高さが、２０ｎｍ〜２００ｎｍである、請求項１に記載のグラフェントランジスタ。
  5. 前記ゲート絶縁層が、六方晶系窒化ホウ素で形成された、請求項１に記載のグラフェントランジスタ。
  6. 前記ゲート絶縁層が、０．５ｎｍ〜３０ｎｍの厚さに形成された、請求項５に記載のグラフェントランジスタ。
  7. 前記グラフェンチャネルが、単層ないし５層のグラフェンからなる、請求項１に記載のグラフェントランジスタ。
  8. 前記ソース電極及び前記ドレイン電極が、それぞれ対向する方向に延びて交互に配される複数のフィンガー電極を含み、
    前記ゲート電極が、前記隣接する２つのフィンガー電極間に対応して配される複数のフィンガー電極を含む、請求項１に記載のグラフェントランジスタ。
  9. 基板上に形成されたＭＯＳトランジスタと、
    前記ＭＯＳトランジスタの上方に配されたグラフェントランジスタと、を備えるハイブリッドトランジスタ。
  10. 前記グラフェントランジスタが、
    前記ＭＯＳトランジスタを覆う第１層間絶縁層上のゲート電極と、
    前記ゲート電極上のゲート絶縁層と、
    前記ゲート絶縁層上のグラフェンチャネルと、
    前記グラフェンチャネル上で互いに離隔しているソース電極及びドレイン電極と、
    前記ソース電極及びドレイン電極の上面を覆い、前記グラフェンチャネル上で前記ソース電極と前記ドレイン電極との間にエアギャップを形成するカバーと、を備える請求項９に記載のハイブリッドトランジスタ。
  11. 前記ソース電極と前記ドレイン電極との間の前記グラフェンチャネルの長さが、１０ｎｍ〜１００ｎｍである、請求項１０に記載のハイブリッドトランジスタ。
  12. 前記カバーが、多孔性ポリマー層または多孔性絶縁層からなる、請求項１０に記載のハイブリッドトランジスタ。
  13. 前記エアギャップの高さが、２０ｎｍ〜２００ｎｍである、請求項１０に記載のハイブリッドトランジスタ。
  14. 前記ゲート絶縁層が、六方晶系窒化ホウ素で形成された、請求項１０に記載のハイブリッドトランジスタ。
  15. 前記ゲート絶縁層が、０．５ｎｍ〜３０ｎｍの厚さに形成された、請求項１４に記載のハイブリッドトランジスタ。
  16. 前記グラフェンチャネルが、単層ないし５層のグラフェンからなる、請求項１０に記載のハイブリッドトランジスタ。
  17. 前記ソース電極及び前記ドレイン電極が、それぞれ対向する方向に延びて交互に配される複数のフィンガー電極を含み、
    前記ゲート電極が、前記隣接する２つのフィンガー電極間に対応して配される複数のフィンガー電極を含む、請求項１０に記載のハイブリッドトランジスタ。
  18. 基板上にＭＯＳトランジスタを形成する段階と、
    前記基板上に、前記ＭＯＳトランジスタを覆う第１層間絶縁層を形成する段階と、
    前記第１層間絶縁層上に、前記ＭＯＳトランジスタのソース領域及びドレイン領域とそれぞれ連結された第１メタル及びゲート電極を形成する段階と、
    前記ゲート電極上に、ゲート絶縁層及びグラフェンチャネルを順次に形成する段階と、
    前記第１層間絶縁層上に前記第１メタルと連結された第２メタルと、前記グラフェンチャネル上に互いに離隔しているソース電極及びドレイン電極を形成する段階と、
    前記ソース電極と前記ドレイン電極との間をポリマーで満たす段階と、
    前記ソース電極及び前記ドレイン電極上に前記ポリマーを覆うカバーを形成する段階と、
    前記ポリマーを除去して、前記グラフェンチャネルと前記カバーとの間にエアギャップを形成する段階と、を含むハイブリッドトランジスタの製造方法。
  19. 前記ソース電極と前記ドレイン電極との間の前記グラフェンチャネルの長さが、１０ｎｍ〜１００ｎｍである、請求項１８に記載のハイブリッドトランジスタの製造方法。
  20. 前記カバーが、多孔性ポリマー層または多孔性絶縁層からなる、請求項１８に記載のハイブリッドトランジスタの製造方法。
  21. 前記エアギャップの高さが、２０ｎｍ〜２００ｎｍである、請求項１８に記載のハイブリッドトランジスタの製造方法。
  22. 前記ゲート絶縁層が、六方晶系窒化ホウ素で形成された、請求項１８に記載のハイブリッドトランジスタの製造方法。
  23. 前記ゲート絶縁層が、０．５ｎｍ〜３０ｎｍの厚さに形成された、請求項２２に記載のハイブリッドトランジスタの製造方法。
  24. 前記グラフェンチャネルが、単層ないし５層のグラフェンからなる、請求項１８に記載のハイブリッドトランジスタの製造方法。
  25. 前記ソース電極及び前記ドレイン電極形成段階が、それぞれ対向する方向に延びて、交互に配される複数のフィンガー電極を形成する段階であり、
    前記ゲート電極形成段階が、前記隣接する２つのフィンガー電極の間に対応して配される複数のフィンガー電極を含むゲート電極を形成する段階である、請求項１８に記載のハイブリッドトランジスタの製造方法。
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