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JP2013083619A - 半導体チップ、半導体装置、及びその測定方法 - Google Patents

半導体チップ、半導体装置、及びその測定方法 Download PDF

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Abstract

【課題】多数の信号用ＴＳＶを有する半導体チップを積層した半導体装置では、個々の信号用ＴＳＶを導通試験するのに、膨大な工数がかかっていた。
【解決手段】信号用ＴＳＶを直接導通試験するのではなく、信号用ＴＳＶに隣接した位置にダミーバンプを配列すると共に、複数の半導体チップ間のダミーバンプを一筆書きで描けるような導通経路で、各半導体チップのダミーバンプを接続する。
導通経路の導通試験により、積層された２つの半導体チップの接合面における接合不良を測定、検出できる。
【選択図】図５

Description

本発明は、半導体チップ、半導体チップを積層した構造を備えた半導体装置、及びその測定方法に関するものである。
この種の半導体装置として、各半導体チップに多数の貫通電極（所謂、ＴＳＶ：スルーシリコンビア）を設け、ＴＳＶを介して、半導体チップを積層した積層構造の半導体装置が提案されている。このような積層構造の半導体装置では、半導体チップ間の接合状態が正常か否かを決定するために、半導体チップ積層後、各ＴＳＶの導通試験を行っている。この場合、ＴＳＶの導通試験は、ＴＳＶにそれぞれ取り付けられた信号用バンプに導通用端子を接触させて、ＴＳＶ１個ずつ導通試験を行うことが普通である。しかし、ＴＳＶを１個ずつ導通試験することは、ＴＳＶの数が多いため、導通試験のための工数が膨大になる。
また、ＴＳＶの導通試験を製品に、半導体装置を組み込んだ後で行った場合、組み込み後に、ＴＳＶ間の不具合が発見されると製品全体が不良となってしまうと云う欠点がある。
一方、特許文献１には、半導体装置を構成する各層の半導体チップの接合状態を積層後に接続確認するために、半導体チップに導通テスト専用端子を設ける一方、当該導通テスト専用端子と内部端子との間に、導通チェック用ダイオードを接続し、各半導体チップの接合状態を個別に接続確認できる積層型半導体装置及び導通テスト方法が開示されている。
更に、特許文献２には、インターフェースチップとコアチップとを分離しておき、これらインターフェースチップとコアチップとを貫通電極を含む測定対象信号線及び基準信号線によって電気的に接続した半導体装置が開示されている。具体的には、特許文献２は、インターフェースチップに信号発生回路及び信号判定回路を設けておき、当該信号発生回路からテストクロック及び所定の測定信号をコアチップに送出して、測定対象信号線及び基準信号線を介して受信した所定の測定信号の位相差を検出する半導体装置の試験方法を提案している。
特開２００９−１３９２７３号公報 特開２０１１−１４５２５７号公報
特許文献１及び２は、いずれも、貫通電極を有する半導体チップを積層し、半導体装置を製品化した後における半導体装置の試験方法を提案しており、しかも、信号用貫通電極を電気的に接続することによって、半導体チップ間の信号線の接続を確認することによって、接合状態を確認している。
本発明者等の研究によれば、半導体チップ間に接合不良及び不具合が生じると、接合不良は、信号用貫通電極だけでなく、信号用貫通電極の周辺にも広く及ぶこともあることが見出された。このような接合不良及び不具合を早期に発見できれば、再度、半導体チップを積層し直すことも可能となり、製品の歩留まりを大幅に上げることができるものと考えられる。
本発明は、このような観点に基き、半導体チップ間の不具合を早期に発見できる半導体チップ、当該半導体チップを含む半導体装置、及び半導体装置の試験方法を得ようとするものである。
本発明の第１の態様によれば、第１の表面から第２の表面まで貫通する複数の信号用貫通電極に接続され、前記第１及び前記第２の表面に設けられた複数の信号用バンプと、前記第１及び前記第２の表面の前記信号用バンプに隣接し、前記第１の表面側及び前記第２の表面側の互いに対応した位置にそれぞれ配置された複数のダミーバンプを含む第１及び第２のダミーバンプ群を備え、
前記第１及び前記第２のダミーバンプ群は、前記第１及び第２のダミーバンプ群のダミーバンプを相互に接続する相互接続部と、前記第１のダミーバンプ群内のダミーバンプを接続する第１のグループ間接続部と、前記第２のダミーバンプ群内のダミーバンプを接続する第２のグループ間接続部を有する半導体チップが得られる。
具体的に説明すると、前記第１及び前記第２のダミーバンプ群の前記ダミーバンプは直線に沿って列状に配置され、前記第１及び前記第２のダミーバンプ群のダミーバンプの数を１〜Ｎ（但し、Ｎは偶数）であらわした時、前記第１のダミーバンプ群は、互いに隣接する第（ｎ＋１）番目のダミーバンプと第（ｎ＋２）番目のダミーバンプとの間を接続する部分を備え（但し、ｎはＮより小さい奇数）、他方、前記第２のダミーバンプ群は、互いに隣接する第ｎ番目のダミーバンプと第（ｎ＋１）番目のダミーバンプとの間を接続する部分を備えていることを特徴とする半導体チップが得られる。
本発明の第２の態様によれば、上記した半導体チップをＭ個（但し、Ｍは２以上の正整数）積層した積層構造を有し、前記積層構造を構成する半導体チップのうち、第ｍ（但しｍは１〜Ｍの正整数）番目の半導体チップの前記第２のダミーバンプ群のダミーバンプ上に、第（ｍ＋１）番目の半導体チップの前記第１のダミーバンプ群のダミーバンプが積層され、互いに接続されていることを特徴とする半導体装置が得られる。
この場合、前記第ｍ番目の第１のダミーバンプ群の前記相互接続部と、第（ｍ＋１）番目の第２のダミーバンプ群の前記相互接続部との間には、前記積層構造の半導体チップの接合状態が正常な時、導通チェック用経路が形成される。
本発明の第３の態様によれば、スルーシリコンビア（ＴＳＶ）を有する半導体チップを、信号用バンプを介して接合、積層した構造の半導体装置における接合状態を測定する方法であって、前記信号用バンプに隣接した位置に、ダミーバンプを配置しておき、前記接合された半導体チップのダミーバンプ間に導通路を形成するように、前記ダミーバンプ間に配線を施しておき、前記導通路の形成の有無を判定することによって、前記半導体チップの接合状態を測定することを特徴とする半導体装置の測定方法が得られる。
即ち、本発明では、信号用ＴＳＶの近傍に、接続チェック用ＴＳＶ及び導通測定用バンプを配置し、接続チェック用ＴＳＶの表面バンプと裏面バンプを接続する配線を変更する。この場合、隣接するダミーバンプを１個置きに接続する。そのとき、表面のダミーバンプと裏面のダミーバンプでは、接続先が逆になるように接続する。例えば、表面のダミーバンプを右隣に接続すると、裏面のダミーバンプは左隣に接続する。このように、表裏に異なる配線を施すことによって、半導体チップを積層し、ダミーバンプを接合した場合、ダミーバンプ間に導通経路を形成することができる。
また、積層された半導体チッブに組み込みチップを取り付け、当該組み込みチップに上記した導通経路の端子と直接接続するパッドを設けると共に、判定回路を挿入することにより，接合判定時にのみ、導通経路の端子からの情報を出力する。これによって、判定時の端子パッドを通常の入出力用パッドと共通に使用することができ、且つ，接合面の不具合をも確認できる。よって、組み込みチップに設けられる入出力用パッドを増加させる必要もない。
本発明によれば、信号用貫通電極（ＴＳＶ）に隣接して、半導体チップの表裏にダミーバンプを配置して、半導体チップの接合部分を通過するような導通経路をダミーバンプ間に形成しておき、当該導通経路を用いて導通試験を実施することによって、簡易的に半導体チップ間の接合状態を容易に判定することができる。更に、本発明では、組み込みチップを積層された半導体チップを取り付けることによって、組み込みチップのパッドを介して、半導体チップ間の接合状態を容易に測定することができる。
（ａ）は本発明の一実施形態に係る半導体チップを示す斜視図、（ｂ）は図１（ａ）の１Ａ−１Ｂ線に沿う断面図である。 （ａ）は、通常の信号用ＴＳＶ及び信号用バンプの基本形を説明する断面図、（ｂ）は、図２（ａ）の電気的接続関係を簡略化して示す図である。 （ａ）は、本発明に係る導通測定用ＴＳＶ及びダミーバンプの接続関係を示す断面図、（ｂ）は、図３（ａ）の電気的接続関係を簡略化して示す図である。 本発明に係る半導体チップのダミーバンプの接続関係を示す図である。 図４に示した半導体チップを積層することによって構成された半導体装置におけるダミーバンプの導通経路を説明する図である。 積層構造の半導体装置における信号用ＴＳＶと信号用バンプの接続関係を図５と対比して説明する図である。 本発明によって測定できる接合不良（阻害要因）を説明する図である。 図７における接合不良（阻害要因）が発生した場合における接合面に生じる不具合を説明する図である。 本発明の他の実施形態に係るダミーバンプの配列を説明する図である。 本発明の更に他の実施形態に係るダミーバンプの配列を示す図である。 本発明の他の実施形態に係るダミーバンプの配列を示す図である。 積層された半導体チップを搭載する組み込みチップを示す図である。 図１２に示された判定回路の接続関係を説明する図である。 図１３に示された判定回路の具体例を示す図である。 図１２〜１４に示された判定回路を使用した判定方法を説明するタイムチャートである。 本発明の別の実施形態に係るダミーバンプを備えた半導体チップを示す図である。 図１６に示された半導体チップを積層した半導体装置に、ショート部分が発生した場合を示す図である。
図１（ａ）及び（ｂ）を参照すると、本発明の一実施形態に係る半導体チップ１０を説明する斜視図及び断面図が示されている。図示された半導体チップ１０は、ＤＲＡＭであるものとして説明するが、本発明を適用できる半導体チップはＤＲＡＭに限定されるものではない。図１（ａ）及び（ｂ）に示されているように、半導体チップ１０は、矩形形状を有している。説明の都合上、図１（ａ）及び（ｂ）の下面を第１の表面Ｐ１と呼び、図１（ａ）及び（ｂ）の上面を第２の表面Ｐ２と呼ぶものとする。
半導体チップ１０の中央部には、当該半導体チップ１０の第１の表面Ｐ１から第２の表面Ｐ２まで貫通する多数の信号用貫通電極（以下、信号用ＴＳＶと略称する）が形成されている。ここで、信号用ＴＳＶは、単に、データ信号、アドレス信号、クロック信号を送受する所謂信号用送受用ＴＳＶだけでなく、電源電圧を供給するＴＳＶも信号用ＴＳＶをも含むものとする。
第１及び第２の表面Ｐ１及びＰ２上には、それぞれ第１及び第２の信号用バンプ１２１及び１２２が信号用ＴＳＶ上に設けられている。このため、第１及び第２の信号用バンプ１２１及び１２２は、対応する信号用ＴＳＶを介して一対一に対応する位置で互いに電気的に接続されている。即ち、第１及び第２の信号用バンプ１２１、１２２は、半導体チップ１０における第１及び第２の表面Ｐ１及びＰ２の互いに対応する位置に配置されている。
図１に示された半導体チップ１０には、更に、信号用ＴＳＶに接続された第１及び第２の信号用バンプ１２１及び１２２の領域を左右両側から挟むように、ダミーバンプ列１５ａ及び１５ｂが、第１及び第２の表面Ｐ１及びＰ２上に、第１及び第２の信号用バンプ１２１及び１２２に対して隣接して配列されている。ここで、ダミーバンプ列１５ａ及び１５ｂは互いに同一な構成を備えているため、以下で、ダミーバンプ列１５ａについて主に説明する。
ダミーバンプ列１５ａは、第１の表面Ｐ１に形成された第１のダミーバンプ群１５１と、第２の表面Ｐ２に形成された第２のダミーバンプ群１５２とを備え、第１及び第２のダミーバンプ群１５１及び１５２は、後述するように、第１及び第２の信号用バンプ１２１及び１２２とは異なる接続関係を有している。
ここで、図２（ａ）を参照して、各信号用バンプ１２１、１２２と信号用ＴＳＶとの構成をより具体的に説明する。図２（ａ）に示すように、半導体チップ１０は、シリコン基板２１と、当該シリコン基板２１上に形成された絶縁体層２３を有し、シリコン基板２１には、絶縁体層２３の一部にまで延在する信号用ＴＳＶ２５が設けられおり、第１の信号用バンプ１２１に接続されている。また、各信号用ＴＳＶ２５の周囲には、絶縁リング２７が形成されている。
他方、絶縁体層２３内には、多層メタル配線２９が設けられており、多層メタル配線２９は、第２の信号用バンプ１２２に接続されるとともに、信号用ＴＳＶにも電気的に接続されている。
図２（ａ）からも明らかな通り、第１の信号用バンプ１２１と第２の信号用バンプ１２２は、１対１に対応した関係で電気的に接続されている。
図２（ｂ）には、図２（ａ）の接続関係を簡略化した図が示されている。図２（ｂ）からも明らかな通り、図２（ａ）の信号用ＴＳＶ２５と多層メタル配線２７が簡略化され、各第１の信号用バンプ１２１が対応位置にある第２の信号用バンプ１２２に電気的に接続されていることが示されている。
図３（ａ）を参照すると、図１に示されたダミーバンプ群１５１、１５２を構成する各ダミーバンプの接続関係が示されている。第１のダミーバンプ群１５１の各ダミーバンプ１５１ｄ１〜ｄ３は半導体チップ１０の第１の表面Ｐ１に設けられ、第２のダミーバンプ群１５２の各ダミーバンプ１５２ｄ１〜ｄ３は半導体チップ１０の第２の表面Ｐ２に設けられている。第１及び第２のダミーバンプ群１５１、１５２を構成するダミーバンプ１５１ｄ１〜ｄ３、１５２ｄ１〜ｄ３は、第１及び第２の信号用バンプ１２１、１２２と同様に、互いに対応した位置に設けられている。
更に、第１のダミーバンプ群１５１の各ダミーバンプ１５１ｄ１〜ｄ３は、それぞれ、半導体チップ１０を形成するシリコン基板２１中に設けられたダミー用ＴＳＶ３１ａ〜ｃと電気的に接続され、各ダミー用ＴＳＶ３１ａ〜ｃの周辺には、絶縁リング３２が設けられている。更に、ダミー用ＴＳＶ３１ａは絶縁体層２３内の第１のダミー用多層メタル配線３３ａに接続されている。ダミー用ＴＳＶ３１ｂ及び３１ｃは第２のダミー用多層メタル配線３３ｂに接続されている。
他方、第２のダミーバンプ群１５２のダミーバンプ１５２ｄ１〜１５２ｄ３は、ダミー用ＴＳＶ３１ａ〜ｃに直接接続されていない点で、図２に示された信号用バンプ１２１、１２２と異なっている。即ち、図３（ａ）に示された例では、ダミーバンプ１５２ｄ１と１５２ｄ２は、第３のダミー用多層メタル配線３３ｃによって互いに接続されており、他方、ダミーバンプ１５２ｄ３は第４のダミー用多層メタル配線３３ｄに接続されている。
絶縁体層２３内には、ダミー用ＴＳＶ３１ａ〜３１ｃとは関係なく、多層配線を施すことができるから、本発明では、絶縁体層２３内に、ダミー用多層メタル配線３３ａ〜３３ｃを設けることによって、ダミー用ＴＳＶ３１ａ〜３１ｃ間の配線を行っている。このため、ダミー用ＴＳＶ３１ａ〜３１ｃ間の配線は信号用ＴＳＶの配線と異なっている。
図３（ｂ）を参照すると、図３（ａ）に示したダミーバンプ１５１ｄ１〜ｄ３、１５２ｄ１〜１５２ｄ３間の接続関係が簡略化して示している。即ち、図３（ｂ）に示されているように、ダミーバンプ１５１ｄ２はダミーバンプ１５１ｄ３と接続され、他方、ダミーバンプ１５１ｄ１は他のダミーバンプに接続されていない。また、ダミーバンプ１５２ｄ１とダミーバンプ１５２ｄ２とが接続され、ダミーバンプ１５２ｄ３は他のダミーバンプに接続されていない。
図４を参照して、本発明の一実施形態に係る半導体チップの具体的構成について説明する。図４は、図１に示されたダミーバンプ列１５ａの部分の断面図であり、ここでは、半導体チップ１０の第１の表面Ｐ１に、第１のダミーバンプ群１５１を構成するダミーバンプに、図の右側から順次、１〜Ｎ（但し、Ｎは偶数）までの番号が付され、Ｎを越えるダミーバンプには、Ｎ＋１、Ｎ＋２の番号が付されている。即ち、図示された第１のダミーバンプ群１５１は、第１番目のダミーバンプ１５１ｄ１〜第Ｎ＋２番目１５１ｄ（Ｎ＋２）のダミーバンプ１５１ｄ（Ｎ＋２）を備え、第２のダミーバンプ群１５２は、第１番目のダミーバンプ１５２ｄ１〜第Ｎ＋２番目のダミーバンプ１５２ｄ（Ｎ＋２）を備えている。第１及び第２のダミーバンプ群１５１及び１５２を構成するダミーバンプは互いに１対１に対応した位置に設けられている。
図４からも明らかな通り、第１番目のダミーバンプ１５１ｄ１と１５２ｄ１とは互いに接続され、また、第Ｎ番目のダミーバンプ１５１ｄＮと第Ｎ＋１番目のダミーバンプ１５２ｄ（Ｎ＋１）、第（Ｎ＋１）番目のダミーバンプ１５１ｄ（Ｎ＋１）と第（Ｎ＋２）番目のダミーバンプ１５２ｄ（Ｎ＋２）、及び、第（Ｎ＋２）番目のダミーバンプ１５１ｄ（Ｎ＋２）と第Ｎ番目のダミーバンプ１５２ｄＮとがそれぞれ接続されている。このように、第１及び第２のダミーバンプ群１５１及び１５２のダミーバンプを接続する接続部分を相互接続部と呼ぶ。
更に、第１のダミーグループ群１５１の第２〜第Ｎ番目のダミーバンプ１５１ｄ２〜１５１ｄＮは、互いに隣接する２つのダミーバンプ、例えば、１５１ｄ２と１５１ｄ３、１５１ｄ４と１５１ｄ５、．．．１５１ｄ（Ｎ−１）と１５１ｄＮのように、第１のダミーグルーブ１５１間で相互に接続されている。第１のダミーバンプ群１５１内のダミーバンプを接続する接続部分を第１のグループ間接続部と呼ぶ。
一方、第２のダミーグループ群１５２における第１〜第Ｎ−１番目のダミーバンプ１５２ｄ２〜１５２ｄ（Ｎ−１）も互いに隣接する２つのダミーバンプ、例えば、１５２ｄ１と１５２ｄ２、１５２ｄ３と１５２ｄ４、．．．１５２ｄ（Ｎ−２）と１５２ｄ（Ｎ−１）間で相互に接続されている。第２のダミーバンプ群１５２内のダミーバンプを接続する接続部分を第２のグループ間接続部と呼ぶ。
このように、第１及び第２の表面Ｐ１，Ｐ２の隣接するダミーバンプを１個置きに接続すると共に、第１の表面Ｐ１のダミーバンプと、第２の表面Ｐ２のダミーバンプとでは、接続先を逆にしている。即ち、第１の表面Ｐ１のダミーバンプ（例えば、１５１ｄ３）を右隣に接続した場合、第２の表面Ｐ２のダミーバンプ（例えば、１５２ｄ３）を左隣に接続した構成となっている。
更に、図４に示された第１及び第２の表面Ｐ１、Ｐ２の第１及び第２のグループ間接続部の構成は、第１及び前記第２のグループ間接続部を構成するダミーバンプの数を１〜Ｎ（Ｎは偶数）であらわした時、前記第１のグループ間接続部は、互いに隣接する第（ｎ＋１）番目のダミーバンプと第（ｎ＋２）番目のダミーバンプとの間を接続する部分を備え（但し、ｎはＮより小さな奇数）、他方、前記第２のグループ間接続部は、互いに隣接する第ｎ番目のダミーバンプと第（ｎ＋１）番目のダミーバンプとの間を接続する部分を備えているとも言い換えることができる。
本発明では、図４に示されたダミーバンプ群１５１、１５２を備えた半導体チップ１０を複数用意しておき、これら複数の半導体チップを積層することによって、積層構造の半導体装置を構成する。即ち、積層される半導体チップ１０は、同一の構造のダミーバンプ群１５１、１５２及び信号用バンプ１２１、１２２を有している。
図５を参照すると、図４に示された半導体チップ１０を４個積層することによって構成された半導体装置が示されており、ここでは、第１〜第４の半導体チップ１０１、１０２、１０３、及び１０４の順で、積層されている場合が示されている。各半導体チップ１０１〜１０４は、図４に示された半導体チップ１０と同一の構成を備え、第１及び第２のダミーバンプ群部分のみが示されている。第１及び第２の半導体チップ１０１、１０２の間に、接合面１が形成され、同様に、第２及び第３の半導体チップ１０２、１０３の間に、接合面２、第３及び第４の半導体チップ１０３、１０４の間に、接合面３が形成されている。
図５において、第１の半導体チップ１０１の第１のダミーバンプ群の第１番目のダミーバンプ１５１ｄ１は、半導体チップ１０１の第２のダミーバンプ群の第１番目のダミーバンプ１５１ｄ２に接続されると共に、第２の半導体チップ１０２の第１番目のダミーバンプ１５１ｄ１、１５２ｄ１に接続され、同様に、第３〜第４の半導体チップ１０３及び１０４の第１番目のダミーバンプ１５１ｄ１、１５２ｄ１にも電気的に接続されている。
更に、第１の半導体チップ１０１における第２のダミーバンプ群内の第２番目のダミーバンプ１５２ｄ２は、第２の半導体チップ１０２における第１のダミーバンプ群内の第２番目のダミーバンプ１５１ｄ２に接続され、第２の半導体チップ１０２における第３番目のダミーバンプ１５１ｄ３を通して、第１の半導体チップ１０１の第３番目のダミーバンプ１５２ｄ３に接続されている。以下同様にして、第１の半導体チップ１０１と第２の半導体チップ１０２のダミーバンプは、互いに接続され、第２の半導体チップ１０２のダミーバンプ１５１Ｎと、第１の半導体チップ１０１のダミーバンプ１５２Ｎまで順次接続されている。
このダミーバンプの接続関係は、第２及び第３の半導体チップ１０２、１０３とのダミーバンプ接続関係及び第３及び第４の半導体チップ１０３、１０４のダミーバンプ接続関係においても同様である。
また、第１の半導体チップ１０１における第２のダミーバンプ群１５２内の第Ｎ番目のダミーバンプ１５２ｄＮは、第２の半導体チップ１０２における第１のダミーバンプ群１５１内の第Ｎ番目のダミーバンプ１５１ｄＮと接続されている。更に、第１の半導体チップ１０１における第（Ｎ＋１）番目のダミーバンプ１５２ｄ（Ｎ＋１）は、第２の半導体チップ１０２における第（Ｎ＋１）番目のダミーバンプ１５１ｄ（Ｎ＋１）に接続され、第１の半導体チップ１０１における第（Ｎ＋２）番目のダミーバンプ１５２ｄ（Ｎ＋２）は、第２の半導体チップ１０２における第（Ｎ＋２）番目のダミーバンプ１５１ｄ（Ｎ＋２）に接続されている。以下同様にして、第２及び第３の半導体チップ１０２、１０３に設けられダミーバンプ１５２ｄ（Ｎ＋２）とダミーバンプ１５１ｄ（Ｎ＋２）との接続及びダミーバンプ１５２ｄ（Ｎ＋２）とダミーバンプ１５１ｄ（Ｎ＋２）との接続が行われている。第３及び第４の半導体チップ１０３、１０４との接続も同様である。
この結果、各半導体チップ１０１〜１０４における第１及び第２のダミーバンプ１５１と１５２との相互接続部は、第１〜第４の半導体チップを相互に接続している。
図４の右端に示されたダミーバンプ１５１ｄ１を端子０とした場合、当該端子０に接続された導通経路は、接合面１を往復する形で、第２の半導体チップ１０２のダミーバンプ１５１ｄＮから、第１の半導体チップ１０１のダミーバンプ１５２ｄＮを通って、第１の半導体チップ１０１の左端に設けられたダミーバンプ１５１ｄ（Ｎ＋２）まで続いている。左端に設けられたダミーバンプ１５１ｄ（Ｎ＋２）を端子１とすると、端子０と端子１との間の導通路は、接合面１を横切っていることが分る。
更に、端子０から接合面２まで延びる導通経路は、第２の半導体チップ１０２の第２の表面に形成されたダミーバンプ１５２ｄ１と１５２ｄ２とのグループ内接続部を通して、第３の半導体チップ１０３の第１の表面に形成されたダミーバンプ１５１ｄ２に接続されており、以下、接合面２を交互に往復する形で、第２の半導体チップ１０２のダミーバンプ１５２ｄＮに達し、当該ダミーバンプ１５２ｄＮから相互接続部を通して，端子２で示された第１の半導体チップ１０１のダミーバンプ１５１ｄ（Ｎ＋１）に接続されている。これによって、接合面２を横切る導通経路が形成されていることになる。
また、端子０から接合面３まで延びる導通経路は、第３の半導体チップ１０３の第２の表面に形成されたダミーバンプ１５２ｄ１と１５２ｄ２とのグループ内接続部を通して、第４の半導体チップ１０４の第１の表面に形成されたダミーバンプ１５１ｄ２に接続されており、以下、接合面３を交互に往復する形で、第３の半導体チップ１０３のダミーバンプ１５２ｄＮに達し、当該ダミーバンプ１５２ｄＮから相互接続部を通して，端子３で示された第１の半導体チップ１０１のダミーバンプ１５１ｄ（Ｎ＋１）に接続されている。これによって、接合面３を横切る導通経路が形成されていることになる。
上記した構成を備えた半導体装置では、前述した構成のダミーバンプを第１〜第４の半導体チップ１０１〜１０４に設けることにより、接合面１〜３の導通状態を試験することができる。
図６を参照すると、図５に示された半導体チップ１０１〜１０４を含む半導体装置の信号用ＴＳＶと信号用バンプ１２１、１２２の接続状態が示されている。図６からも明らかな通り、各信号用ＴＳＶは、第１の半導体チップ１０１の下面に設けられた信号用バンプ１２１から第４の半導体チップ１０４の上面に設けられた信号用バンプ１２２まで、それぞれ電気的に連続的に接続されており、積層方向に延びる導通路を形成している。
図７を参照して、本発明による効果を説明する。図７には、図１と同様に、ダミーバンプ列１５ａ、１５ｂを信号用バンプ領域の両側に位置付けた２つの半導体チップ１０１及び１０２を接合した場合が示されている。本発明者等の観察によれば、信号用バンプ領域の接合不良が発生する場合が見受けられた。接合部に絶縁体が介在したり、信号用バンプ１２２等のサイズが不均一である場合に、接合不良が生じることが判明した。
このような接合不良は、単に信号用バンプ領域に留まらず、信号用バンプ領域に隣接した部分にも影響を及ぼすことが多く見られた。
即ち、図７に示すように、接合不良領域３０は、複数の信号用バンプ１２２を含む広範囲に亘る場合があった。このように、広範囲に亘る接合不良が製品化後に発見されると、製品全体が不良品となり、製品の歩留まりを著しく低下させる一因ともなっていた。
本発明は、図５に示したように、ダミーバンプを各半導体チップに設けておくことにより、上記したような接合不良を早期に且つ簡単に検出することができる。
図８には、図７のＡ−Ｂ間の断面が示されており、第１の半導体チップ１０１と第２の半導体チップ１０２との間の接合面に、絶縁体３２が介在し、当該絶縁体３２は、単に信号用バンプの間だけでなく、信号用バンプに隣接したダミーバンプの形成領域にも及んでいる例が示されている。図８に示された例では、第１及び第２の半導体チップ１０１、１０２間の２つのダミーバンプ間に、絶縁体３２が付着し、第１及び第２の半導体チップ１０１、１０２間に、オープン部分が生じる場合が示されている。この場合、右端の端子０と左端の端子１との間で導通試験を行うと、端子０と端子１との間は、オープンとなり、端子０と１との間に、接合を阻害する何らかの接合不良が発生していることが分る。
したがって、本発明に係る半導体装置は、半導体チップ間に接合を阻害する何らかの要因が発生した場合、所定ダミーバンプ間で導通試験を行うことにより、早期に且つ簡単に接合不良を検出できる。
上記した実施形態では、ダミーバンプ列１５ａ，１５ｂを図１（ａ）に示したように配置した例について述べたが、ダミーバンプ列の配置は図１（ａ）に限定されないことは言うまでも無い。
図９（ａ）及び（ｂ）を参照すると，本発明の他の実施形態に係る半導体チップ１０ａの例が示されている。この例では、信号用バンプ１２２の領域の４辺を囲むように、ダミーバンプ列１５ｃが配置されており、当該ダミーバンプ列１５ｃは、図９（ｂ）に示すように、半導体チップ１０ａの第１の表面（下面）Ｐ１に設けられた第１のダミーバンプ群１５１、第２の表面（上面）Ｐ２に設けられた第２のダミーバンプ群１５２を有していることは、図１（ａ）及び（ｂ）に示された半導体チップ１０と同様である。尚、第１及び第２のダミーバンプ群１５１、１５２は、各辺毎に独立して図５と同様な形式で接続されても良いし、４辺連続した形式で接続されても良い。
図１０（ａ）及び（ｂ）には、本発明の更に他の実施形態に係る半導体チップ１０ｂが示されている。この例は、半導体チップ１０ｂの中央部に、信号用ＴＳＶに接続された信号用バンプ１２２が存在しない場合、半導体チップ１０ｂの中央部に、ダミーバンプ列１５ｄを直線状に配置した例である。この例に係るダミーバンプ列１５ｄは、第１の表面Ｐ１及び第２の表面Ｐ２に、それぞれ第１及び第２のダミーバンプ群１５１及び１５２を備えている。これら第１及び第２のダミーバンプ群１５１及び１５２は、例えば、図５に示された形式で、相互に接続することにより、半導体チップ１０ｂを積層した場合に、導通試験を簡単に行うことができる。
図１１（ａ）及び（ｂ）には、本発明の他の実施形態に係る半導体チップ１０ｃが示されており、ここでは、半導体チップ１１ｃの中央部に十字形状に、信号用バンプ１２２の無配列領域が存在する場合に、ダミーバンプ列１５ｅを十字形状に配置した例が示されている。この例においても、ダミーバンプ列１５ｅは、第１の表面Ｐ１側に設けられた第１のダミーバンプ群１５１と、第２の表面Ｐ２側に設けられた第２のダミーバンプ群１５２とを有している。第１及び第２のダミーバンプ群１５１、１５２間の接続は、十字形状の各辺毎に独立しても良いし、２つの辺に連続した形で行っても良い。
尚、上記した例は、第１及び第２のダミーバンプ群を直線状に配列した場合についてのみ説明したが、本発明に係るダミーバンプ群の配列は必ずしも直線に限定されることなく、曲線状に配列されても良い。
図１２を参照すると、積層構造（例えば、図５及び図６の積層構造）を搭載する組み込みチップ４０が示されている。即ち、当該組み込みチップ４０は、図５等に示された積層された半導体チップ１０１〜１０４と共に、半導体装置の一部を構成する。ここで、組み込みチップ４０は、例えば、ＤＲＡＭのインターフェースチップであっても良い。
図示された組み込みチップ４０は、矩形形状を有し、その中央領域に信号用ＴＳＶ４１を備えると共に、中央領域を挟む２つの領域にそれぞれ一列に配置された導通測定用ＴＳＶ４２を備えている。更に、各列の導通測定用ＴＳＶ４２は、例えば、図５の第１の半導体チップ１０１の第１のダミーバンプ群１５１に接続されている。また、導通測定用ＴＳＶ４２は、導通用接続配線４３を介して、判定回路４４に接続され、各判定回路４４は、入出力信号パッド４５に接続されている。この例では、入出力信号パッド４５は、通常の入出力信号の入出力に使用されると共に、導通測定の際、接合判定コントロール信号を入力し、測定結果を出力するためにも兼用されるものとする。
図５の説明からも明らかな通り、導通測定は、例えば、接合面１、２、及び３における接合を判定するための測定であるから、接合判定用に兼用される信号パッド４５は接合面１、２、及び３の測定に使用される端子０〜３の数に応じた数に、接合判定コントロール信号を入力されるパッドの数を加えただけ設けられれば良い。
図１２に示された判定回路４４は、図１３に示された構成を備えている。即ち、判定回路４４は入出力信号用パッド４５に接続されると共に、接合判定コントロール信号を受けて、導通用接続配線４３を選択し、選択された導通用接続配線４３からの出力信号を接合部に応じた入出力用パッドに出力するように構成されている。具体的には、判定回路４４は図１４に示されているように、ＭＯＳトランジスタによって構成されれば良い。図示されたＭＯＳトランジスタはＮチャンネルＭＯＳトランジスタによって形成され、ドレイン及びソースを導通用接続配線４３及び入出力用パッド４５に接続されている。当該ＭＯＳトランジスタは、ゲートに与えられる接合判定コントロール信号を受けてオンし、導通用接続配線４３からの信号、即ち，導通試験結果をあらわす信号を入出力用パッドに出力する。
図１５を参照して、図５に示された半導体装置を例にとって、図１３及び１４に示された判定回路４４の動作を説明する。ここでは、図５の端子０に対応する入出力用パッド４５に、ハイレベルの信号が与えられ、端子１、２、及び３に対応した入出力用パッド４５に、導通試験結果をあらわす信号が出力されるものとする。
図１５の例では、端子０と端子１間の導通経路を含む接合面には不良がなく、他方、端子０と端子２間の導通経路を含む接合面には接合不良が発生し、オープン状態になっている場合が示されている。この場合、共通接点である端子０に対応する入出力用パッド４５には、ハイレベルの信号が与えられている。
この状態で、時点ｔ１において接合判定コントロール信号が与えられると、端子１に接続された導通用接続配線４３が選択されて、端子１からの導通試験結果を表す信号が対応する入出力パッド４５に出力される。この場合、端子０と端子１との間の導通経路には問題がないため、端子１に与えられたハイレベルの信号が端子１に対応した入出力パッド４５から出力される。
一方、端子０と端子２との間の導通経路は、オープンになっているため、端子０からハイレベルの信号が与えられ、接合判定コントロール信号によって、端子２に対応する入出力パッド４５が選択されても、端子２の入出力パッド４５の状態はローレベルのままである。
したがって、入出力パッド４５に出力される信号のレベルを検出、測定することによって、半導体チップ１０１〜１０４間の接合面の状態を知ることができる。
即ち、図１２〜１５を参照して説明した半導体装置の測定方法は、スルーシリコンビア（ＴＳＶ）を有する半導体チップを、信号用バンプを介して接合、積層した構造の半導体装置における接合状態を測定する方法である。この場合、信号用バンプに隣接した位置に配置されたダミーバンプを配置すると共に、当該ダミーバンプ間に、導通路が形成されるように、接合された半導体チップのダミーバンプ間に配線を施す。この場合、積層された上下２つの半導体チップ間には、ダミーバンプを一筆書きで繋ぐように配線が設けられている。このように配線されたダミーバンプ間における導通経路の形成の有無を判定することによって、本発明では、積層された半導体チップの接合状態を測定することができる。
次に、図１６を参照して、本発明の更に他の実施形態に係る半導体チップの具体的構成について説明する。図１６は、図４に対応したダミーバンプ列を示し、半導体チップ１０の第１の表面Ｐ１及び第２の表面Ｐ２に、それぞれ、
第１及び第２のダミーバンプ群１６１及び１６２を備えている。図示された第１のダミーバンプ群１６１は、第１番目のダミーバンプ１６１ｄ１〜第１５番目のダミーバンプによって構成され、同様に、第２のダミーバンプ群１６２は、第１番目のダミーバンプ１６２ｄ１〜第１５番目のダミーバンプ１６２ｄ１５によって構成されている。第１及び第２のダミーバンプ群１６１及び１６２を構成するダミーバンプは、互いに１対１に対応した位置に設けられている。尚、本発明は、第１及び第２のダミーバンプ群１６１及び１６２を構成するダミーバンプの数に制限されないことは言うまでも無い。
図１６に示された第１及び第２のダミーバンプ群１６１及び１６２の接続関係は、図４に示された第１及び第２のダミーバンプ群１５１及び１５２の接続関係と異なっている。この接続関係により、後述するように、半導体チップ１０が積層された場合、第１及び第２のダミーバンプ群１６１及び１６２間に、不具合（即ち、ショート部分）が発生するのを検出できる。具体的に説明すると、図１６に示された第１及び第２のダミーバンプ群１６１及び１６２は、実線及び破線で示されているように、それぞれ一つ置きに配置された２つのダミーバンプを上下に数珠繋ぎに接続した構成を有している。
即ち、第１の表面Ｐ１側に設けられた第１のダミーバンプ群１６１のうち、奇数番目のダミーバンプ（１６１ｄ１と１６１ｄ３、１６１ｄ５と１６１ｄ７等）が、互いに接続され、他方、第２の表面Ｐ２側に設けられた奇数番目のダミーバンプ（例えば、１６１ｄ３と１６１ｄ５：１６１ｄ７と１６１ｄ９）も互いに接続されている。即ち、第１及び第２の表面Ｐ１及びＰ２側の奇数番目のダミーバンプは、上下交互に数珠繋ぎの形式で接続されている。
更に、第１の表面Ｐ１側の第１のダミーバンプ群１６１の偶数番目のダミーバンプ（例えば、１６１ｄ４と１６１ｄ６：１６１ｄ８と１６１ｄ１０）は互いに接続されており、第２の表面Ｐ２側の第１のダミーバンプ群１６１の偶数番目のダミーバンプ（例えば、１６２ｄ２と１６２ｄ４：１６２ｄ６と１６２ｄ８）と互いに接続されている。このように、第１及び第２の表面Ｐ１及びＰ２側の偶数番目のダミーバンプも、上下交互に数珠繋ぎされた接続関係を有している。尚、第２の表面Ｐ２の第１及び第２のダミーバンプ１６２ｄ１及び１６２ｄ２は図示しない外部端子に接続されているものとする。
また、第１の表面Ｐ１側の偶数番目の終端部を構成するダミーバンプ１６１ｄ１４及び第１の表面Ｐ１側の奇数番目の終端部を構成するダミーバンプ１６１ｄ１５は、それぞれ異なる接地電源（例えば、ＶＳＳＱとＶＳＳ）に接続されている。
図１６に示されたダミーバンプ群１６１、１６２を備えた半導体チップ１０を積層することによって、積層構造の半導体装置を構成する。即ち、積層される半導体チップ１０は、図１６に示されたダミーバンプ群１６１、１６２と同一のダミーバンプ群１６１及び１６２を有している。
図１７を参照すると、図１６に示された半導体チップ１０を２個積層することによって構成された半導体装置が示されている。
図１７では、第１及び第２の半導体チップ１０１及び１０２が積層されており、第１及び第２の半導体チップ１０１及び１０２間に、ショート部分５０が発生している場合が示されている。図示された例では、第１の半導体チップ１０１の第２の表面Ｐ２側の第１１番目のダミーバンプ１６２ｄ１１と第１２番目のダミーバンプ１６２ｄ１２と、第２の半導体チップ１０２の第１の表面Ｐ１側の第１１番目のダミーバンプ１６１ｄ１１と第１２番目のダミーバンプ１６１ｄ１２との間に、ショート部分５０が発生している。
図１６に示された構成のダミーバンプ群を備えた半導体チップ１０１、１０２が積層されると、図１７に示されたショート部分５０の発生を検出できる。
前述したように、第１及び第２の半導体チップ１０１及び１０２の第１４番目及び第１５番目のダミーバンプ１６１ｄ１４及び１６１ｄ１５は、それぞれ別の接地電源に接続されている。
図示された例では、第２の半導体チップ１０２の第２番目のダミーバンプ１６１ｄ２に外部から電圧を印加して、第２番目のダミーバンプ１６１ｄ２と、第１４番目のダミーバンプ１６１ｄ１４との間の導通試験が行なわれる。この場合、第２の半導体チップ１０１と第２の半導体チップ１０２には、第２のダミーバンプ１６２ｄ２から、破線で示すような電流経路が形成される。
破線で示された電流経路は、ショート部分５０におけるダミーバンプ１６２ｄ１２及び１６１ｄ１２を通して、第２の半導体チップ１０２の第１４番目のダミーバンプ１６２ｄ１４に達する。
同様に、ショート部分５０の第１１番目のダミーバンプ１６２ｄ１１（第１の半導体チップ１０１）及び１６１ｄ１１（第２の半導体チップ１０２）を通して、第２の半導体チップ１０２の第１５番目のダミーバンプ１６１ｄ１５に達する実線で示す電流経路を形成される。
第２の半導体チップ１０２の第１４番目のダミーバンプ１６２ｄ１４及び第１５番目のダミーバンプ１６１ｄ１５は、それぞれ接地されているから、ショート部分５０を介して、２つのＤＣ接続パスが形成されることになる。
このように、複数のＤＣパスが形成されることを検出することによって、積層された半導体装置にショート部分５０のような不具合が発生したことを検出できる。
ダミーバンプを用いた本発明の測定は、信号用ＴＳＶに個々に接触して行われる信号用ＴＳＶの導通試験前に行うことが望ましい。
このように、本発明は、接合することで導通経路を内部に完成させるＴＳＶ内部配線パターンを半導体チップ内に導入すること、及び、組み込みチップを設けて導通経路の導通経路の確認を行うことを特徴としている。
即ち、本発明の特徴を列挙すると以下の通りである。
本発明によれば、第１の表面から第２の表面まで貫通する複数の信号用貫通電極に接続され、前記第１及び前記第２の表面に設けられた複数の信号用バンプと、前記第１及び前記第２の表面の前記信号用バンプに隣接し、前記第１の表面側及び前記第２の表面側の互いに対応した位置にそれぞれ配置された複数のダミーバンプを含む第１及び第２のダミーバンプ群を備え、前記第１及び前記第２のダミーバンプ群は、前記第１及び第２のダミーバンプ群のダミーバンプを相互に接続する相互接続部と、前記第１のダミーバンプ群内のダミーバンプを接続する第１のグループ間接続部と、前記第２のダミーバンプ群内のダミーバンプを接続する第２のグループ間接続部を有する半導体チップが得られる。
この場合、半導体チップは、前記第１及び前記第２のダミーバンプ群のダミーバンプを接続する前記相互接続部は、前記第１及び前記第２のダミーバンプ群の互いに対応する位置に設けられたダミーバンプを接続する対応接続部分を含んでいる。また、前記相互接続部は、前記第１及び前記第２のダミーバンプ群の互いに対応しない位置に設けられたダミーバンプを接続する非対応接続部分を更に含み、前記非対応接続部分は、複数の非対応接続部を含むことが望ましい。
具体的に説明すると、本発明によれば、前記第１及び前記第２のダミーバンプ群の前記ダミーバンプは直線に沿って列状に配置され、前記第１及び前記第２のダミーバンプ群の前記第１及び前記第２のグループ間接続部を構成するダミーバンプの数を１〜Ｎ（但し、Ｎは偶数）であらわした時、前記第１のグループ間接続部は、互いに隣接する第（ｎ＋１）番目のダミーバンプと第（ｎ＋２）番目のダミーバンプとの間を接続する部分を備え（但し、ｎはＮより小さい奇数）、他方、前記第２のグループ間接続部は、互いに隣接する第ｎ番目のダミーバンプと第（ｎ＋１）番目のダミーバンプとの間を接続する部分を備えていることを特徴とする半導体チップが得られる。
ここで、前記相互接続部を構成する前記対応接続部分は、前記第１及び第２のダミーバンプ群の第１番目のダミーバンプ群の間に設けられ、前記相互接続部を構成する前記非対応接続部分は、前記第１のダミーバンプ群の第Ｎ番目のダミーバンプ以降のダミーバンプと、前記第２のダミーバンプ群の第Ｎ＋１番目のダミーバンプ以降のダミーバンプとの間に設けられていることが望ましい。
本発明によれば、前記第１及び前記第２のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの周辺に、複数列設けられていることを特徴とする半導体チップが得られる。
また、本発明によれば、前記第１及び前記第２のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの周辺に、前記信号用バンプを囲むように設けられていることを特徴とする半導体チップが得られる。
また、前記第１及び前記第２のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの中央領域に、一列に設けられていても良いし、前記第１及び前記第２のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの中央領域に、十字型に配列されていても良い。
更に、本発明によれば、上記した半導体チップをＭ個（但し、Ｍは２以上の正整数）積層した積層構造を有することを特徴とする半導体装置が得られる。
この場合、前記積層構造を構成する半導体チップのうち、第ｍ（但しｍは１〜Ｍの正整数）番目の半導体チップの前記第２のダミーバンプ群のダミーバンプ上に、第（ｍ＋１）番目の半導体チップの前記第１のダミーバンプ群のダミーバンプが積層され、互いに接続される。
この構成では、前記第ｍ番目の第１のダミーバンプ群の前記相互接続部と、第（ｍ＋１）番目の第２のダミーバンプ群の前記相互接続部との間には、前記積層構造の半導体チップの接合状態が正常な時、導通チェック用経路が形成される。
本発明によれば、更に、積層された前記半導体チップを搭載する組み込みチップを更に有する半導体装置が得られる。
この場合、前記組み込みチップは、前記第１番目の半導体チップの前記第１のダミーバンプに接続される測定用バンプと、当該測定用バンプに電気的に接続された測定用パッドを有している。
また、前記組み込みチップは、前記測定用バンプと前記測定用パッドとの間に、前記半導体チップの接合状態が正常か否かを判定する判定回路を有することが望ましい。
本発明は、貫通電極（ＴＳＶ）を備えたＣＯＣ（チップオンチップ）構造の半導体装置であれば、ＤＲＡＭに限定されることなく、ＣＰＵ、ＭＰＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｃｉｒｃｕｉｔ）等の半導体製品全般に適用できる。また、本発明を適用したデバイスは、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）、ＭＣＰ（ＭｕｌｔｉＣｈｉｐＰａｃｋａｇｅ）、ＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）等の半導体装置にも適用できる。
１０、１０ａ、１０ｂ、１０ｃ 半導体チップ
Ｐ１、Ｐ２ 第１、第２の表面
１２１、１２２ 第１、第２の信号用バンプ群
１５ａ、１５ｂ 第１、第２のダミーバンプ列
１５１、１５２ 第１、第２のダミーバンプ群
１５１ｄ１〜ｄ３ ダミーバンプ（第１の表面Ｐ１）
１５２ｄ１〜ｄ３ ダミーバンプ（第２の表面Ｐ２）
２１ シリコン基板
２３ 絶縁体層
２５ 信号用ＴＳＶ
２７ 絶縁リング
２９ 多層メタル配線
３１ａ〜ｃ ダミー用ＴＳＶ
３３ａ〜ｄ ダミー用多層メタル配線
１５１ｄ１〜１５１ｄ（Ｎ＋２）
第１番目から第（Ｎ＋２）番目のダミーバンプ
１５２ｄ１〜１５２ｄ（Ｎ＋２）
第１番目から第（Ｎ＋２）番目のダミーバンプ
３２ 絶縁体
１５ｃ、１５ｄ、１５ｅ ダミーバンプ列
４０ 組み込みチップ
４１ 信号用バンプ領域
４２ ダミーバンプ
４３ 導通用接続配線
４４ 判定回路
４５ 入出力用パッド
５０ ショート部分
１６１ｄ１〜ｄ１５ 第１の表面Ｐ１側のダミーバンプ
１６２ｄ１〜ｄ１５ 第２の表面Ｐ２側のダミーバンプ

Claims (20)

  1. 第１の表面から第２の表面まで貫通する複数の信号用貫通電極に接続され、前記第１及び前記第２の表面に設けられた複数の信号用バンプと、
    前記第１及び前記第２の表面の前記信号用バンプに隣接し、前記第１の表面側及び前記第２の表面側の互いに対応した位置にそれぞれ配置された複数のダミーバンプを含む第１及び第２のダミーバンプ群を備え、
    前記第１及び前記第２のダミーバンプ群は、
    前記第１及び第２のダミーバンプ群のダミーバンプを相互に接続する相互接続部と、
    前記第１のダミーバンプ群内のダミーバンプを接続する第１のグループ間接続部と、
    前記第２のダミーバンプ群内のダミーバンプを接続する第２のグループ間接続部を有する半導体チップ。
  2. 前記第１及び前記第２のダミーバンプ群のダミーバンプを接続する前記相互接続部は、前記第１及び前記第２のダミーバンプ群の互いに対応する位置に設けられたダミーバンプを接続する対応接続部分を含むことを特徴とする請求項１記載の半導体チップ。
  3. 前記相互接続部は、前記第１及び前記第２のダミーバンプ群の互いに対応しない位置に設けられたダミーバンプを接続する非対応接続部分を更に含むことを特徴とする請求項２記載の半導体チップ。
  4. 前記非対応接続部分は、複数の非対応接続部を含むことを特徴とする請求項３記載の半導体チップ。
  5. 前記第１及び前記第２のダミーバンプ群の前記ダミーバンプは直線に沿って列状に配置され、前記第１及び前記第２のダミーバンプ群の前記第１及び前記第２のグループ間接続部を構成するダミーバンプの数を１〜Ｎ（但し、Ｎは偶数）であらわした時、前記第１のグループ間接続部は、互いに隣接する第（ｎ＋１）番目のダミーバンプと第（ｎ＋２）番目のダミーバンプとの間を接続する部分を備え（但し、ｎはＮより小さい奇数）、他方、前記第２のグループ間接続部は、互いに隣接する第ｎ番目のダミーバンプと第（ｎ＋１）番目のダミーバンプとの間を接続する部分を備えていることを特徴とする請求項１〜４のいずれか一項に記載の半導体チップ。
  6. 前記相互接続部を構成する前記対応接続部分は、前記第１及び第２のダミーバンプ群の第１番目のダミーバンプ群の間に設けられていることを特徴とする請求項５に記載の半導体チップ。
  7. 前記相互接続部を構成する前記非対応接続部分は、前記第１のダミーバンプ群の第Ｎ番目のダミーバンプ以降のダミーバンプと、前記第２のダミーバンプ群の第Ｎ＋１番目のダミーバンプ以降のダミーバンプとの間に設けられていることを特徴とする請求項５又は６記載の半導体チップ。
  8. 前記第１及び前記第２のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの周辺に、複数列設けられていることを特徴とする請求項５〜７のいずれか一項記載の半導体チップ。
  9. 前記第１及び前記第２のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの周辺に、前記信号用バンプを囲むように設けられていることを特徴とする請求項５〜７のいずれか一項記載の半導体チップ。
  10. 前記第１及び前記第２のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの中央領域に、一列に設けられていることを特徴とする請求項５〜７のいずれか一項記載の半導体チップ。
  11. 前記第１及び前記第２のダミーバンプ群を構成するダミーバンプは、前記信号用バンプの中央領域に、十字型に配列されていることを特徴とする請求項５〜７のいずれか一項記載の半導体チップ。
  12. 請求項１〜１１のいずれか一項に記載の半導体チップをＭ個（但し、Ｍは２以上の正整数）積層した積層構造を有することを特徴とする半導体装置。
  13. 前記積層構造を構成する半導体チップのうち、第ｍ（但しｍは１〜Ｍの正整数）番目の半導体チップの前記第２のダミーバンプ群のダミーバンプ上に、第（ｍ＋１）番目の半導体チップの前記第１のダミーバンプ群のダミーバンプが積層され、互いに接続されていることを特徴とする半導体装置。
  14. 前記第ｍ番目の第１のダミーバンプ群の前記相互接続部と、第（ｍ＋１）番目の第２のダミーバンプ群の前記相互接続部との間には、前記積層構造の半導体チップの接合状態が正常な時、導通チェック用経路が形成されることを特徴とする請求項１３記載の半導体装置。
  15. 積層された前記半導体チップを搭載する組み込みチップを更に有することを特徴とする請求項１４記載の半導体装置。
  16. 前記組み込みチップは、前記第１番目の半導体チップの前記第１のダミーバンプに接続される測定用バンプと、当該測定用バンプに電気的に接続された測定用パッドを有することを特徴とする請求項１５記載の半導体装置。
  17. 前記組み込みチップは、前記測定用バンプと前記測定用パッドとの間に、前記半導体チップの接合状態が正常か否かを判定する判定回路を有していることを特徴とする請求項１６記載の半導体装置。
  18. スルーシリコンビア（ＴＳＶ）を有する半導体チップを、信号用バンプを介して接合、積層した構造の半導体装置における接合状態を測定する方法であって、前記信号用バンプに隣接した位置に、ダミーバンプを配置しておき、前記接合された半導体チップのダミーバンプ間に導通路を形成するように、前記ダミーバンプ間に配線を施しておき、前記導通路の形成の有無を判定することによって、前記半導体チップの接合状態を測定することを特徴とする半導体装置の測定方法。
  19. 積層された上下２つの前記半導体チップ間には、前記ダミーバンプが一筆書きで繋ぐように前記配線が形成されていることを特徴とする請求項１８記載の半導体装置の測定方法。
  20. 前記ダミーバンプを用いた接合状態の測定は前記ＴＳＶの導通試験前に行われることを特徴とする請求項１８又は１９記載の半導体装置の測定方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016225462A (ja) * 2015-05-29 2016-12-28 株式会社東芝 半導体装置
US11127713B2 (en) 2019-12-20 2021-09-21 Samsung Electronics Co., Ltd. High bandwidth memories and systems including the same

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013531891A (ja) * 2010-06-17 2013-08-08 モサイド・テクノロジーズ・インコーポレーテッド シリコン貫通孔を有する半導体デバイス
US9204542B1 (en) * 2013-01-07 2015-12-01 Xilinx, Inc. Multi-use package substrate
US9128148B2 (en) * 2013-03-07 2015-09-08 Xilinx, Inc. Package integrity monitor with sacrificial bumps
US9417285B2 (en) * 2013-12-27 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package-on-package testing
KR20150141018A (ko) 2014-06-09 2015-12-17 에스케이하이닉스 주식회사 관통 비아를 통해 연결되는 적층 반도체 장치 및 모니터링 방법
US10147658B2 (en) 2014-06-09 2018-12-04 SK Hynix Inc. Stacked semiconductor apparatus being electrically connected through through-via and monitoring method
KR102125340B1 (ko) 2014-06-19 2020-06-23 삼성전자주식회사 신호 전달을 위한 주 경로 및 우회 경로를 갖는 집적 회로 및 그것을 포함하는 집적 회로 패키지
KR102287754B1 (ko) * 2014-08-22 2021-08-09 삼성전자주식회사 칩 적층 반도체 패키지
CN104241220A (zh) * 2014-09-16 2014-12-24 武汉大学 一种超小尺寸无塑封装
CN105990282B (zh) * 2015-02-27 2019-03-01 华为技术有限公司 一种转接板及电子组件
KR20170042897A (ko) * 2015-10-12 2017-04-20 에스케이하이닉스 주식회사 반도체장치
US10163847B2 (en) 2017-03-03 2018-12-25 Tdk Corporation Method for producing semiconductor package
US9818736B1 (en) * 2017-03-03 2017-11-14 Tdk Corporation Method for producing semiconductor package
US10381278B2 (en) 2017-09-14 2019-08-13 Powertech Technology Inc. Testing method of packaging process and packaging structure
US10566301B2 (en) 2017-11-17 2020-02-18 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10276523B1 (en) * 2017-11-17 2019-04-30 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10211141B1 (en) * 2017-11-17 2019-02-19 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10396053B2 (en) 2017-11-17 2019-08-27 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10692841B2 (en) 2018-06-27 2020-06-23 Micron Technology, Inc. Semiconductor devices having through-stack interconnects for facilitating connectivity testing
JP7118785B2 (ja) * 2018-07-12 2022-08-16 キオクシア株式会社 半導体装置
JP7551277B2 (ja) 2019-01-31 2024-09-17 キヤノン株式会社 半導体装置、機器
KR102723556B1 (ko) 2019-12-13 2024-10-29 삼성전자주식회사 반도체 패키지
KR20230035945A (ko) * 2021-09-06 2023-03-14 삼성전자주식회사 반도체 패키지

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022034A (ja) * 1998-07-01 2000-01-21 Hitachi Ltd 電子回路装置の接続構造
JP2002076187A (ja) * 2000-08-29 2002-03-15 Nec Corp Ｂｇａ基板
JP2003185710A (ja) * 2001-10-03 2003-07-03 Matsushita Electric Ind Co Ltd マルチチップモジュール、半導体チップ及びマルチチップモジュールのチップ間接続テスト方法
JP2010251519A (ja) * 2009-04-15 2010-11-04 Denso Corp 電子装置
JP4648505B1 (ja) * 2010-03-30 2011-03-09 株式会社東芝 電子装置および電子システム
JP2011082448A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びそのテスト方法
US20110093224A1 (en) * 2009-10-09 2011-04-21 Elpida Memory, Inc. Semiconductor device, semiconductor device testing method, and data processing system

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3794942B2 (ja) * 2001-07-09 2006-07-12 松下電器産業株式会社 マルチチップモジュール及びその接続テスト方法
JP4063796B2 (ja) * 2004-06-30 2008-03-19 日本電気株式会社 積層型半導体装置
US7816934B2 (en) * 2007-10-16 2010-10-19 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
JP2009139273A (ja) 2007-12-07 2009-06-25 Elpida Memory Inc 積層型半導体装置および導通テスト方法
US7977962B2 (en) * 2008-07-15 2011-07-12 Micron Technology, Inc. Apparatus and methods for through substrate via test
JP5601842B2 (ja) 2010-01-18 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、半導体装置の試験方法、及びデータ処理システム
US9406738B2 (en) * 2011-07-20 2016-08-02 Xilinx, Inc. Inductive structure formed using through silicon vias

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022034A (ja) * 1998-07-01 2000-01-21 Hitachi Ltd 電子回路装置の接続構造
JP2002076187A (ja) * 2000-08-29 2002-03-15 Nec Corp Ｂｇａ基板
JP2003185710A (ja) * 2001-10-03 2003-07-03 Matsushita Electric Ind Co Ltd マルチチップモジュール、半導体チップ及びマルチチップモジュールのチップ間接続テスト方法
JP2010251519A (ja) * 2009-04-15 2010-11-04 Denso Corp 電子装置
JP2011082448A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びそのテスト方法
US20110093224A1 (en) * 2009-10-09 2011-04-21 Elpida Memory, Inc. Semiconductor device, semiconductor device testing method, and data processing system
JP4648505B1 (ja) * 2010-03-30 2011-03-09 株式会社東芝 電子装置および電子システム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016225462A (ja) * 2015-05-29 2016-12-28 株式会社東芝 半導体装置
US10607964B2 (en) 2015-05-29 2020-03-31 Toshiba Memory Corporation Semiconductor device
US11127713B2 (en) 2019-12-20 2021-09-21 Samsung Electronics Co., Ltd. High bandwidth memories and systems including the same

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